TWI633688B - 具有邏輯裝置的集成記憶體裝置及其形成方法 - Google Patents

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Abstract

揭示裝置及形成裝置之方法。本方法包括提供基板及位在該基板之第一、第二及第三區上方之第一上介電層。該第一上介電層包括在該等第一與第二區中具有複數條金屬線之第一上互連層。在該第二區中形成MRAM胞元，該MRAM胞元包括合夾於頂端電極與底端電極之間的MTJ元件。該底端電極與該第二區之該第一上互連層中之該金屬線直接接觸。在該第一上介電層上方提供介電層，該介電層包括在該第一區中具有雙鑲嵌互連件、且在該第二區中具有鑲嵌互連件之第二上互連層。該第一區中之該雙鑲嵌互連件係耦接至該第一區中之該金屬線，而該第二區中之該鑲嵌互連件係耦接至該MTJ元件。

Description

具有邏輯裝置的集成記憶體裝置及其形成方法 相關申請案交互參照
本申請案主張2015年3月12日提出申請之美國臨時申請案第62/132,463號的優先權利益，其全文係為了所有目的而引用合併於本文中。
本發明關於集成磁性隨機存取記憶體。
磁性隨機存取記憶體(MRAM)由於可能取代動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)及快閃記憶體，乃是一種近年來受歡迎的非揮發性隨機存取記憶體。舉例而言，MRAM包括使用磁性極化作用儲存資訊之磁穿隧接面(MTJ)元件。舉例而言，MRAM裝置包括具有複數個磁性層之MTJ堆疊層。此等MTJ堆疊層大體上係連接至層間介電(ILD)層中之互連件。然而，各個MTJ堆疊層對光不是透明的。因此，使用微影及蝕刻技術圖案化各個MTJ堆疊層時，圖案化MTJ堆疊層可能因MTJ堆 疊之非透明金屬層而無法對準於下層互連結構，從而無法耦接至此等下層互連結構。這可能導致MRAM裝置無法運作。此外，在開發記憶體裝置時，MRAM胞元常與各種其它邏輯閘及諸如電晶體、電容器、金屬電線等電子組件整合。因此，希望製造MRAM胞元的程序與邏輯處理高度相容，也希望提供一種減少遮罩數目之方法，此等遮罩乃是用於以可靠、簡化且具有成本效益之方式，將MRAM組件與具有低k互連件整合到單一晶片或IC內。
本揭露之具體實施例大體上係關於半導體裝置及用於形成半導體裝置之方法。在一項態樣中，揭示一種用於形成裝置之方法。本方法包括提供界定有至少第一、第二及第三區之基板。在該基板之該等第一、第二及第三區上方提供第一上介電層。該第一上介電層包括在該等第一與第二區中具有複數條金屬線之第一上互連層。在該第二區中形成磁性隨機存取記憶體(MRAM)胞元。該MRAM胞元在該第一上介電層上方包括合夾於頂端電極與底端電極之間的磁穿隧接面(MTJ)元件。該底端電極與該第二區之該第一上互連層中之該金屬線直接接觸。介電層乃是在該等第一、第二及第三區上方提供，並且包覆該第一上介電層。該介電層包括在該第一區中具有雙鑲嵌互連件、且在該第二區中具有鑲嵌互連件之第二上互連層。該第一區中之該雙鑲嵌互連件乃是在該第一區中之該金屬線上方形成並與之耦接，而該第二區中之該鑲嵌互連件係耦 接至該MTJ元件。
在另一態樣中，揭示一種裝置。該裝置包括界定有至少第一、第二及第三區之基板。第一上介電層係布置於該基板之該等第一、第二及第三區上方。該第一上介電層包括在該等第一與第二區中具有複數條金屬線之第一上互連層。磁性隨機存取記憶體(MRAM)胞元係布置於該第二區中。該MRAM胞元在該第一上介電層上方包括合夾於頂端電極與底端電極之間的磁穿隧接面(MTJ)元件。該底端電極與該第二區之該第一上互連層中之該金屬線直接接觸。介電層係布置於該等第一、第二及第三區上方，並且包覆該第一上介電層。該介電層包括在該第一區中具有雙鑲嵌互連件、且在該第二區中具有鑲嵌互連件之第二上互連層。該第一區中之該雙鑲嵌互連件係布置於該第一區中之該金屬線上方並與之耦接，而該第二區中之該鑲嵌互連件係耦接至該MTJ元件。
本文中所揭示之具體實施例的這些及其它優點及特徵，透過參考以下說明及附圖會變為顯而易見。再者，要了解的是，本文中所述之各項具體實施例的特徵並不互斥，並且可用各種組合及排列呈現。
101‧‧‧光微影系統
102‧‧‧EMR操作射束
104‧‧‧分劃板
105‧‧‧基板
106‧‧‧經透射EMR射束
108‧‧‧隔離區
109‧‧‧投射子系統
110‧‧‧主裝置區
110a‧‧‧第一區
110b‧‧‧第二區
110c‧‧‧第三區
111‧‧‧晶圓
112‧‧‧閘極
114‧‧‧S/D區
115‧‧‧光阻層
116‧‧‧邏輯電晶體
117‧‧‧平移承台
118‧‧‧記憶胞選擇器單元
120、150、190‧‧‧介電層
122‧‧‧金屬層
123‧‧‧接點
124‧‧‧接觸層
125‧‧‧接觸墊/金屬線
135a、135b‧‧‧金屬線
140‧‧‧介電質襯墊
155a、155b、635‧‧‧溝槽
160‧‧‧儲存元件
162‧‧‧底端電極
164‧‧‧MTJ堆疊
164a、164b、164c、164d‧‧‧下層
166‧‧‧下頂端電極部分
168‧‧‧硬罩
169‧‧‧附加頂端電極
182‧‧‧包封襯墊
184‧‧‧頂端貫孔接點
185a、185b‧‧‧頂端金屬線
211‧‧‧表面
310‧‧‧主區
310c‧‧‧框體區
400、500‧‧‧裝置
600、700‧‧‧程序
662‧‧‧導電層
664a、664b、664c、664d‧‧‧層
666‧‧‧頂端電極層
668‧‧‧硬罩層
669‧‧‧附加頂端電極層
670‧‧‧軟遮罩
680‧‧‧介電質襯墊
684‧‧‧貫孔開口
685‧‧‧溝槽
690‧‧‧第三上介電層
692、892‧‧‧第四上介電層
694‧‧‧第五上介電層
755‧‧‧溝槽開口
CA‧‧‧CA層
M1、M2、M3、M4、M5、M6‧‧‧金屬層
SL‧‧‧源極線
V1、V2、V3、V4、V5‧‧‧貫孔層
在圖式中，不同視圖中的相同元件符號大體上係指相同零件。此外，圖式不必然有依照比例繪示，而是在繪示本揭露的原理時，大體上可能會出現重點描述的情況。在以下說明中，本揭露之各項具體實施例係參照 以下圖式來說明，其中：第1圖展示一例示性微影系統之一部分的簡化圖；第2圖展示一半導體晶圓之一具體實施例之一部分的簡化平面圖；第3圖展示曝露一晶圓時使用之一分劃板之一部分之一具體實施例的簡化平面圖；第4a圖展示一裝置之一具體實施例之邏輯與記憶體區的截面圖，而第4b圖展示此裝置之邏輯與記憶體區及分劃區的放大截面圖；第5a圖展示一裝置之另一具體實施例之邏輯與記憶體區的截面圖，而第5b圖展示此裝置之邏輯與記憶體區及分劃區的放大截面圖；第6a至6m圖展示一用於形成一裝置之程序之一具體實施例的截面圖；第7a至7d圖展示一用於形成一裝置之程序之另一具體實施例的截面圖；以及第8a至8b圖展示一用於形成一裝置之程序之又另一具體實施例的截面圖。
本揭露之具體實施例大體上係關於以更少的遮罩數目在積體電路(IC)中整合記憶體裝置與邏輯裝置。舉例而言，記憶體裝置可以是自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)裝置。記憶體裝置包括具有MTJ 元件之記憶胞。亦可使用其它合適類型的記憶體裝置。此類記憶體裝置連同邏輯組件大體上乃是基於任何合適的技術節點(包括但不限於28nm技術節點)，其中低k介電層乃是在後段(BEOL)處理時使用。低k介電層降低寄生電容，實現更快的切換速度並降低熱散逸，而且還有助於裝置繼續進一步比例縮小。記憶體裝置連同邏輯組件可併入分立記憶體裝置，包括但不侷限於USB或其它類型之可攜式儲存單元，或可併入諸如微控制器或系統晶片(SoC)等IC。此等裝置或IC可併入例如消費性電子產品或與之配合使用、或與其它類型之裝置有關。
第1圖展示例示性光微影系統101之一簡化部分，用於圖案化晶圓以形成諸如電路組件等特徵。光微影系統舉例而言，可包括曝照、射束成形及照明子系統(圖未示)。曝照子系統舉例而言，包括用於產生電磁輻射(EMR)之曝照源。在一項具體實施例中，EMR乃是在極紫外線(EUV)微影中使用。EMR通過射束成形子系統，射束成形子系統可包括用以製備EMR射束(例如：EMR操作射束)之準直儀與單色儀。EMR操作射束通過照明子系統。照明子系統舉例而言，可包括鏡子及/或透鏡。照明子系統將EMR操作射束102傳導至具有所欲圖案(例如：遮罩圖案)之遮罩或分劃板104。
在一項具體實施例中，此分劃板乃是透射性分劃板。舉例而言，分劃板讓EMR操作射束透射過去。經透射EMR射束106乃是具有分劃板圖案之圖案化射束。 亦可運用其它類型之分劃板，例如：反射式分劃板。舉例而言，反射式分劃板反射EMR操作射束，建立反射之圖案化射束。
圖案化射束係投射到晶圓111上。在一項具體實施例中，晶圓係布置於平移承台117。在一項具體實施例中，圖案化射束係藉由投射子系統109來投射到晶圓上。投射子系統可包括用於將圖案化射束投射到晶圓之一部分的鏡子及/或透鏡。晶圓包括藉由圖案化射束來曝照之光阻層115。舉例而言，圖案化射束之影像乃是在光阻層上成像。圖案化射束以分劃板之影像曝照晶圓之一部分。受曝照部分對應於上有形成裝置之裝置區。曝照此部分之後，可平移此承台以曝照晶圓的下一個部分。此曝照程序重複進行直到整個晶圓都已受到曝照。使用其它類型之微影或印刷系統處理晶圓也可有作用。
晶圓完成曝照之後，光阻遭受顯影，將分劃板的圖案轉移至阻劑層。可在阻劑層下方提供抗反射塗層(ARC)以改善微影解析度。圖案化阻劑層充當蝕刻遮罩。舉例而言，諸如反應性離子蝕刻(RIE)之非等向性蝕刻使用蝕刻遮罩來圖案化晶圓。取決於程序之階段，此蝕刻可蝕刻裸晶圓、位在晶圓上之一層、或位在晶圓上之多層。
晶圓處理完成之後，沿著分劃道或分切通道將晶圓分切以產生個別晶粒。晶粒可經處理以包括封裝凸塊。舉例而言，可在分切晶圓前先進行晶圓級封裝。可將晶粒封裝並嵌裝到諸如封裝基板或電路板之外部組件 上。
第2圖展示一半導體晶圓111之一具體實施例之一部分的簡化平面圖。此半導體晶圓舉例而言，可以是矽晶圓。其它類型之晶圓也有作用。舉例而言，晶圓可以是p型或n型摻雜晶圓。
晶圓包括上有形成複數個裝置400/500之表面211。這複數個裝置可在晶圓並列形成。此等裝置舉例而言，係沿著第一(x)方向成列配置，並且沿著第二(y)方向成行配置。如圖所示，一裝置包括主裝置區110及框體或周界區110c。主裝置區包括晶粒之特徵及互連。周界區圍繞主裝置區。周界區舉例而言，充當晶圓上的分劃道或分切通道110c，將相鄰裝置分開。此等裝置乃是藉由沿著分劃道或分切通道將晶圓分切來單獨化。
第3圖展示曝露一晶圓111時使用之分劃板104之一部分之一具體實施例。如圖所示，分劃板包括主要或主區310。此主區舉例而言，可稱為裝置區。裝置區包括圖案，此圖案舉例而言，對應於裝置中待形成之圖案。分劃板在晶圓上的主裝置區中建立裝置之圖案。框體區310c圍繞裝置區。框體區舉例而言，對應於晶圓上的周界區或分劃道。框體區圍繞晶圓上的裝置。分劃板係用於在裝置上建立各別層所欲的圖案。形成晶粒時，可運用數個分劃板。
第4a圖展示裝置400之一具體實施例之第一區110a、第二區110b及第三區110c的截面圖。第4b圖 展示裝置400之第一、第二及第三區之上ILD層的放大截面圖。第一區110a可稱為邏輯區，第二區110b可稱為記憶體區，而第三區110c可稱為分劃道/區或分切通道。此截面圖舉例而言，乃是沿著裝置的位元線(或x)方向。裝置400如圖所示，包括具有胞元選擇器單元或電晶體之記憶胞、及一或多個邏輯電晶體。此記憶胞舉例而言，可以是NVM記憶胞。在一項具體實施例中，此記憶胞乃是諸如STT-MRAM胞元之磁阻NVM胞元。
記憶胞之胞元選擇單元及邏輯組件之邏輯電晶體係布置於基板105上。舉例而言，邏輯電晶體116係布置於第一(或邏輯)區110a中，而記憶胞選擇器單元118係布置於相同基板之第二(或記憶體)區110b中。第二區110b乃是記憶胞區，其可以是陣列區之部分。舉例而言，陣列區可包括複數個胞元區。基板亦可包括其它類型之裝置區(圖未示)。
基板舉例而言，乃是諸如矽基板之半導體基板。舉例而言，基板可以是輕度摻雜p型基板。提供諸如矽鍺(SiGe)、鍺(Ge)、砷化鎵(GaAs)或任何其它合適的半導體材料等本質或其它類型之摻雜基板也可有作用。在一些具體實施例中，基板可以是絕緣體上結晶(COI)基板。COI基板包括藉由絕緣體層與主體結晶分開之表面結晶層。絕緣體層舉例而言，可由介電絕緣材料所構成。絕緣體層舉例而言，係由提供埋置型氧化物(BOX)層之氧化矽所形成。其它類型之介電絕緣材料也可有作用。COI基板舉例 而言，乃是絕緣層上覆矽(SOI)基板。舉例而言，表面及主體結晶層乃是單晶矽。其它類型之COI基板也可有作用。據了解，表面及主體層不需要由相同材料所構成。
前段(FEOL)處理乃是在基板上進行。此FEOL程序舉例而言，在基板上之邏輯區110a、記憶胞區110b及其它區域中形成n型及p型裝置或電晶體。此p型與n型裝置形成互補式MOS(CMOS)裝置。此FEOL處理舉例而言，包括形成隔離區、各個裝置與隔離井、電晶體閘極與電晶體源極/汲極(S/D)區、及充當基板或井體分接頭之接觸或擴散區。以FEOL程序形成其它組件也可有作用。
如圖所示，此FEOL處理形成藉由諸如淺溝槽隔離(STI)區等隔離區108來隔離之至少一邏輯區110a及一記憶胞區110b。記憶胞區乃是用於記憶胞。可提供隔離區以隔離數行記憶胞。其它隔離區組態也可有作用。第一區110a可包括邏輯裝置井(圖未示)，而第二區110b可包括胞元裝置井。胞元裝置井舉例而言，充當用於記憶胞之胞元選擇電晶體118的本體井，而邏輯裝置舉例而言，充當用於邏輯電晶體之本體井。裝置井可摻有用於第一極性類型電晶體之第二極性類型摻質。裝置井可輕度或中度摻有第二極性類型摻質。在一些情況下，可提供含括裝置井之裝置隔離井(圖未示)。隔離井可具有極性與裝置井相反之摻質類型。舉例而言，隔離井可包括第一極性類型摻質。隔離井作用在於隔離裝置井與基板。可提供井偏壓以對井體施加偏壓。
如圖所示，第一區包括邏輯電晶體116，而第二區包括胞元選擇器單元118。胞元選擇器單元包括用於選擇記憶胞之選擇器。選擇器舉例而言，可以是選擇電晶體。在一項具體實施例中，選擇與邏輯電晶體乃是金屬氧化物半導體(MOS)電晶體。因此，FEOL處理在第一區中形成邏輯電晶體並在第二區中形成胞元選擇器電晶體。電晶體如圖所示，包括形成於基板上之第一與第二源極/汲極(S/D)區114、及布置於基板上介於S/D區之間的閘極。S/D區舉例而言，乃是具有第一極性類型摻質之重度摻雜區，界定第一類型電晶體。舉例而言，至於n型電晶體，S/D區乃是n型重度摻雜區。其它類型之電晶體或選擇器也可有作用。閘極包括位在閘極介電質上方之閘極電極。閘極電極可以是多晶矽，而閘極介電質可以是氧化矽。其它類型之閘極電極及閘極介電材料也可有作用。閘極舉例而言，可以是沿著字元線(或y)方向之閘極導體。閘極導體形成用於一列胞元之共閘極。
S/D區114可包括LDD及光暈區(圖未示)。可在電晶體之閘極側壁上提供介電質間隔物(圖未示)而有助於形成電晶體光暈、LDD及電晶體S/D區。據了解，並非所有電晶體都包括LDD及/或光暈區。
形成位在第一區中之邏輯電晶體、位在第二區中之胞元選擇器單元及位在其它裝置區中之其它電晶體(圖未示)之後，進行後段(BEOL)處理。此BEOL程序包括在層間介電(ILD)層中形成互連件。此等互連件連接IC 的各個組件以進行所欲功能。ILD層包括金屬層122及接觸層124。大體上，金屬層包括導體或金屬線，而接觸層包括貫孔接點。導體及接點可由諸如銅、銅合金、鋁、鎢或其組合之金屬所構成。其它合適類型的金屬、合金或導電材料也可有作用。在一些情況下，導體及接點可由相同材料所構成。舉例而言，在上金屬層中，導體及接點可藉由雙鑲嵌程序來形成。這導致導體及接點具有相同材料。在一些情況下，導體及接點可具有不同材料。舉例而言，在接點及導體是藉由單鑲嵌程序來形成的情況下，導體及接點的材料可不同。其它諸如反應性離子蝕刻(RIE)等技術亦可運用於形成金屬線。
一裝置可包括複數個ILD層或層。舉例而言，可提供x個ILD層。如圖所示，此裝置包括6個ILD層(x=6)。其它合適數目的ILD層也可有作用。ILD層的數目舉例而言，可取決於設計要求或涉及的邏輯程序。ILD層的金屬層可稱為Mi，其中i乃是自1至x並且是x個ILD層中之第i個ILD層。ILD層的接觸層可稱為Vi-1，其中i乃是x個ILD層中之第i個ILD層。
此BEOL程序舉例而言，始於形成FEOL程序中所形成電晶體及其它組件上方之介電層。此介電層可以是氧化矽。舉例而言，介電層可以是藉由化學氣相沉積(CVD)所形成之氧化矽。介電層充當BEOL程序之預金屬(premetal)介電層或第一接觸層。介電層可稱為BEOL程序之CA層。接點乃是在CA層介電層中形成。接點可藉由單 鑲嵌程序來形成。貫孔開口係使用遮罩與蝕刻技術在介電層中形成。舉例而言，具有對應於貫孔之開口的圖案化阻劑遮罩乃是在介電層上方形成。進行諸如RIE之非等向性蝕刻以形成貫孔，曝露諸如S/D區及閘極等下面的接觸區。諸如鎢之導電層乃是在基板上沉積，填充開口。導電層可藉由濺鍍來形成。其它技術也可有作用。進行諸如化學機械研磨(CMP)之平坦化程序以移除過剩導電材料，在CA層中留下接觸插塞。
在CA層中形成接點之後，BEOL程序繼續進行以在基板上方形成介電層，包覆CA層介電層。介電層舉例而言，充當第一ILD層之第一金屬層M1。第一ILD層舉例而言，乃是由低k介電材料所構成，其中k等於或小於約2.7。第一ILD層較佳為諸如SiCOH之超低k介電層，其中k約為2.1。其它合適類型的低k介電材料也可有作用。此介電層可藉由CVD來形成。其它適用於形成第一ILD層的技術也可有作用。
導線125乃是在M1層介電層中形成。此等導線可藉由鑲嵌技術來形成。舉例而言，可蝕刻介電層以舉例而言，使用遮罩及蝕刻技術形成溝槽或開口。導電層乃是在基板上形成，填充開口。舉例而言，可形成銅或銅合金層以填充開口。導電材料舉例而言，可藉由諸如電式或無電式鍍覆之鍍覆來形成。其它類型之導電層或形成技術也可有作用。過剩導電材料舉例而言，乃是藉由CMP來移除，留下具有導線及M1層介電層之平坦表面。第一金 屬層M1及CA可稱為下ILD層。
此程序繼續進行以形成附加或上ILD層/層。此等附加ILD層可包括ILD層2至ILD層x。舉例而言，在x=6(6層)的情況下，上ILD層包括ILD層2至ILD層6，其包括M2至M6。指定其它ILD層作為上ILD層也可有作用。ILD層的數目舉例而言，可取決於設計要求或涉及的邏輯程序。此等ILD層在一項具體實施例中，乃是由低k介電材料所構成，其中k等於或小於約2.7。ILD層2至ILD層5之ILD層包括諸如SiCOH之超低k介電層，其中k約為2.1，而ILD層6之ILD層包括諸如SiCOH之低k介電層，其中k約為2.7。其它合適類型的低k介電材料也可有作用。ILD層舉例而言，可藉由CVD來形成。其它用於形成ILD層之技術也可有作用。
附加ILD層之導體及接點可藉由雙鑲嵌技術來形成。舉例而言，形成貫孔及溝槽，建立雙鑲嵌結構。雙鑲嵌結構舉例而言，可藉由貫孔先製或貫孔後製雙鑲嵌技術來形成。可運用遮罩及蝕刻技術以形成雙鑲嵌結構。雙鑲嵌結構乃是以諸如銅或銅合金之導電層來填充。導電層舉例而言，可藉由鍍覆技術來形成。過剩導電材料舉例而言，乃是藉由在ILD層中形成導體及接點來移除。
介電質襯墊(圖未示)可布置於ILD層彼此間及基板上。介電質襯墊舉例而言，充當蝕刻終止層。介電質襯墊可由低k介電材料所構成。舉例而言，介電質襯墊可以是nBLOK。其它類型用於介電質襯墊之介電材料也 可有作用。
最上ILD層(例如：M6)可具有與下ILD層不同的設計規則，例如：關鍵尺寸(CD)。舉例而言，Mx可具有比下面金屬層M1至Mx-1更大的CD。舉例而言，最上金屬層所具有的CD可為下面金屬層之CD的2倍。
如圖所示，S/D接點係布置於CA層中。此等S/D接點係耦接至第一與第二區中電晶體的第一與第二S/D區。亦可提供耦接至電晶體其它S/D區之S/D接點。CA層可包括耦接至電晶體閘極的閘極接點(圖未示)。此閘極接點可布置於裝置之另一截面中。閘極接點係耦接至可藉由閘極來提供、或任何合適的金屬層中所提供之字元線(WL)。接點可以是鎢接點。其它類型之接點也可有作用。亦可提供其它電晶體之其它S/D及閘極接點。
如所述，金屬線乃是在M1中提供。金屬線係耦接至S/D接點。舉一實施例來說，源極線(SL)係耦接至選擇電晶體之第二S/D區。第一S/D接點可耦接至M1中之接觸墊或島。接觸墊對上ILD層提供連接。金屬線或墊可由銅或銅合金所構成。其它類型之導電材料也可有作用。
例如ILD層2至ILD層6之附加或上ILD層包括位在貫孔層124中之接點123、及位在金屬層122中之接觸墊/金屬線125。接點及接觸墊自M6至第一與第二區中電晶體的第一S/D區提供連接。
如第4a圖所示，第一區110a容納邏輯組 件，而第二區110b容納MRAM胞元。此MRAM胞元包括大體上布置於裝置之第二區110b中之上ILD層的相鄰最後金屬層之間的儲存或記憶體元件。在一項實施例中，此儲存元件乃是在上ILD層5至上ILD層6之相鄰上ILD層之間形成。據了解，MRAM胞元之儲存元件可布置於任何合適的相鄰ILD層之間中。為了說明，第4b圖所示裝置之邏輯及記憶體部分的放大截面圖展示對應於ILD層5之介電層120。上ILD層5舉例而言，包括貫孔層及金屬層。上ILD層5舉例而言，包括貫孔層V4及金屬層M5。一或多個貫孔接點(圖未示)可布置於第一與第二區110a至110b中的V4中。
為簡單起見，本揭露中的介電層120可稱為第一上介電層，而其貫孔及金屬層可稱為第一上互連層。如第一與第二區所示，金屬線135a至135b係布置於第一上介電層120之金屬層(例如：M5)上。金屬線135a舉例而言，可稱為第一區中上ILD層之下互連件。金屬線135a可耦接至布置於基板上之邏輯電晶體116的第一S/D區。金屬線135b舉例而言，係耦接至將會於下文說明之MRAM胞元的MTJ元件。金屬線135b舉例而言，可用於連接目的，並且將MTJ元件耦接至選擇電晶體118之第一S/D區。雖然第一與第二區各者中展示一條金屬線，據了解，第一與第二區之相同金屬層中可有其它合適數目的金屬線。
金屬線135a至135b包括導電材料。導電材料舉例而言，包括銅(Cu)。其它合適類型的導電材料也可 有作用。金屬線135a及其下層貫孔接點(圖未示)的尺寸舉例而言，可依照技術程序節點之微影的最小線解析度、及蝕刻能力來界定，其可稱為1倍設計規則。參照第一上介電層120之頂端表面，金屬線135a至135b之厚度舉例而言，約為850Å至1000Å。其它合適的厚度尺寸也可有作用，端視技術節點的設計要求而定。
介電質襯墊140係布置於第一、第二及第三區110a至110c中第一上介電層120上面，並且包覆第一與第二區中的金屬線135a至135b。介電質襯墊舉例而言，充當蝕刻終止層。介電質襯墊可以是低k介電質襯墊。舉例而言，介電質襯墊可以是nBLOK。其它適用於介電質襯墊之介電材料類型也可有作用。
第二上介電層150係布置於第一上介電層120上。舉例而言，第二上介電層係布置於介電質襯墊140上。在一項具體實施例中，第二上介電層包括低k介電材料，其中k等於或小於約2.7。舉例而言，低k介電材料包括諸如SiCOH之低k介電層，其中k約為2.7。其它適用於第二上介電層之介電材料也可有作用。
在一項具體實施例中，第二上介電層150在第二與第三區110b至110c中包括溝槽155a及155b。第二區中之溝槽155a舉例而言，容納如下文將會說明之MRAM胞元之儲存元件的底端電極，而溝槽155b乃是對準溝槽，此對準溝槽係布置於相鄰於記憶體區之分劃區或分劃道110c中。溝槽155a舉例而言，自第二上介電層之頂 端表面延展至金屬線135b之頂端表面，而對準溝槽155b自第二上介電層150之頂端表面延展，並且部分延展到第一上介電層120內。對準溝槽155b在處理期間舉例而言，提供用來將後續沉積之記憶體或磁性堆疊層與後續形成之MRAM胞元之儲存元件層對準的形貌特徵。此形貌特徵亦當作對準標記用於圖案化磁性堆疊層，使得圖案化層係對準並耦接至將會於下文在第6a至6m圖中描述的下層底端電極。
在第二區110b中，MRAM之儲存元件160係布置於第二上介電層上方。在一項具體實施例中，MRAM胞元乃是STT-MRAM胞元，而儲存元件包括磁穿隧接面(MTJ)元件。其它合適類型的儲存元件或記憶體也可有作用。
儲存元件包括第一與第二電極。第一電極舉例而言，可以是底端電極162，而第二電極可以是頂端電極。在一項具體實施例中，頂端電極包括下頂端電極部分166及上頂端電極部分169。電極之其它組態也可有作用。記憶體元件之底端電極162係布置於溝槽155a中，並且係連接至金屬線135b。在一項具體實施例中，底端電極162穿過上介電層及介電質襯墊延展，並且係直接耦接至第二區中的金屬線135b。至於第三區110c，對準溝槽155b乃是以包括形貌特徵之底端電極材料來部分填充，此形貌特徵乃充當對準標記用於之後圖案化儲存元件之MTJ堆疊。
儲存元件包括布置於頂端電極與底端電極之間的MTJ堆疊164。儲存元件舉例而言，可包括底端釘紮型MTJ元件或頂端釘紮型MTJ元件。底端釘紮型MTJ元件係藉由布置於磁性自由層下面之磁性固定層來形成，而頂端釘紮型MTJ元件係藉由布置於自由層上面之固定層來形成。為了說明目的，MTJ堆疊包括四層。據了解，MTJ堆疊可包括其它合適層數。MTJ堆疊大體上包括磁性固定(釘紮)層164a、一或多個穿隧阻障層164b與164d、以及磁性自由層164c。固定層包括磁性層及釘紮層。釘紮層舉例而言，釘紮磁性層的磁化方向，形成釘紮層。
舉例來說，自由層及固定層可以是基於CoFeB或CoFe的複合材料，而穿隧阻障層可以是MgO或Al2O3。釘紮層可以是PtMn或IrMn。頂端電極與底端電極可以是半導體程序中使用的Ti、TiN、Ta、TaN或其它合適金屬。儲存或記憶體元件其它合適的組態或材料也可有作用。
記憶胞之下頂端電極部分166及MTJ堆疊的上層164c至164d舉例而言，具有側壁，此等側壁彼此對準，並且所包括的長度尺寸比MTJ堆疊之下層164a至164b及底端電極162的長度尺寸更小。第二區中MTJ堆疊之固定層164a及穿隧阻障物164b如界定，所包括的長度比MTJ堆疊164之自由層164c與穿隧阻障物164d、及下頂端電極部分166順著x方向的長度更大，因此易於進行程序控制並防止下頂端電極部分與底端電極之間出現電氣 短路，並且防止MTJ堆疊之自由層與固定層之間出現電氣短路。
在一項具體實施例中，包封襯墊182可排齊第一、第二及第三區中第二上介電層150的經曝露頂端表面。包封襯墊如圖所示，亦在第二區中排齊底端電極162之經曝露表面、MTJ堆疊164之側表面、及下頂端電極部分166之側表面，如第4b圖所示。包封襯墊可以是低k介電質襯墊。舉例而言，介電質襯墊可以是nBLOK。其它適用於包封襯墊之介電材料類型也可有作用。
介電層190係布置於第二上介電層150上方。介電層190舉例而言，包覆第二區中的儲存元件及第三區中的對準溝槽155b。介電層190及第二上介電層150舉例而言，對應於上ILD層6。介電層舉例而言，乃是具有一或多個介電層之介電質堆疊。舉例來說，介電層190可包括第三、第四及第五或其它合適數目的上介電層。介電層190包括低k介電材料，其中k等於或小於約2.7。第三、第四及第五或其它合適數目的上介電層包括諸如SiCOH的低k介電層，其中k約為2.7。其它適用於介電層之組態及材料也可有作用。
介電層190包括第一區中的雙鑲嵌互連結構、及第二區中的鑲嵌互連結構。舉例而言，介電層190在邏輯區110a中包括將金屬線185a或上互連件耦接至下互連件135a的貫孔接點184，而介電層190在記憶體區110b中容納儲存元件，並且包括耦接至記憶胞之儲存元件的金 屬線185b。金屬線185a至185b係布置於金屬層中，而貫孔接點係布置於介電層190之貫孔層中。為簡單起見，介電層190之貫孔與金屬層可稱為第二上互連層。舉例而言，金屬線185a至185b可布置於金屬層M6中，而貫孔接點184及儲存元件可布置於貫孔層V5中。金屬線185b舉例而言，可充當位元線(BL)。於其它金屬層提供位元線也可有作用。雖然金屬層M6中第一與第二區各者展示一條金屬線，據了解，第一與第二區之相同金屬層中可有其它合適數目的金屬線。
貫孔接點184舉例而言，可稱為頂端貫孔接點，而金屬線185a至185b舉例而言，可稱為頂端金屬線。金屬線185a至185b及貫孔接點184的尺寸舉例而言，乃是依照技術程序節點之微影的兩倍最小線解析度及蝕刻能力來界定，其可稱為2倍設計規則。舉例而言，頂端金屬線185a至185b的厚度舉例而言，可以比下面金屬線135a至135b的厚度大至少2倍。頂端貫孔接點184如第4b圖所示，將上金屬層中的金屬線185a耦接至下金屬層中的金屬線135a。頂端貫孔接點184舉例而言，穿過第二上介電層150及介電質襯墊140延展。頂端金屬線185a至185b包括的厚度舉例而言，約為2150Å，而頂端貫孔接點184舉例而言，如第4b圖所示，基於28nm技術節點，沿著z方向包括約1800Å的高度或厚度。其它合適的厚度尺寸也可有作用，端視技術節點的設計要求而定。頂端貫孔接點及頂端金屬線包括諸如Cu之導電材料。其它適用於貫孔 接點及金屬線之組態及導電材料也可有作用。
接墊層(圖未示)係布置於最上ILD層上方。舉例而言，接墊介電層係布置於Mx上方。在此裝置包括6個金屬層的情況下，接墊層係布置於M6上方。接墊介電層舉例而言，可以是氧化矽。其它類型之介電材料也可有作用。接墊介電層包括諸如黏合墊或接墊互連件等用於對組件提供外部互連的接墊。黏合墊可用於電線黏合，而接墊互連件可提供用於接觸凸塊。外部互連可以是對裝置之輸入/輸出(I/O)、電力及接地連接。接墊舉例而言，可以是鋁接墊。其它類型之導電性接墊也可有作用。可在接墊層上方提供諸如氧化矽、氮化矽或其組合之鈍化層。鈍化層包括用以曝露接墊的開口。
第5a圖展示裝置500之另一具體實施例之第一(或邏輯)區110a、第二(或記憶體)區110b及第三(或分劃)區110c的截面圖。第5b圖展示裝置500之第一、第二及第三區之上ILD層的放大截面圖。裝置500舉例而言，係類似於第4a至4b圖中所述的裝置400。可不說明或詳述具有相同參考元件符號之共通元件及特徵。為了簡便起見，下文對裝置500之說明主要聚焦於與第4a至4b圖所示裝置400相比較的差異。
如第5a至5b圖所示，裝置500包括具有第一與第二電極之儲存元件。第一電極舉例而言，可以是底端電極162，而第二電極可以是頂端電極。在一項具體實施例中，裝置500與裝置400的差異在於頂端電極包括單 一頂端電極部分166，此單一頂端電極部分具有與MTJ堆疊之上層164c至164d對準的側表面。如圖所示，頂端金屬線185b係直接耦接至具有頂端表面之頂端金屬層166，此頂端表面與包封襯墊182的頂端表面共面。介電層190舉例而言，乃是具有一或多個介電層之介電質堆疊。介電層190如第5a至5b圖所示，相對於第4a至4b圖所示之介電層190，可包括更少數目之上介電層。舉例來說，介電層190包括第三與第四或其它合適數目的上介電層，下文將在第8a至8b圖中說明。
第6a至6m圖展示用於形成一裝置之一具體實施例之程序600的簡化截面圖。桯序600的截面圖乃是沿著裝置之第一(或邏輯)區110a、第二(或記憶體)區110b及第三(或分劃)區110c而切取。在一項具體實施例中，此程序容許記憶胞使用邏輯處理配合相同基板上的邏輯組件形成。連同邏輯組件形成記憶胞之程序600大體上乃是基於任何合適的技術節點(包括但不限於28nm技術節點)，其中低k介電層乃是在後段(BEOL)處理時使用。此記憶胞舉例而言，可以是MRAM胞。在一項具體實施例中，此MRAM乃是STT-MRAM胞元。所形成的裝置舉例而言，與第4a至4b圖所示及所述的裝置類似或相同。如此，可不說明或詳述共通的元件。
為簡單起見，未展示使用FEOL形成電晶體的基板處理、及使用BEOL之下ILD層、及上ILD層之下層的處理。請參閱第6a圖，程序600乃是處於在基板(圖 未示)上方提供介電層120的階段。介電層120舉例而言，可對應於具有貫孔層V4及金屬層M5的上ILD層5。為了簡化起見且為了說明目的，介電層120可稱為第一上介電層，而其貫孔及金屬層可稱為第一上互連層。介電層120乃是由低k介電材料所構成，其中k等於或小於約2.7。介電層120較佳為包括諸如SiCOH之超低k介電層，其中k約為2.1。其它合適的低k介電材料也可有作用。
此程序包括在第一(或邏輯)區110a及第二(或記憶體)區110b中形成合適的貫孔開口(圖未示)及溝槽。第一類型溝槽635乃是在第一與第二區110a與110b之第一上介電層120中形成。光阻(圖未示)係塗敷至第一上介電層的頂端表面以界定用於製作溝槽之圖案配置。(例如：藉由使用蝕刻程序)移除第一上介電層未受光阻保護的部分以形成溝槽。此蝕刻程序舉例而言，可以是諸如RIE之非等向性蝕刻。亦可運用其它合適的移除程序。
在一項具體實施例中，第一與第二區中的溝槽635乃是同時形成。此等溝槽舉例而言，包括相同的深度尺寸，此深度尺寸舉例而言，乃是藉由1倍設計規則來界定。溝槽的深度舉例而言，基於28nm技術節點，參照第一上介電層的頂端表面，約為850Å至1000Å。其它合適的深度尺寸也可有作用，端視技術節點的設計要求而定。
此程序藉由在第一上介電層之頂端沉積導電層繼續進行，並且填充此等溝槽。導電層舉例而言，可藉由化學氣相沉積(CVD)來形成。導電層舉例而言，包括 Cu。亦可運用其它合適的導電材料及沉積技術。進行化學機械研磨(CMP)程序以移除第一上介電層頂端的過剩導電材料，並且提供實質平坦表面。以導電材料填充的溝槽形成第一區中之金屬線135a及第二區中之金屬線135b。雖然第一與第二區中展示一條金屬線，據了解，第一與第二區之相同金屬層中可形成有超過一條金屬線。第一區110a中金屬線135a可對應於金屬層中的互連件，而金屬線135b可耦接至將會在第二區中形成的MTJ元件。如圖所示，此程序在裝置之金屬層(例如：M5)中同時形成金屬線135a及135b。
請參閱第6a圖，介電質襯墊140係形成於第一上介電層120上面，包覆第一與第二區中的金屬線135a至135b。介電質襯墊舉例而言，充當蝕刻終止層。介電質襯墊可以是低k介電質襯墊。舉例而言，介電質襯墊可以是nBLOK。其它適用於介電質襯墊之介電材料類型也可有作用。此介電質襯墊舉例而言，係藉由CVD來形成。其它適用於形成介電質襯墊的技術也可有作用。
此程序繼續進行以形成第二上介電層150。如第6a圖所示，第二上介電層150乃是在第一上介電層上形成。舉例而言，第二上介電層係形成於介電質襯墊140上。在一項具體實施例中，第二上介電層包括低k介電材料，其中k小於或等於約2.7。第二上介電層150較佳是由諸如SiCOH的低k介電層所構成，其中k約為2.7。第二上介電層可藉由CVD來形成。適用於第二上介 電層之任何其它形成技術、或低k材料與厚度也可有作用。
在第6b圖中，第二(或記憶體)區110b及第三(或分劃)區110c中的第二上介電層150及介電質襯墊140係經圖案化以形成溝槽開口155a至155b。在一項具體實施例中，第二區中的開口155a包括足以容納底端電極的深度，此底端電極將會耦接至記憶胞之MTJ元件，而第三區中之開口155b則包括足以充當對準溝槽的深度，此對準溝槽提供適用於對準並界定隨後所形成MTJ元件層的形貌。在一項具體實施例中，對準溝槽155b乃是與容納底端電極之開口155a同時形成。雖然展示的是對應於第三區區中對準溝槽的單一開口，此對準溝槽仍可包括複數群及子群之對準溝槽。此等溝槽可以是矩形或方形之形狀，或可包括其它合適的形狀。此等溝槽可藉由遮罩及蝕刻技術來形成。舉例而言，可在第二上介電層上方形成充當蝕刻遮罩之圖案化光阻遮罩。可進行諸如RIE之蝕刻以使用圖案化阻劑蝕刻遮罩來圖案化第二上介電層及介電質襯墊。在一項具體實施例中，此蝕刻將遮罩的圖案轉移至第二上介電層，包括用以形成溝槽155a至155b的介電質襯墊。如圖所示，此蝕刻在達到第二區中金屬線135b之頂端表面時終止，同時此蝕刻形成所具有之深度比溝槽開口155a稍微更深的對準溝槽155b。舉例而言，金屬線135b充當用於溝槽開口155a的蝕刻終止物。
此程序繼續在第一、第二及第三區上方沉積導電層662，如第6c圖所示。舉例而言，導電層662乃 是在第一、第二及第三區中第二上介電層之頂端表面上方形成，並且填充第二及第三區中的溝槽開口。導電層舉例而言，可包括Ti、TiN、Ta或TaN，並且可藉由物理氣相沉積(PVD)來形成。亦可運用其它合適的導電材料及沉積技術。進行CMP程序以移除第二上介電層頂端的過剩導電材料，並且提供實質平坦的頂端表面。如第6d圖所示，CMP程序移除第一區上方的導電層，並且界定第二區中的底端電極162，而導電層662之一部分則留在對準溝槽155b中。如第6d圖所示，對準溝槽之外形係轉移至部分導電層662之表面，在第三區中建立從基板之頂端表面可見的適當形貌特徵155b。此形貌特徵可在圖案化期間當作對準標記用於在之後界定MRAM胞元之MTJ堆疊的上層。第三區中此形貌特徵之存在免除對附加對準遮罩之使用。
此程序繼續進行以形成MRAM胞元之MTJ堆疊。MTJ堆疊之各個層乃是在第二上介電層150上形成，如第6e圖所示。舉例而言，MRAM胞元之MTJ堆疊的各個層乃是在第一、第二及第三區中的第二上介電層上方循序形成。此程序藉由PVD程序在第二上介電層150上方形成MTJ堆疊664的各個層、頂端電極層666及硬罩層668。如第6e圖所示，MTJ堆疊的各個層乃是在對準溝槽中以保形方式形成，並且遵循下層底端電極層662的外形。也可使用其它合適的技術。MTJ堆疊舉例而言，乃是展示成包括與第4a至4b圖中所述具有相同材料的四層664a至664d。據了解，MTJ堆疊可包括其它合適層數及其 它合適的材料。頂端電極層666舉例而言，可包括與底端電極相同的材料，而硬罩層668舉例而言，包括氧化物材料。
此程序繼續進行以圖案化頂端電極層666、及MTJ堆疊的上層664c至664d，如第6e圖所示。圖案化此等層可利用遮罩及蝕刻技術來達成。諸如光阻層之軟遮罩670乃是在硬罩層上形成。軟遮罩乃是經圖案化以形成用於界定頂端電極及上MTJ層的圖案。若要在遮罩層中形成此圖案，可如第3圖所示，使用分劃板(圖未示)以曝照源來選擇性曝照。在一項具體實施例中，用於曝照阻劑遮罩之分劃板(圖未示)係使用對準標記155b來對準，此對準標記如形貌，甚至在沉積頂端電極及硬罩層之後都還可見。分劃板之圖案乃是在藉由顯影程序曝照之後轉移至阻劑層670。
如第6e圖所示，圖案化遮罩670乃是在第一、第二及第三區中，藉由移除MTJ堆疊之上層、頂端電極層及硬罩層未受圖案化遮罩保護的部分，用於界定記憶胞之MTJ堆疊之穿隧阻障物164d與自由層164c、及頂端電極166、以及硬罩168。如圖所示，頂端電極及MTJ堆疊之上層係經圖案化而使得頂端電極與MTJ堆疊的上層對準，並且使用呈現於對準溝槽115b中的形貌，正確耦接至第二區中的底端電極。其它適用於圖案化此等層、並且用以確保頂端電極及MTJ堆疊對準並正確耦接至第二區中下層底端電極162的技術也可有作用。
如第6f圖所示，頂端電極層666、MTJ堆疊之穿隧阻障物664d與自由層664c乃是完全移離第一與第三區。其它適用於圖案化MTJ堆疊之上層、及頂端電極層的技術也可有作用。如圖所示，固定層及穿隧阻障層664a至664b在第一、第二及第三區中維持未遭受蝕刻。圖案化遮罩乃是使用諸如灰化等合適的技術來移除。
此程序繼續進行以在第一、第二及第三區上方沉積介電質襯墊680，如第6g圖所示。介電質襯墊680包覆第二區中頂端電極及圖案層MTJ層之經曝露表面，同時包覆第一及第三區中穿隧阻障物664b之頂端表面。介電質襯墊680舉例而言，可藉由CVD來形成，並且在後續處理期間充當蝕刻終止層或保護層。介電質襯墊可以是低k介電質襯墊。舉例而言，介電質襯墊可以是nBLOK。其它適用於介電質襯墊及形成技術的介電材料類型也可有作用。
請參閱第6h圖，此程序繼續進行以處理介電質襯墊680。舉例而言，介電質襯墊680係經圖案化以移除水平部分，留下圖案化上MTJ層164c至164d、頂端電極166及硬罩168的垂直部分或間隔物內襯側壁。舉例而言，可使用諸如RIE之毯覆式乾蝕刻來達成移除。其它合適的技術也可有作用。此程序繼續進行以界定MTJ堆疊之下層664a至664b。在一項具體實施例中，用以界定MTJ堆疊之下層的蝕刻對下MTJ堆疊層之材料具有高度選擇性。如圖所示，蝕刻程序在第二區中界定MTJ堆疊之穿隧 阻障物164b及固定層164a，同時完全移除第一與第三區中MTJ堆疊的下層。此蝕刻在達到第二上介電層150的頂端表面時終止。如第6h圖所示，由於介電質間隔物680在蝕刻程序期間乃充當蝕刻遮罩、並保護MTJ堆疊之上層，因此界定MTJ堆疊之固定層164a及穿隧阻障物164b不需使用附加遮罩。第二區中MTJ堆疊之固定層164a及穿隧阻障物164b如界定，所包括的長度比MTJ堆疊164之自由層164c與穿隧阻障物164d、及頂端電極166順著x方向的長度更大，因此易於進行程序控制並防止頂端與底端電極之間出現電氣短路，並且防止MTJ堆疊之自由層與固定層之間出現電氣短路。
此程序繼續進行以在第一、第二及第三區上方沉積包封襯墊182，如第6i圖所示。包封襯墊182舉例而言，包括相同材料，並且係使用與對於介電質襯墊680所述相同的技術來形成。如圖所示，包封襯墊包覆第二上介電層150、底端電極及MTJ堆疊164之經曝露表面，包括布置於MTJ堆疊之上層之側壁上的介電質間隔物680。
形成第三上介電層690。第三上介電層乃是如第6j圖所示，在第一、第二及第三區中之包封襯墊182上方形成。第三上介電層舉例而言，包括與第二上介電層同材料的低k介電材料。第三上介電層可藉由CVD來形成，並且包括足以將第二區中之圖案化MTJ堆疊164及頂端電極166包覆的厚度。其它合適的介電材料與技術可用於形成第三上介電層。進行平坦化程序以移除過剩第三上 介電層690。平坦化程序舉例而言，可藉由CMP來達成。其它合適的技術也可有作用。平坦化程序產生實質平坦的頂端表面。如圖所示，平坦化程序移除包封襯墊182的頂端部分及硬罩168，直到頂端電極166之頂端表面在第二區中曝露為止，如第6j圖所示。經平坦化之第三上介電層690舉例而言，圍繞並包覆第二區中MTJ堆疊的側面。
如圖所示，頂端電極166及MTJ堆疊乃是在ILD層之貫孔層(例如：V5)中形成。頂端電極166及MTJ堆疊164的厚度可能不足以配比待於第一(或邏輯)區中形成之貫孔接點的高度。於此情況下，在一項具體實施例中，程序600繼續進行以在第一、第二及第三區上方形成附加頂端電極層。在一項具體實施例中，附加頂端電極層包括與頂端電極166相同的材料，並且係使用如對照頂端電極166所述相同的技術來形成。附加頂端電極層舉例而言，包括足夠的厚度，使得第二(或記憶體)區中附加頂端電極169、頂端電極166、MTJ堆疊164及底端電極162的總厚度配比相同貫孔層中待於第一(或邏輯)區中形成之貫孔接點的所欲高度。形成附加頂端電極層之後，可在第二區中之附加頂端電極層上方形成圖案化光阻遮罩(圖未示)，充當蝕刻遮罩。可進行諸如RIE之蝕刻以使用圖案化阻劑蝕刻遮罩來圖案化附加頂端電極層。在一項具體實施例中，此蝕刻移除附加頂端電極層未受蝕刻遮罩保護的經曝露部分，在第二區中留下附加頂端電極層之一部分，如第6k圖所示。如圖所示，剩餘附加頂端電極層169寬到足以電 連接至第二區中的下層MTJ堆疊，而第一與第三區中的附加頂端電極層則遭到完成移除。在此種情況下，布置於第三上介電層上方之剩餘附加頂端電極層169稱為上頂端電極部分，而所具有之側表面與上MTJ堆疊層164c至164d之側表面對準的頂端電極166則可稱為頂端電極之下頂端電極部分。
如第6l圖所示，此程序繼續進行以形成第四上介電層692。第四上介電層舉例而言，包括與第二及第三上介電層同材料的低k介電材料。第四上介電層可藉由CVD來形成，並且包括足以將第二區中之附加頂端電極169包覆的厚度。其它合適的介電材料與技術可用於形成第四上介電層。進行平坦化程序以移除過剩第四上介電層692。平坦化程序舉例而言，可藉由CMP來達成。其它合適的技術也可有作用。平坦化程序產生實質平坦的頂端表面。如圖所示，進行平坦化程序，直到頂端電極169之頂端表面在第二區中曝露為止，如第6l圖所示。
請參閱第6m圖，第五上介電層694乃是在第四上介電層692上方形成，並且包覆第二區中的頂端電極169。第五上介電層舉例而言，如對照第二、第三及第四上介電層所述，包括相同材料並且乃使用相同技術來形成。第五上介電層舉例而言，厚到足以容納布置於邏輯區之金屬層(例如：M6)中的金屬線或互連件。第三、第四及第五上介電層舉例而言，可結合稱為介電層190。介電層190及第二上介電層150舉例而言，對應於上ILD層6。
在一項具體實施例中，此程序繼續進行以在第一區中形成在介電層190中具有溝槽與貫孔開口的雙鑲嵌開口，並且在第二區中形成具有溝槽的鑲嵌開口，如第6m圖所示。雙鑲嵌開口可藉由貫孔先製或貫孔後製程序來形成。舉例來說，可使用合適的遮罩與蝕刻技術來進行第一移除程序以在第一區中形成貫孔開口684。第一移除程序舉例而言，移除介電質襯墊140、第二、第三、第四與第五上介電層及包封襯墊182之經曝露部分，直到曝露金屬線135a之一部分為止。可使用合適的遮罩與蝕刻技術進行第二移除程序以在第一與第二區中同時形成第二類型溝槽685。溝槽685舉例而言，可基於2倍設計規則來界定。此等溝槽可藉由遮罩及蝕刻技術來形成。第二移除程序舉例而言，可運用對第五介電層之材料具有高度選擇性的蝕刻，將介電層之經曝露部分移除以形成溝槽。如圖所示，此蝕刻在第一與第二區中形成溝槽685，並且在達到頂端電極169之頂端表面時終止。因此，第一與第二區中的溝槽舉例而言，係藉由相同的蝕刻程序來形成。如圖所示，第一區中的溝槽685與貫孔開口684連通，此貫孔開口與金屬線135a連通，而第二區中的溝槽685則與頂端電極169連通，如第6m圖所示。
形成導電層。此導電層包覆介電層190，並且填充溝槽及貫孔開口。舉例而言，導電層填充第一與第二區中的溝槽、及第一區中的貫孔開口。導電層應該厚到足以填充溝槽及貫孔開口。導電層舉例而言，包括銅。其 它合適的導電材料也可有作用。過剩導電材料係藉由CMP來移除，在第一區中形成金屬線185a及貫孔接點184，並且在第二區中形成金屬線185b，如第6m圖所示。如圖所示，金屬線的頂端表面與介電層190的頂端表面實質平坦。第一區中的金屬線及頂端貫孔接點係藉由雙鑲嵌程序來形成。
此程序繼續進行以完全形成IC。此程序舉例而言，可繼續進行以形成鈍化層及接墊互連件或黏合墊。進一步處理可包括最終鈍化、分切、裝配及封裝。其它程序也有作用。
第7a至7d圖展示一用於形成一裝置之程序700之另一具體實施例的截面圖。藉由程序700形成的裝置與第4a至4b圖中所述之裝置400相同或類似，而且程序700如第6a至6m圖所述，含有類似步驟。為了簡便起見，可不說明或詳述共通的元件。如第7a圖所示，經部分處理基板乃是處於與第6j圖所述類似的階段。舉例來說，進行平坦化程序以移除包封襯墊182的頂端部分及硬罩168，直到頂端電極166之頂端表面在第二區中曝露為止。
如所述，頂端電極166及MTJ堆疊的厚度可能不足以配比待於第一(或邏輯)區中形成之貫孔接點的高度。於此種情況下，平坦化程序之後，在一項具體實施例中，程序700繼續進行以形成第四上介電層692。第四上介電層如對照第6l圖所述，包括相同材料並且乃使用相同技術來形成。
在一項具體實施例中，第四上介電層係經圖案化以在第二區中形成溝槽開口755，如第7b圖所示。溝槽開口舉例而言，曝露頂端電極166、及包封襯墊182之一部分。此開口可藉由遮罩及蝕刻技術來形成。舉例而言，可在第四上介電層上方形成充當蝕刻遮罩之圖案化光阻遮罩(圖未示)。可進行諸如RIE之蝕刻以使用圖案化阻劑蝕刻遮罩來圖案化第四上介電層。溝槽開口舉例而言，應該寬且深到足以在之後容納附加頂端電極169。
程序700繼續進行以形成附加頂端電極層669。附加頂端電極層舉例而言，包括相同材料並且係藉由用於形成頂端電極166之相同技術來形成。如第7c圖所示，附加頂端電極層乃是在第一、第二及第三區上方沉積，並且填充第二區中的溝槽開口755。進行平坦化程序以移除過剩頂端電極層669。平坦化程序舉例而言，可藉由CMP來達成。其它合適的技術也可有作用。平坦化程序在第二區中產生實質平坦的頂端表面，並且將附加頂端電極層從第一與第三區完全移除。如圖所示，進行平坦化程序，直到此程序達到第四上介電層692的頂端表面為止，如第7d圖所示。如圖所示，平坦化程序界定上頂端電極部分169，此上頂端電極部分具有之頂端表面與第二區中第四上介電層692之頂端表面實質共面。此頂端電極如圖所示，包括上頂端電極部分169及下頂端電極部分166，此下頂端電極部分具有之側表面與MTJ堆疊之上層的側表面對準。
程序700繼續進行以形成第五上介電層 694，並且界定頂端貫孔接點及頂端金屬線185a至185b。舉例而言，程序700如第6l圖所述以類似方式繼續進行並且繼續向前。如此，將不會說明或詳述這些程序步驟。此程序繼續進行，直到形成與第4a至4b圖所示類似的裝置。
第8a至8b圖展示一用於形成一裝置之程序800之另一具體實施例的截面圖。藉由程序800形成的裝置與第5a至5b圖中所述之裝置500相同或類似，而且程序800如第6a至6m圖所述，含有類似步驟。為了簡便起見，可不說明或詳述共通的元件。如第8a圖所示，經部分處理基板乃是處於與第6j圖所述類似的階段。舉例來說，進行平坦化程序以移除包封襯墊182的頂端部分及硬罩168，直到頂端電極166之頂端表面在第二區中曝露為止。
在一項具體實施例中，頂端電極166及MTJ堆疊164可厚到足以配比待於第一(或邏輯)區中形成之貫孔接點的高度。於此種情況下，平坦化程序之後，在一項具體實施例中，程序800繼續進行以形成第四上介電層892，如第8b圖所示。第四上介電層892與針對第三介電層690相比，包括相同材料並且乃使用相同技術來形成。在一項具體實施例中，第四上介電層892基於2倍設計規則，厚到足以容納布置於邏輯區之金屬層(例如：M6)中的金屬線或互連件。第三及第四上介電層舉例而言，可結合稱為介電層190。介電層190及第二上介電層150舉例而言，結合對應於上ILD層6。
在一項具體實施例中，此程序繼續進行以 在第一區中形成在介電層190中具有溝槽與貫孔開口的雙鑲嵌開口，並且在第二區中形成具有溝槽的鑲嵌開口，如第8b圖所示。雙鑲嵌開口可藉由貫孔先製或貫孔後製程序來形成。舉例來說，可使用合適的遮罩與蝕刻技術來進行第一移除程序以在第一區中形成貫孔開口684。第一移除程序舉例而言，移除介電質襯墊140、第二、第三與第四上介電層及包封襯墊182之經曝露部分，直到曝露金屬線135a之一部分為止。可使用合適的遮罩與蝕刻技術進行第二移除程序以在第一與第二區中同時形成第二類型溝槽685。溝槽685舉例而言，可基於2倍設計規則來界定。此等溝槽可藉由遮罩及蝕刻技術來形成。第二移除程序舉例而言，可運用對第四介電層892之材料具有高度選擇性的蝕刻，將介電層之經曝露部分移除以形成溝槽。如圖所示，此蝕刻在第一與第二區中形成溝槽685，並且在達到頂端電極166之頂端表面時終止。因此，第一與第二區中的溝槽舉例而言，係藉由相同的蝕刻程序來形成。如圖所示，第一區中的溝槽685與貫孔開口684連通，此貫孔開口與金屬線135a連通，而第二區中的溝槽685則與頂端電極166連通，如第8b圖所示。
形成導電層。此導電層包覆介電層190，並且填充溝槽及貫孔開口。舉例而言，導電層填充第一與第二區中的溝槽、及第一區中的貫孔開口。導電層應該厚到足以填充溝槽及貫孔開口。導電層舉例而言，包括銅。其它合適的導電材料也可有作用。過剩導電材料係藉由CMP 來移除，在第一區中形成金屬線185a及貫孔接點184，並且在第二區中形成金屬線185b，如第8b圖所示。如圖所示，金屬線的頂端表面與介電層190的頂端表面實質平坦。第一區中的金屬線及頂端貫孔接點係藉由雙鑲嵌程序來形成。
此程序繼續進行以完全形成IC。此程序舉例而言，可繼續進行以形成鈍化層及接墊互連件或黏合墊。進一步處理可包括最終鈍化、分切、裝配及封裝。其它程序也有作用。
如所述，此裝置包括一個記憶胞。然而，據了解，一裝置可包括許多整合到相同IC內的記憶胞。雖然如所述，儲存元件係布置於後端介電層之指定ILD層中，其它組態也可有作用。舉例而言，儲存元件可布置於其它合適的ILD層中。
此等具體實施例如本揭露中所述，導致各項優點。此程序如所述，與邏輯處理或技術高度相容。舉例而言，記憶胞係使用邏輯處理在相同基板上同時形成，但不會犧牲相同基板上記憶胞及邏輯區中其它組件的可靠度。此外，此程序如所述，對於以極少遮罩在低k介電層中將MRAM胞元與邏輯組件整合有用處。此程序如所述，相較於習知程序，可節省許多遮罩的成本。舉例而言，此程序如所述，不需用到對準遮罩，因為界定容納MRAM胞元之儲存元件之底端電極用之溝槽所用的相同遮罩可用於形成對適當形貌用來充當對準標記的對準溝槽。在一些具 體實施例中，於頂端電極及MTJ堆疊之總厚度足以配比相同貫孔層中邏輯組件之貫孔接點之厚度的情況，可避免用以界定頂端電極部分之不同遮罩，例如：如第8a至8b圖中所述的程序。再者，此程序如所述，亦提供簡化且節省成本的解決方案，因為MTJ堆疊係使用如蝕刻遮罩之介電質間隔物，於一步式蝕刻程序中予以界定，進一步避免用到用以界定MTJ元件的不同蝕刻遮罩。因此，此程序如所述，不需投資新工具，並且減少將MRAM組件與邏輯組件整合所涉及的遮罩數目。另外，此程序容許形成更精巧的MRAM胞元，因為底端電極可嵌埋於第二上介電層內，並且與下互連件或金屬線直接接觸。如所示，儲存元件乃是在相鄰的上金屬層之間中形成，例如：在介於金屬層M5與M6之間的貫孔層中形成。如本揭露中所述的具體實施例具有靈活性，因為MRAM胞元之儲存元件可布置於金屬層M3與M4之間中，或布置於任何其它具有低k介電層之合適的相鄰金屬層之間中，其中儲存元件之高度實質配比布置於這些相鄰金屬層之間中之邏輯區之貫孔接點的高度。
本揭露可體現成其它特性形式而不會脫離其精神或主要特性。因此，前述具體實施例在所有層面都要視為說明性，而不是限制本文中所述之發明。本發明之範疇從而係由隨附申請專利範圍指示，而不是由前述說明指示，而且均等於申請專利範圍之意義及範圍內的所有變更全都意欲囊括於其中。

Claims (20)

  1. 一種形成具有邏輯裝置的集成記憶體裝置之方法，其包含：提供界定有至少第一、第二及第三區之基板；在該基板之該等第一、第二及第三區上方提供第一上介電層，其中，該第一上介電層包含在該等第一與第二區中具有複數條金屬線之第一上互連層；在該第二區中形成磁性隨機存取記憶體(MRAM)胞元，其中，該MRAM胞元在該第一上介電層上方包含合夾於頂端電極與底端電極之間的磁穿隧接面(MTJ)元件，其中，該底端電極與該第二區之該第一上互連層中之該金屬線直接接觸；以及在該等第一、第二及第三區上方提供介電層，並且包覆該第一上介電層，其中，該介電層包含在該第一區中具有雙鑲嵌互連件、且在該第二區中具有鑲嵌互連件之第二上互連層，其中，該第一區中之該雙鑲嵌互連件乃是在該第一區中之該金屬線上方形成並與之耦接，而該第二區中之該鑲嵌互連件係耦接至該MTJ元件。
  2. 如申請專利範圍第1項所述之方法，其中，該第一區乃是用於容納至少一個邏輯組件之邏輯區，該第二區乃是用於容納該MRAM胞元之記憶胞區，而該第三區乃是該裝置之分劃道。
  3. 如申請專利範圍第2項所述之方法，其中，提供該介電層包含： 在包覆該第一上介電層之該等第一、第二及第三區上方形成第二上介電層，其中，該等第一與第二上介電層包含低k介電層；以及圖案化該第二上介電層以在該等第二與第三區中同時形成第一與第二溝槽開口，其中，該第一溝槽開口自該第二上介電層之頂端表面延展至容納該底端電極之該第二區中之該金屬線之頂端表面，並且該第二溝槽開口對應於自該第二上介電層之該頂端表面延展到該第一上介電層之一部分內的對準溝槽。
  4. 如申請專利範圍第3項所述的方法，其包含：在該第二上介電層上方形成底端電極層，並且填充該等第一與第二溝槽開口；以及進行用以移除過剩底端電極層之平坦化程序以在該第二區中界定該底端電極，同時該第二溝槽開口中留下該底端電極層之一部分，建立從該基板之頂端表面可見之適當形貌特徵。
  5. 如申請專利範圍第4項所述的方法，其包含：在該等第一、第二與第三區上方形成該MTJ堆疊之各個層；在該MTJ堆疊之該等各個層上方形成頂端電極層及硬罩層，其中，該頂端電極層及該MTJ堆疊之該等各個層追蹤該第三區中之該對準溝槽的外形；以及使用從該MTJ堆疊之該等各個層之頂端表面可見之該形貌特徵，圖案化該頂端電極層及該MTJ堆疊之 該等各個層，以將該圖案化MTJ堆疊對準至該底端電極。
  6. 如申請專利範圍第5項所述之方法，其中，圖案化該頂端電極層及該MTJ堆疊之該等各個層包含：在該頂端電極層上方提供遮罩；以及進行蝕刻程序以移除該頂端電極層及該MTJ堆疊之該等上層未受該第二區中之該遮罩保護之經曝露部分，然後將該頂端電極及該MTJ堆疊之該等上層從該等第一與第三區完全移除，其中，該圖案化頂端電極包括與該MTJ堆疊之該等圖案化上層之側表面對準之側表面。
  7. 如申請專利範圍第6項所述之方法，其中，圖案化該頂端電極層及該MTJ堆疊之該等各個層包含：在第一、第二及第三區上方形成介電質襯墊，其中，該介電質襯墊包覆該第二區中之該圖案化頂端電極的曝露表面及該MTJ堆疊之該等上層；以及進行毯覆式蝕刻程序以移除該介電質襯墊之水平部分，留下該圖案化頂端電極及該MTJ堆疊之該等上層之垂直部分介電質間隔物內襯側壁。
  8. 如申請專利範圍第7項所述之方法，其中，圖案化該頂端電極層及該MTJ堆疊之該等各個層包含：進行蝕刻程序以在該第二區中界定該MTJ堆疊之下層，同時將該等第一與第三區中之該MTJ堆疊之該等下層完全移除，其中，該等介電質間隔物充當蝕刻遮 罩，並且該MTJ堆疊之該等下層係界定成使得該MTJ堆疊之該等下層的長度大於該MTJ堆疊之該等上層的長度。
  9. 如申請專利範圍第8項所述之方法，其包含在該等第一、第二及第三區上方形成包封襯墊，其中，該包封襯墊亦包覆該圖案化頂端電極及MTJ堆疊，並且其中，該包封襯墊及該等介電質間隔物包含nBLOK。
  10. 如申請專利範圍第9項所述的方法，其包含：在該等第一、第二及第三區上方形成第三上介電層；以及進行平坦化程序以移除該第三上介電層，直到曝露該頂端電極之頂端表面為止。
  11. 如申請專利範圍第10項所述之方法，其中，該第二區中之該鑲嵌互連件與該頂端電極直接耦接並且接觸。
  12. 如申請專利範圍第10項所述的方法，其包含：在該等第一、第二及第三區上方形成附加頂端電極層；以及圖案化該附加頂端電極層，使得該第二區中之剩餘附加頂端電極層寬到足以電連接至該第二區中之該下層MTJ堆疊，同時完全移除該等第一及第三區中之該附加頂端電極層，其中，該剩餘附加頂端電極層乃是在該第三上介電層上方形成，並且對應於上頂端電極部分，同時具有與上MTJ堆疊層之側表面對準之側表面的該頂端電極對應於該頂端電極之下頂端電極部分。
  13. 如申請專利範圍第12項所述之方法，其中，該第二區中之該鑲嵌互連件與該上頂端電極部分直接耦接並且接觸。
  14. 如申請專利範圍第10項所述的方法，其包含：在該等第一、第二及第三區上方形成第四上介電層；圖案化該第四上介電層以在該第二區中形成溝槽開口；在該等第一、第二及第三區上方形成附加頂端電極層，其中，該附加頂端電極層填充該第二區中之該溝槽開口；以及進行平坦化程序以移除過剩附加頂端電極層並界定上頂端電極部分，同時具有與上MTJ堆疊層之側表面對準之側表面的該頂端電極對應於該頂端電極之下頂端電極部分。
  15. 如申請專利範圍第14項所述之方法，其中，該第二區中之該鑲嵌互連件與該上頂端電極部分直接耦接並且接觸。
  16. 一種具有邏輯裝置的集成記憶體裝置，其包含：界定有至少第一、第二及第三區之基板；布置於該基板之該等第一、第二及第三區上方之第一上介電層，其中，該第一上介電層包含在該等第一與第二區中具有複數條金屬線之第一上互連層；布置於該第二區中之磁性隨機存取記憶體(MRAM) 胞元，其中，該MRAM胞元在該第一上介電層上方包含合夾於頂端電極與底端電極之間的磁穿隧接面(MTJ)元件，其中，該底端電極與該第二區之該第一上互連層中之該金屬線直接接觸；以及布置於該等第一、第二及第三區上方並且包覆該第一上介電層之介電層，其中，該介電層包含在該第一區中具有雙鑲嵌互連件、且在該第二區中具有鑲嵌互連件之第二上互連層，其中，該第一區中之該雙鑲嵌互連件係布置於該第一區中之該金屬線上方並與之耦接，而該第二區中之該鑲嵌互連件係耦接至該MTJ元件。
  17. 如申請專利範圍第16項所述之集成記憶體裝置，其中，該第一區乃是用於容納至少一個邏輯組件之邏輯區，該第二區乃是用於容納該MRAM胞元之記憶胞區，而該第三區乃是該裝置之分劃道。
  18. 如申請專利範圍第17項所述之集成記憶體裝置，其中，該介電層包含：布置於該等第一、第二及第三區上方包覆該第一上介電層之第二上介電層，其中，該等第一與第二上介電層包含低k介電層，而該第二上介電層在該等第二及第三區中包含第一及第二溝槽開口，其中，該第一溝槽開口自該第二上介電層之頂端表面延展至容納該底端電極之該第二區中之該金屬線之頂端表面，並且該第二溝槽開口對應於自該第二上介電層之該頂端表面延展到該第一上介電層之一部分內的對準溝槽。
  19. 如申請專利範圍第18項所述之集成記憶體裝置，其中：該頂端電極包含下頂端電極部分及上頂端電極部分，其中，該下頂端電極部分包括與該MTJ元件之上層之側表面對準之側表面，而該上頂端電極部分包括比該MTJ元件之該上層的長度更寬的長度；以及該第二區中之該鑲嵌互連件與該上頂端電極部分直接耦接並且接觸。
  20. 如申請專利範圍第18項所述之集成記憶體裝置，其中：該頂端電極包含具有與該MTJ元件之上層之側表面對準之側表面的單一頂端電極部分；以及該第二區中之該鑲嵌互連件與該單一頂端電極部分直接耦接並且接觸。
TW105107553A 2015-03-12 2016-03-11 具有邏輯裝置的集成記憶體裝置及其形成方法 TWI633688B (zh)

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