TW202236511A - 半導體封裝 - Google Patents

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沈香谷
林谷峰
王良瑋
陳殿豪
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例的一種半導體封裝包括第一半導體裝置及第二半導體裝置。第一半導體裝置包括第一半導體基底、第一接合結構以及記憶體單元。第二半導體裝置堆疊在第一半導體裝置之上。第二半導體裝置包括第二半導體基底、位於第二介電層中的第二接合結構以及位於第二半導體基底與第二接合結構之間的週邊電路。第一接合結構與第二接合結構接合並設置在記憶體單元與週邊電路之間，且記憶體單元與週邊電路通過第一接合結構及第二接合結構電連接。

Description

半導體封裝
本發明實施例是有關於一種半導體封裝及其製造方法。
一些積體電路製造製程包括與製作資料儲存電路元件相關聯的製造步驟。資料儲存元件（例如，動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、靜態隨機存取記憶體（Static Random Access Memory，SRAM）及快閃記憶體（非易失性記憶體的一種形式））將資料儲存電路元件以緊密封裝的元件陣列形式放置在積體電路中，以將資料儲存元件所佔據的晶粒面積量最小化。磁阻隨機存取記憶體（Magnetoresistive Random Access Memory，MRAM）是一種基於電路元件中磁場的取向來儲存資訊的資料儲存元件。MRAM利用磁場而不是利用儲存電路元件中是否存在電荷或者利用儲存在資料儲存電路元件中的電荷數量來儲存資訊。
根據本發明的實施例，一種導體封裝包括第一半導體裝置及第二半導體裝置。所述第一半導體裝置包括第一半導體基底、第一接合結構及記憶體單元。所述第二半導體裝置堆疊在所述第一半導體裝置之上。所述第二半導體裝置包括：第二半導體基底；第二接合結構，位於第二介電層中；以及週邊電路，位於所述第二半導體基底與所述第二接合結構之間。所述第一接合結構與所述第二接合結構接合並設置在所述記憶體單元與所述週邊電路之間，且所述記憶體單元與所述週邊電路通過所述第一接合結構及所述第二接合結構電連接。
根據本發明的實施例，一種半導體封裝包括第一晶粒及第二晶粒。所述第一晶粒包括記憶體單元、第一接合結構及第一電容器結構。所述第一接合結構設置在所述記憶體單元之上且電連接到所述記憶體單元。所述第一電容器結構設置在所述第一接合結構旁邊且包括多個第一導電層及多個第一介電層。所述第一接合結構電連接到所述第一導電層中的至少一個第一導電層，且所述第一導電層中的所述至少一個第一導電層包含鐵磁材料。所述第二晶粒接合到所述第一晶粒。所述第二晶粒包括週邊電路及第二接合結構。所述記憶體單元通過所述第一接合結構及所述第二接合結構電連接到所述週邊電路。
根據本發明的實施例，一種形成半導體封裝的方法包括以下步驟。形成包封體以包封第一積體電路，且所述第一積體電路包括第一熱圖案。在所述包封體及所述第一積體電路之上形成第一鈍化材料，且所述第一鈍化材料包括至少一個第一開口以暴露出所述第一熱圖案。對包括所述至少一個第一開口的所述第一鈍化材料執行第一平坦化製程，以形成第一鈍化層。在所述第一鈍化層的所述至少一個第一開口中形成第二熱圖案。形成第二鈍化材料，且所述第二鈍化材料包括至少一個第二開口以暴露出所述第二熱圖案。對所述第二鈍化材料執行第二平坦化製程，以形成第二鈍化層。在所述第二鈍化層之上形成黏合劑層且所述黏合劑層填充所述至少一個第二開口。通過所述黏合劑層將第二積體電路黏附在所述第一積體電路之上。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例且非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下（beneath）”、“在...下面（below）”、“下部的（lower）”、“在...上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。裝置可另外取向（旋轉90度或處於其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
還可包括其他特徵及製程。舉例來說，可包括測試結構，以説明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。測試結構可包括例如在重佈線層中或基底上形成的測試焊墊，所述測試焊墊使得能夠對3D封裝或3DIC裝置進行測試、對探針（probe）和/或探針卡（probe card）進行使用等。可對中間結構及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）的中間驗證的測試方法一起使用，以提高良率（yield）並降低成本。
圖1A至圖1F是根據一些實施例的製造記憶體晶粒的方法中的各種階段的示意性剖視圖。
參照圖1A，提供半導體基底110。在一些實施例中，半導體基底110是塊狀（bulk）半導體基底。“塊狀”半導體基底是指完全由至少一種半導體材料構成的基底。在一些實施例中，塊狀半導體基底包含如下的半導體材料或半導體材料的堆疊：例如，矽（Si）、鍺（Ge）、矽鍺（SiGe）、經碳摻雜的矽（Si:C）、矽鍺碳（SiGeC）；或III-V化合物半導體（例如，砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）、銻化銦（InSb）、磷化鎵砷（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）或砷化鎵銦磷化物（GaInAsP））。在一些實施例中，塊狀半導體基底包含單晶半導體材料，例如單晶矽。在一些實施例中，根據設計要求而定，對塊狀半導體基底進行摻雜。在一些實施例中，塊狀半導體基底摻雜有p型摻雜劑或n型摻雜劑。術語“p型”是指向本徵半導體添加雜質來造成價電子的不足。示例性p型摻雜劑（即p型雜質）包括但不限於硼、鋁、鎵及銦。“n型”是指向本徵半導體添加會貢獻自由電子的雜質。示例性n型摻雜劑（即n型雜質）包括但不限於銻、砷及磷。如果經摻雜，則在一些實施例中，半導體基底110具有處於1.0×10 14原子/cm 3到1.0×10 17原子/cm 3範圍內的摻雜劑濃度，儘管摻雜劑濃度可更大或更小。在一些實施例中，半導體基底110是絕緣體上半導體（semiconductor-on-insulator，SOI）基底，包括形成在絕緣體層（未示出）上的頂部半導體層。頂部半導體層包含上述半導體材料，例如，Si、Ge、SiGe、Si:C、SiGeC；或包含GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的III-V化合物半導體。絕緣體層舉例來說是氧化矽層等。絕緣體層設置在基底基底（典型的是矽或玻璃基底）之上。
然後，可在半導體基底110中及在半導體基底110之上形成多個主動裝置D1。在一些實施例中，在半導體基底110中形成多個隔離結構（未示出），以界定其中將要形成主動裝置D1的主動區域。主動裝置D1可為電晶體，例如鰭場效應電晶體（fin field effect transistor，FinFET）、金屬氧化物半導體場效應電晶體（metal oxide semiconductor field effect transistor，MOSFET）、全環繞閘極（gate-all-around，GAA）奈米線場效應電晶體（GAA nanowire FET）、全環繞閘極奈米片場效應電晶體（GAA nanosheet FET）等。在一些實施例中，主動裝置D1包括位於半導體基底110之上的閘極結構112以及位於半導體基底110中的源極/汲極區114。源極/汲極區114是分別設置在閘極結構112的相對側處的摻雜區。閘極結構112可包括：閘極介電層112a；閘極電極112b，位於閘極介電層112a上；以及間隙壁112c，位於閘極介電層112a及閘極電極112b的相對側壁上。在一些實施例中，閘極介電層112a包含氧化物、金屬氧化物、類似物或其組合。閘極電極112b可包含含有金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。
參照圖1B至圖1D，在半導體基底110之上形成內連線結構120及記憶體單元MC。內連線結構120（如圖1D中所示）可包括多個介電層122-0、122-1、122-2、122-3、122-4、122-5、122-6、122-7、多個內連線配線124-1、124-2、124-3、124-4、124-5以及對內連線配線124-1、124-2、124-3、124-4、124-5進行內連的多個導通孔126-1、126-2、126-3、126-4、126-5。在一些實施例中，內連線結構120的部分在形成記憶體單元MC之前形成，而內連線結構120的剩餘部分在形成記憶體單元MC之後形成。首先，如圖1B中所示，在形成主動裝置D1的源極/汲極區114及閘極結構112之後，在半導體基底110之上形成介電層122-0。在一些實施例中，介電層122-0包含氧化矽。作為另外一種選擇，在一些實施例中，介電層122-0包含介電常數（k）小於4的低介電常數介電材料。在一些實施例中，低介電常數介電材料具有從約1.2到約3.5的介電常數。在一些實施例中，介電層122-0包含四乙氧基矽烷（tetraethoxysilane，TEOS）形成的氧化物、未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃（例如，硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟化矽酸鹽玻璃（fluorinated silicate glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG））和/或其他合適的介電材料。在一些實施例中，介電層122-0通過化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）、物理氣相沉積（physical vapor deposition，PVD）、旋塗、類似方法或其組合進行沉積。在一些實施例中，介電層122-0被沉積為具有在閘極結構112的頂表面上方的頂表面。隨後舉例來說使用閘極結構112作為拋光和/或蝕刻停止件通過化學機械平坦化（chemical mechanical planarization，CMP）和/或凹陷蝕刻對介電層122-0進行平坦化。在平坦化之後，介電層122-0具有與閘極結構112的頂表面實質上共面的表面。在一些實施例中，閘極結構112通過先閘極製程（gate-first process）形成。然而，本公開不限於此。在替代性實施例中，閘極結構112通過後閘極製程（gate-last process）形成，並且替換製程在形成介電層122-0之後執行。在一些實施例中，閘極電極112b的頂表面、間隙壁112c的頂表面及介電層122-0的頂表面實質上共面。
在一些實施例中，在形成介電層122-0之後，形成介電層122-1以覆蓋介電層122-0。在一些實施例中，介電層122-1包含氧化矽。作為另外一種選擇，在一些實施例中，介電層122-1包含介電常數（k）小於4的低介電常數介電材料。在一些實施例中，低介電常數介電材料具有從約1.2到約3.5的介電常數。在一些實施例中，介電層122-1包含TEOS形成的氧化物、未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃（例如，BPSG、FSG、PSG、BSG）和/或其他合適的介電材料。在一些實施例中，介電層122-1通過CVD、PECVD、PVD、旋塗、類似方法或其組合形成。在一些實施例中，對介電層122-0及介電層122-1進行圖案化，以形成用於暴露出源極/汲極區114及閘極結構112的部分的開口。然後，形成導電材料以填充在介電層122-0及介電層122-1中界定的開口。可在使用導電材料填充之前在開口中沉積可選的擴散阻擋層和/或可選的黏合層。用於阻擋層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合等，且導電材料的合適材料包括銅、銀、金、鎢、鋁、其組合等。可使用化學機械平坦化（CMP）製程等來移除多餘的導電材料，從而形成閘極接觸件116及源極/汲極接觸件118。在一些實施例中，閘極接觸件116與閘極結構112接觸，源極/汲極接觸件118與源極/汲極區114接觸。閘極接觸件116及源極/汲極接觸件118的材料可包括鋁、鈦、銅、鎳、鎢和/或其合金。閘極接觸件116及源極/汲極接觸件118可通過電鍍、沉積、類似方法或其組合來形成。在實施例中，閘極接觸件116及源極/汲極接觸件118可通過沉積銅或銅合金的晶種層並通過電鍍填充開口來形成。
然後，舉例來說，在介電層122-1之上形成介電層122-2、122-3、122-4、122-5、內連線配線124-1、124-2、124-3、124-4以及對內連線配線124-1、124-2、124-3、124-4進行內連的導通孔126-1、126-2、126-3、126-4。堆疊的介電層122-2、122-3、122-4、122-5中的每一者可包含介電材料，例如低介電常數介電材料、超低介電常數（extra low-k，ELK）介電材料等。介電層122-2、122-3、122-4、122-5可使用適當的製程（例如，CVD、原子層沉積（atomic layer deposition，ALD）、PVD、PECVD等）來沉積。
在一些實施例中，內連線配線124-1、124-2、124-3、124-4也被稱為佈線（routing）、導電圖案、導電特徵或導電線。在一些實施例中，使用鑲嵌製程（damascene process）或雙鑲嵌製程（dual-damascene process）形成內連線配線124-1、124-2、124-3、124-4及導通孔126-1、126-2、126-3、126-4。舉例來說，利用微影與蝕刻技術的組合對相應的介電層122-2、122-3、122-4、122-5進行圖案化，以形成與內連線配線124-1、124-2、124-3、124-4及導通孔126-1、126-2、126-3、126-4的期望圖案對應的溝槽。可沉積可選的擴散阻擋層和/或可選的黏合層，且然後可使用導電材料填充溝槽。用於阻擋層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合等，且導電材料的合適材料包括銅、銀、金、鎢、鋁、其組合等。在實施例中，內連線配線124-1、124-2、124-3、124-4及導通孔126-1、126-2、126-3、126-4通過沉積銅或銅合金的晶種層並通過電鍍填充溝槽來形成。可使用化學機械平坦化（CMP）製程等以從相應的介電層122-2、122-3、122-4、122-5的表面移除多餘的導電材料，並對介電層122-2、122-3、122-4、122-5的表面、及內連線配線124-1、124-2、124-3、124-4的表面以及導通孔126-1、126-2、126-3、126-4的表面進行平坦化，以進行隨後的處理。
參照圖1C，在內連線結構120的形成部分之上形成記憶體單元MC。舉例來說，在形成內連線結構120的內連線配線124-4之後，在內連線配線124-4上形成與內連線配線124-4接觸的記憶體單元MC。在一些實施例中，記憶體單元MC形成在介電層122-6中。記憶體單元MC可被佈置成陣列。在一些實施例中，記憶體單元MC是磁性隧道結（magnetic tunnel junction，MTJ）記憶體單元，例如MRAM單元。在一些實施例中，記憶體晶粒100也被稱為MRAM晶粒。在一些實施例中，記憶體單元MC包括底部電極通孔132A、底部電極134、磁性隧道結結構136、頂部電極138及頂部電極通孔132B。底部電極134及頂部電極138可分別包含TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金和/或其組合。每一磁性隧道結結構136可包括合成反鐵磁（synthetic antiferromagnet，SAF）結構（未示出）、非磁性隧道阻擋層（未示出）及自由磁化層（未示出）。非磁性金屬緩衝層可設置在底部電極134與磁性隧道結結構136之間。在替代性實施例中，為了給將要在記憶體單元MC之上形成的元件（例如下面針對圖1D論述的內連線配線124-5）提供平表面，省略底部電極通孔132A及頂部電極通孔132B中的至少一者，或者在底部電極通孔132A之下或頂部電極通孔132B之上進一步形成導通孔。
參照圖1D，在記憶體單元MC之上形成內連線結構120的剩餘部分。在一些實施例中，舉例來說，在形成記憶體單元MC之後，在介電層122-6之上形成介電層122-7、內連線配線124-5及對內連線配線124-4與內連線配線124-5進行內連的導通孔126-5。介電層122-7、內連線配線124-5及導通孔126-5的製作製程與介電層122-2、122-3、122-4、122-5、內連線配線124-1、124-2、124-3、124-4及導通孔126-1、126-2、126-3、126-4的製作製程相似。因此省略與製作製程相關的詳細說明。
在一些實施例中，通過例如內連線配線124-5的內連線配線將記憶體單元MC電連接到位線、通過例如內連線配線124-1及124-2的內連線配線以及源極/汲極接觸件118將源極/汲極區114的源極區電連接到源極線、以及通過例如內連線配線124-1的內連線配線及閘極接觸件116將閘極結構112電連接到字線。然而，本公開不限於此。此外，位線的延伸方向可與字線的延伸方向實質上垂直。應注意，介電層的數目及內連線配線的數目以及記憶體單元MC的嵌入位置在本發明中不受限制。
參照圖1E，在一些實施例中，在記憶體單元MC之上形成電容器結構Cap1。電容器結構Cap1可為平板電容器（例如，金屬-絕緣體-金屬（metal-insulator-metal，MIM）電容器）且包括多個交替的導電層142與介電層144。舉例來說，在介電層122-7之上形成介電層140。然後，在介電層140之上交替形成導電層142與介電層144。在一些實施例中，整個導電層142實質上覆蓋介電層140的整個表面，從而完全覆蓋記憶體單元MC。此後，可形成介電層146以覆蓋電容器結構Cap1。在一些實施例中，導電層142包含一種或多種鐵磁元素，例如鈷（Co）、鎳（Ni）、鐵（Fe）及其組合（例如，CoNi、CoFe、NiFe及CoNiFe）。在實施例中，導電層142由鈷製成。介電層140、介電層144及介電層146可包含含矽介電材料，例如氧化矽、氮化矽、高介電層常數電介質（例如，氧化鋁（Al 2O 3）、氧化鉿（HfO 2）、二氧化矽（SiO 2）、碳化矽（SiC）、氮化矽（SiN或Si 3N 4）、五氧化二鉭（Ta 2O 5）、氮氧化鉭（TaON）、二氧化鉭（TaO 2）、二氧化鋯（ZrO 2）、四乙氧基矽氧烷（TEOS）、旋塗玻璃（spin-on-glass）（“SOG”）、鹵化SiO、氟化矽酸鹽玻璃（“FSG”）等）。介電層140、介電層144及介電層146可通過原子層沉積（ALD）、CVD、高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition，HDPCVD）、PVD、類似方法或其組合來沉積。
圖1G是根據一些實施例的圖1F的記憶體晶粒的示意性俯視圖，在圖1G中，為了清楚起見省略接合焊墊。參照圖1F及圖1G，在內連線結構120之上形成多個接合結構150A、150B、150C。在一些實施例中，在形成接合結構150A、150B、150C之後，形成記憶體晶粒100。接合結構150A、150B、150C電連接到內連線結構120及記憶體單元MC。在一些實施例中，接合結構150A、150B、150C形成在介電層146中，以電連接內連線配線（例如，內連線配線124-5）。另外，基於要求，接合結構150A、150B可進一步電連接到電容器結構Cap1的導電層142中的至少一者。舉例來說，接合結構150A電連接到導電層142中的一者，且接合結構150B電連接到導電層142中的兩者。因此，接合結構150A、150B可設置在介電層146、介電層140、導電層142中的至少一者及介電層144中的至少一者中。在一些實施例中，接合結構150C通過介電層146與導電層142電隔離。然而，本公開不限於此。在替代性實施例中，所有的接合結構電連接到電容器結構Cap1的導電層142。
在一些實施例中，接合結構150A、150B、150C包括接合通孔152a及位於接合通孔152a上的接合焊墊152b。在一些實施例中，接合結構150A、150B、150C的頂表面與介電層146的頂表面實質上齊平。舉例來說，接合焊墊152b的頂表面與介電層146的頂表面實質上齊平。在一些實施例中，接合結構150A、150B、150C包含銅、鎢、鋁、銀、金、類似物或其組合。接合結構150A、150B、150C可使用電化學鍍覆製程、CVD、ALD、PVD、類似製程或其組合通過雙鑲嵌製程或單鑲嵌製程形成。在一些實施例中，在接合結構150A、150B、150C的側壁及底部上進一步形成襯層154。舉例來說，接合結構150A、150B通過襯層154電連接到導電層142。在一些實施例中，襯層154的材料包括一種或多種鐵磁元素，例如鈷（Co）、鎳（Ni）、鐵（Fe）及其組合（例如，CoNi、CoFe、NiFe及CoNiFe）。在一些實施例中，電容器結構Cap1的襯層154及導電層142包含鐵磁元素，且因此襯層154及導電層142共同用作MRAM單元的磁遮罩層（magnetic shielding layer）。舉例來說，襯層154及導電層142在半導體基底110上的總投影與整個半導體基底110實質上交疊。在實施例中，襯層154的材料與電容器結構Cap1的導電層142的材料實質上相同。在替代性實施例中，省略襯層154。在這樣的實施例中，接合通孔152a與導電層142中的至少一者直接接觸。
在一些實施例中，記憶體晶粒100形成有電容器結構Cap1。因此，如圖3B中所示，然後當記憶體晶粒100被接合到電路結構300時，電容器結構Cap1可避免電路結構300的電源網路上的電流電阻下降、電壓波動及雜訊。另外，在其中記憶體單元是MRAM單元的一些實施例中，電容器結構Cap1的導電層142包含鐵磁元素，且實質上完全覆蓋其下的記憶體單元MC，且因此導電層142用作MRAM單元的磁遮罩層。
在一些實施例中，記憶體晶粒100包括半導體基底110、位於半導體基底110中和/或位於半導體基底110之上的主動裝置D1、位於半導體基底110之上的內連線結構120、嵌入內連線結構120中的記憶體單元MC以及位於內連線結構120之上的接合結構150A、150B、150C。在一些實施例中，記憶體晶粒100不包括用於記憶體單元MC的控制電路，換句話說，記憶體單元MC不能由記憶體晶粒100本身中的電路操作。
圖2A至圖2D是根據一些實施例的製造週邊電路晶粒的方法中的各種階段的示意性剖視圖。
參照圖2A，提供半導體基底210。在一些實施例中，半導體基底210可為塊狀（bulk）半導體基底。“塊狀”半導體基底是指完全由至少一種半導體材料構成的基底。在一些實施例中，塊狀半導體基底包含如下的半導體材料或半導體材料的堆疊：例如，矽（Si）、鍺（Ge）、矽鍺（SiGe）、經碳摻雜的矽（Si:C）、矽鍺碳（SiGeC）；或III-V化合物半導體（例如，砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）、銻化銦（InSb）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）或磷砷化鎵銦（GaInAsP））。在一些實施例中，塊狀半導體基底包含單晶半導體材料，例如單晶矽。在一些實施例中，根據設計要求而定，對塊狀半導體基底進行摻雜。在一些實施例中，塊狀半導體基底摻雜有p型摻雜劑或n型摻雜劑。術語“p型”是指向本徵半導體添加雜質來造成價電子的不足。示例性p型摻雜劑（即p型雜質）包括但不限於硼、鋁、鎵及銦。“n型”是指向本徵半導體添加會貢獻自由電子的雜質。示例性n型摻雜劑（即n型雜質）包括但不限於銻、砷及磷。如果經摻雜，則在一些實施例中，半導體基底210具有處於1.0×10 14原子/cm 3到1.0×10 17原子/cm 3範圍內的摻雜劑濃度，儘管摻雜劑濃度可更大或更小。在一些實施例中，半導體基底210是絕緣體上半導體（semiconductor-on-insulator，SOI）基底，包括形成在絕緣體層（未示出）上的頂部半導體層。頂部半導體層包含上述半導體材料，例如Si、Ge、SiGe、Si:C、SiGeC；或包括GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP的III-V化合物半導體。絕緣體層舉例來說是氧化矽層等。絕緣體層設置在基底基底（典型的是矽或玻璃基底）之上。
然後，可在半導體基底210中及在半導體基底210之上形成多個主動裝置D2。在一些實施例中，在半導體基底210中形成多個隔離結構211，以界定其中形成主動裝置D2的主動區域。隔離結構211可為淺溝槽隔離（shallow trench isolation，STI）結構。在一些實施例中，可在半導體基底210之上和/或在半導體基底210中形成主動裝置D2的源極/汲極區214及閘極結構212。主動裝置D2可為電晶體，例如FinFET、MOSFET、GAA奈米線FET、GAA奈米片FET等。在一些實施例中，主動裝置D2包括位於半導體基底210中的源極/汲極區214以及位於半導體基底210之上的閘極結構212。源極/汲極區214是分別設置在閘極結構212的相對側處的摻雜區。閘極結構212可包括：閘極介電層212a；閘極電極212b，位於閘極介電層212a上；以及間隙壁212c，位於閘極介電層212a及閘極電極212b的相對側壁上。在一些實施例中，閘極介電層212a包含氧化物、金屬氧化物、類似物或其組合。閘極電極212b可包含含有金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。
參照圖2B，在半導體基底210之上形成電連接到主動裝置D2的週邊電路220。在一些實施例中，週邊電路220包括多個介電層222-0、222-1、222-2、222-3、222-4、222-5、222-6及位於介電層222-0、222-1、222-2、222-3、222-4、222-5、222-6中的閘極接觸件216、源極/汲極接觸件218多條導電線224-1、224-2、224-3、224-4、224-5及多個導通孔226-1、226-2、226-3、226-4、226-5。介電層222-0、222-1、222-2、222-3、222-4、222-5、222-6、閘極接觸件216、源極/汲極接觸件218、導電線224-1、224-2、224-3、224-4、224-5及導通孔226-1、226-2、226-3、226-4、226-5的製作製程與介電層122-0、122-1、122-2、122-3、122-4、122-5、122-6、122-7、內連線配線124-1、124-2、124-3、124-4、124-5及導通孔126-1、126-2、126-3、126-4、126-5的製作製程相似。因此省略與製作製程相關的詳細說明。在一些實施例中，導電線224-1、224-2、224-3、224-4、224-5的線寬大於40 μm。舉例來說，導電線224-1、224-2、224-3、224-4、224-5的線寬介於約40 μm到約1100 μm的範圍內。
在一些實施例中，在介電層222-0、介電層222-1、隔離結構211及半導體基底210中還形成穿孔TV。舉例來說，在介電層222-0、介電層222-1、隔離結構211及半導體基底210中形成通孔開口。然後，形成導電材料以填充通孔開口。可在使用導電材料填充之前在通孔開口中沉積可選的擴散阻擋層和/或可選的黏合層。用於阻擋層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合等，且導電材料的合適材料包括鋁、鈦、銅、鎳、鎢和/或其合金。可使用化學機械平坦化（CMP）製程等來移除多餘的導電材料，從而形成穿孔TV。穿孔TV可通過電鍍、沉積、類似製程或其組合來形成。
在一些實施例中，穿孔TV形成在半導體基底210中且通過隔離結構211與源極/汲極區214隔離。在一些實施例中，穿孔TV設置在半導體基底210中而不穿透半導體基底210的整個厚度。換句話說，穿孔TV可能不會暴露出。舉例來說，穿孔TV的頂表面與半導體基底210的頂表面實質上共面，而穿孔TV的底表面高於半導體基底210的底表面。
在一些實施例中，週邊電路220通過閘極接觸件216及源極/汲極接觸件218電連接到源極/汲極區214及閘極結構212。在一些實施例中，週邊電路220電連接到穿孔TV。週邊電路220可具有用於檢測記憶體晶粒100的記憶體單元MC中的狀態、控制記憶體晶粒100的記憶體單元MC以及輸入/輸出操作的功能。因此，一旦週邊電路220電連接到記憶體單元，週邊電路220就可操作記憶體單元（例如，記憶體單元MC）。
參照圖2C，在一些實施例中，在週邊電路220之上形成電容器結構Cap2。電容器結構Cap2可為平板電容器（例如，金屬-絕緣體-金屬（MIM）電容器）且包括多個交替的導電層242與介電層244。舉例來說，在介電層222-6之上形成介電層240。然後，在介電層240之上交替形成導電層242與介電層244。在一些實施例中，整個導電層242實質上覆蓋介電層240的整個表面。此後，可形成介電層246以覆蓋電容器結構Cap2。在一些實施例中，導電層242包含一種或多種鐵磁元素，例如鈷（Co）、鎳（Ni）、鐵（Fe）及其組合（例如，CoNi、CoFe、NiFe及CoNiFe）。在實施例中，導電層242由鈷製成。介電層240、介電層244及介電層246可包含含矽介電材料，例如氧化矽、氮化矽、高介電層常數電介質（例如，氧化鋁（Al 2O 3）、氧化鉿（HfO 2）、二氧化矽（SiO 2）、碳化矽（SiC）、氮化矽（SiN或Si 3N 4）、五氧化二鉭（Ta 2O 5）、氮氧化鉭（TaON）、二氧化鉭（TiO 2）、二氧化鋯（ZrO 2）、四乙氧基矽氧烷（TEOS）、旋塗玻璃（“SOG”）、鹵化SiO、氟化矽酸鹽玻璃（“FSG”）等。介電層240、介電層244及介電層246可通過原子層沉積（ALD）、CVD、高密度電漿化學氣相沉積（HDPCVD）、PVD、類似製程或其組合來沉積。
圖2E是根據一些實施例的圖2D的週邊電路晶粒的示意性俯視圖，在圖2E中，為了清楚起見省略接合焊墊。參照圖2D及圖2E，在週邊電路220之上形成多個接合結構250A、250B、250C。在一些實施例中，在形成接合結構250A、250B、250C之後，形成週邊電路晶粒200。接合結構250A、250B、250C電連接到週邊電路220。在一些實施例中，接合結構250A、250B、250C形成在介電層246中，以電連接導電線（例如，導電線224-5）。另外，基於要求，接合結構250A、250B可進一步電連接到電容器結構Cap2的導電層242中的至少一者。舉例來說，接合結構250A電連接到導電層242中的一者，且接合結構250B電連接到導電層242中的兩者。因此，接合結構250A、250B可設置在介電層246、介電層240、導電層242中的至少一者及介電層244中的至少一者中。在一些實施例中，接合結構250C通過介電層246與導電層242電隔離。然而，本公開不限於此。在替代性實施例中，所有的接合結構電連接到電容器結構Cap2的導電層242。
在一些實施例中，接合結構250A、250B、250C包括接合通孔252a及位於接合通孔252a上的接合焊墊252b。在一些實施例中，接合結構250A、250B、250C的頂表面與介電層246的頂表面實質上齊平。舉例來說，接合焊墊252b的頂表面與介電層246的頂表面實質上齊平。在一些實施例中，接合結構250A、250B、250C包含銅、鎢、鋁、銀、金、類似物或其組合。接合結構250A、250B、250C可通過使用電化學鍍覆製程、CVD、ALD、PVD、類似製程或其組合的雙鑲嵌製程或單鑲嵌製程形成。在一些實施例中，在接合結構250A、250B、250C的側壁及底部上進一步形成襯層254。舉例來說，接合結構250A、250B通過襯層254電連接到導電層242。在一些實施例中，襯層254的材料包含一種或多種鐵磁元素，例如鈷（Co）、鎳（Ni）、鐵（Fe）及其組合（例如，CoNi、CoFe、NiFe及CoNiFe）。在一些實施例中，電容器結構Cap2的襯層254及導電層242包含鐵磁元素，且因此在接合到記憶體晶粒100之後，襯層254及導電層242共同用作記憶體晶粒100的MRAM單元的磁遮罩層。舉例來說，襯層254及導電層242在半導體基底110上的總投影與整個半導體基底110實質上交疊。在實施例中，襯層254的材料與電容器結構Cap2的導電層242的材料實質上相同。在替代性實施例中，省略襯層254。在這樣的實施例中，接合通孔252a與導電層242中的至少一者直接接觸。
在一些實施例中，週邊電路晶粒200形成有電容器結構Cap2。因此，如圖3B中所示，然後當週邊電路晶粒200接合到電路結構300時，電容器結構Cap2可避免電路結構300的電源網路上的電流電阻下降、電壓波動及雜訊。另外，在其中將要接合的記憶體晶粒100包括MRAM單元的一些實施例中，電容器結構Cap2的導電層242包含鐵磁元素且與MRAM單元實質上完全交疊，且因此導電層242用作MRAM單元的磁遮罩層。
在一些實施例中，週邊電路晶粒200包括其中具有穿孔TV的半導體基底210、位於半導體基底210中和/或位於半導體基底210之上的主動裝置D2、位於半導體基底210之上的週邊電路220以及位於週邊電路220之上的接合結構250。在一些實施例中，電容器結構Cap2還形成在接合結構250的旁邊。在一些實施例中，週邊電路晶粒200不包括記憶體裝置（即，記憶體單元），例如MRAM。
圖3A及圖3B是根據一些實施例的製造半導體封裝的方法中的各種階段的示意性剖視圖。在一些實施例中，半導體製造方法是封裝製程的一部分。
參照圖3A，通過接合結構150A、150B、150C、250A、250B、250C將圖1F的記憶體晶粒100與圖2D的週邊電路晶粒200接合，使得記憶體晶粒100與週邊電路晶粒200堆疊。在一些實施例中，週邊電路晶粒200具有與記憶體晶粒100相同的大小（例如，相同的表面積）。舉例來說，週邊電路晶粒200的側壁與記憶體晶粒100的側壁實質上齊平。在替代性實施例中，記憶體晶粒100與週邊電路晶粒200具有不同的大小（例如，表面積）。在一些實施例中，將接合結構150A、150B、150C接合到接合結構250A、250B、250C。在一些實施例中，將接合焊墊152b分別接合到接合焊墊252b。在一些實施例中，還將介電層146接合到介電層246。接合焊墊152b可與接合焊墊252b直接接觸，且介電層146可與介電層246直接接觸。舉例來說，通過包括金屬對金屬接合（metal-to-metal bonding）及電介質對電介質接合（dielectric-to-dielectric bonding）的混合接合將記憶體晶粒100與週邊電路晶粒200接合。在一些實施例中，介電層146及介電層246分別包含氧化物（例如，氧化矽），且介電層146與介電層246之間的接合是氧化物對氧化物接合。在這樣的實施例中，接合溫度低於或實質上等於280℃。應注意，儘管圖3A示出對相同類型的接合結構進行接合（例如，將接合結構150A與接合結構250A彼此接合，且它們是電連接到電容器結構Cap1、Cap2的導電層142、242的相同類型），但是本公開不限於此。
在一些實施例中，通過對接合結構150A、150B、150C與接合結構250A、250B、250C進行接合，記憶體晶粒100電連接到週邊電路晶粒200。因此，週邊電路220電連接到記憶體單元MC，以檢測記憶體單元MC中的狀態、控制記憶體晶粒100的記憶體單元MC和/或提供輸入/輸出操作。換句話說，記憶體晶粒100由週邊電路晶粒200操作。
參照圖3B，將記憶體晶粒100及週邊電路晶粒200安裝到電路結構300上，以形成半導體封裝10。在一些實施例中，移除週邊電路晶粒200的半導體基底210的部分以暴露出穿孔TV。在一些實施例中，使用穿孔TV的底表面作為拋光和/或蝕刻停止件通過平坦化製程（例如，CMP）部分移除半導體基底210。在部分移除半導體基底210之後，穿孔TV的底表面與半導體基底210的底表面實質上共面。在一些實施例中，在暴露出穿孔TV之後，分別在穿孔TV上依序形成多個接合結構250及多個導電端子252。在一些實施例中，導電端子252是焊料球、球格陣列（ball grid array，BGA）球或受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊。在一些實施例中，導電端子252由具有低電阻率的導電材料（例如，Sn、Pb、Ag、Cu、Ni、Bi或其合金）製成。
然後，可將其上具有記憶體晶粒100的週邊電路晶粒200通過其間的導電端子252安裝到電路結構300上。在一些實施例中，週邊電路220垂直設置在記憶體單元MC與電路結構300之間。電路結構300可為記憶體晶粒100及週邊電路晶粒200提供電源及連接到電源的電源網路。電路結構300可為印刷電路板（printed circuit board，PCB）、封裝基底（例如其中包括多層核心的構建基底、包括多個層壓介電膜的層壓基底、高層數（high-layer-count，HLC）基底等）。電路結構300可包括一個或多個介電層302或聚合物層以及位於介電層302或聚合物層中的相應的導電圖案304。導電圖案304可例如通過使用通孔和/或跡線對電訊號進行佈線。導電圖案304可包括位於電路結構300的最外表面處的接合焊墊。電路結構300可還包括導電端子（未示出）（例如，焊料球），以使得電路結構300能夠安裝到另一裝置。在替代性實施例中，在將記憶體晶粒100及週邊電路晶粒200安裝在電路結構300上之前，將被動裝置（例如，表面安裝裝置（surface mount device，SMD），未示出）附接到電路結構300。在一些實施例中，在將記憶體晶粒100及週邊電路晶粒200接合到電路結構300上之後，在週邊電路晶粒200與電路結構300之間形成底部填充膠310，環繞導電端子252。底部填充膠310可通過毛細流動製程（capillary flow process）形成。
在一些實施例中，記憶體晶粒100及週邊電路晶粒200二者形成有電容器結構Cap1、Cap2。因此，電容器結構Cap1、Cap2可避免電路結構300的電源網路上的電流電阻下降、電壓波動及雜訊。另外，在其中記憶體單元MC是MRAM單元的情況下，電容器結構Cap1、Cap2的導電層142、242包含鐵磁元素且與記憶體單元MC實質上完全交疊，且因此導電層142、242共同用作MRAM單元的磁遮罩層。然而，本公開不限於此。在替代性實施例中，記憶體晶粒100及週邊電路晶粒200中的至少一者被形成為不具有電容器結構。舉例來說，如圖4中所示，在半導體封裝10’中，電容器結構Cap1僅形成在記憶體晶粒100中，且週邊電路晶粒200被形成為不具有電容器結構。在一些替代性實施例中，如圖5中所示，在半導體封裝10”中，記憶體晶粒100及週邊電路晶粒200被形成為不具有電容器結構。
圖6示出根據一些實施例的形成半導體封裝的方法。儘管所述方法被示出和/或闡述為一系列動作或事件，但應理解，所述方法不限於所示的次序或動作。因此，在一些實施例中，動作可以與所示的不同的次序施行和/或可同時施行。此外，在一些實施例中，所示的動作或事件可被細分成多個動作或事件，這些動作或事件可在單獨的時間施行或者與其他動作或子動作同時施行。在一些實施例中，可省略一些示出的動作或事件，且可包括其他未示出的動作或事件。
在動作S400處，提供第一晶粒，且第一晶粒包括第一基底、第一接合結構以及位於第一基底與第一接合結構之間的記憶體單元。圖1A至圖1F、圖4及圖5示出與動作S400的一些實施例對應的不同視圖。
在動作S402處，提供第二晶粒，且第二晶粒包括第二基底、第二接合結構以及位於第二基底與第二接合結構之間的週邊電路。圖2A至圖2D、圖4及圖5示出與動作S402的一些實施例對應的不同視圖。
在動作S404處，通過第一接合結構及第二接合結構對第一晶粒與第二晶粒進行接合，以將記憶體單元與週邊電路電連接。圖3A、圖4及圖5示出與動作S404的一些實施例對應的不同視圖。
在動作S406處，將第一晶粒及第二晶粒安裝到電路結構上。圖3B、圖4及圖5示出與動作S406的一些實施例對應的不同視圖。
在一些實施例中，包括記憶體單元（例如，MRAM單元）的記憶體晶粒及包括用於記憶體單元的週邊電路的週邊電路晶粒在垂直方向上堆疊。因此，堆疊的記憶體晶粒與週邊電路晶粒的佔用面積（footprint）可實質上等於記憶體晶粒的單獨的佔用面積。換句話說，與水準環繞記憶體單元的傳統週邊電路相比，可減小堆疊的記憶體晶粒與週邊電路晶粒的總佔用面積。另外，週邊電路晶粒的大小可隨著記憶體晶粒而增大。因此，週邊電路晶粒的導電線可具有更大的節距和/或更大的製程裕度，且週邊電路晶粒可為堅固的、便宜的和/或高度可靠的。因此，記憶體晶粒的隧穿磁阻值（tunneling magnetoresistance value）（“TMR”）得到改善。另外，記憶體晶粒與週邊電路晶粒分開形成且然後通過接合進行組合。因此，記憶體晶粒與週邊電路晶粒可在不同的製程條件（例如，製程溫度）下形成，且一個不會對另一個產生影響。舉例來說，不具有週邊電路的記憶體晶粒是在相對高的溫度（例如，550℃）下製作而成，這可能對週邊電路晶粒的週邊電路帶來影響，然而，由於記憶體晶粒與週邊電路晶粒是分開形成的，因此防止此種影響。因此，記憶體與電路可在其期望的條件下形成，且所形成的記憶體裝置的性能得到改善。在其中記憶體單元是MRAM單元的一些實施例中，電容器結構的導電層和/或接合結構的襯層材料共同用作磁遮罩層。
根據本公開的一些實施例，一種半導體封裝包括第一半導體裝置及第二半導體裝置。所述第一半導體裝置包括第一半導體基底、第一接合結構及記憶體單元。所述第二半導體裝置堆疊在所述第一半導體裝置之上。所述第二半導體裝置包括：第二半導體基底；第二接合結構，位於第二介電層中；以及週邊電路，位於所述第二半導體基底與所述第二接合結構之間。所述第一接合結構與所述第二接合結構接合並設置在所述記憶體單元與所述週邊電路之間，且所述記憶體單元與所述週邊電路通過所述第一接合結構及所述第二接合結構電連接。
根據本公開的一些實施例，其中所述第一介電層與所述第二介電層直接接觸，且所述第一接合結構與所述第二接合結構直接接觸。
根據本公開的一些實施例，其中所述第一半導體裝置還包括電連接到所述記憶體單元的第一主動裝置，所述第二半導體裝置還包括電連接到所述週邊電路的第二主動裝置，且所述記憶體單元及所述週邊電路設置在所述第一主動裝置與所述第二主動裝置之間。
根據本公開的一些實施例，其中所述第一半導體裝置還包括堆疊在彼此上的第一內連線配線與第二內連線配線，且所述記憶體單元設置在所述第一內連線配線與所述第二內連線配線之間且電連接到所述第一內連線配線及所述第二內連線配線。
根據本公開的一些實施例，其中所述第二半導體裝置還包括穿透所述第二半導體基底的多個穿孔，且所述多個穿孔及所述第二焊墊接合結構設置在所述週邊電路的相對側處。
根據本公開的一些實施例，其中所述第一半導體裝置不包括電連接到所述記憶體單元的週邊電路，且所述第二半導體裝置不包括記憶體裝置。
根據本公開的一些實施例，一種半導體封裝包括第一晶粒及第二晶粒。所述第一晶粒包括記憶體單元、第一接合結構及第一電容器結構。所述第一接合結構設置在所述記憶體單元之上且電連接到所述記憶體單元。所述第一電容器結構設置在所述第一接合結構旁邊且包括多個第一導電層及多個第一介電層。所述第一接合結構電連接到所述第一導電層中的至少一個第一導電層，且所述第一導電層中的所述至少一個第一導電層包含鐵磁材料。所述第二晶粒接合到所述第一晶粒。所述第二晶粒包括週邊電路及第二接合結構。所述記憶體單元通過所述第一接合結構及所述第二接合結構電連接到所述週邊電路。
根據本公開的一些實施例，其中所述第一晶粒的側壁與所述第二晶粒的側壁實質上齊平。
根據本公開的一些實施例，其中所述第一接合結構與所述第一導電層中的所述至少一個第一導電層直接接觸。
根據本公開的一些實施例，其中所述第一接合結構包含鐵磁材料。
根據本公開的一些實施例，其中所述第一接合結構包括接合焊墊及接合通孔，且所述接合通孔設置在所述第一導電層中的所述至少一個第一導電層中。
根據本公開的一些實施例，其中所述第一接合結構還包括襯層材料，所述襯層材料位於所述接合焊墊的側壁及所述接合通孔的側壁以及所述接合通孔的底表面上，其中所述襯層材料包含鐵磁材料。
根據本公開的一些實施例，其中所述第二晶粒還包括設置在所述第二接合結構旁邊的第二電容器結構，所述第二電容器結構包括多個第二導電層及多個第二介電層，且所述第二接合結構電連接到所述第二導電層中的至少一個第二導電層，且所述第二導電層中的所述至少一個第二導電層包含鐵磁材料。
根據本公開的一些實施例，還包括環繞所述第一接合結構的第三介電層，其中所述第三介電層覆蓋所述第一電容器結構且與所述第一電容器結構直接接觸。
根據本公開的一些實施例，還包括第四介電層，所述第四介電層環繞所述第二接合結構且與所述第三介電層直接接觸。
根據本公開的一些實施例，一種形成半導體封裝的方法包括以下步驟。形成包封體以包封第一積體電路，且所述第一積體電路包括第一熱圖案。在所述包封體及所述第一積體電路之上形成第一鈍化材料，且所述第一鈍化材料包括至少一個第一開口以暴露出所述第一熱圖案。對包括所述至少一個第一開口的所述第一鈍化材料執行第一平坦化製程，以形成第一鈍化層。在所述第一鈍化層的所述至少一個第一開口中形成第二熱圖案。形成第二鈍化材料，且所述第二鈍化材料包括至少一個第二開口以暴露出所述第二熱圖案。對所述第二鈍化材料執行第二平坦化製程，以形成第二鈍化層。在所述第二鈍化層之上形成黏合劑層且所述黏合劑層填充所述至少一個第二開口。通過所述黏合劑層將第二積體電路黏附在所述第一積體電路之上。
根據本公開的一些實施例，其中所述第一晶粒不包括電連接到所述記憶體單元的週邊電路，且所述第二晶粒不包括記憶體裝置。
根據本公開的一些實施例，其中所述第二晶粒包括位於所述第二基底中的多個穿孔，且將所述第一晶粒及所述第二晶粒接合到所述電路結構上包括：移除所述第二基底的部分以暴露出所述多個穿孔；在所述多個穿孔上形成多個導電端子；以及通過所述多個導電端子將所述第二基底接合到所述電路結構上，其中所述第二晶粒設置在所述第一晶粒與所述電路結構之間。
根據本公開的一些實施例，還包括：在所述記憶體單元之上交替形成多個導電層與多個介電層；以及在所述多個導電層中的至少一個導電層中形成所述第一接合結構，其中所述多個導電層中的所述至少一個導電層包含鐵磁材料。
根據本公開的一些實施例，還包括形成襯層材料，以環繞所述第一接合結構，其中所述襯層材料包含鐵磁材料。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10,10’,10”:半導體封裝 100:記憶體晶粒 110,210:半導體基底 112,212:閘極結構 112a,212a:閘極介電層 112b,212b:閘極電極 112c,212c:間隙壁 114,214:源極/汲極區 116,216:閘極接觸件 118,218:源極/汲極接觸件 120:內連線結構 122-0,122-1,122-2,122-3,122-4,122-5,122-6,122-7,140,144,146,222-0,222-1,222-2,222-3,222-4,222-5,222-6,240,246,302:介電層 124-1,124-2,124-3,124-4,124-5:內連線配線 126-1,126-2,126-3,126-4,126-5,226-1,226-2,226-3,226-4,226-5:導通孔 132A:底部電極通孔 132B:頂部電極通孔 134:底部電極 136:磁性隧道結結構 138:頂部電極 142,242,244:導電層 150A,150B,150C,250A,250B,250C:接合結構 152a,252a:接合通孔 152b,252b:接合焊墊 154,254:襯層材料 200:週邊電路晶粒 211:隔離結構 220:週邊電路 224-1,224-2,224-3,224-4,224-5:導電線 250:接合結構 252:導電端子 300:電路結構 304:導電圖案 310:底部填充膠 Cap1,Cap2:電容器結構 D1,D2:主動裝置 MC:記憶體單元 S400,S402,S404,S406:動作 TV:穿孔
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1F是根據一些實施例的製造記憶體晶粒的方法中的各種階段的示意性剖視圖。 圖1G是根據一些實施例的圖1F的記憶體晶粒的示意性俯視圖。 圖2A至圖2D是根據一些實施例的製造週邊電路晶粒的方法中的各種階段的示意性剖視圖。 圖2E是根據一些實施例的圖2D的週邊電路晶粒的示意性俯視圖。 圖3A及圖3B是根據一些實施例的製造半導體封裝的方法中的各種階段的示意性剖視圖。 圖4是根據一些實施例的半導體封裝的示意性剖視圖。 圖5是根據一些實施例的半導體封裝的示意性剖視圖。 圖6示出根據一些實施例的形成半導體封裝的方法。
10:半導體封裝
100:記憶體晶粒
110,210:半導體基底
112,212:閘極結構
112a,212a:閘極介電層
112b,212b:閘極電極
112c,212c:間隙壁
114,214:源極/汲極區
116,216:閘極接觸件
118,218:源極/汲極接觸件
120:內連線結構
140,146,240,246,302:介電層
150A,150B,150C,250A,250B,250C:接合結構
200:週邊電路晶粒
211:隔離結構
220:週邊電路
250:接合結構
252:導電端子
300:電路結構
304:導電圖案
310:底部填充膠
Cap1,Cap2:電容器結構
D1:主動裝置
MC:記憶體單元
TV:穿孔

Claims (1)

  1. 一種半導體封裝，包括： 第一半導體裝置，包括： 第一半導體基底； 第一接合結構，位於第一介電層中；以及 記憶體單元，位於所述第一半導體基底與所述第一接合結構之間；以及 第二半導體裝置，堆疊在所述第一半導體裝置之上，包括： 第二半導體基底； 第二接合結構，位於第二介電層中；以及 週邊電路，位於所述第二半導體基底與所述第二接合結構之間， 其中所述第一接合結構與所述第二接合結構接合並設置在所述記憶體單元與所述週邊電路之間，且所述記憶體單元與所述週邊電路通過所述第一接合結構及所述第二接合結構電連接。
TW111105836A 2021-03-05 2022-02-17 半導體封裝 TW202236511A (zh)

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