TW201729414A - 半導體結構及其形成方法 - Google Patents
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Abstract
本揭露提供一種半導體結構,該半導體結構包含一邏輯區域及毗鄰於該邏輯區域之一記憶體區域。該記憶體區域包含一第N金屬層之一第一第N金屬線、第一第N金屬線上方之一磁性穿隧接面(MTJ)及一第(N+1)金屬層之一第一第(N+1)金屬通路,該第一第(N+1)金屬通路放置於該MTJ層上方。N係大於或等於1之一整數。亦揭露一種製造該半導體結構之方法。
Description
本發明實施例係關於一種磁性隨機存取記憶體結構及其製造方法。
半導體用於電子應用之積體電路中,該等電子應用包含無線電、電視、行動電話及個人計算裝置。一種類型之眾所周知半導體裝置係半導體儲存裝置,諸如動態隨機存取記憶體(DRAM)或快閃記憶體,這兩種記憶體使用電荷來儲存資訊。 半導體記憶體裝置之一最近發展涉及組合半導體技術與磁性材料及裝置之自旋電子學。電子(而非電子之電荷)之自旋極化用於指示狀態「1」或「0」。一種此類自旋電子裝置係一自旋轉矩轉移(STT)磁性穿隧接面(MTJ)裝置。 MTJ裝置包含自由層、穿隧層及釘紮層。自由層之磁化方向可藉由透過穿隧層施加一電流而反向,此致使自由層內之所注入經極化電子對自由層之磁化施加所謂的自旋轉矩。釘紮層具有一固定磁化方向。當電流沿自自由層至釘紮層之方向流動時,電子沿一相反方向(亦即,自釘紮層至自由層)流動。電子在通過釘紮層之後被極化為釘紮層之相同磁化方向;流動穿過穿隧層;及然後進入至自由層中且在自由層中累積。最終,自由層之磁化平行於釘紮層之磁化,且MTJ裝置將處於一低電阻狀態。由電流產生之電子注入稱為一主要注入。 當施加自釘紮層流動至自由層之電流時,電子沿自自由層至釘紮層之方向流動。具有與釘紮層之磁化方向相同之極化之電子能夠流動穿過穿隧層且進入至釘紮層中。相反,具有不同於釘紮層之磁化之極化之電子將被釘紮層反射(阻擋)且將在自由層中累積。最終,自由層之磁化變成與釘紮層之磁化反平行,且MTJ裝置將處於一高電阻狀態。由電流產生之各別電子注入稱為一次要注入。
本揭露之某些實施例提供一種半導體結構,該半導體結構包含一邏輯區域及毗鄰於該邏輯區域之一記憶體區域。該記憶體區域包含一第N金屬層之一第一第N金屬線、第一第N金屬線上方之一磁性穿隧接面(MTJ)及一第(N+1)金屬層之一第一第(N+1)金屬通路,該第一第(N+1)金屬通路放置於該MTJ層上方。N係大於或等於1之一整數。 本揭露之某些實施例提供一種半導體結構,該半導體結構包含一磁性隨機存取記憶體(MRAM)單元。該MRAM單元包含一第N金屬層之一第一第N金屬線、該第一第N金屬線上方之一磁性穿隧接面(MTJ)及一第(N+M)金屬層之一第一第(N+M)金屬通路,該第一第(N+M)金屬通路放置於該MTJ層上方。N係大於或等於1之一整數,且M係大於或等於1之一整數。 本揭露之某些實施例提供一種用於製造一半導體結構之方法。該方法包含:(1)在一記憶體區域中形成一第一第N金屬線且在一邏輯區域中形成一第二第N金屬線;(2)在該記憶體區域中形成一磁性穿隧接面(MTJ);及(3)直接在該MTJ上形成一第一第(N+M)金屬通路。N係大於或等於1之一整數,且M係大於或等於1之一整數。
以下揭露提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。以下闡述組件及配置之特定實例以簡化本揭露。當然,此等特定實例僅為實例且並非意欲為限制性的。舉例而言,以下說明中之在一第二構件上方或在一第二構件上形成一第一構件可包含其中第一構件與第二構件以直接接觸方式形成之實施例,且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件與第二構件可不直接接觸之實施例。另外,本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡化及清晰目的且本質上並不指定所論述之各種實施例及/或組態之間的一關係。 此外,為便於說明,本文中可使用空間相對術語(諸如,「下面」、「下方」、「下部」、「上方」、「上部」及類似物)來闡述一個元件或構件與另一(其他)元件或構件之關係,如各圖中所圖解說明。除各圖中所繪示之定向之外,該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90°或處於其他定向),且同樣可據此解釋本文中所使用之空間相對描述符。 儘管陳述本揭露之寬廣範疇之數值範圍及參數係近似值,但應儘可能精確地報告特定實例中所陳述之數值。然而,任何數值皆固有地含有由各別測試量測中發現之標準偏差必然引起之某些誤差。此外,如本中所使用,術語「約」一般意指在一給定值或範圍之10%、5%、1%或0.5%內。另一選擇為,術語「約」意指在由熟習此項技術者考量時在平均值之一可接受標準誤差內。除在操作/工作實例中之外,或除非另有明確規定,否則所有數值範圍、量、值及百分比(諸如針對本文中所揭露之材料量、持續時間、溫度、操作條件、量之比率及其類似物之數值範圍、量、值及百分比)應理解為在所有例項中受術語「約」修飾。因此,除非指示相反情況,否則本揭露及隨附申請專利範圍中所陳述之數值參數皆係可視需要變化之近似值。至少,每一數值參數應至少依據所報告有效數位之數目且藉由應用普通捨入技術來解釋。範圍在本文中可表達為自一個端點至另一端點或在兩個端點之間。本文中所揭露之所有範圍包含端點,除非另有規定。 一CMOS結構中之嵌入式MRAM單元一直持續發展。具有嵌入式MRAM單元之一半導體電路包含一MRAM單元區域及與MRAM單元區域分離之一邏輯區域。舉例而言,MRAM單元區域可位於上述半導體電路之中心處,而邏輯區域可位於半導體電路之一周邊處。注意,先前陳述並非意欲為限制性的。本揭露之預期範疇中包括關於MRAM單元區域及邏輯區域之其他配置。 在MRAM單元區域中,一電晶體結構可放置於MRAM結構下方。在某些實施例中,MRAM單元嵌入在一後段製程(BEOL)操作中所製備之金屬層中。舉例而言,MRAM單元區域中及邏輯區域中之電晶體結構皆放置於在一前段製程操作中所製備之一共同半導體基板中,且在某些實施例中,在上述兩個區域中係實質上相同的。習用上,MRAM單元嵌入平行於半導體基板之一表面水平分佈之毗鄰金屬線層之間。舉例而言,嵌入式MRAM可位於一MRAM單元區域中之第四金屬線層與第五金屬線層之間。水平地移位至邏輯區域,第四金屬線層透過一第四金屬通路連接至第五金屬線層。換言之,考量MRAM單元區域及邏輯區域,嵌入式MRAM佔據至少第四金屬通路之一厚度。本文中針對金屬線層而提供之編號並非係限制性的。一般而言,熟習此項技術者可理解,MRAM位於一第N金屬線層與一第(N+1)金屬線層之間,其中N係大於或等於1之一整數。 嵌入式MRAM包含由鐵磁材料構成之一磁性穿隧接面(MTJ)。一底部電極及一頂部電極電耦合至MTJ以用於訊號/偏壓輸送。遵照先前所提供之實例,底部電極進一步連接至第N金屬線層,而頂部電極進一步連接至第(N+1)金屬線層。 隨著CMOS技術節點日益發展,後段製程(BEOL)中之金屬間介電質(IMD)之厚度不斷縮小且在技術節點N16及以後之技術節點中顯著變薄。然而,由於處理上之障礙,無法相應地減小MTJ之厚度,從而使得嵌入式MRAM不再適用於習用嵌入方案。舉例而言,MTJ堆疊(包含上部電極、下部電極及夾在其之間的MTJ層)之一平均厚度為約1000Å。在技術節點N40中,兩個毗鄰金屬線層之間的IMD厚度超過1200Å (此處,IMD厚度係指第四金屬線層與第五金屬線層之間的一空間高度),MTJ堆疊可嵌入N40嵌入式MRAM電路之記憶體區域中。當技術節點發展至N16時,IMD厚度變得太薄(亦即,750Å)以致無法適當地容納MTJ堆疊(亦即,1000Å)。更不必說N10技術節點,在N10技術節點中,將MTJ堆疊配置於IMD之空間(亦即,比700Å更薄)中幾乎係不可能的。 本揭露提供將一MTJ與CMOS技術節點N16及以後之技術節點整合在一起之一嵌入式MRAM。該MTJ可整合於一第N金屬線與一第(N+M)金屬通路之間,其中N係大於或等於1之一整數,且M係大於或等於1之一整數。舉例而言,具有嵌入式MRAM之一CMOS之一記憶體區域中之一MTJ可橫向對應於邏輯區域中之一第三金屬線及一第四金屬通路。對於另一實例,具有嵌入式MRAM之一CMOS之一記憶體區域中之一MTJ可橫向對應於邏輯區域中之一第一金屬線及一第三金屬通路。 參考圖1,圖1係根據本揭露之某些實施例之一半導體結構10之一剖面。半導體結構10可係包含一MRAM單元區域100A及一邏輯區域100B之一半導體電路。在一半導體基板100中,MRAM單元區域100A及邏輯區域100B中之每一者皆具有一電晶體結構101。在某些實施例中,電晶體結構101在MRAM單元區域100A中與在邏輯區域100B中係實質上相同的。在某些實施例中,半導體基板100可係但不限於(舉例而言)一矽基板。在一實施例中,基板100係一半導體基板,諸如一矽基板,但基板100可包含其他半導體材料,諸如矽鍺、碳化矽、砷化鎵或類似物。在本實施例中,半導體基板100係包括矽之一p型半導體基板(P-基板)或一n型半導體基板(N-基板)。另一選擇為,基板100包含:另一元素半導體,諸如鍺;一化合物半導體,其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦;一合金半導體,其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP;或其組合。在另一替代方案中,半導體基板100係一絕緣體上覆半導體(SOI)。在其他替代方案中,半導體基板100可包含一經摻雜磊晶層、一梯度半導體層及/或上覆於一不同類型之另一半導體層上之一半導體層(諸如一矽鍺層上覆一矽層)。半導體基板100可或可不包含經摻雜區域,諸如一p井、一n井或其組合。 半導體基板100進一步包含經重摻雜區域,諸如至少部分地處於半導體基板100中之源極103及汲極105。一閘極107定位於半導體基板100之一頂部表面上方且在源極103與汲極105之間。接點插塞108形成於層間介電質(ILD) 109中,且可電耦合至電晶體結構101。在某些實施例中,ILD 109形成於半導體基板100上。ILD 109可藉由用於形成此類層之多種技術而形成,例如化學氣相沉積(CVD)、低壓CVD (LPCVD)、電漿輔助CVD (plasma-enhanced CVD;PECVD)、濺鍍及物理氣相沉積(PVD)、熱生長及類似物。半導體基板100上方之ILD 109可由多種介電材料形成,且可(舉例而言)為一種氧化物(例如Ge氧化物)、一種氮氧化物(例如GaP氮氧化物)、二氧化矽(SiO2
)、一種含氮氧化物(例如含氮SiO2
)、一種氮摻雜之氧化物(例如植入N2
之SiO2
)、氮氧化矽(Six
Oy
Nz
)及類似物。 圖1展示半導體基板100中之具有一經摻雜區域之一平面電晶體。然而,本揭露並不限於此。任何非平面電晶體(諸如一FinFET結構)可具有凸起經摻雜區域。 在某些實施例中,提供一淺溝槽隔離(STI) 111以定義且電隔離毗鄰電晶體。半導體基板100中形成若干STI 111。STI 111 (其可由適合介電材料形成)可經提供以將一電晶體與鄰近半導體裝置(諸如其他電晶體)電隔離。舉例而言,STI 111可包含一種氧化物(例如Ge氧化物)、一種氮氧化物(例如GaP氮氧化物)、二氧化矽(SiO2
)、一種含氮氧化物(例如含氮SiO2
)、一種氮摻雜之氧化物(例如植入N2
之SiO2
)、氮氧化矽(Six
Oy
Nz
)及類似物。STI 111亦可由任何適合「高介電常數」或「高K」材料(諸如氧化鈦(Tix
Oy
,例如TiO2
)、氧化鉭(Tax
Oy
,例如Ta2
O5
)、鈦酸鋇鍶(BST、BaTiO3
/SrTiO3
)及類似物)形成,其中K約大於或等於8。另一選擇為,STI 111亦可由任何適合「低介電常數」或「低K」介電材料形成,其中K約小於或等於4。 參考圖1,一金屬結構101'放置於電晶體結構101上方。由於第N金屬層121之第N金屬線121A'可並非係電晶體結構101上方之第一金屬層,因此用圓點表示金屬結構101'之一部分之省略。在MRAM單元區域100A中,一MTJ結構130放置於第N金屬層121之一第N金屬線121A'與第(N+1)金屬層123之一第(N+1)金屬通路124A之間,而在邏輯區域100B中,第N金屬線121B'藉由第N金屬層121之一第N金屬通路122及第(N+1)金屬層123之一第(N+1)金屬線123'而連接至第(N+1)金屬通路124B。在某些實施例中,金屬線及金屬通路填充有導電材料(例如銅、金或者另一適合金屬或合金)以形成若干導電通路。不同金屬層中之金屬線及金屬通路形成由實質上純銅(舉例而言,其中銅之一重量百分比約大於90%或約大於95%)或銅合金構成之一互連結構,且可使用單鑲嵌製程及/或雙鑲嵌製程而形成。金屬線及金屬通路可或可不實質上不含鋁。互連結構包含複數個金屬層,即M1
、M2
… MN
。在整個說明中,術語「金屬層」係指相同層中之金屬線之集合。金屬層M1
至MN
形成於金屬間介電質(IMD) 127中,該等金屬間介電質可由諸如無摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、低k介電(低介電係數)材料或類似物之氧化物形成。低k介電材料可具有小於3.8之k值,但IMD 127之介電材料亦可接近3.8。在某些實施例中,低k介電材料之k值約小於3.0,且可約小於2.5。第N金屬通路122及第(N+1)金屬線123'可藉由多種技術而形成,例如電鍍、無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。 參考半導體結構10之MRAM單元區域100A,MTJ結構130至少包含一底部電極131、一頂部電極133及一MTJ 135。在某些實施例中,底部電極131在包含SiC 141及原矽酸四乙酯(TEOS) 142之一複合物層中擁有一梯形凹槽。另一選擇為,TEOS 142可用富含矽之氧化物(SRO)替換或與富含矽之氧化物(SRO)組合。在某些實施例中,底部電極131可包含金屬氮化物。在某些實施例中,頂部電極133可包含金屬氮化物。構成底部電極131及頂部電極133之材料可或可不相同。在某些實施例中,底部電極可包含一種以上材料且形成一材料堆疊。在某些實施例中,底部電極包含TiN、TaN、W、Al、Ni、Co、Cu或其組合。如圖1中所展示,底部電極131電耦合至第一第N金屬線121A'。 比較MRAM單元區域100A與邏輯區域100B,MTJ結構130之一厚度實質上等於第N金屬通路122之厚度T2與第(N+1)金屬線123'之厚度T1之一總和。在某些實施例中,T1與T2之總和實質上介於自約1000Å至約1200Å之範圍內。 在某些實施例中,如圖1之MRAM單元區域100A中所展示,除由IMD 127環繞之外,第(N+1)金屬通路124A及124B亦部分地由SiC 141環繞,而邏輯區域100B中之第(N+1)金屬線123'僅由IMD 127環繞。如圖1中所展示,MTJ 135之一側壁受一保護層128 (諸如一種氮化物層)保護。在某些實施例中,保護層128包含氮化矽。在某些實施例中,一介電層129可放置於保護層128上方。在某些實施例中,一TEOS層143可放置於SiC 141上方,從而環繞第(N+1)金屬通路124A及124B。 在某些實施例中,MTJ結構130之底部電極131與經摻雜區域電耦合。在某些實施例中,經摻雜區域係一汲極105或一源極103。在其他實施例中,MTJ結構130之底部電極131與閘極107電耦合。在某些實施例中,半導體結構10之閘極107可係一多晶矽閘極或一金屬閘極。 參考圖2,圖2係根據本揭露之某些實施例之一半導體結構20之一剖面。圖2中之相同編號標籤係指如圖1中所展示之編號標籤之相同元件或等效物且此處為簡單起見不再重複。半導體結構20與半導體結構10之間的一差異在於MTJ結構130嵌入第N金屬線121A'與第(N+M)金屬通路126A之間,其中N係大於或等於1之一整數且M等於2。比較MRAM單元區域100A與邏輯區域100B,MTJ結構130之一厚度實質上等於第N金屬通路122之厚度T6、第(N+1)金屬線123'之厚度T5、第(N+1)金屬通路124之厚度T4與第(N+2)金屬線125'之厚度T3之一總和。在某些實施例中,T3、T4、T5與T6之總和實質上介於自約1000Å至約1200Å之一範圍內。 圖3至圖22係根據本揭露之某些實施例之在各個階段處所製作之一CMOS-MEMS結構之剖面。在圖3中,提供具有一預定MRAM單元區域100A及一邏輯區域100B之一半導體結構。在某些實施例中,一電晶體結構預先形成於一半導體基板中(圖3未展示)。積體電路裝置可經歷進一步CMOS或MOS技術處理以形成此項技術中已知之各種構件。舉例而言,亦可形成一或多個接點插塞(諸如矽化物區域)。接點構件可耦合至源極及汲極。接點構件包括矽化物材料,諸如矽化鎳(NiSi)、鎳鉑矽化物(NiPtSi)、鎳鉑鍺矽化物(NiPtGeSi)、鎳鍺矽化物(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其他適合導電材料及/或其組合。在一實例中,接點構件藉由一自對準金屬矽化物(自對準矽化物)製程而形成。 在MRAM單元區域100A中之電晶體結構上方之一介電層127中圖案化一第一第N金屬線121A'。在邏輯區域100B中之電晶體結構上方之一介電層127中圖案化一第二第N金屬線121B'。第一第N金屬線121A'及第二第N金屬線121B' (統稱為「第N金屬線」)透過一單個圖案化操作而同時形成。在某些實施例中,第N金屬線可運用沉積於經圖案化介電層127上方之一Cu晶種層藉由一電鍍操作而形成。在其他實施例中,第N金屬線可藉由多種技術而形成,例如無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。執行一平坦化操作以暴露第N金屬線之一頂部表面及介電層127之頂部表面。 在圖4中,在MRAM單元區域100A及邏輯區域100B兩者中於第N金屬線之一頂部表面及介電層127之一頂部表面上方毯覆式沉積一阻障層140,該阻障層呈包含一SiC層141及一TEOS/SRO層142之一堆疊層之一形式。阻障層140可藉由多種技術而形成,例如化學氣相沉積(CVD)、低壓CVD (LPCVD)、電漿輔助CVD (PECVD)、濺鍍及物理氣相沉積(PVD)、熱生長及類似物。在圖5中,在堆疊層上方圖案化一光阻劑層(未展示)以暴露MTJ結構之一底部電極區域。如圖5中所展示,藉由一適合乾式蝕刻操作在阻障層140中形成一底部電極通路孔131'。在某些實施例中,本操作中之乾式蝕刻包含採用含氟氣體之反應性離子蝕刻(RIE)。在某些實施例中,本乾式蝕刻操作可係用以在習用CMOS技術之一金屬結構中形成通路溝槽之任何適合介電質蝕刻。參考邏輯區域100B,如圖5中所展示,與MRAM單元區域100A中之對應體不同,阻障層140受光阻劑層(未展示)保護,使得第二第N金屬線121B'之一頂部表面不暴露。 在圖6中,將一擴散阻障層161毯覆式襯於MRAM單元區域100A中之底部電極通路孔131'上方及邏輯區域100B中之阻障層140上方。隨後,進行底部電極材料131A之一第一沉積以放置於擴散阻障層161及阻障層140上方。第一經沉積底部電極材料131A可藉由多種技術而形成,例如高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。然後將第一經沉積底部電極材料131A回蝕至與阻障層140之一頂部表面同一水平,如圖7中所圖解說明。在圖8中,在第一經沉積底部電極材料131A及阻障層140上方毯覆式形成底部電極材料131B之一第二沉積。第二經沉積底部電極材料131B可藉由多種技術而形成,例如高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。然後將第二經沉積底部電極材料131B薄化至一預定厚度,如圖9中所圖解說明。在某些實施例中,回蝕操作包含一微影操作。在某些實施例中,擴散阻障層161可由氮化物材料(舉例而言,TaN)構成。第一經沉積底部電極材料131A及第二經沉積底部電極材料131B可由金屬氮化物(諸如TaN、TiN或其組合)構成。 圖10展示一MTJ結構之頂部電極形成。在圖10中,在底部電極131B上方以多個材料堆疊之一形式沉積一MTJ 135。在某些實施例中,MTJ 135具有自約150 Å至約300 Å之一厚度。MTJ 135可藉由多種技術而形成,例如高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。在某些實施例中,MTJ 135可包含鐵磁層、間隔件及一帽蓋層。帽蓋層形成於鐵磁層上。鐵磁層中之每一者可包含鐵磁材料,該鐵磁材料可係金屬或金屬合金,舉例而言,Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi或類似物。間隔件可包含非鐵磁金屬,舉例而言,Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru或類似物。另一間隔件亦可包含絕緣體,舉例而言,Al2
O3
、MgO、TaO、RuO或類似物。帽蓋層可包含非鐵磁材料,該非鐵磁材料可係一金屬或一絕緣體,舉例而言,Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2
O3
、MgO、TaO、RuO或類似物。帽蓋層可減小其相關聯MRAM單元之寫入電流。鐵磁層可充當其磁極性或磁定向在其相關聯MRAM單元之寫入操作期間可改變之一自由層。鐵磁層及間隔件可充當其磁定向在其相關聯MRAM單元之操作期間可不改變之一固定或釘紮層。預期,根據其他實施例,MTJ 135可包含一反鐵磁層。在形成MTJ 135之後,在MTJ 135上方沉積一頂部電極層133。頂部電極層133可藉由多種技術而形成,例如高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。 參考圖11,在頂部電極層133上方形成暴露一所要MTJ圖案之一遮罩層(未展示)以用於隨後發生之MTJ結構形成。MRAM單元區域100A中之擁有所要MTJ圖案之遮罩層可具有一多層結構,該多層結構可包含(舉例而言)一種氧化物層、一先進圖案化膜(APF)層及一種氧化物層。氧化物層、APF層及氧化物層中之每一者可藉由多種技術而形成,例如高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。在某些實施例中,遮罩層經組態以圖案化MTJ 135、頂部電極133及第二經沉積底部電極131B。舉例而言,根據所要MTJ直徑而判定遮蔽區域之一寬度。在某些實施例中,MTJ 135及頂部電極133藉由一RIE而形成以具有自一剖面看到之一梯形形狀。 在圖12中,在MTJ 135及頂部電極133上方保形地形成一保護層128。在某些實施例中,保護層128擁有自約50 Å至約300 Å之一厚度。注意,MTJ 135之一側壁及第二經沉積底部電極131B之側壁由保護層128環繞以防止氧化或其他污染。隨後,在保護層128上方保形地沉積一介電層129,諸如一TEOS層。在某些實施例中,介電層129之一厚度將根據其一頂部表面相對於頂部電極133之頂部表面之一水平而判定。舉例而言,在邏輯區域100B處之介電層129之一頂部表面將大於或約等於一MTJ結構130之頂部電極133之一頂部表面。在圖13中,對介電層129執行一回蝕操作,使得介電層129之頂部表面跨越MRAM單元區域100A及邏輯區域100B係實質上扁平的。如圖13中所展示,在回蝕操作之後,自介電層129暴露頂部電極133之頂部表面。 在圖14至圖16中,透過一回蝕操作自邏輯區域100B移除阻障層140之一上部部分、保護層128及介電層129,如圖14中所圖解說明。因此,MRAM單元區域100A之高度大於邏輯區域100B。在圖15中,形成一介電層-低k-介電層複合物180以保形地覆蓋MRAM單元區域100A及邏輯區域100B。在圖15中可觀察到一階梯式差異181,因此,如圖16中所圖解說明,執行一回蝕操作以獲得用於邏輯區域100B中之後續溝槽形成之一實質上扁平頂部表面。習用上,在MRAM單元區域100A及邏輯區域100B兩者中進行金屬溝槽形成,使得(舉例而言)在邏輯區域100B之介電層127中形成一第N金屬通路溝槽,且在邏輯區域100B及MRAM單元區域100A之介電層127中形成一第(N+1)金屬線溝槽。然而,在本揭露中,第N金屬通路溝槽及第(N+1)金屬線溝槽兩者皆僅形成於邏輯區域100B中,如圖17中將論述。注意,在上述回蝕操作之後,邏輯區域100B中事實上保留介電層-低k-介電層複合物180之一介電層183。介電層183經刻意保持以用作用於後續溝槽形成之一保護層。在一光阻劑剝離操作期間,介電層183可防止酸性溶液損壞低k介電層127。 在圖17中,在經平坦化介電表面上方圖案化光阻劑(未展示)以形成用於金屬線及金屬通路之溝槽。舉例而言,在MRAM單元區域100A中,在MTJ結構130上方不形成金屬溝槽,且因此不暴露MTJ結構130之頂部電極133之頂部表面。在邏輯區域100B中,在第二第N金屬線121B'上方形成一第N金屬通路溝槽及一第(N+1)金屬線溝槽(組合地標為123B),從而暴露第二第N金屬線121B'之一頂部表面。儘管圖17中未圖解說明,但本揭露之其他實施例可包含在邏輯區域100B中形成一第N金屬通路溝槽、一第(N+1)金屬線溝槽、一第(N+1)金屬通路溝槽及一第(N+2)金屬線溝槽。上述金屬溝槽形成可涉及兩個連續鑲嵌製程,且由於鑲嵌製程在CMOS製作技術內係眾所周知的,因此此處不再闡述細節。取決於技術節點,毗鄰金屬線層之間的空間高度係不同的。舉例而言,第三金屬線層與第四金屬線層之間的空間高度在技術節點N16中為約750Å。根據當前製造技術,一MTJ結構130之一堆疊高度超過750Å。因此,在技術節點N16中,MTJ結構130無法垂直地配置於第三金屬線層與第四金屬線層之間。在此連接中,一第N金屬線與一第(N+1)金屬通路之間的一空間高度可適於容納具有本文中所闡述之堆疊高度之MTJ結構130。 在具有更先進技術節點(舉例而言,N10或以後之技術節點)之情況下,一第N金屬線與一第(N+1)金屬通路之間的一空間高度可不再足夠容納具有先前所闡述之堆疊高度之MTJ結構130。如本揭露之一預期範疇,MTJ結構130可嵌入一第N金屬線與一第(N+M)金屬通路之間,其中N係等於或大於1之一整數,且M係等於或大於2之一整數。與此結構有關之實施例可參考本揭露之圖2。在圖2中,MTJ結構130嵌入一第N金屬線與一第(N+2)金屬通路之間。 在圖18及圖19中,導電金屬透過(舉例而言)一習用雙鑲嵌操作而填充金屬線溝槽/金屬通路溝槽(下文中稱為「溝槽」)。藉由一電鍍操作而用一導電材料填充經圖案化溝槽,且使用一化學機械拋光(CMP)操作、一蝕刻操作或其組合自表面移除導電材料之過量部分。下文提供電鍍溝槽之細節。第N金屬通路122及第(N+M)金屬線123'可由W形成,且更佳地由包含AlCu之銅(Cu) (統稱為Cu)形成。在一項實施例中,使用鑲嵌操作來形成第(N+M)金屬線123',鑲嵌操作對於熟習此項技術者應係熟知的。首先,穿過低k介電層蝕刻溝槽。此製程可藉由電漿蝕刻操作(諸如一感應耦合電漿(ICP)蝕刻)而執行。然後可在溝槽側壁上沉積一介電襯層(未展示)。在實施例中,襯層材料可包含氧化矽(SiOx
)或氮化矽(SiNx
),此可藉由電漿沉積製程而形成,諸如物理氣相沉積(PVD)或包含電漿輔助化學氣相沉積(PECVD)之化學氣相沉積(CVD)。接下來,在溝槽中鍍覆一Cu晶種層。注意,可在頂部電極133之一頂部表面上方鍍覆Cu晶種層。然後,在溝槽中沉積一銅層,後續接著(諸如)藉由化學機械拋光(CMP)將銅層向下平坦化至一低k介電層之頂部表面。所暴露銅表面與介電層可係共面的。 在如圖19中所圖解說明移除過多導電金屬之平坦化操作之後,在邏輯區域100B中形成一第(N+M)金屬線123',並且在邏輯區域100B中形成一第N金屬通路122。注意,在本操作下,在MTJ結構130之頂部電極133上方不形成金屬線,此乃因MTJ結構130佔據至少邏輯區域100B中之第N金屬通路122與第(N+M)金屬線123'之垂直空間。在圖20中,在MRAM單元區域100A及邏輯區域100B上方形成一後續阻障層141。注意,在MRAM單元區域100A中,在當前操作下,阻障層141與MTJ結構130之頂部電極133之一頂部表面接觸。在其他方面,在邏輯區域中,阻障層141形成於第(N+M)金屬線123'之一頂部表面上方。在圖20中可展示,頂部電極133之頂部表面與第(N+M)金屬線123'之頂部表面係共面的。 在圖21中,在低k介電層127中形成MRAM單元區域100A及邏輯區域100B兩者中之第(N+M)金屬通路孔以及第(N+M+1)金屬線溝槽(在MRAM單元區域100A中組合地標為125A且在邏輯區域100B中組合地標為125B)。注意,第(N+M)金屬通路孔穿透低k介電層127及下方之阻障層141、142,從而暴露頂部電極133之頂部表面及第(N+M)金屬線123'之頂部表面。在圖22中,用導電材料填充第(N+M)金屬通路孔以及第(N+M+1)金屬線溝槽,如先前所闡述。在某些實施例中,MRAM單元區域100A及邏輯區域100B兩者中之製造操作在形成第(N+M)金屬線123'之後係實質上相同的。 後續處理可進一步包含在基板上方形成經組態以連接積體電路裝置之各種構件或結構之各種接點/通路/線以及多層互連構件(例如金屬層及層間介電質)。額外構件可為包含所形成金屬閘極結構之裝置提供電互連。舉例而言,一多層互連包含垂直互連件(諸如習用通路或接點)及水平互連件(諸如金屬線)。各種互連構件可實施各種導電材料,包含銅、鎢及/或矽化物。在一項實例中,使用一鑲嵌及/或雙鑲嵌製程來形成一銅相關之多層互連結構。 本揭露之某些實施例提供一種半導體結構,該半導體結構包含一邏輯區域及毗鄰於該邏輯區域之一記憶體區域。該記憶體區域包含一第N金屬層之一第一第N金屬線、第一第N金屬線上方之一磁性穿隧接面(MTJ)及一第(N+1)金屬層之一第一第(N+1)金屬通路,該第一第(N+1)金屬通路放置於該MTJ層上方。N係大於或等於1之一整數。 本揭露之某些實施例提供一種半導體結構,該半導體結構包含一磁性隨機存取記憶體(MRAM)單元。該MRAM單元包含一第N金屬層之一第一第N金屬線、該第一第N金屬線上方之一磁性穿隧接面(MTJ)及一第(N+M)金屬層之一第一第(N+M)金屬通路,該第一第(N+M)金屬通路放置於該MTJ層上方。N係大於或等於1之一整數,且M係大於或等於1之一整數。 本揭露之某些實施例提供一種用於製造一半導體結構之方法。該方法包含:(1)在一記憶體區域中形成一第一第N金屬線且在一邏輯區域中形成一第二第N金屬線;(2)在該記憶體區域中形成一磁性穿隧接面(MTJ);及(3)直接在該MTJ上形成一第一第(N+M)金屬通路。N係大於或等於1之一整數,且M係大於或等於1之一整數。 前述內容概述了數項實施例之構件,使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解,熟習此項技術者可容易地使用本揭露作為用於設計或修改用於實施本文中所介紹之實施例之相同目的及/或達成本文中所介紹之實施例之相同優點之其他製程及結構之基礎。熟習此項技術者亦應認識到,此等等效構造並不背離本揭露之精神及範疇,且在不背離本揭露之精神及範疇之情況下,此等等效構造在本文中可做出各種改變、替代及變更。 此外,本申請案之範疇並非意欲限於本說明書中所闡述之製程、機器、製品、物質組成、手段、方法及步驟之特定實施例。如熟習此項技術者根據本發明之揭露內容將易於瞭解,根據本發明可利用當前存在或稍後將開發的執行與本文中所闡述之對應實施例實質上相同之功能或達成與本文中所闡述之對應實施例實質上相同之結果之製程、機器、製品、物質組成、手段、方法或步驟。因此,隨附申請專利範圍意欲將此等製程、機器、製品、物質組成、手段、方法或步驟包含在其範疇內。
10‧‧‧半導體結構
20‧‧‧半導體結構
100A‧‧‧磁性隨機存取記憶體單元區域/預定磁性隨機存取記憶體單元區域
100B‧‧‧邏輯區域
101‧‧‧電晶體結構
101'‧‧‧金屬結構
103‧‧‧源極
105‧‧‧汲極
107‧‧‧閘極
108‧‧‧接點插塞
109‧‧‧層間介電質
111‧‧‧淺溝槽隔離
121‧‧‧第N金屬層
121A'‧‧‧第N金屬線/第一第N金屬線
121B'‧‧‧第N金屬線/第二第N金屬線
122‧‧‧第N金屬通路
123‧‧‧第(N+1)金屬層
123'‧‧‧第(N+1)金屬線/第(N+M)金屬線
123B‧‧‧第N金屬通路溝槽及第(N+1)金屬線溝槽
124‧‧‧第(N+1)金屬通路
124A‧‧‧第(N+1)金屬通路
124B‧‧‧第(N+1)金屬通路
125'‧‧‧第(N+2)金屬線
125A‧‧‧第(N+M)金屬通路孔及第(N+M+1)金屬線溝槽
125B‧‧‧第(N+M)金屬通路孔及第(N+M+1)金屬線溝槽
126A‧‧‧第(N+M)金屬通路
127‧‧‧金屬間介電質/介電層/經圖案化介電層/低k介電層
128‧‧‧保護層
129‧‧‧介電層
130‧‧‧磁性穿隧接面結構
131‧‧‧底部電極
131'‧‧‧底部電極通路孔
131A‧‧‧底部電極材料/第一經沉積底部電極材料
131B‧‧‧底部電極材料/第二經沉積底部電極材料/底部電極/第二經沉積底部電極
133‧‧‧頂部電極/頂部電極層
135‧‧‧磁性穿隧接面
140‧‧‧阻障層
141‧‧‧SiC/SiC層/後續阻障層/阻障層
142‧‧‧原矽酸四乙酯/原矽酸四乙酯/富含矽之氧化物層/阻障層
143‧‧‧原矽酸四乙酯層
161‧‧‧擴散阻障層
180‧‧‧介電層-低k-介電層複合物
181‧‧‧階梯式差異
183‧‧‧介電層
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
T5‧‧‧厚度
T6‧‧‧厚度
20‧‧‧半導體結構
100A‧‧‧磁性隨機存取記憶體單元區域/預定磁性隨機存取記憶體單元區域
100B‧‧‧邏輯區域
101‧‧‧電晶體結構
101'‧‧‧金屬結構
103‧‧‧源極
105‧‧‧汲極
107‧‧‧閘極
108‧‧‧接點插塞
109‧‧‧層間介電質
111‧‧‧淺溝槽隔離
121‧‧‧第N金屬層
121A'‧‧‧第N金屬線/第一第N金屬線
121B'‧‧‧第N金屬線/第二第N金屬線
122‧‧‧第N金屬通路
123‧‧‧第(N+1)金屬層
123'‧‧‧第(N+1)金屬線/第(N+M)金屬線
123B‧‧‧第N金屬通路溝槽及第(N+1)金屬線溝槽
124‧‧‧第(N+1)金屬通路
124A‧‧‧第(N+1)金屬通路
124B‧‧‧第(N+1)金屬通路
125'‧‧‧第(N+2)金屬線
125A‧‧‧第(N+M)金屬通路孔及第(N+M+1)金屬線溝槽
125B‧‧‧第(N+M)金屬通路孔及第(N+M+1)金屬線溝槽
126A‧‧‧第(N+M)金屬通路
127‧‧‧金屬間介電質/介電層/經圖案化介電層/低k介電層
128‧‧‧保護層
129‧‧‧介電層
130‧‧‧磁性穿隧接面結構
131‧‧‧底部電極
131'‧‧‧底部電極通路孔
131A‧‧‧底部電極材料/第一經沉積底部電極材料
131B‧‧‧底部電極材料/第二經沉積底部電極材料/底部電極/第二經沉積底部電極
133‧‧‧頂部電極/頂部電極層
135‧‧‧磁性穿隧接面
140‧‧‧阻障層
141‧‧‧SiC/SiC層/後續阻障層/阻障層
142‧‧‧原矽酸四乙酯/原矽酸四乙酯/富含矽之氧化物層/阻障層
143‧‧‧原矽酸四乙酯層
161‧‧‧擴散阻障層
180‧‧‧介電層-低k-介電層複合物
181‧‧‧階梯式差異
183‧‧‧介電層
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
T5‧‧‧厚度
T6‧‧‧厚度
當連同附圖一起閱讀時,自以下詳細說明最佳地理解本發明之態樣。應注意,根據工業中之標準方法,各種構件未按比例繪製。實際上,為論述之清晰起見,可任意地增加或減小各種構件之尺寸。 圖1係根據本揭露之某些實施例之一半導體結構之一剖面。 圖2係根據本揭露之某些實施例之一半導體結構之一剖面。 圖3至圖22係根據本揭露之某些實施例之在各個階段處所製作之一半導體結構之剖面。
10‧‧‧半導體結構
100A‧‧‧磁性隨機存取記憶體單元區域/預定磁性隨機存取記憶體單元區域
100B‧‧‧邏輯區域
101‧‧‧電晶體結構
101'‧‧‧金屬結構
103‧‧‧源極
105‧‧‧汲極
107‧‧‧閘極
108‧‧‧接點插塞
109‧‧‧層間介電質
111‧‧‧淺溝槽隔離
121‧‧‧第N金屬層
121A'‧‧‧第N金屬線/第一第N金屬線
121B'‧‧‧第N金屬線/第二第N金屬線
122‧‧‧第N金屬通路
123‧‧‧第(N+1)金屬層
123'‧‧‧第(N+1)金屬線/第(N+M)金屬線
124A‧‧‧第(N+1)金屬通路
124B‧‧‧第(N+1)金屬通路
127‧‧‧金屬間介電質/介電層/經圖案化介電層/低k介電層
128‧‧‧保護層
129‧‧‧介電層
130‧‧‧磁性穿隧接面結構
131‧‧‧底部電極
133‧‧‧頂部電極/頂部電極層
135‧‧‧磁性穿隧接面
141‧‧‧SiC/SiC層/後續阻障層/阻障層
142‧‧‧原矽酸四乙酯/原矽酸四乙酯/富含矽之氧化物層/阻障層
143‧‧‧原矽酸四乙酯層
T1‧‧‧厚度
T2‧‧‧厚度
Claims (1)
- 一種半導體結構,其包括: 一邏輯區域; 一記憶體區域,其毗鄰於該邏輯區域,該記憶體區域包括: 一第N金屬層之一第一第N金屬線; 第一第N金屬線上方之一磁性穿隧接面(MTJ);及 一第(N+1)金屬層之一第一第(N+1)金屬通路,該第一第(N+1)金屬通路放置於該MTJ層上方, 其中N係大於或等於1之一整數。
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Cited By (2)
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TWI722546B (zh) * | 2019-08-22 | 2021-03-21 | 華邦電子股份有限公司 | 半導體元件及其製造方法 |
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