TWI722546B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI722546B
TWI722546B TW108130117A TW108130117A TWI722546B TW I722546 B TWI722546 B TW I722546B TW 108130117 A TW108130117 A TW 108130117A TW 108130117 A TW108130117 A TW 108130117A TW I722546 B TWI722546 B TW I722546B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
layer
wire
memory element
substrate
Prior art date
Application number
TW108130117A
Other languages
English (en)
Other versions
TW202109760A (zh
Inventor
歐文家
黃智超
魏敏芝
陳侑廷
劉奇青
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW108130117A priority Critical patent/TWI722546B/zh
Priority to US16/991,055 priority patent/US20210057640A1/en
Publication of TW202109760A publication Critical patent/TW202109760A/zh
Application granted granted Critical
Publication of TWI722546B publication Critical patent/TWI722546B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Abstract

一種半導體元件的製造方法，包括以下步驟。在基底中形成多個摻雜區。在所述基底上形成第一介電層。在所述第一介電層中形成多個第一接觸窗與第二接觸窗，與所述多個摻雜區連接。在所述第一介電層上形成記憶元件，其中所述記憶元件與所述第二接觸窗電性連接。在所述第一介電層上形成第二介電層，其中所述第二介電層環繞在所述記憶元件周圍。在所述第二介電層中形成導線，其中所述導線的頂面與所述記憶元件的頂面在相同水平高度，且所述導線與所述多個第一接觸窗電性連接。

Description

半導體元件及其製造方法
本發明是有關於一種積體電路及其製造方法，且特別是有關於一種半導體元件及其製造方法。
隨著科技的進步，各類電子產品皆朝向高速、高效能、且輕薄短小的趨勢發展。如何能有效地利用晶片面積，提升良率是目前非常重要的課題。
近年來電阻式記憶體（諸如電阻式隨機存取記憶體（RRAM））的發展極為快速，是目前最受矚目之未來記憶體的結構。由於電阻式記憶體具備低功耗、高速運作、高密度以及相容於互補式金屬氧化物半導體（CMOS）製程技術之潛在優勢，因此非常適合作為下一世代之非揮發性記憶體元件。
然而，在半導體製程中，在電阻式記憶體形成之後，由電阻式記憶體上的介層窗的深度與相鄰的介層窗的深度不同，因此，容易因為介層窗深度不同而造成蝕刻問題，或是造成介層窗尺寸不同，甚至造成接觸電阻過高等問題。
本發明實施例提供一種半導體元件及其製造方法，可以避免連接記憶單元之介層窗與連接導體層之介層窗深度不同所造成的蝕刻問題，介層窗尺寸不同，接觸電阻過高等問題。
本發明實施例提出一種半導體元件的製造方法，包括以下步驟。在基底中形成多個摻雜區。在所述基底上形成第一介電層。在所述第一介電層中形成多個第一接觸窗與第二接觸窗，與所述多個摻雜區連接。在所述第一介電層上形成記憶元件，其中所述記憶元件與所述第二接觸窗電性連接。在所述第一介電層上形成第二介電層，其中所述第二介電層環繞在所述記憶元件周圍。在所述第二介電層中形成導線，其中所述導線的頂面與所述記憶元件的面在相同的水平高度，且所述導線與所述多個第一接觸窗電性連接。
本發明實施例提出一種半導體元件，包括多個摻雜區，位於基底中；第一介電層，位於所述基底上；第一接觸窗與第二接觸窗，位於所述第一介電層中，且與所述摻雜區連接；第二介電層，位於所述第一介電層上；記憶元件，位於所述第二介電層中，其中所述記憶元件與所述第二接觸窗電性連接；以及導線，位於所述第二介電層中，其中所述導線與所述第一接觸窗電性連接，且所述導線的頂面與所述記憶元件的頂面在相同的水平高度。
基於上述，本發明實施例之連接記憶單元與連接導體層層之介層窗深度相同，可以有效控制介層窗之深度、尺寸，並且可以降低接觸電阻。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1A，提供基底10。基底10可為半導體基底10或半導體上覆絕緣體（SOI）基底10。基底10可包括記憶單元區CR與周邊區PR。記憶單元區CR又稱為陣列區。在記憶單元區CR以及周邊區PR中形成多個隔離結構ST及多個第一電晶體T1與第二電晶體T2。隔離結構ST的材料包括氧化矽。隔離結構ST在記憶單元區CR的基底10中界定出主動區AA1，並在周邊區PR的基底10中界定出主動區AA2。
接著，在基底10上形成第一蝕刻停止層12與第一內層介電層20。第一蝕刻停止層12例如是氮化矽層。第一內層介電層20例如是依序包括第一介電層14與第二介電層16。第一介電層14例如是無摻雜旋塗式玻璃。第二介電層16例如是以四乙基矽氧烷（TEOS）為氣體源形成的氧化矽，並經由平坦化製程平坦化之平坦層。
其後，在記憶單元區CR的第一內層介電層20以及第一蝕刻停止層12中形成與第一電晶體T1的第一金屬矽化物層Sa1接觸的接觸窗30a1與30a2，並在周邊區PR的第一內層介電層20中形成與第二電晶體T2的第二金屬矽化物層Sa2接觸的接觸窗30b。
之後，在基底10上形成記憶元件50，如圖1B所示。記憶元件50位於記憶單元區CR的基底10上。記憶元件50經由接觸窗30a2與第一電晶體T1的汲極區D1電性連接。記憶元件50可以是電阻式記憶體或磁阻式記憶體等記憶元件50包括第一電極層32、絕緣層（或稱可變電阻層）34、第二電極層40層及頂蓋層42。
請參照圖1B，之後，在記憶元件50以及第一內層介電層20上形成阻障層58與第二內層介電層60。阻障層58的材料例如是氮氧化鈦、氧化鋁、氧化鉿、氧化鋯或其組合。第二內層介電層60可以例如是氧化矽層。
請參照圖1C，對第二內層介電層60進行平坦化製程，以形成具有平坦的表面的第二內層介電層60a。第二內層介電層60a環繞在記憶元件50周圍。第二內層介電層60a的頂面以及阻障層58的頂面與頂蓋層42的頂面共平面。
請參照圖1D，在記憶單元區CR中的第二內層介電層60a以及阻障層58之中形成第一導線72a，並在周邊區PR中的第二內層介電層60a中形成第一導線72b。第一導線72a與72b的形成方法如下所述。
以微影與非等向性蝕刻製程在第二內層介電層60a以及阻障層58中形成第一導線溝渠71a與第一導線溝渠71b。之後，在第一導線溝渠71a與第一導線溝渠71b以及第二內層介電層60上形成阻障材料層與導體材料層。阻障材料層例如是以化學氣相沉積法形成的氮化鈦。導體材料層例如是以物理氣相沉積法形成的鎢、鋁、銅或其組合。然後，進行化學機械研磨製程或回蝕刻製程，以移除第二內層介電層60a上的阻障材料層與導體材料層，在第一導線溝渠71a、71b之中形成第一阻障層68與第一導體層70，並分別組成第一導線72a及72b。
請參照圖1D，第一導線72a與第一導線72b可合稱為第一金屬層M1。第一導線72a與第一導線72b是沿著XY平面延伸的線或是跡線。亦即，第一導線72a與第一導線72b與基底10的表面大致平行，且與基底10的法線大致垂直。此外，第一導線72a、第一導線72b與記憶元件50設置在相同的水平高度（level）。在此相同的水平高度是指第一導線72a與第一導線72b的頂面與記憶元件50的頂面在相同的水平高度，或大致共平面，或者是指第一導線72a與第一導線72b的底面與記憶元件50的底面在相同的水平高度，或大致共平面。另外，在形成第一導線溝渠71a與第一導線溝渠71b時，可能過度蝕刻，因此，第一導線72a與第一導線72b的底面可能會略低於記憶元件50的底面。換言之，第一導線72a與第一導線72b的高度H1a與H1b可以等於或略大於記憶元件50的高度H2。
在圖2中切線I-I’的剖面圖如圖1D之記憶單元區CR所示。
請參照圖1D與圖2，基底10上具有多條第一導線72a與多個記憶元件50。第一導線72a的圖案與記憶元件50的圖案不相同。舉例來說，每一記憶元件50呈塊狀或島狀，其與單一個接觸窗30a2物理性接觸；每一第一導線72a呈雙排梳狀，其可與多個接觸窗30a1物理性接觸。每一第一導線72a可以包括主線部P1以及多個延伸部P2。主線部P1沿著第一方向（例如是Y軸方向）延伸。主線部P1的長度是記憶元件50的長度的數倍至數十倍。每一延伸部P2沿著第二方向（例如是X方向）延伸，並且沿著第一方向排列，且被主線部P1貫穿並與主線部P1連接。每一延伸部P2與兩個接觸窗30a1接觸，並且每個接觸窗30a1與下方的被兩個第一電晶體T1共用的源極區S1上的第一金屬矽化物層Sa1電性連接。
記憶元件50可以是排列成陣列。記憶元件50（例如是50e、50a）設置在主線部P1的兩側。在X軸的方向上，每兩個相鄰的記憶元件50（例如是50a、50c）與主線部P1彼此相互交替設置。在Y軸的方向上，每兩個相鄰的記憶元件50（例如是50a、50b）與延伸部P2彼此相互交替設置。
多條第一導線72a的多個主線部P1可以彼此平行設置。多條第一導線72a的多個延伸部P2可以彼此對齊，並排列成多條沿著第二方向延伸的多個線段。換言之，多個第一導線72a的多個主線部P1與多個延伸部P2可以排列成棋盤狀。棋盤的格子A是由相鄰兩個主線部P1以及各主線部P1中相鄰的兩個多個延伸部P2圍成。每個格子A中設置有四個相鄰的記憶元件50（例如是50a、50b、50c、50d）。而這四個相鄰的記憶元件50經由四接觸窗30a2與四個第一電晶體T1的汲極區D1上的第一金屬矽化物層Sa1電性連接。
請參照圖1E，在基底10上形成第二蝕刻停止層74與第一金屬層間介電層76。第二蝕刻停止層74例如是氮碳化矽（SiCN）層。第一金屬層間介電層76可以是單層或是多層。第一金屬層間介電層76例如是經由化學氣相沉積製程形成並經由平坦化製程平坦化之的氧化矽層。
其後，以第二蝕刻停止層74為蝕刻停止層，蝕刻移除部分的第一金屬層間介電層76之後，再將部分的第二蝕刻停止層74移除，以裸露出第一導線72a、記憶元件50的頂蓋層42以及第一導線72b。之後，再繼續蝕刻部分的頂蓋層42，以形成雙重金屬鑲嵌開口78a1、78a2與78b。移除部分的頂蓋層42的蝕刻製程中，第一導線72a以及第一導線72b幾乎不被蝕刻，或僅有極少部分被蝕刻。因此，可以透過單一步驟來控制用來形成位於記憶元件上的雙重金屬鑲嵌開口78a2的介層窗開口與位於第一導線上的雙重金屬鑲嵌開口78a1、78b的介層窗開口的蝕刻製程。雙重金屬鑲嵌開口78a1、78a2與78b分別裸露出第一導線72a、記憶元件50的第二電極層40以及第一導線72b。
之後，在雙重金屬鑲嵌開口78a1、78a2與78b之中形成阻障材料層與導體材料層。然後，進行化學機械研磨製程或回蝕刻製程，以移除第一金屬層間介電層76上的阻障材料層與導體材料層，留在雙重金屬鑲嵌開口78a1、78a2、78b之中的第二阻障層88與第二導體層90分別形成雙重金屬鑲嵌結構80a1、80a2、80b。
雙重金屬鑲嵌結構80a1包括第一介層窗82a1與第二導線84a1。第一介層窗82a1位於第一金屬層間介電層76中，並且穿過第二蝕刻停止層74，連接第一導線72a與第二導線84a1。雙重金屬鑲嵌結構80a2包括第一介層窗82a2與第二導線84a2。第一介層窗82a2位於第一金屬層間介電層76中，並且穿過第二蝕刻停止層74與記憶元件50的頂蓋層42，連接記憶元件50的第二電極層40與第二導線84a2。雙重金屬鑲嵌結構80b包括第一介層窗82b與第二導線84b。第一介層窗82b位於第一金屬層間介電層76中，並且穿過第二蝕刻停止層74，連接第一導線72b與第二導線84b。
第一介層窗82a2與第一介層窗82a1大致具有相同的尺寸（寬度）。此外，第一介層窗82a1的高度H3與第一介層窗82a2的高度H4相等，或是第一介層窗82a2的高度H4略大於第一介層窗82a1的高度H3。第一介層窗82a1的高度H3是第一介層窗82a2的高度H4的90%至100%。由於第一介層窗82a1的高度H3與第一介層窗82a2的高度H4不會太高，第一介層窗82a仍具有足夠的底寬度，因此第一介層窗82a1與第一導線72a之間，或第一介層窗82a與記憶元件50之間均具有相當低的接觸電阻。
請參照圖1F，在第一金屬層間介電層76上形成第三蝕刻停止層94以及第二層間介電層96。第三蝕刻停止層94以及第二層間介電層96的材料與形成方法可與第二蝕刻停止層74以及第一金屬層間介電層76的材料與形成方法相似，於此不再贅述。
然後，依照類似形成雙重金屬鑲嵌結構80a1、80a2以及80b的方法，在第二層間介電層96與第三蝕刻停止層94中形成分別與雙重金屬鑲嵌結構80a1、80a2、80b電性連接的雙重金屬鑲嵌結構100a1、100a2以及100b。雙重金屬鑲嵌結構100a1、100a2以及100b的頂面與第二層間介電層96的頂面大致共平面。雙重金屬鑲嵌結構100a1、100a2以及100b的底面與第三蝕刻停止層94的底面大致共平面。
請參照圖1G，在第二層間介電層96上形成第四蝕刻停止層104以及頂介電層106。第四蝕刻停止層104以及頂介電層106的材料與形成方法可與第二蝕刻停止層74以及第一金屬層間介電層76的材料與形成方法相似，於此不再贅述。然後，在頂介電層106與第四蝕刻停止層104中形成介層窗110a與110b，以分別與雙重金屬鑲嵌結構100a1與100b電性連接。接著，在介層窗110a與110b上分別形成接墊120a與120b。接墊120a與120b的材料可以包括鋁。然後，再形成保護層130。保護層130的材料可以包括氮化矽。在一實施例中，保護層130包括氮化矽層122、氧化矽層124與氮化矽層126。其後，在保護層130中形成頂通孔（TV）140a與140b。介層窗110a與110b、接墊120a與120b以及保護層130可以用任何已知的方法來形成，於此不再贅述。
在以上的實施例中，是以記憶元件與第一金屬層（第一導線）設置在相同的水平高度為例來說明。然而，在其他的實例中，記憶元件可以是與頂層金屬層下方的任何層金屬層（例如是第二層金屬層、第三層金屬層等）設置在相同的水平高度。
請參照圖3，舉例來說，在形成第一金屬層（第一導線）M1以及第二內層介電層60a之後，先形成金屬層間介電層76a。接著，在金屬層間介電層76a中形成第一介層窗V1。其後，依照前述方法形成記憶元件50，再形成金屬層間介電層76b。然後，於金屬層間介電層76b中形成第二金屬層M2。之後，再依照上述方法形成第三蝕刻停止層94及其後續製程，以完成半導體元件之製作。在本實施例中，記憶元件50的頂面與第二金屬層M2的頂面的水平高度大致相同，或大致共平面。
本發明實施例將記憶元件與導線（金屬層）設置在半導體元件中的相同水平高度，並且記憶元件的高度與導線的高度大致相同。因此，記憶元件上介層窗開口與導線上的介層窗開口的高度差異小。故，在形成記憶元件上介層窗開口與導線上的介層窗開口的蝕刻製程可以透過單一步驟來控制。此外，記憶元件上介層窗與導線上的介層窗大致具有相同的尺寸。再者，介層窗與導線之間，或是與記憶元件之間具有相當小的接觸電阻。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10：基底 12：第一蝕刻停止層 14：第一介電層 16：第二介電層 20：第一內層介電層 30a1、30a2、30b：接觸窗 24：導體插塞 30a1、30a2、30b：接觸窗 32：第一電極層 34：可變電阻層 40：第二電極層 42：頂蓋層 58：阻障層 60、60a：第二內層介電層 68：第一阻障層 70：第一導體層 71a、71b：第一導線溝渠 72a、72b：第一導線 74：第二蝕刻停止層 76：第一金屬層間介電層 76a、76b：金屬層間介電層 50、50a、50b、50c、50d、50e：記憶元件 78a1、78a2、78b：雙重金屬鑲嵌開口 80a1、80a2、80b、100a1、100a2、100b：雙重金屬鑲嵌結構 82a1、82a2、82b：第一介層窗 84a1、84a2、84b：第二導線 88、88、88：第二阻障層 90、90、90：第二導體層 94：第三蝕刻停止層 96：第二層間介電層 104：第四蝕刻停止層 106：頂介電層 110a、110b：介層窗 120a、120b：接墊 122、126：氮化矽層 124：氧化矽層 130：保護層 140：通孔 140a、140b：頂通孔 AA1、AA2：主動區 A：格子 CR：記憶單元區 D1：汲極區 M1：第一金屬層 M2：第二金屬層 P1：主線部 P2：延伸部 PR：周邊區 ST：隔離結構 Sa1：第一金屬矽化物層 Sa2：第二金屬矽化物層 T1：第一電晶體 T2：第二電晶體 I-I’：切線 S1：源極區 S1：源極區 V1：第一介層窗 H1a、H1b、H2、H3、H4：高度 X、Y、Z：方向
圖1A至圖1G是依照本發明的實施例的一種半導體元件的製造流程的剖面示意圖。 圖2是依照本發明的實施例的一種半導體元件的上視圖。 圖3是依照本發明的另一實施例的一種半導體元件的剖面示意圖。
10：基底 30a1、30a2：接觸窗 50、50a、50b、50c、50d、50e：記憶元件 72a：第一導線 X、Y、Z：方向 I-I’：切線 P1：主線部 P2：延伸部 A：格子

Claims (9)

  1. 一種半導體元件的製造方法，包括：在基底中形成多個摻雜區；在所述基底上形成第一介電層；在所述第一介電層中形成與所述多個摻雜區連接的多個第一接觸窗與第二接觸窗；在所述第一介電層上形成記憶元件，其中所述記憶元件與所述第二接觸窗電性連接；在所述第一介電層上形成第二介電層，其中所述第二介電層環繞在所述記憶元件周圍；以及在所述第二介電層中形成導線，其中所述導線在所述基底上延伸且與所述基底的表面平行，所述導線的頂面與所述記憶元件的頂面在相同水平高度，所述導線的底面與所述記憶元件的底面在相同水平高度，且所述導線與所述多個第一接觸窗電性連接，其中所述導線包括：主線部，沿第一方向延伸；以及多個延伸部，沿著第二方向延伸，沿著所述第一方向排列，且連接所述主線部以及所述多個第一接觸窗。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，更包括以化學機械研磨製程對所述第二介電層進行平坦化製程。
  3. 如申請專利範圍第1項所述的半導體元件的製造方法，更包括： 在所述第二介電層上形成蝕刻停止層；在所述蝕刻停止層上形成第一金屬層間介電層；以及在所述第一金屬層間介電層以及所述蝕刻停止層中形成第一雙重金屬鑲嵌結構與第二雙重金屬鑲嵌結構，其中所述第一雙重金屬鑲嵌結構與所述導線連接，所述第二雙重金屬鑲嵌結構與所述記憶元件連接。
  4. 一種半導體元件，包括：多個摻雜區，位於基底中；第一介電層，位於所述基底上；多個第一接觸窗與第二接觸窗，位於所述第一介電層中，且與所述多個摻雜區連接；第二介電層，位於所述第一介電層上；記憶元件，位於所述第二介電層中，其中所述記憶元件與所述第二接觸窗電性連接；以及導線，位於所述第二介電層中，其中所述導線在所述基底上延伸且與所述基底的表面平行，所述導線與所述多個第一接觸窗電性連接，所述導線的底面與所述記憶元件的底面在相同水平高度，且所述導線的頂面與所述記憶元件的頂面在相同的水平高度，其中所述導線包括：主線部，沿第一方向延伸；以及多個延伸部，沿著第二方向延伸，沿著所述第一方向排列，且連接所述主線部以及所述多個第一接觸窗。
  5. 如申請專利範圍第4項所述的半導體元件，其中所述第二介電層的頂面與所述導線的所述頂面以及所述記憶元件的頂蓋層的頂面共平面。
  6. 如申請專利範圍第5項所述的半導體元件，其中所述導線與所述多個第一接觸窗物理性接觸；所述記憶元件與所述第二接觸窗物理性接觸。
  7. 如申請專利範圍第6項所述的半導體元件，更包括：蝕刻停止層，位於所述第二介電層上；第一金屬層間介電層，位於所述蝕刻停止層上；以及第一雙重金屬鑲嵌結構與第二雙重金屬鑲嵌結構，位於所述第一金屬層間介電層以及所述蝕刻停止層中，其中所述第一雙重金屬鑲嵌結構與所述導線連接，所述第二雙重金屬鑲嵌結構與所述記憶元件連接。
  8. 如申請專利範圍第6項所述的半導體元件，其中所述第二雙重金屬鑲嵌結構穿過所述記憶元件的所述頂蓋層，且與所述頂蓋層下方的電極層電性連接。
  9. 如申請專利範圍第4項所述的半導體元件，更包括：金屬層，設置於所述導線與所述記憶元件下方，且與所述第一接觸窗物理性接觸；以及多數個介層窗，設置於所述第一金屬層與所述導線之間，及所述第一金屬層與所述記憶元件之間。
TW108130117A 2019-08-22 2019-08-22 半導體元件及其製造方法 TWI722546B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108130117A TWI722546B (zh) 2019-08-22 2019-08-22 半導體元件及其製造方法
US16/991,055 US20210057640A1 (en) 2019-08-22 2020-08-12 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108130117A TWI722546B (zh) 2019-08-22 2019-08-22 半導體元件及其製造方法

Publications (2)

Publication Number Publication Date
TW202109760A TW202109760A (zh) 2021-03-01
TWI722546B true TWI722546B (zh) 2021-03-21

Family

ID=74646063

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108130117A TWI722546B (zh) 2019-08-22 2019-08-22 半導體元件及其製造方法

Country Status (2)

Country Link
US (1) US20210057640A1 (zh)
TW (1) TWI722546B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200939458A (en) * 2007-11-29 2009-09-16 Renesas Tech Corp Semiconductor device and method of manufacturing the same
TW201724490A (zh) * 2015-09-30 2017-07-01 台灣積體電路製造股份有限公司 與磁性穿隧接面整合之半導體結構及其製造方法
TW201729414A (zh) * 2015-11-27 2017-08-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163981B2 (en) * 2016-04-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing method for RRAM technology
US10763304B2 (en) * 2017-06-27 2020-09-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200939458A (en) * 2007-11-29 2009-09-16 Renesas Tech Corp Semiconductor device and method of manufacturing the same
TW201724490A (zh) * 2015-09-30 2017-07-01 台灣積體電路製造股份有限公司 與磁性穿隧接面整合之半導體結構及其製造方法
TW201729414A (zh) * 2015-11-27 2017-08-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Also Published As

Publication number Publication date
US20210057640A1 (en) 2021-02-25
TW202109760A (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
KR100561984B1 (ko) 반도체장치의 층간 접속 신뢰성을 향상시키기 위한 반도체 장치 및 그 제조방법
JP5656341B2 (ja) 半導体装置およびその製造方法
KR100364589B1 (ko) 반도체 장치 및 그 제조방법
US20050287803A1 (en) Semiconductor device having a metal wiring structure and method of manufacturing the same
JP5388768B2 (ja) ローカルインターコネクトを備えた半導体装置
JP2015079960A (ja) 集積回路素子及びその製造方法
KR20020072490A (ko) 반도체 집적회로 장치와 그 제조방법
KR20000053397A (ko) 반도체 집적 회로 장치 및 그 제조 방법
US20190221473A1 (en) Skip via structures
TWI550778B (zh) 半導體結構
US8058734B2 (en) Semiconductor device and method of manufacturing the same
TW202115850A (zh) 半導體元件結構及其形成方法
TW201931444A (zh) 中段製程自對準直接圖案接觸窗
JP4848137B2 (ja) 半導体装置およびその製造方法
KR20010104637A (ko) 반도체 장치 및 그 제조 방법
KR100881488B1 (ko) Ｍｉｍ 캐패시터를 갖는 반도체 소자 및 그의 제조방법
TWI722546B (zh) 半導體元件及其製造方法
JP2010232408A (ja) 半導体装置及びその製造方法
JP6040035B2 (ja) 半導体装置およびその製造方法
CN112490357A (zh) 半导体组件及其制造方法
US7084057B2 (en) Bit line contact structure and fabrication method thereof
US8685852B2 (en) Method of forming metal line of semiconductor device
TWI770804B (zh) 記憶體裝置及其製造方法
US9349813B2 (en) Method for fabricating semiconductor device
KR20070006231A (ko) 반도체 소자의 비트 라인 형성 방법