JP5388768B2 - ローカルインターコネクトを備えた半導体装置 - Google Patents

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Description

本発明は、半導体装置技術に関し、特に、低接触抵抗を有するローカルインターコネクト（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｓ）を備えた半導体装置に関するものである。
半導体集積回路の形成では、当技術分野で周知のように装置の密度を増加するために、例えばトランジスタ、レジスタ、コンデンサ、または他の半導体素子の集積回路の半導体装置のサイズが継続して減少している。よって、多層配線構造（ｍｕｌｔｉｌａｙｅｒｅｄ ｉｎｔｅｒｃｏｎｎｅｃｔ ｓｔｒｕｃｔｕｒｅ）が個別の半導体装置の電気的接続に通常求められる。半導体装置のサイズ（寸法）の減少とともに、より多くの構成要素が集積回路またはダイに配置され、多層配線構造の設計の複雑さを増加している。
通常、多層配線構造は、プラグと金属層を含み、従来のデュアルダマシンプロセスによって提供される。デュアルダマシンプロセスでは、まず、従来のフォトリソグラフィーとエッチングプロセスによって、ビア開口（ｖｉａ ｏｐｅｎｉｎｇ）が金属配線層間絶縁体（ＩＭＤ）／層間絶縁膜（ＩＬＤ）に異方性エッチングされる。続いて、トレンチ開口（ｔｒｅｎｃｈ ｏｐｅｎｉｎｇ）と言われる第２異方性エッチングされた開口が第２フォトリソグラフィーとエッチングプロセスによって、１つ以上のビア開口の上方に形成される。ビア開口とトレンチ開口は、一緒にデュアルダマシン構造を作り、実質的に金属で充填されてプラグと金属層を形成する。半導体装置のサイズが減少した時、プラグのサイズも減少するため、ビア開口のアスペクト比が増加し、製造歩留まりを減少する。アスペクト比は、ビア開口の縦／横比として定義される。アスペクト比が増加した時、プラグの接触（コンタクト）抵抗が増加する。そのため、装置の密度が増加した時、装置の電気的特性と信頼度の保持または増加がより難しくなる。
よって、装置のサイズが減少して装置の密度が増加する時に接触抵抗を減少できる、改善されたインターコネクト（ｉｎｔｅｒｃｏｎｎｅｃｔ）構造の必要がある。
接触抵抗を減少するローカルインターコネクトを備えた半導体装置を提供する。
ローカルインターコネクトを備えた半導体装置の一態様は、基板上に配置されて、実質的に同一線上にある第１ゲート線構造と第２ゲート線構造を含む。第１対ソース／ドレイン領域は、第１ゲート線構造の両側の基板に形成され、第２対ソース／ドレイン領域は、第２ゲート線構造の両側の基板に形成される。一対の導電線は、第１ゲート線構造と第２ゲート線構造の両側の基板上に配置され、各導電線が第１対ソース／ドレイン領域のうちの１つと第２対ソース／ドレイン領域のうちの１つに接触される。第１ゲート線構造と第２ゲート線構造のそれぞれは、基板上に配置されたゲート誘電体層、ゲート誘電体層上に配置されたゲート電極、及びゲート電極の側壁に配置されたゲートスペーサを含む。
本発明に基づいたローカルインターコネクトを備えた半導体装置の実施例の平面図である。 図１に表されたライン２−２’に沿った断面図である。 本発明に基づいたローカルインターコネクトを備えた半導体装置のもう１つの実施例の平面図である。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照しながら、詳細に説明する。
図１と図２は、ローカルインターコネクトを備えた半導体装置の実施例を表しており、図１は、平面図であり、図２は、図１に表されたライン２−２’に沿った断面図である。図１と図２を参照して、半導体装置２００は、例えば、シリコン基板または他の半導体基板の基板１００を含む。基板１００は、当技術分野で周知のようにトランジスタ、レジスタと、他の半導体素子を含む各種の素子（図示されていない）を含むことができる。実施例では、基板は、互いに分離した少なくとも２つの活性領域１００ａと１００ｂを有し、分離構造１１０、例えばシャロートレンチアイソレーション（ＳＴＩ）構造によって囲まれる。
誘電体層１２０は、基板上１００に形成され、ＩＬＤ層として用いられる。誘電体層１２０は、二酸化ケイ素、リンケイ酸ガラス（ＰＳＧ）、ボロホスホシリケイトガラス（ＢＰＳＧ）、または例えばフッ化ケイ酸ガラス（ＦＳＧ）または有機ケイ酸塩ガラス（ＯＳＧ）などの低誘電率（ｋ）材料とすることができる。第１ゲート線構造１１６は、誘電体層１２０内と活性層１００ａの基板１００上に配置される。第２ゲート線構造１１８は、誘電体層１２０内と活性層１００ｂの基板１００上に配置される。実施例では、第１ゲート線構造１１６と第２ゲート線構造１１８は、互いに分離され、同一線上に配置される。第１ゲート線構造１１６と第２ゲート線構造１１８のそれぞれは、対応する活性層の基板上のゲート誘電体層（絶縁膜）１１１を含むことができる。例えば、ポリシリコンのゲート電極１１３がゲート誘電体層１１１上に配置され、例えば窒化ケイ素層のキャップ層（図示されていない）によって覆うことができる。ゲートスペーサ１１５は、ゲート電極１１３の側壁に配置される。
第１対ソース／ドレイン領域１０１は、第１活性層１００ａの基板１００上に形成され、第１ゲート線構造１１６の両側に設置される。第２対ソース／ドレイン領域１０３は、第２活性層１００ｂの基板１００上に形成され、第２ゲート線構造１１８の両側に設置される。その結果、２つのトランジスタが第１と第２活性層１００ａと１００ｂ上にそれぞれ形成される。実施例では、第１対ソース／ドレイン領域１０１と第２対ソース／ドレイン領域１０３は、例えばＮ型、またはＰ型などの同じ導電型、または異なる導電型を有することができる。例えば、第１対ソース／ドレイン領域１０１と第２対ソース／ドレイン領域１０３が同じ導電型を有する場合、第１ゲート線構造１１６と第２ゲート線構造１１８のゲート電極１１３は、図３に示されるように一体化して共通ゲート線構造を形成することができる。
一対の導電線１１２は、誘電体層（絶縁膜）１２０と第１ゲート線構造１１６と第２ゲート線構造１１８の両側の基板１００上に位置される。よって一対の導電線１１２はゲート電極１１３と同じレベルにあり、各導電線１１２は、ローカルインターコネクトとして、第１ゲート線構造１１６と第２ゲート線構造１１８の同一側の第１対ソース／ドレイン領域１０１のうちの１つと第２対ソース／ドレイン領域１０３のうちの１つに電気的に接続する。実施例では、一対の導電線１１２はタングステン、銅、またはアルミニウムを含むことができる。また、各導電線１１２は、実質的に第１ゲート線構造１１６と第２ゲート線構造１１８に平行する。即ち導電線１１２と第１ゲート線構造１１６と第２ゲート線構造１１８は、同じ方向に沿って延伸される。
誘電体層（絶縁膜）１３０は、誘電体層１２０と一対の導電線１１２の上方に形成され、ＩＭＤ層として用いられる。誘電体層１３０は、単一層または多層構造であることができる。また、誘電体層１３０は、誘電体層１２０と同じまたは類似の材料を含むことができる。例えばタングステンまたは銅プラグの少なくとも１つの導電プラグ１３２は、それに接続されるように誘電体層１３０と一対の導電線１１２の１つの上に配置される。例えば銅層の金属層１３６は、誘電体層１３０と導電プラグ１３２の上方に配置され、その下方の導電線１１２によって２つのトランジスタに電気的接続される。
本発明に基づくと、第１と第２活性層１００ａと１００ｂ上に形成された２つのトランジスタが、従来の導電プラグに比べ、より大きな接触領域を提供する導電線１１２によって互いに電気的接続されることから、導電線１１２の接触（コンタクト）抵抗は、従来の導電プラグより低い。即ち、半導体装置の装置密度は、従来の導電プラグを用いることと比較した時、ローカルインターコネクトとなる導電線１１２の低接触抵抗により、更に減少することができる。また、２つのトランジスタのゲート電極線１１３が同一線上（即ちゲート電極１１３は、一直線に沿って延伸する）にあることから、ソース／ドレイン領域１０１と１０３の形成のプロセスは、比較的簡単である。また、同一線上のゲート電極１１３が一次元にのみ沿った単一導電層をパターニングすることで形成することができるため、リソグラフィープロセスの間、よい限界寸法（ＣＤ）制御を得ることができる。また、ゲート電極１１３と導電線１１２が平行であることから、レイアウトも比較的簡単である。また、本発明に基づいたレイアウトは、比較的高密度のトランジスタレイアウトとすることができる。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
１００ 基板
１００ａ、１００ｂ 活性層
１０１ 第１対ソース／ドレイン領域
１０３ 第２対ソース／ドレイン領域
１１０ 分離構造
１１１ ゲート誘電体層
１１２ 導電線
１１３ ゲート電極
１１５ ゲートスペーサ
１１６ 第１ゲート線構造
１１８ 第２ゲート線構造
１２０、１３０ 誘電体層
１３２ 導電プラグ
１３６ 金属層
２００ 半導体装置

Claims (9)

  1. ローカルインターコネクトを備えた半導体装置であって、
    基板上に配置され、実質的に同一線上にある第１ゲート線構造と第２ゲート線構造、
    前記第１ゲート線構造の両側の前記基板に形成された第１対ソース／ドレイン領域と前記第２ゲート線構造の両側の前記基板に形成された第２対ソース／ドレイン領域、及び
    前記第１ゲート線構造と前記第２ゲート線構造の両側の前記基板上に配置され、それらが前記第１対ソース／ドレイン領域のうちの１つと前記第２対ソース／ドレイン領域のうちの１つに接触された一対の導電線を含み、
    前記第１ゲート線構造と前記第２ゲート線構造のそれぞれは、
    前記基板上に配置されたゲート誘電体層、
    前記ゲート誘電体層上に配置されたゲート電極、及び
    前記ゲート電極の側壁に配置されたゲートスペーサを含む半導体装置。
  2. 前記ゲート電極は、ポリシリコンを含む請求項１に記載の半導体装置。
  3. 前記一対の導電線は、前記ゲート電極と同じレベルにある請求項１に記載の半導体装置。
  4. 前記第１と第２対ソース／ドレイン領域は、同じ導電型を有する請求項１に記載の半導体装置。
  5. 前記第１ゲート線構造と前記第２ゲート線構造の前記ゲート電極は、一体成形される請求項４に記載の半導体装置。
  6. 前記第１と第２対ソース／ドレイン領域は、異なる導電型を有する請求項１に記載の半導体装置。
  7. 前記一対の導電線は、実質的に前記第１ゲート線構造と前記第２ゲート線構造に平行する請求項１に記載の半導体装置。
  8. 前記一対の導電線は、タングステンを含む請求項１に記載の半導体装置。
  9. 前記一対の導電線に配置され、前記一対の導電線のうちの１つに接続された少なくとも１つの導電プラグ、及び
    前記導電プラグに配置され、これに接続される金属層を更に含む請求項１に記載の半導体装置。
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