KR20200091192A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

간소화된 공정으로 정전 용량이 향상된 커패시터 및 박막 저항체를 포함하는 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판, 상기 기판 상에, 제1 절연층 내에 배치되는 박막 저항체, 상기 제1 절연층 상에, 차례로 적층되는 제1 전극 패턴, 제1 유전 패턴, 제2 전극 패턴, 제2 유전 패턴, 및 제3 전극 패턴을 포함하는 커패시터 구조체, 상기 제1 전극 패턴 및 상기 제3 전극 패턴과 연결되는 제1 비아로, 상기 제1 비아의 일부는 상기 제1 절연층 내로 배치되는 제1 비아, 상기 제2 전극 패턴과 연결되는 제2 비아, 및 상기 박막 저항체와 연결되는 제3 비아를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 커패시터 구조체 및 박막 저항체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
산업이 발달하고 멀티 미디어가 발달함에 따라, 컴퓨터나 모바일 장비 등에 사용되는 반도체 장치가 고집적화 및 고성능화되고 있다. 커패시터를 포함하는 반도체 장치의 경우, 집적도가 증가함에 따라 커패시터가 차지하는 면적을 줄이는 것이 요구되고 있다. 또한, 커패시터에 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다.
커패시터의 유전막으로 고유전율 물질을 사용하고, 하부 전극 및 상부 전극으로 금속 물질을 이용하는 MIM(Metal-Insulator-Metal) 커패시터가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 간소화된 공정으로 박막 저항체 및 정전 용량이 향상된 커패시터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 간소화된 공정으로 박막 저항체 및 정전 용량이 향상된 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에, 제1 절연층 내에 배치되는 박막 저항체, 상기 제1 절연층 상에, 차례로 적층되는 제1 전극 패턴, 제1 유전 패턴, 제2 전극 패턴, 제2 유전 패턴, 및 제3 전극 패턴을 포함하는 커패시터 구조체, 상기 제1 전극 패턴 및 상기 제3 전극 패턴과 연결되는 제1 비아로, 상기 제1 비아의 일부는 상기 제1 절연층 내로 배치되는 제1 비아, 상기 제2 전극 패턴과 연결되는 제2 비아, 및 상기 박막 저항체와 연결되는 제3 비아를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에, 동일 레벨에 배치되고, 서로 간에 이격된 제1 도전성 식각 정지 패턴 및 제2 도전성 식각 정지 패턴, 상기 제1 및 제2 도전성 식각 정지 패턴 상에, 차례로 적층되는 제1 전극 패턴, 제1 유전 패턴, 제2 전극 패턴, 제2 유전 패턴, 및 제3 전극 패턴을 포함하는 커패시터 구조체, 상기 제1 도전성 식각 정지 패턴 상에 배치되고, 상기 제1 도전성 식각 패턴, 제1 전극 패턴 및 제3 전극 패턴과 연결되는 제1 비아, 및 상기 제2 도전성 식각 정지 패턴 상에 배치되고, 상기 제2 도전성 식각 패턴 및 상기 제2 전극 패턴과 연결되는 제2 비아를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에, 동일 레벨에 배치되고, 서로 간에 이격된 제1 도전성 식각 정지 패턴, 제2 도전성 시각 정지 패턴 및 박막 저항체를 포함하는 도전 패턴, 상기 도전 패턴 상에 배치되고, 제1 전극 패턴과 제2 전극 패턴을 포함하는 커패시터 구조체, 상기 제1 도전성 식각 정지 패턴 상에 배치되고, 상기 제1 도전성 식각 패턴 및 상기 제1 전극 패턴과 연결되는 제1 비아, 상기 제2 도전성 식각 정지 패턴 상에 배치되고, 상기 제2 도전성 식각 패턴 및 상기 제2 전극 패턴과 연결되는 제2 비아, 및 상기 박막 저항체와 연결되는 제3 비아를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 도 2의 R1을 확대한 확대도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 5는 도 4의 R2를 확대한 확대도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 7은 도 6의 R3를 확대한 확대도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 11 내지 도 24는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 10을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 도 2의 R1을 확대한 확대도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 절연 구조체(200), 하부 배선 구조체(300), 상부 배선 구조체(400), 커패시터 구조체(500), 도전 패턴(600) 및 복수의 비아들(710, 720, 730, 740, 750, 760)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도시되지 않았으나, 기판(100)은 다양한 내부 회로 패턴을 포함할 수 있다. 상기 내부 회로 패턴은 예를 들어, 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다.
절연 구조체(200)는 기판(100) 상에 형성될 수 있다. 절연 구조체(200)는 복수의 절연층들(210, 220. 230, 240, 250)을 포함할 수 있다. 예를 들어, 절연 구조체(200)는 기판(100) 상에 차례로 적층된 제1 내지 제5 절연층(210, 220. 230, 240, 250)을 포함할 수 있다.
몇몇 실시예에서, 복수의 절연층들(210, 220. 230, 240, 250) 중 일부는 필요에 따라, 캡핑층으로 이용될 수 있다. 예를 들어, 제2 및 제5 절연층(220, 250)은 캡핑층일 수 있다.
절연 구조체(200)는 5개의 절연층들(210, 220, 230, 240, 250)만을 포함하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제5 절연층(210, 220, 23, 240, 250) 사이의 경계가 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 절연 구조체(200)를 형성하는 공정에 따라, 복수의 절연층들(210, 220, 230, 240, 250) 중 적어도 2개의 절연층 사이의 경계가 형성되지 않을 수도 있다.
제1 절연층(210)은 기판(100) 상에 형성될 수 있다. 제1 절연층(210)은 내부에, 하부 배선 구조체(300) 및 제6 비아(760)를 포함할 수 있다. 제1 절연층(210)은 기판(100)의 상면에 바로 배치되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 절연층(210)과 기판(100) 사이에 하나 또는 복수의 계층이 형성될 수 있다.
제2 절연층(220)은 제1 절연층(210)과 제3 절연층(230) 사이에 형성될 수 있다. 제2 절연층(220)은 제1 절연층(210)의 상면과 하부 배선 구조체(300)의 상면을 따라 연장될 수 있다.
제2 절연층(220)은 캡핑층으로 이용될 수 있다. 예를 들어, 제2 절연층(220)의 일부가 제거되어 하부 배선 구조체(300)의 일부(예를 들어, 제4 하부 배선 패턴(340)의 일부)가 노출될 수 있다. 이때, 하부 배선 구조체(300)의 일부는, 제2 및 제3 절연층(220, 230)을 관통하는 제5 비아(750)를 통해, 상부 배선 구조체(400)와 연결될 수 있다.
제3 절연층(230)은 제2 절연층(220) 상에 형성될 수 있다. 제3 절연층(230)은 내부에 도전 패턴(600)을 포함할 수 있다. 제3 절연층(230)의 상면에는, 커패시터 구조체(500)가 형성될 수 있다. 제3 절연층(230)은 하부 절연층(232) 및 상부 절연층(234)을 포함할 수 있다.
제4 절연층(240)은 제3 절연층(230) 상에 형성될 수 있다. 도 2에서, 제4 절연층(240)은 제3 절연층(230)과 제1 유전 패턴(520)에 의해 분리된 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 유전 패턴(520)은 제3 절연층(230)의 상면 중 일부에만 형성될 수 있고, 제4 절연층(240)의 일부는 제3 절연층(230)의 상면 상에 형성될 수 있다.
제5 절연층(250)은 제4 절연층(240) 상에 형성될 수 있다. 제5 절연층(250)은 제4 절연층(240)의 상면과 상부 배선 구조체(400)의 상면을 따라 연장될 수 있다.
제5 절연층(250)은, 상술한 바와 같이, 캡핑층으로 이용될 수 있다. 예를 들어, 제5 절연층(250)의 일부가 제거되어 상부 배선 구조체(400)의 일부가 노출될 수 있다.
절연 구조체(200)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 바와 같이, 몇몇 실시예에서, 제2 또는 제5 절연층(220, 250)은 캡핑층일 수 있다. 이 경우, 제2 또는 제5 절연층(220, 250)은 실리콘 질화물을 포함할 수 있다. 그러나 본 발명은 이에 제한되지 않는다.
하부 및 상부 배선 구조체(300, 400)는 절연 구조체(200) 내에 형성될 수 있다. 예를 들어, 하부 배선 구조체(300)는 제1 절연층(210) 내에 형성될 수 있다. 상부 배선 구조체(400)는 제4 절연층(240) 내에 형성될 수 있다.
하부 배선 구조체(300)는 서로 이격된 복수의 배선을 포함할 수 있다. 예를 들어, 하부 배선 구조체(300)는 제1 하부 배선 패턴(310), 제2 하부 배선 패턴(320), 제3 하부 배선 패턴(330), 및 제4 하부 배선 패턴(340)을 포함할 수 있다.
하부 배선 구조체(300)는 4개의 하부 배선들(310, 320, 330, 340)만을 포함하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 배선 구조체(300)는 제2 방향(y)으로 연장될 수 있다. 하부 배선 구조체(300)의 하부 배선들(310, 320, 330, 340)은 서로 제1 방향(x)으로 이격될 수 있다.
상부 배선 구조체(400)는 서로 이격된 복수의 배선을 포함할 수 있다. 예를 들어, 상부 배선 구조체(400)는 제1 상부 배선 패턴(410), 제2 상부 배선 패턴(420), 제3 상부 배선 패턴(430), 제4 상부 배선 패턴(440), 및 제5 상부 배선 패턴(450)을 포함할 수 있다.
상부 배선 구조체(400)는 5개의 하부 배선들(410, 420, 430, 440, 450)만을 포함하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상부 배선 구조체(400)는 제2 방향(y)으로 연장될 수 있다. 상부 배선 구조체(400)의 상부 배선들(410, 420, 430, 440, 450)은 서로 제1 방향(x)으로 이격될 수 있다.
도 1 에서, 상부 배선 구조체(400)의 상부 배선들(410, 420, 430, 440, 450)은 서로 연결되지 않는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제2 상부 배선 패턴(420)은, 추가 배선을 통해, 제3 상부 배선 패턴(430)과 연결될 수 있다. 또한, 제2 상부 배선 패턴(420)은, 추가 배선을 통해, 제5 상부 배선 패턴(450)과 연결될 수 있다. 또한, 제4 상부 배선 패턴(440)은, 추가 배선을 통해, 제5 상부 배선 패턴(450)과 연결될 수 있다.
복수의 비아들(710, 720, 730, 740, 750, 760)은 절연 구조체(200) 내에 형성될 수 있다. 예를 들어, 제1 내지 제4 비아(710, 720, 730, 740)는 제3 및 제4 절연층(230, 240) 내에 형성될 수 있다. 제5 비아(750)는 제2 내지 제4 절연층(220, 230, 240) 내에 형성될 수 있다. 제6 비아(760)는 제1 절연층(210) 내에 형성될 수 있다.
복수의 비아들(710, 720, 730, 740, 750, 760)은 제3 방향으로 연장될 수 있다.
제1 비아(710)는 커패시터 구조체(500)를 관통하여 제3 방향으로 연장될 수 있다. 제1 상부 배선 패턴(410)은, 제1 비아(710)를 통해, 커패시터 구조체(500) 및 제1 식각 정지 패턴(610)과 연결될 수 있다.
제2 비아(720)는 커패시터 구조체(500)를 관통하여 제3 방향으로 연장될 수 있다. 제2 상부 배선 패턴(420)은, 제2 비아(720)를 통해, 커패시터 구조체(500) 및 제2 식각 정지 패턴(620)과 연결될 수 있다.
제3 비아(730)는 제3 방향(z)으로 연장될 수 있다. 제3 상부 배선 패턴(430)은 제3 비아(730)를 통해, 박막 저항체(630)와 연결될 수 있다.
제4 비아(740)는 제3 방향으로 연장될 수 있다. 제4 상부 배선 패턴(440)은 제4 비아(740)를 통해, 박막 저항체(630)와 연결될 수 있다.
제5 비아(750)는 제3 방향으로 연장될 수 있다. 제5 상부 배선 패턴(450)은 제5 비아(750)를 통해, 하부 배선 구조체(300) 중 제4 하부 배선 패턴(340)과 연결될 수 있다.
제6 비아(760)는 제3 방향으로 연장될 수 있다. 제3 하부 배선 패턴(330)은 제6 비아(760)를 통해, 기판(100)과 연결될 수 있다.
하부 배선 구조체(300) 중 제1 및 제2 하부 배선 패턴(310, 230)은 비아와 연결되지 않는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 비아들(710, 720, 730, 740, 750, 760)의 측벽은 각각 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 복수의 비아들(710, 720, 730, 740, 750, 760)의 폭은 각각 기판(100)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 여기서, 폭이란, 기판(100)의 상면에 평행한 방향으로의 폭을 의미한다. 이는 복수의 비아들(710, 720, 730, 740, 750, 760)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 복수의 비아들(710, 720, 730, 740, 750, 760)의 측벽은 다양한 형상을 가질 수 있다.
복수의 배선들(310, 320, 330, 340, 410, 420, 430, 440, 450)의 단면은 직사각형의 형상을 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
일 예로, 복수의 배선들(310, 320, 330, 340, 410, 420, 430, 440, 450)의 측벽은 각각 테이퍼진(tapered) 형상을 가질 수 있다. 다른 예로, 복수의 배선들(310, 320, 330, 340, 410, 420, 430, 440, 450)의 측벽은 다양한 형상을 가질 수 있다.
복수의 배선들(310, 320, 330, 340, 410, 420, 430, 440, 450) 및 복수의 비아들(710, 720, 730, 740, 750, 760)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 구리(Cu), 알루미늄(Al) 등의 금속 및/또는 티타늄 질화물, 탄탈럼 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체(500)는 제3 절연층(230) 상에 형성될 수 있다. 커패시터 구조체(500)는 제3 절연층(230)의 상면을 따라 연장될 수 있다. 커패시터 구조체(500)는 제4 절연층(240) 내부에 형성될 수 있다. 커패시터 구조체(500)는 제3 절연층(230)과 제4 절연층(240) 사이에 형성될 수 있다.
커패시터 구조체(400)는 제3 절연층(230) 상에 차례로 적층되는 제1 전극 패턴(510), 제1 유전 패턴(520), 제2 전극 패턴(530), 제2 유전 패턴(540), 및 제3 전극 패턴(550)을 포함할 수 있다.
커패시터 구조체(500)는 제1 방향(x)으로 연장될 수 있다. 예를 들어, 커패시터 구조체(500)는 제1 상부 배선 패턴(410) 및 제2 상부 배선 패턴(420) 사이에서 제1 방향(x)으로 연장될 수 있다.
도 3에서, 제1 전극 패턴(510)의 제1 방향(x)의 길이(D11)는 제2 전극 패턴(530)의 제1 방향(x)의 길이(D21)와 동일한 것으로 도시된다. 또한, 제1 전극 패턴(510)의 제1 방향(x)의 길이(D11)는 제3 전극 패턴(550)의 제1 방향(x)의 길이(D31)와 동일한 것으로 도시된다. 그러나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 전극 패턴(510)은 제3 절연층(230)의 상면을 따라 연장될 수 있다. 제1 전극 패턴(510)은 제1 비아(710)와 전기적으로 연결될 수 있다. 또한 제1 전극 패턴(510)은 제2 비아(720)와 전기적으로 연결되지 않을 수 있다.
제1 유전 패턴(520)은 제1 전극 패턴(510)의 상면과 제3 절연층(230)의 상면을 따라 연장될 수 있다. 제1 유전 패턴(520)은 제3 절연층(230)의 상면 전체를 따라 연장되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다.
제1 유전 패턴(520)은 제1 전극 패턴(510)의 상면 및 측벽을 덮을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 유전 패턴(520)은 제3 절연층(230)의 상면을 따라 연장되는 제1 부분(522)과, 제1 전극 패턴(510)의 상면을 따라 연장되는 제2 부분(524)을 포함할 수 있다. 제1 유전 패턴(520)의 제1 부분(522)의 일부는 제1 유전 패턴(520)의 제2 부분(524)의 일부와 중첩될 수 있다. 여기서, 중첩이란, 기판(100)의 상면에 수직한 방향으로 중첩됨을 의미한다.
제2 전극 패턴(530)은 제1 유전 패턴(520)의 상면의 일부를 덮을 수 있다. 예를 들어, 제2 전극 패턴(530)은 제1 유전 패턴(520)의 제1 부분(522)의 상면을 따라 연장되는 제1 부분(532)과, 제1 유전 패턴(520)의 제2 부분(524)의 상면을 따라 연장되는 제2 부분(534)을 포함할 수 있다. 제2 전극 패턴(530)의 제1 부분(532)의 일부는 제2 전극 패턴(530)의 제2 부분(534)의 일부와 중첩될 수 있다. 또한, 제2 전극 패턴(530)의 제2 부분(534)의 일부는 제1 전극 패턴(510)의 일부와 중첩될 수 있다.
제2 전극 패턴(530)은 제2 비아(720)와 전기적으로 연결될 수 있다. 또한, 제2 전극 패턴(530)은 제1 비아(710)와 전기적으로 연결되지 않을 수 있다.
제2 유전 패턴(540)은 제1 유전 패턴(520)의 상면과 제2 전극 패턴(530)의 상면을 따라 연장될 수 있다. 제2 유전 패턴(540)은 제2 전극 패턴(520)의 상면 및 측벽을 덮을 수 있다. 예를 들어, 제2 유전 패턴(540)은 제1 유전 패턴(520)의 상면을 따라 연장되는 제1 부분(542), 제2 전극 패턴(530)의 제2 부분(534)의 상면을 따라 연장되는 제2 부분(544), 및 제2 전극 패턴(530)의 제1 부분(632)의 상면을 따라 연장되는 제3 부분(546)을 포함할 수 있다.
제2 유전 패턴(520)의 제1 부분(542)은 제2 전극 패턴(530)의 제2 부분(534)의 측면을 덮을 수 있다. 제2 유전 패턴(520)의 제2 부분(544)은 제2 전극 패턴(530)의 제2 부분(534)의 상면을 덮을 수 있다. 또한, 제2 유전 패턴(520)의 제3 부분(546)은 제2 전극 패턴(530)의 제2 부분(534)의 측면 및 제2 전극 패턴(530)의 제1 부분(532)의 상면과 측면을 덮을 수 있다.
또한, 제2 유전 패턴(540)의 제1 부분(542)의 일부는 제2 유전 패턴(540)의 제2 부분(544)의 일부와 중첩될 수 있다. 제2 유전 패턴(540)의 제2 부분(544)의 일부는 제2 유전 패턴(540)의 제3 부분(546)의 일부와 중첩될 수 있다.
제3 전극 패턴(550)은 제2 유전 패턴(520)의 상면을 따라 연장될 수 있다. 제3 전극 패턴(550)은 제2 유전 패턴(540)의 상면의 일부를 덮을 수 있다. 예를 들어, 제3 전극 패턴(550)은 제2 유전 패턴(520)의 제1 부분(542)의 상면을 따라 연장되는 제1 부분(552)과, 제2 유전 패턴(520)의 제2 부분(544)의 상면을 따라 연장되는 제2 부분(554)을 포함할 수 있다.
제3 전극 패턴(550)의 제1 부분(552)의 일부는 제3 전극 패턴(550)의 제2 부분(554)의 일부와 중첩될 수 있다. 또한, 제3 전극 패턴(550)의 제2 부분(554)의 일부는 제2 전극 패턴(530)의 제2 부분(534)의 일부와 중첩될 수 있다.
제3 전극 패턴(550)은 제1 비아(710)와 전기적으로 연결될 수 있다. 또한 제3 전극 패턴(550)은 제2 비아(720)와 전기적으로 연결되지 않을 수 있다.
제1 전극 패턴(510), 제2 전극 패턴(530), 및 제3 전극 패턴(550)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 전극 패턴(510, 520, 530)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제1 유전 패턴(520) 및 제2 유전 패턴(540)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 높은 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈럼 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈럼 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도전 패턴(600)은 제3 절연층(230) 내에 형성될 수 있다. 예를 들어, 도전 패턴(600)은 하부 절연층(232) 상에 형성될 수 있다. 도전 패턴(600)은 상부 절연층(234)에 의해 덮일 수 있다.
도전 패턴(600)은 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630)를 포함할 수 있다. 도전 패턴(600)은 2 개의 식각 정지 패턴(610, 620) 및 1개의 박막 저항체(630)를 포함하는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다.
도전 패턴(600)은 제1 방향(x)으로 연장될 수 있다. 즉, 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630)는 제1 방향으로 서로 이격될 수 있다.
박막 저항체(630)는 제1 방향(x)으로 연장될 수 있다. 예를 들어, 박막 저항체(630)는 제3 상부 배선 패턴(430) 및 제4 상부 배선 패턴(440) 사이에서 제1 방향(x)으로 연장될 수 있다.
제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630)는 동일 레벨에 형성될 수 있다. 여기서, 레벨이란, 기판(100)의 상면으로부터 일정 거리만큼 떨어지고, 기판(100) 상면과 평행한 계층을 의미할 수 있다.
예를 들어, 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630)는 기판(100)의 상면으로부터 동일한 높이만큼 이격될 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
도 2 에서, 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630)는 같은 레벨에 형성되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 하부 절연층(232)의 상면은 높이가 상이한 제1 및 제2 구조를 가질 수 있다. 이때, 제1 식각 정지 패턴(610)은 제1 구조 상에 형성되고, 제2 식각 정지 패턴(620)은 제2 구조 상에 형성될 수 있다. 또한, 이때, 제2 식각 정지 패턴(620)은 제1 구조 상에 형성되고, 박막 저항체(630)는 제2 구조 상에 형성될 수 있다.
제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630)는 서로 이격될 수 있다. 예를 들어, 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630)는 서로 전기적으로 분리될 수 있다.
제1 식각 정지 패턴(610)은 제1 비아(710)와 연결될 수 있다. 제1 비아(710)는 상부 절연층(234)을 관통하여, 제1 식각 정지 패턴(610)과 전기적으로 연결될 수 있다. 제1 식각 정지 패턴(610)은 제1 비아(710)를 통해 커패시터 구조체(500)와 연결될 수 있다.
제1 비아(710)는 제1 식각 정지 패턴(610)의 상면 상에 형성될 수 있다. 제1 비아(710)는 제1 식각 정지 패턴(610)을 관통하지 않을 수 있다. 예를 들어, 제1 비아(710)는 제1 식각 정지 패턴(610)의 하면 상에 형성되지 않을 수 있다. 즉, 제1 비아(710)는 하부 절연층(232)으로 연장되지 않을 수 있다.
제2 식각 정지 패턴(620)은 제2 비아(720)와 연결될 수 있다. 제2 비아(720)는 상부 절연층(234)을 관통하여, 제2 식각 정지 패턴(620)과 전기적으로 연결될 수 있다. 제2 식각 정지 패턴(620)은 제2 비아(720)를 통해 커패시터 구조체(500)와 연결될 수 있다.
제2 비아(720)는 제2 식각 정지 패턴(620)의 상면 상에 형성될 수 있다. 제2 비아(720)는 제2 식각 정지 패턴(620)을 관통하지 않을 수 있다. 예를 들어, 제2 비아(720)는 제2 식각 정지 패턴(620)의 하면 상에 형성되지 않을 수 있다. 즉, 제2 비아(720)는 하부 절연층(232)으로 연장되지 않을 수 있다.
박막 저항체(630)는 제3 및 제4 비아(730, 740)와 연결될 수 있다. 제3 및 제4 비아(740)는 상부 절연층(234)을 관통하여, 박막 저항체(630)와 전기적으로 연결될 수 있다. 제3 비아(730)는 박막 저항체(630)를 통해 제4 비아(740)와 전기적으로 연결될 수 있다.
박막 저항체(630)의 저항 값은 제3 비아(730)와 제4 비아(740) 사이의 거리, 박막 저항체(630)의 두께, 및 박막 저항체(630)의 면적에 기초하여 정의될 수 있다. 박막 저항체(630)의 두께는 기판(100)의 상면에 수직인 방향의 길이로 정의될 수 있다. 또한, 박막 저항체(630)의 면적은 기판(100)의 상면에 평행한 면의 넓이로 정의될 수 있다.
예를 들어, 박막 저항체(630)의 저항 값은 제3 비아(730)와 제4 비아(740) 사이의 거리에 비례할 수 있다. 박막 저항체(630)의 저항 값은 박막 저항체(630)의 두께 및 면적에 반비례할 수 있다.
제3 및 제4 비아(730, 740)는 박막 저항체(630)의 상면 상에 형성될 수 있다. 제3 및 제4 비아(740)는 박막 저항체(630)를 관통하지 않을 수 있다. 예를 들어, 제3 및 제4 비아(740)는 박막 저항체(630)의 하면 상에 형성되지 않을 수 있다. 즉, 제3 및 제4 비아(740)는 하부 절연층(232)으로 연장되지 않을 수 있다.
제1 내지 제4 비아(740)는 하부 배선 구조체(300)로부터 이격될 수 있다. 제1 내지 제4 비아(740)와 하부 배선 구조체(300) 사이에는, 하부 절연층이 형성될 수 있다. 따라서, 제1 내지 제4 비아(740)는 하부 배선 구조체(300)와는 전기적으로 연결되지 않을 수 있다.
도전 패턴(600)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620) 및 박막 저항체(630)는 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
도 2에서, 도전 패턴(600)은 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630) 만을 포함하는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 도전 패턴(600)은 하나 이상의 식각 정지 패턴 또는 박막 저항체를 더 포함할 수도 있다.
또한, 도 2 에서, 박막 저항체(630)는 제1 및 제2 식각 정지 패턴(620) 옆에 배치된 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 박막 저항체(630)는 제1 및 제2 식각 정지 패턴(620)으로부터 이격될 수 있다. 즉, 제2 비아(720)와 제3 비아(730) 사이에 하나 또는 복수의 비아가 형성될 수 있다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 도 5는 도 4의 R2를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4 및 도 5을 참조하면, 몇몇 실시예에서, 제2 전극 패턴(530)의 일부는 제4 절연층(240)에 의해 덮일 수 있다.
예를 들어, 제2 유전 패턴(540)의 제3 부분(546)은 제2 전극 패턴(530)의 제1 부분(532)을 완전히 덮지 않을 수 있다. 즉, 제2 전극 패턴(530)의 제1 부분(532)의 상면의 일부와 제2 전극 패턴(530)의 제1 부분(532)의 측면은 제4 절연층(240)에 의해 덮일 수 있다.
몇몇 실시예에서, 제3 전극 패턴(530)은 제1 유전 패턴(520)의 상면을 따라 연장될 수 있다.
예를 들어, 제3 전극 패턴(550)의 제1 부분(522)은 제1 유전 패턴(520)의 상면을 따라 연장되는 좌측부(522a) 및 제2 유전 패턴(520)의 상면을 따라 연장되는 우측부(522b)를 포함할 수 있다.
제3 전극 패턴(550)의 제1 부분(552)의 좌측부(552a) 및 우측부(552b), 그리고 제2 부분(554)의 일부는 서로 중첩될 수 있다.
제3 전극 패턴(550)의 제2 부분(554)의 일부는 제2 전극 패턴(530)의 제2 부분(534)의 일부와 중첩될 수 있다.
도 5에서, 제1 전극 패턴(510)의 길이(D12)는 제3 전극 패턴(550)의 길이(D32)와 동일한 것으로 도시된다. 그러나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 도 7는 도 6의 R3를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 및 도 7을 참조하면, 몇몇 실시예에서, 제3 전극 패턴(550)의 길이(D33)는 제1 전극 패턴(510)의 길이(D13)보다 클 수 있다.
예를 들어, 제3 전극 패턴(550)의 제2 부분(554)은 제2 유전 패턴(540)의 제3 부분(546)을 따라 연장될 수 있다. 이때, 제3 전극 패턴(550)의 제2 부분(554)은 제1 전극 패턴(510)을 지나 제1 방향(x)으로 연장될 수 있다. 제3 전극 패턴(550)의 제2 부분(554)은 제2 비아(720)와 연결되지 않을 수 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에서, 제1 유전 패턴(520)은 제3 절연층(230)의 하부 절연층(232)의 상면의 일부에 형성될 수 있다. 제1 유전 패턴(520)은 하부 절연층(232)의 상면을 완전히 덮지 않을 수 있다.
예를 들어, 제1 유전 패턴(520)은 제1 상부 배선 패턴(410)과 제2 상부 배선 패턴(420) 사이에 형성될 수 있다. 제1 유전 패턴(520)은 제1 식각 정지 패턴(610)과 제2 식각 정지 패턴(620) 상에 형성될 수 있다.
또한, 예를 들어, 제1 유전 패턴(520)은 제3 내지 제5 비아(750) 사이에 형성되지 않을 수도 있다. 제1 유전 패턴(520)은 박막 저항체(630) 상에 형성되지 않을 수도 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에서, 박막 저항체(630)는 제2 및 제3 비아(720, 730)와 연결될 수 있다.
예를 들어, 제2 비아(720)는 제2 식각 정지 패턴(620)과 연결되지 않을 수 있다. 이때, 반도체 장치는 제2 식각 정지 패턴(620)을 포함하지 않을 수도 있다.
제1 비아(710)는 커패시터 구조체(500)와 연결될 수 있다. 제2 비아(720)는 커패시터 구조체(500) 및 박막 저항체(630)와 연결될 수 있다. 제3 비아(730)는 박막 저항체(630)와 연결될 수 있다. 즉, 제1 비아(710)는 커패시터 구조체(500) 및 박막 저항체(630)를 통해 제3 비아(730)와 전기적으로 연결될 수 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에서, 박막 저항체(630)는 제1 및 제3 비아(710, 730)와 연결될 수 있다.
예를 들어, 제1 비아(710)는 제1 식각 정지 패턴(610)과 연결되지 않을 수 있다. 이때, 반도체 장치는 제1 식각 정지 패턴(610)을 포함하지 않을 수도 있다.
제1 비아(710)는 커패시터 구조체(500) 및 박막 저항체(630)와 연결될 수 있다. 제2 비아(720)는 커패시터 구조체(500)와 연결될 수 있다. 제3 비아(730)는 박막 저항체(630)와 연결될 수 있다. 즉, 제2 비아(720)는 커패시터 구조체(500) 및 박막 저항체(630)를 통해 제3 비아(730)와 전기적으로 연결될 수 있다.
도 11 내지 도 24는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 기판(100) 상에 제1 절연층(210), 제2 절연층(220), 하부 배선 구조체(300), 및 제6 비아(760)를 제공한다.
제1 절연층(210)은 하부 배선 구조체(300) 및 제6 비아(760)를 포함할 수 있다. 예를 들어, 하부 배선 구조체(300) 및 제6 비아(760)는 제1 절연층(210)의 일부가 식각되어 형성될 수 있다.
하부 배선 구조체(300)의 제1 내지 제4 하부 배선들(310, 320, 330, 340)은 서로 이격되어 배치될 수 있다.
제6 비아(760)는 제3 하부 배선 패턴(330)과 연결될 수 있다. 제6 비아(760)는 제1 절연층(210)을 관통하여 기판(100)과 연결될 수 있다. 즉, 제6 비아(760)는 제3 하부 배선 패턴(330) 및 기판(100)과 전기적으로 연결될 수 있다.
제2 절연층(220)은 제1 절연층(210) 상에 형성될 수 있다. 제2 절연층(220)은 제1 절연층(210)의 상면 및 하부 배선 구조체(300)의 상면을 따라 형성될 수 있다. 즉, 제2 절연층(220)은 하부 배선 구조체(300)의 캡핑층으로 사용될 수 있다.
도 12를 참조하면, 제2 절연층(220) 상에 제3 절연층(230)의 하부 절연층(232)을 형성한다.
도 12에서, 하부 절연층(232)은 제2 절연층(220) 상에 컨포멀하게 형성되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 하부 절연층(232)은 제2 절연층(220) 상에 컨포멀하지 않게 형성될 수 있다. 하부 절연층(232)은 두께가 상이한 제1 부분 및 제2 부분을 포함할 수 있다.
하부 절연층(232)을 형성하는 것은 증착 공정에 의해 수행될 수 있다. 예를 들어, 하부 절연층(232)은 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD) 기법에 의해 증착될 수 있다.
도 13을 참조하면, 제3 절연층(230)의 하부 절연층(232) 상에 도전 패턴(600)을 형성한다. 예를 들어, 하부 절연층(232) 상에 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620) 및 박막 저항체(630)를 형성할 수 있다.
일 예로, 도전 패턴(600)을 형성하는 것은, 증착 공정 및 식각 공적에 의해 수행될 수 있다. 예를 들어, 증착 공정에 의해, 하부 절연층(232) 상에 도전막이 형성될 수 있다. 또한, 식각 공정에 의해, 위 도전막으로부터 도전 패턴(600)을 형성할 수 있다.
이때, 도전 패턴(600)은 한번의 식각 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620), 및 박막 저항체(630)는, 한번의 식각 공정에 의해, 동시에 형성될 수 있다.
다른 예로, 도전 패턴(600)을 형성하는 것은, 증착 공정에 의해 수행될 수 있다. 예를 들어, 하부 절연층(232) 상에 하부 절연층(232)의 일부를 노출시키는 마스크 패턴이 형성될 수 있다. 마스크 패턴 상에 도전막이 증착될 수 있다. 이후, 마스크 패턴을 제거되어, 도전 패턴(600)이 형성될 수 있다.
도 13에서, 도전 패턴(600)은 동일 레벨에 형성되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 하부 절연층(232)은 두께가 상이한 제1 부분 및 제2 부분을 포함할 수 있다. 또한, 도전 패턴(600)의 일부(예를 들어, 제1 및 제2 식각 정지 패턴(610, 620))는 하부 절연층(232)의 제1 부분에 형성될 수 있다. 도전 패턴(600)의 나머지 일부(예를 들어, 박막 저항체(630))는 하부 절연층(232)의 제2 부분에 형성될 수 있다.
도 14를 참조하면, 제3 절연층(230)의 하부 절연층(232) 및 도전 패턴(600) 상에 제3 절연층(230)의 상부 절연층(234)을 형성한다. 예를 들어, 하부 절연층(232)의 상면 및 제1 식각 정지 패턴(610), 제2 식각 정지 패턴(620) 및 박막 저항체(630)의 상면을 따라 상부 절연층(234)을 형성할 수 있다.
상부 절연층(234)은 하부 절연층(232)을 따라 일정한 두께로 형성될 수 있다. 예를 들어, 화학적 기계적 연마(CMP) 공정에 의해서, 상부 절연층(234)의 상면이 평탄화될 수 있다.
상부 절연층(234)을 형성하는 것은 증착 공정에 의해 수행될 수 있다. 예를 들어, 상부 절연층(234)은 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD) 기법에 의해 증착될 수 있다.
도 15를 참조하면, 제3 절연층(230) 상에 제1 전극 패턴(510)을 형성한다.
제1 전극 패턴(510)은 제3 절연층(230)의 상면을 따라 일정한 두께로 형성될 수 있다. 예를 들어, 제1 전극 패턴(510)을 형성하는 것은 증착 공정 및 식각 공정에 의해 수행될 수 있다. 또한, 예를 들어, 제1 전극 패턴(510)을 형성하는 것은 마스크 패턴을 사용한 증착 공정에 의해 수행될 수 있다.
도 16을 참조하면, 제1 전극 패턴(510) 상에 제1 유전 패턴(520)을 형성한다.
제1 유전 패턴(520)은 제3 절연층(230)의 상면을 따라 형성될 수 있다. 제1 유전 패턴(520)은 제1 전극 패턴(510)의 측면 및 상면을 덮을 수 있다. 제1 유전 패턴(520)은 제3 절연층(230)의 상면을 따라 형성될 수 있다.
도 16에서, 제1 유전 패턴(520)은 제3 절연층(230)의 상면 전체에 형성되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 유전 패턴(520)은 제3 절연층(230)의 상면의 일부 만을 덮도록 형성될 수도 있다.
도 17을 참조하면, 제1 유전 패턴(520) 상에 제2 전극 패턴(530)을 형성한다.
제2 전극 패턴(530)은 제1 유전 패턴(520)의 상면을 따라 형성될 수 있다. 제2 전극 패턴(530)은, 제1 전극 패턴(510)의 일부와 중첩되도록 형성될 수 있다. 즉, 제2 전극 패턴(530)의 일부는, 제1 전극 패턴(510)의 일부와 기판(100)의 상면에 수직한 방향으로 중첩될 수 있다.
도 18을 참조하면, 제1 유전 패턴(520) 및 제2 전극 패턴(530) 상에 제2 유전 패턴(520)을 형성한다.
제1 유전 패턴(520)은 제1 유전 패턴(520)의 상면 및 제2 전극 패턴(530)의 상면을 따라 형성될 수 있다. 제2 유전 패턴(520)은 제2 전극 패턴(530)의 측면 및 상면을 덮을 수 있다.
도 19를 참조하면, 제2 유전 패턴(520) 상에 제3 전극 패턴(550)을 형성한다.
제3 전극 패턴(550)은 제2 유전 패턴(520)의 상면을 따라 형성될 수 있다. 제3 전극 패턴(550)은, 제2 전극 패턴(530)의 일부와 중첩되도록 형성될 수 있다. 즉, 제3 전극 패턴(550)의 일부는, 제2 전극 패턴(530)의 일부와 기판(100)의 상면에 수직한 방향으로 중첩될 수 있다.
도 20을 참조하면, 커패시터 구조체(500) 상에 제4 절연층(240)을 형성한다. 예를 들어, 제1 유전 패턴(520), 제2 유전 패턴(520), 및 제3 전극 패턴(550)의 상면을 따라 제4 절연층(240)을 형성할 수 있다.
제4 절연층(240)의 상면은 평탄화될 수 있다. 예를 들어, 화학적 기계적 연마(CMP) 공정에 의해서, 제4 절연층(240)의 상면이 평탄화될 수 있다.
도 21을 참조하면, 제2 내지 제4 절연층(220, 230, 240) 및 도전 패턴(600)을 관통하는 제1 내지 제5 트렌치(V_TR1, V_TR2, V_TR3, V_TR4, V_TR5)가 형성된다. 또한, 제4 절연층(240) 내에 제1 내지 제5 배선 트렌치(L_TR1, L_TR2, L_TR3, L_TR4, L_TR5)가 형성된다.
제4 절연층(240), 커패시터 구조체(500), 및 제3 절연층(230)의 상부 절연층(234)의 일부가 식각되어, 제1 및 제2 비아 트렌치(V_TR1, V_TR2)가 형성될 수 있다. 이때, 제1 및 제2 식각 정지 패턴(620)은 식각 정지 막으로 사용될 수 있다.
제4 절연층(240) 및 제3 절연층(230)의 상부 절연층(234)의 일부가 식각되어, 제3 및 제4 비아 트렌치(V_TR1, V_TR2)가 형성될 수 있다. 이때, 박막 저항체(630)는 식각 정지 막으로 사용될 수 있다.
제2 절연층(220), 제3 절연층(230) 및 제4 절연층(240)의 일부가 식각되어, 제5 비아 트렌치(V_TR5)가 형성될 수 있다. 이때, 하부 배선 구조체(300)의 제4 하부 배선 패턴(340)은 식각 정지 막으로 사용될 수 있다.
제4 절연층(240)의 일부가 제거되어, 제1 내지 제5 배선 트렌치(L_TR1, L_TR2, L_TR3, L_TR4, L_TR5)가 형성될 수 있다.
제1 내지 제5 비아 트렌치(V_TR1, V_TR2, V_TR3, V_TR4, V_TR5) 및 제1 내지 제5 배선 트렌치(L_TR1, L_TR2, L_TR3, L_TR4, L_TR5)를 형성하는 것은, 예를 들어, 포토리소그래피 공정에 의해 수행될 수 있다. 예를 들어, 마스크 패턴을 식각 마스크로 이용하는 식각 공정이 수행될 수 있다.
일 예로, 제1 내지 제5 비아 트렌치(V_TR1, V_TR2, V_TR3, V_TR4, V_TR5) 및 제1 내지 제5 배선 트렌치(L_TR1, L_TR2, L_TR3, L_TR4, L_TR5)는 한번의 공정에 의해 형성될 수 있다.
다른 예로, 제1 내지 제5 비아 트렌치(V_TR1, V_TR2, V_TR3, V_TR4, V_TR5)의 형성 공정과, 제1 내지 제5 배선 트렌치(L_TR1, L_TR2, L_TR3, L_TR4, L_TR5)의 형성 공정은 별개의 공정일 수 있다.
도 22를 참조하면, 제1 내지 제5 비아 트렌치(V_TR1, V_TR2, V_TR3, V_TR4, V_TR5) 및 제1 내지 제5 배선 트렌치(L_TR1, L_TR2, L_TR3, L_TR4, L_TR5)내의 공간을, 도전성 물질(800)로 완전히 채운다.
예를 들어, 도전성 물질(800)은, 제1 내지 제5 비아 트렌치(V_TR1, V_TR2, V_TR3, V_TR4, V_TR5) 및 제1 내지 제5 배선 트렌치(L_TR1, L_TR2, L_TR3, L_TR4, L_TR5) 내부의 공간 및 제4 절연층(240)의 상면에 형성될 수 있다.
예를 들어, 도전성 물질(800)은 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni) 등의 금속을 포함할 수 있다.
도 23을 참조하면, 제1 내지 제5 비아(750) 및 제1 내지 제5 상부 배선 패턴(450)을 형성한다.
제4 절연층(240)의 상부에 형성된 도전성 물질(800)은, 화학적 기계적 연마(CMP) 공정에 의해, 제거될 수 있다. 제1 내지 제5 상부 배선 패턴(450)은 서로 전기적으로 분리될 수 있다.
도 24를 참조하면, 상부 배선 구조체(400) 및 제4 절연층(240) 상에 제5 절연층(250)이 형성된다.
예를 들어, 제4 절연층(240)의 상면 및 상부 배선 구조체(400)의 상면을 따라 제5 절연층(250)이 형성될 수 있다. 제5 절연층(250)은 상부 배선 구조체(400)의 상면을 덮도록 형성될 수 있다. 제5 절연층(250)은 상부 배선 구조체(400)에 대한 캡핑층으로서 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
200: 절연 구조체
300: 하부 배선 구조체
400: 상부 배선 구조체
500: 커패시터 구조체
600: 도전 구조체
710, 720, 730, 740, 750, 760: 제1 내지 제6 비아

Claims (10)

  1. 기판;
    상기 기판 상에, 제1 절연층 내에 배치되는 박막 저항체;
    상기 제1 절연층 상에, 차례로 적층되는 제1 전극 패턴, 제1 유전 패턴, 제2 전극 패턴, 제2 유전 패턴, 및 제3 전극 패턴을 포함하는 커패시터 구조체;
    상기 제1 전극 패턴 및 상기 제3 전극 패턴과 연결되는 제1 비아로, 상기 제1 비아의 일부는 상기 제1 절연층 내로 배치되는 제1 비아;
    상기 제2 전극 패턴과 연결되는 제2 비아; 및
    상기 박막 저항체와 연결되는 제3 비아를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 전극 패턴의 일부와 상기 제3 전극 패턴의 일부는 상기 제2 전극 패턴의 일부와 기판의 상면에 수직한 방향으로 중첩되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 유전 패턴은 상기 제1 전극 패턴의 상면 및 상기 제1 절연층의 상면을 따라 연장되고,
    상기 제2 전극 패턴은 상기 제1 유전 패턴의 상면을 따라 연장되고,
    상기 제2 유전 패턴은 상기 제1 유전 패턴의 상면 및 상기 제2 전극 패턴의 상면을 따라 연장되고,
    상기 제3 전극 패턴은 상기 제2 유전 패턴의 상면을 따라 연장되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 절연층은, 상기 박막 저항체와 같은 레벨에 형성된 제1 식각 정지 패턴 및 상기 제1 식각 정지 패턴과 이격된 제2 식각 정지 패턴을 포함하고,
    상기 제1 비아는 상기 제1 식각 정지 패턴과 연결되고,
    상기 제2 비아는 상기 제2 식각 정지 패턴과 연결되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 식각 정지 패턴 또는 상기 제2 식각 정지 패턴은 도전성 물질을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 박막 저항체와 전기적으로 연결된 제4 비아를 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판과 상기 제1 절연층 사이에 배치되는 배선 패턴을 더 포함하고,
    상기 제1 내지 제3 비아는 상기 배선 패턴과 전기적으로 연결되지 않는 반도체 장치.
  8. 제7 항에 있어서,
    상기 배선 패턴과 연결되고, 상기 제1 절연층을 관통하는 제4 비아를 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제4 비아의 상면은 상기 제3 전극 패턴의 상면보다 위로 돌출되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 커패시터 구조체 상에 배치되는 제2 절연층을 포함하고,
    상기 제1 내지 제3 비아는 상기 제2 절연층의 일부를 관통하는 반도체 장치.
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