JP2012164714A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】スタック構造かつＭＩＭ構造の容量素子を備える構成において、容量素子を構成する各電極に配線をつなぐための複数のビアホールを形成する工程の簡略化を図ることができる半導体装置の製造方法および半導体装置を提供すること。
【解決手段】下部電極３の表面に第１容量膜４を形成し、第１容量膜４の表面の第１領域Ａに中間電極５を形成し、中間電極５の表面に第２容量膜６を形成する。第２容量膜６を挟んで中間電極５に対向し、第２領域Ｂで第１容量膜４を挟んで下部電極３に対向する上部電極７を形成して、第２領域Ｂにおける上部電極７に貫通孔３５を形成し、絶縁層８を形成する。貫通孔３５の位置で絶縁層８および第１容量膜４を貫通して下部電極３に達する第１のビアホール２３と、第１領域Ａにおいて上部電極７がない部分で絶縁層８および第２容量膜６を貫通して中間電極５に達する第２のビアホール２４とを同時に形成する。
【選択図】図１

Description

この発明は、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子（キャパシタ）を備える半導体装置の製造方法および半導体装置に関する。
絶縁性の容量膜を金属製の下部電極および上部電極で挟み込んだ構造（ＭＩＭ構造）の容量素子は、抵抗成分が小さく、大容量化かつ高密度化が可能であることから、とくに無線通信用システムＬＳＩに搭載される容量素子として注目されている。
ＭＩＭ構造の容量素子（ＭＩＭ容量素子）の容量値は、下部電極と上部電極との対向面積にほぼ比例する。そのため、ＭＩＭ容量素子を搭載したＩＣチップ（半導体装置）では、ＭＩＭ容量素子の占有面積が大きく、このことがチップサイズの縮小の妨げとなる。
この問題を解決するために、以下の半導体装置が提案されている（たとえば、特許文献１参照）。
この半導体装置では、特許文献１の図２に示されているように、基板１上に、第１電極３、第１容量絶縁膜５、第２電極６、第２容量絶縁膜９、第３電極１０が、基板１側からこの順番で積層されている。第１電極３、第１容量絶縁膜５および第２電極６により第１容量素子が構成され、第２電極６、第２容量絶縁膜９および第３電極１０により第２容量素子が構成されている。これにより、この半導体装置は、下部電極（第１電極３）、中間電極（第２電極６）および上部電極（第３電極１０）を備えることで、第１容量素子上に第２容量素子が積層されたスタック構造を有している。この構成により、半導体装置における容量素子全体の占有面積の増加を抑制しつつ、容量素子全体の大容量化を図ることができる。これにより、半導体装置の小型化およびコストダウンを図ることができる。
また、第１電極３の周縁部と第１容量絶縁膜５の周縁部との間には、第１層間絶縁膜４が介挿されていて、第２電極６の周縁部と第２容量絶縁膜９の周縁部との間には、第２層間絶縁膜８が介挿されている。第１層間絶縁膜４において第１電極３と第１容量絶縁膜５との間からはみ出た部分の上に、第２層間絶縁膜８において第２電極６と第２容量絶縁膜９との間からはみ出た部分が積層されている。第２層間絶縁膜８において第２電極６と第２容量絶縁膜９との間からはみ出た部分の表面と、第３電極１０との表面とに跨るように、これらの上には、第１保護膜１１が積層され、第１保護膜１１の上には、第１金属配線１２と、第２金属配線１３とが形成されている。
第１金属配線１２は、第１保護膜１１に開口された第２スルーホールＴＨ２を介して第３電極１０に接続されていて、さらに、第１保護膜１１および第２層間絶縁膜８を貫通する第３スルーホールＴＨ３と第１層間絶縁膜４を貫通する第１スルーホールＴＨ１とを介して第１電極３に接続されている。また、第２金属配線１３は、第１保護膜１１および第２層間絶縁膜８を貫通する第４スルーホールＴＨ４を介して、第２電極６に接続されている。
特開２００１−１０２５２９号公報
特許文献１に開示された構成では、第１電極３および第３電極１０が、別々のスルーホールＴＨ１，２，３を介して第１金属配線１２に共通に接続されている。
この場合、第１電極３と第３電極１０とが積層方向で重なる位置に共通のスルーホールを形成して、このスルーホールを介して第１電極３および第３電極１０を第１金属配線１２に接続させれば、スルーホールを形成する工程を少なくすることができる。
そして、第１電極３および第３電極１０を第１金属配線１２に接続させるための共通のスルーホールと、第２電極６を第２金属配線１３に接続させるためのスルーホール（第４スルーホールＴＨ４）とを同一工程で同時に形成できれば、半導体装置の製造工程の簡略化が図れる。
ただし、この場合、第４スルーホールＴＨ４は、第１保護膜１１および第２層間絶縁膜８を貫通して第２電極６に届けばよいのに対して、第１および第３電極３，１０のための共通のスルーホールは、第１保護膜１１、層間絶縁膜８，４の他に、第３電極１０も貫通して第１電極３に到達する必要がある。したがって、当該共通のスルーホールの形成条件は、第４スルーホールＴＨ４の形成条件と異なる。詳しくは、当該共通のスルーホールの形成条件は、保護膜および層間絶縁膜だけでなく電極もエッチングする形成条件であり、第４スルーホールＴＨ４のスルーホールの形成条件は、保護膜および層間絶縁膜だけをエッチングし、電極でエッチングが停止する形成条件である。
そのため、電極をエッチングできる形成条件で、当該共通のスルーホールおよび第４スルーホールＴＨ４を同一工程で同時に形成すると、第４スルーホールＴＨ４は、第２電極６を貫通して更に深い領域まで到達してしまう。この場合、第２金属配線１３に通電すると、第４スルーホールＴＨ４の底部から短絡が発生する虞がある。
一方、電極でエッチングが停止するように定めた第４スルーホールＴＨ４の形成条件で、当該共通のスルーホールおよび第４スルーホールＴＨ４を同一工程で同時に形成すると、共通のスルーホールのエッチングは、第３電極１０で停止する。したがって、当該共通のスルーホールは、第１電極３まで届かず、これにより、第１金属配線１２と第１電極３との間に接続不良が生じ得る。
つまり、当該共通のスルーホールおよび第４スルーホールＴＨ４のいずれの形成条件でも、共通のスルーホールおよび第４スルーホールＴＨ４を、問題なく、同一工程で同時に形成することは困難である。
そこで、この発明は、スタック構造かつＭＩＭ構造の容量素子を備える構成において、容量素子を構成する各電極に配線をつなぐための複数のビアホールを形成する工程の簡略化を図ることができる半導体装置の製造方法および半導体装置を提供する。
この発明の半導体装置の製造方法は、半導体基板の表面に下部電極を形成する工程と、前記下部電極の表面に第１容量膜を形成する工程と、前記下部電極に対向するように、前記第１容量膜の表面の第１領域に選択的に中間電極を形成する工程と、前記第１容量膜との間で前記中間電極を挟むように、前記中間電極の表面に第２容量膜を形成する工程と、前記第２容量膜を挟んで前記中間電極に対向し、前記第１領域の外の第２領域まで延びて前記第２領域で少なくとも前記第１容量膜を挟んで前記下部電極に対向する上部電極を形成する工程と、前記第２領域における前記上部電極に貫通孔を形成する工程と、前記上部電極の表面に絶縁層を形成する工程と、前記貫通孔の位置において前記絶縁層および第１容量膜を貫通して前記下部電極に達する第１のビアホールと、前記第１領域において前記上部電極がない部分で前記絶縁層および第２容量膜を貫通して前記中間電極に達する第２のビアホールとを同時に形成する工程と、前記第１のビアホールおよび第２のビアホールに導電性材料を埋め込んで配線を形成する工程とを含む（請求項１）。第２容量膜は、第２領域まで延びていて、これにより、上部電極と中間電極とが分離絶縁されていることが好ましい。また、第１領域において上部電極がない部分が形成されるように、中間電極を上部電極から部分的にはみ出る位置に形成することが好ましい。
この製造方法によれば、スタック構造かつＭＩＭ構造の容量素子を備える半導体装置を製造できる。この半導体装置では、第１領域において下部電極と中間電極との間に第１容量膜が配置されることでＭＩＭ構造の第１容量素子が構成され、中間電極と上部電極との間に第２容量膜が配置されることでＭＩＭ構造の第２容量素子が構成されており、第１容量素子の上に第２容量素子が積層されてスタック構造が形成されている。
そして、この製造方法によれば、第２領域における上部電極に貫通孔を予め形成することにより、貫通孔における上部電極を除去している。そうすれば、絶縁層および容量膜はエッチングするものの電極はエッチングしないというエッチング条件によって、貫通孔の位置において、絶縁層と上部電極の下の第１容量膜と（必要に応じて第２容量膜も）を貫通するように第１のビアホールを形成すると同時に、第１領域において上部電極がない部分において、絶縁層と第２容量膜とを貫通するように第２のビアホールを形成できる。つまり、第１のビアホールおよび第２のビアホールのエッチング条件を共通化できるので、これらのビアホールを同一工程で同時に形成できる。これにより、複数のビアホールを形成する工程の簡略化を図ることができる。
また、本発明の半導体装置の製造方法は、半導体基板の表面に下部電極を形成する工程と、前記下部電極の表面に第１容量膜を形成する工程と、前記下部電極に対向するように、前記第１容量膜の表面の第１領域に選択的に第１中間電極を形成する工程と、前記第１容量膜との間で前記第１中間電極を挟むように、前記第１中間電極の表面に第２容量膜を形成する工程と、前記第２容量膜を挟んで前記第１中間電極に対向し、前記第１領域の外の第２領域まで延びて前記第２領域で少なくとも前記第１容量膜を挟んで前記下部電極に対向する第２中間電極を形成する工程と、前記第２領域における前記第２中間電極に第１貫通孔を形成する工程と、前記第２容量膜との間で前記第２中間電極を挟むように、前記第２中間電極の表面に第３容量膜を形成する工程と、前記第２領域の外の第３領域で前記第３容量膜を挟んで前記第２中間電極に対向し、かつ、前記第２領域および前記第３領域の外の第４領域で少なくとも前記第２容量膜を挟んで前記第１中間電極に対向する上部電極を形成する工程と、前記第４領域における前記上部電極に第２貫通孔を形成する工程と、前記上部電極および前記第３容量膜の表面に絶縁層を形成する工程と、前記第１貫通孔の位置において前記絶縁層および第１容量膜を貫通して前記下部電極に達する第１のビアホールと、前記第２貫通孔の位置において前記絶縁層および第２容量膜を貫通して前記第１中間電極に達する第２のビアホールとを同時に形成する工程と、前記第１のビアホールおよび第２のビアホールに導電性材料を埋め込んで配線を形成する工程とを含む（請求項２）。第４領域は第１領域と重なっていることが好ましい。
この製造方法によれば、スタック構造かつＭＩＭ構造の容量素子を備える半導体装置を製造できる。半導体装置では、第１領域において下部電極と第１中間電極との間に第１容量膜が配置されることでＭＩＭ構造の第１容量素子が構成され、第１中間電極と第２中間電極との間に第２容量膜が配置されることでＭＩＭ構造の第２容量素子が構成されている。また、第３領域において第２中間電極と上部電極との間に第３容量膜が配置されることでＭＩＭ構造の第３容量素子が構成されている。第１容量素子の上に第２容量素子が積層され、第２容量素子の上に第３容量素子が積層されてスタック構造が形成されている。
そして、この製造方法によれば、第２領域における第２中間電極に第１貫通孔を予め形成することにより、第１貫通孔における第２中間電極を除去し、さらに、第４領域における上部電極に第２貫通孔を予め形成することにより、第２貫通孔における上部電極を除去している。そうすれば、絶縁層および容量膜はエッチングするものの電極はエッチングしないというエッチング条件によって、第１貫通孔の位置において、絶縁層と第２中間電極の下の第１容量膜と（必要に応じて第２容量膜および第３容量膜も）を貫通するように第１のビアホールを形成すると同時に、第２貫通孔の位置において、絶縁層と上部電極の下の第２容量膜（必要に応じて第３容量膜も）とを貫通するように第２のビアホールを形成できる。つまり、第１のビアホールおよび第２のビアホールのエッチング条件を共通化できるので、これらのビアホールを同一工程で同時に形成できる。これにより、複数のビアホールを形成する工程の簡略化を図ることができる。
また、本発明の半導体装置は、半導体基板の表面に形成された下部電極と、前記下部電極の表面に形成された第１容量膜と、前記第１容量膜の表面に、前記下部電極の一部に対向するように形成され、前記第１容量膜を挟んで前記下部電極に対向する中間電極と、前記第１容量膜との間で前記中間電極を挟むように、前記第１容量膜の表面および前記中間電極の表面の両方に跨って形成された第２容量膜と、前記第２容量膜の表面に形成され、前記第２容量膜を挟んで前記中間電極に対向する第１上部電極と、前記第１容量膜と前記第２容量膜とが接して積層されている領域における前記第２容量膜の表面に設けられ、前記第１容量膜および前記第２容量膜を挟んで前記下部電極に対向する第２上部電極とを含む（請求項３）。第１上部電極および第２上部電極は、第２容量膜の表面において異なる領域に設けられ、互いに分離絶縁されていることが望ましい。
この構成によれば、半導体装置は、下部電極と中間電極とこれらの間の第１容量膜とを含むＭＩＭ構造の第１容量素子と、中間電極と第１上部電極とこれらの間の第２容量膜とを含むＭＩＭ構造の第２容量素子と、下部電極と第２上部電極とこれらの間の第１容量膜および第２容量膜とを含むＭＩＭ構造の第３容量素子とを有している。この場合、第３容量素子では、第１および第２容量素子に比べて、電極間に容量膜が１枚多く配置されているので、各容量素子における電極間の間隔は、第１および第２容量素子よりも、第３容量素子の方が広い。つまり、１つの半導体装置において、電極間の間隔が狭いことで容量が大きい第１および第２容量素子と、当該間隔が広いことで耐圧が高い第３容量素子という特性が異なる複数の容量素子を備えることができる。
前記第１上部電極は、前記中間電極の外の領域まで延びており、当該領域において前記下部電極に対向していることが好ましい（請求項４）。
前記半導体装置は、前記第１上部電極および前記第２上部電極の表面と、前記第２容量膜の表面において前記第１上部電極および前記第２上部電極から露出された部分とを覆う絶縁層と、前記絶縁層と前記第１上部電極と前記第１容量膜とを貫通し、前記第１上部電極および前記下部電極に接続された第１配線と、前記絶縁層と、前記第２容量膜において前記第１上部電極および前記第２上部電極に覆われていない部分とを貫通し、前記中間電極に接続された第２配線と、前記絶縁層を貫通して前記第２上部電極に接続された第３配線とをさらに含むことが好ましい（請求項５）。これにより、第１上部電極、第２上部電極、中間電極および下部電極のそれぞれにバイアス電圧を印加して、第１、第２および第３容量素子を機能させることができる。
また、本発明の半導体装置は、半導体基板の表面に形成された下部電極と、前記下部電極の表面に形成された第１容量膜と、前記第１容量膜の表面に形成され、前記第１容量膜を挟んで前記下部電極に対向する中間電極と、前記第１容量膜との間で前記中間電極を挟むように前記中間電極の表面に形成され、前記第１容量膜と膜種が異なる第２容量膜と、前記第２容量膜の表面に形成され、前記第２容量膜を挟んで前記中間電極に対向する上部電極とを含む（請求項６）。
この構成によれば、半導体装置は、下部電極と中間電極とこれらの間の第１容量膜とを含むＭＩＭ構造の第１容量素子と、中間電極と上部電極とこれらの間の第２容量膜とを含むＭＩＭ構造の第２容量素子とを有している。この場合、第１容量膜と第２容量膜とで膜種が異なるので、第１容量素子と第２容量素子とで、容量や耐圧といった特性を変えることができる。つまり、１つの半導体装置において、特性が異なる複数の容量素子を備えることができる。
前記下部電極は、前記中間電極および前記上部電極のいずれにも対向しない第５領域を有し、前記中間電極は、前記上部電極に対向しない第６領域を有していて、前記半導体装置は、前記上部電極の表面と、前記第２容量膜の表面において前記上部電極から露出された部分とを覆う絶縁層と、前記絶縁層を貫通して前記第５領域において前記下部電極に接続された第１配線と、前記絶縁層を貫通して前記第６領域において前記中間電極に接続された第２配線と、前記絶縁層を貫通して前記上部電極に接続された第３配線とをさらに含むことが好ましい（請求項７）。
これにより、上部電極、中間電極および下部電極のそれぞれにバイアス電圧を印加して、第１および第２容量素子を機能させることができる。
前記第１容量膜および第２容量膜のうち、一方がＳｉＮからなり、他方がＳｉＯ２からなっていてもよい（請求項８）。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図２は、図１の半導体装置の模式的な平面図である。 図３Ａは、図１に示す半導体装置の製造工程を説明するための模式的な断面図である。 図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。 図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。 図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。 図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。 図３Ｆは、図３Ｅの次の工程を示す模式的な断面図である。 図３Ｇは、図３Ｆの次の工程を示す模式的な断面図である。 図３Ｈは、図３Ｇの次の工程を示す模式的な断面図である。 図３Ｉは、図３Ｈの次の工程を示す模式的な断面図である。 図３Ｊは、図３Ｉの次の工程を示す模式的な断面図である。 図３Ｋは、図３Ｊの次の工程を示す模式的な断面図である。 図４は、本発明の第１の変形例に係る半導体装置の模式的な断面図である。 図５は、図４の半導体装置の模式的な平面図である。 図６Ａは、図４に示す半導体装置の製造工程を説明するための模式的な断面図である。 図６Ｂは、図６Ａの次の工程を示す模式的な断面図である。 図６Ｃは、図６Ｂの次の工程を示す模式的な断面図である。 図６Ｄは、図６Ｃの次の工程を示す模式的な断面図である。 図６Ｅは、図６Ｄの次の工程を示す模式的な断面図である。 図６Ｆは、図６Ｅの次の工程を示す模式的な断面図である。 図６Ｇは、図６Ｆの次の工程を示す模式的な断面図である。 図６Ｈは、図６Ｇの次の工程を示す模式的な断面図である。 図６Ｉは、図６Ｈの次の工程を示す模式的な断面図である。 図６Ｊは、図６Ｉの次の工程を示す模式的な断面図である。 図６Ｋは、図６Ｊの次の工程を示す模式的な断面図である。 図６Ｌは、図６Ｋの次の工程を示す模式的な断面図である。 図６Ｍは、図６Ｌの次の工程を示す模式的な断面図である。 図６Ｎは、図６Ｍの次の工程を示す模式的な断面図である。 図７は、本発明の第２の変形例に係る半導体装置の模式的な断面図である。 図８は、図７の半導体装置の模式的な平面図である。 図９Ａは、図７に示す半導体装置の製造工程を説明するための模式的な断面図である。 図９Ｂは、図９Ａの次の工程を示す模式的な断面図である。 図９Ｃは、図９Ｂの次の工程を示す模式的な断面図である。 図９Ｄは、図９Ｃの次の工程を示す模式的な断面図である。 図９Ｅは、図９Ｄの次の工程を示す模式的な断面図である。 図９Ｆは、図９Ｅの次の工程を示す模式的な断面図である。 図９Ｇは、図９Ｆの次の工程を示す模式的な断面図である。 図９Ｈは、図９Ｇの次の工程を示す模式的な断面図である。 図９Ｉは、図９Ｈの次の工程を示す模式的な断面図である。 図９Ｊは、図９Ｉの次の工程を示す模式的な断面図である。 図９Ｋは、図９Ｊの次の工程を示す模式的な断面図である。 図１０は、本発明の第３の変形例に係る半導体装置の模式的な断面図である。 図１１は、図１０の半導体装置の模式的な平面図である。 図１２Ａは、図１０に示す半導体装置の製造工程を説明するための模式的な断面図である。 図１２Ｂは、図１２Ａの次の工程を示す模式的な断面図である。 図１２Ｃは、図１２Ｂの次の工程を示す模式的な断面図である。 図１２Ｄは、図１２Ｃの次の工程を示す模式的な断面図である。 図１２Ｅは、図１２Ｄの次の工程を示す模式的な断面図である。 図１２Ｆは、図１２Ｅの次の工程を示す模式的な断面図である。 図１２Ｇは、図１２Ｆの次の工程を示す模式的な断面図である。 図１２Ｈは、図１２Ｇの次の工程を示す模式的な断面図である。 図１２Ｉは、図１２Ｈの次の工程を示す模式的な断面図である。 図１２Ｊは、図１２Ｉの次の工程を示す模式的な断面図である。 図１２Ｋは、図１２Ｊの次の工程を示す模式的な断面図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。図２は、図１の半導体装置の模式的な平面図である。
図１を参照して、半導体装置１は、半導体基板２と、下部電極３と、第１容量膜４と、中間電極５と、第２容量膜６と、上部電極７と、絶縁層８と、第１配線９と、第２配線１０と、第１端子１１と、第２端子１２とを含んでいる。なお、説明の便宜上、図２では、半導体基板２、第１容量膜４、第２容量膜６および絶縁層８の図示を省略している。
図１を参照して、半導体基板２は、たとえばＳｉ（シリコン）からなる平板である。半導体基板２の表面２Ａは、図１における上面であり、平坦である。
下部電極３は、半導体基板２の表面２Ａに形成されている。下部電極３は、金属からなる。詳しくは、下部電極３は、ＴｉＮ（窒化チタン）からなる第１ＴｉＮ層２０と、Ａｌ（アルミニウム）からなるＡｌ層２１と、ＴｉＮからなる第２ＴｉＮ層２２とを、半導体基板２の表面２Ａ側からこの順番で積層することで構成されている。
第１容量膜４は、絶縁性材料（たとえば、ＳｉＮ（窒化シリコン）、ＳｉＯＣ（炭素が添加された酸化シリコン）およびＳｉＯＦ（フッ素が添加された酸化シリコン）など）からなる。第１容量膜４は、下部電極３の表面に形成されていて、下部電極３の表面の全域を被覆している。
中間電極５は、金属（たとえば、ＴｉＮ）からなる。中間電極５は、第１容量膜４の表面に形成されていて、第１容量膜４の表面の一部の領域（第１領域Ａといい、図１では左寄りの領域）を被覆している。中間電極５は、第１領域Ａにおいて、第１容量膜４を挟んで下部電極３（第１領域Ａにおける一部）に対向している。第１容量膜４の表面において、第１領域Ａの外の領域（図１では第１領域Ａの右側の領域）を第２領域Ｂという。
第２容量膜６は、第１容量膜４と同じ材料からなる。第２容量膜６は、第１容量膜４の表面および中間電極５の表面の両方に跨って形成されている。第２容量膜６は、中間電極５の表面および側端面の全域と、第１容量膜４の表面において中間電極５が形成されていない全域とを被覆している。第２容量膜６は、第１領域Ａでは、中間電極５を挟んで第１容量膜４に対向し、第１領域Ａ以外の領域では、第１容量膜４に直接接した状態で第１容量膜４上に積層されている。この実施形態では、第２容量膜６は、第２領域Ｂまで延びている。
上部電極７は、中間電極５と同じ材料からなる。上部電極７は、第２容量膜６の表面に形成されていて、第２容量膜６の表面の一部を被覆している。上部電極７は、第１領域Ａと第２領域Ｂとに跨って形成されている。上部電極７は、第１領域Ａでは、図１における右側の領域に偏って形成されていて、第２容量膜６を挟んで中間電極５に対向している。そのため、第１領域Ａにおける第２容量膜６には、上部電極７が形成されていない部分が存在する。そして、上部電極７は、第２領域Ｂでは、第１容量膜４および第２容量膜６を挟んで下部電極３に対向している。この場合、第２領域Ｂまで延びている第２容量膜６によって、上部電極７と中間電極５とが全域に亘って分離絶縁されている。ただし、上部電極７と中間電極５とを分離絶縁できるのであれば、第２容量膜６が第２領域Ｂまで形成されていなくてもよく、その場合、上部電極７は、第２領域Ｂで第１容量膜４だけを挟んで下部電極３に対向する。
絶縁層８は、たとえばＳｉＯ２（酸化シリコン）からなる。絶縁層８は、半導体基板２の表面２Ａに形成されていて、半導体基板２との間で、下部電極３、第１容量膜４、中間電極５、第２容量膜６および上部電極７を挟んでいる。図１では、第２容量膜６および上部電極７のそれぞれの表面、ならびに、下部電極３、第１容量膜４、第２容量膜６および上部電極７のそれぞれの側端面が絶縁層８によって覆われている。絶縁層８の表面８Ａは、図１における上面であり、半導体基板２の表面２Ａと平行になるように平坦である。
第２領域Ｂにおける絶縁層８には、第１のビアホール２３が形成されている。第１領域Ａにおける絶縁層８において、半導体基板２の厚さ方向から見た平面視で上部電極７に重ならない位置（図１における第１領域Ａの左端部）には、第２のビアホール２４が形成されている。第１のビアホール２３および第２のビアホール２４は、絶縁層８の表面８Ａから半導体基板２側へ掘り下げられた筒状の凹部である。第１のビアホール２３および第２のビアホール２４のそれぞれの数は、任意に設定できるが、この実施形態では４つである。４つの第１のビアホール２３および第２のビアホール２４は、図１の紙面に直交する方向に間隔を隔てて並んでいる（図２参照）。
第１のビアホール２３は、絶縁層８、上部電極７、第２容量膜６および第１容量膜４をこの順番で貫通している。第１のビアホール２３は、下部電極３に達している。そのため、第１のビアホール２３の底面は、下部電極３の表面と一致している。第２のビアホール２４は、絶縁層８および第２容量膜６をこの順番で貫通している。第２のビアホール２４は、中間電極５に達している。そのため、第２のビアホール２４の底面は、中間電極５の表面と一致している。第１のビアホール２３および第２のビアホール２４のそれぞれの内面には、金属材料からなるバリア膜２５が形成されている。
第１配線９は、導電性材料（たとえば、Ｗ（タングステン））からなり、各第１のビアホール２３におけるバリア膜２５の内側を埋め尽くすように形成されている。そのため、第１配線９は、絶縁層８、上部電極７、第２容量膜６および第１容量膜４を貫通して、下部電極３および上部電極７のそれぞれに対して電気的に接続されている。第１配線９は、第１のビアホール２３と同じ数（ここでは、４つ）形成されている。
第２配線１０は、第１配線９と同じ材料からなり、各第２のビアホール２４におけるバリア膜２５の内側を埋め尽くすように形成されている。そのため、第２配線１０は、絶縁層８および第２容量膜６を貫通して、中間電極５に対して電気的に接続されている。第２配線１０は、第２のビアホール２４と同じ数（ここでは、４つ）形成されている。
第１端子１１は、絶縁層８の表面８Ａにおいて、全ての第１のビアホール２３に跨って形成されている（図２参照）。第１端子１１は、４つの第１のビアホール２３の並び方向に長手であり、平面視において半導体基板２の外へはみ出ている（図２参照）。詳しくは、第１端子１１は、ＴｉＮからなるＴｉＮ層２６と、ＡｌからなるＡｌ層２７と、ＴｉＮからなるＴｉＮ層２８とを、絶縁層８の表面８Ａ側からこの順番で積層することで構成されている。第１端子１１は、全ての第１配線９に対して接触していて、これにより、全ての第１配線９に対して電気的に接続されている。
第２端子１２は、絶縁層８の表面８Ａにおいて、全ての第２のビアホール２４に跨って形成されている（図２参照）。第２端子１２は、４つの第２のビアホール２４の並び方向に長手であり、平面視において半導体基板２の外へはみ出ている（図２参照）。第２端子１２は、第１端子１１と同様に、ＴｉＮ層２６とＡｌ層２７とＴｉＮ層２８とを、絶縁層８の表面８Ａ側からこの順番で積層することで構成されている。第２端子１２は、全ての第２配線１０に対して接触していて、これにより、全ての第２配線１０に対して電気的に接続されている。
この半導体装置１では、第１容量膜４と、これを挟む下部電極３および中間電極５とによって、第１容量素子３０が構成され、第２容量膜６と、これを挟む中間電極５および上部電極７とによって、第２容量素子３１が構成されている。下部電極３、中間電極５および上部電極７が金属からなり、第１容量膜４および第２容量膜６が絶縁性材料からなることから、第１容量素子３０および第２容量素子３１は、ＭＩＭ構造の容量素子である。そして、第１容量素子３０の上に第２容量素子３１が積層されていることから、第１容量素子３０および第２容量素子３１は、スタック構造をなしている。半導体装置１では、第１端子１１および第２端子１２のそれぞれから、第１容量素子３０および第２容量素子３１に対してバイアス電圧が与えられる。
図３Ａ〜図３Ｋは、図１に示す半導体装置の製造工程を説明するための模式的な断面図である。
次に、図３Ａ〜図３Ｋを参照して、前述した半導体装置１の製造工程を工程順に説明する。
まず、図３Ａに示すように、公知の方法により、半導体基板２を作製する。そして、半導体基板２の表面２Ａ上に、第１ＴｉＮ層２０、Ａｌ層２１および第２ＴｉＮ層２２をこの順番で積層していくことによって、下部電極３を形成する。
次いで、図３Ｂに示すように、第２ＴｉＮ層２２の表面の全域を被覆するように、下部電極３の表面に第１容量膜４を形成する。
次いで、図３Ｃに示すように、第１容量膜４の表面の全域を被覆するように、第１容量膜４の表面に、ＴｉＮからなるＴｉＮ層３３を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、前述した第１領域Ａ以外に存在するＴｉＮ層３３を除去する。その結果、図３Ｄに示すように、第１領域Ａに残ったＴｉＮ層３３が、中間電極５となる。つまり、第１容量膜４の表面の第１領域Ａに選択的に中間電極５が形成される。
次いで、図３Ｅに示すように、中間電極５の表面と、第１容量膜４の表面において中間電極５に覆われていない部分とを全域に亘って覆うように、第２容量膜６を形成する。
次いで、図３Ｆに示すように、第２容量膜６の表面の全域を被覆するように、第２容量膜６上に、ＴｉＮからなるＴｉＮ層３４を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、ＴｉＮ層３４を選択的に除去する。その結果、図３Ｇに示すように、図３Ｇにおける第１領域Ａの左側部分および当該部分より左側のＴｉＮ層３４と、前述した第２領域Ｂにおける一部のＴｉＮ層３４とが除去される。このエッチングにより、第２領域ＢにおけるＴｉＮ層３４には、貫通孔３５が形成される。貫通孔３５は、前述した第１のビアホール２３（図１および図２参照）と平面視で一致する位置に、第１のビアホール２３と同じ数（ここでは、４つ）だけ形成される。ここでのエッチングにより、図３Ｇにおける第１領域Ａの左側部分および当該部分より左側と、貫通孔３５とにおいて、第２容量膜６が露出される。エッチングの結果、残ったＴｉＮ層３４が上部電極７となる。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、下部電極３をパターニングする。この際、下部電極３の上に積層されている第１容量膜４および第２容量膜６の縁部分も、平面視で下部電極３の縁部分と一致するようにパターニングされる。パターニング後の状態が図３Ｈに示されている。図３Ｈでは、下部電極３、第１容量膜４および第２容量膜６のそれぞれの左右両端部がエッチングによって削り取られている。
次いで、図３Ｉに示すように、半導体基板２との間で、下部電極３、第１容量膜４、中間電極５、第２容量膜６および上部電極７を挟むように、半導体基板２の表面２Ａ上に絶縁層８を形成する。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法によって絶縁層８の表面８Ａを研磨する。これにより、絶縁層８の厚さが、所定の厚さになり、絶縁層８の表面８Ａが平坦になる。
次いで、図３Ｊに示すように、レジストパターン（図示せず）をマスクとする異方性のディープＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により、平面視で貫通孔３５に一致する位置における絶縁層８、第２容量膜６および第１容量膜４をこの順番で掘り下げて、前述した第１のビアホール２３を形成する。同時に、このディープＲＩＥにより、第１領域Ａにおいて上部電極７から外れた部分（図３Ｊでは左側部分）における絶縁層８および第２容量膜６をこの順番で掘り下げて、前述した第２のビアホール２４を形成する。ここでのエッチング条件は、絶縁層８、第１容量膜４および第２容量膜６はエッチングするものの、下部電極３、中間電極５および上部電極７はエッチングしない条件となっている。そのため、第１のビアホール２３を形成するためのエッチングは、下部電極３の手前でストップし、第２のビアホール２４を形成するためのエッチングは、中間電極５の手前でストップする。
次いで、図３Ｋに示すように、第１のビアホール２３および第２のビアホール２４のそれぞれの内面にバリア膜２５を形成する。そして、第１のビアホール２３および第２のビアホール２４のそれぞれにおけるバリア膜２５の内側にＷを埋め込んで、各第１のビアホール２３の内側に第１配線９を形成し、各第２のビアホール２４の内側に第２配線１０を形成する。
次いで、絶縁層８の表面８Ａに前述した第１端子１１および第２端子１２を形成すると、図１に示す半導体装置１が完成する。
以上のように、この発明に係る半導体装置１の製造方法によれば、スタック構造かつＭＩＭ構造の第１容量素子３０および第２容量素子３１を備える半導体装置１を製造できる。半導体装置１では、第１領域Ａにおいて下部電極３と中間電極５との間に第１容量膜４が配置されることで第１容量素子３０が構成され、中間電極５と上部電極７との間に第２容量膜６が配置されることで第２容量素子３１が構成されており、第１容量素子３０の上に第２容量素子３１が積層されている。
そして、この製造方法によれば、第２領域Ｂにおける上部電極７に貫通孔３５を予め形成することにより、貫通孔３５における上部電極７を除去している（図３Ｇ参照）。そうすれば、絶縁層８や容量膜はエッチングするものの電極はエッチングしないというエッチング条件によって、貫通孔３５の位置において、絶縁層８と上部電極７の下の第１容量膜４および第２容量膜６とを貫通するように第１のビアホール２３を形成すると同時に、第１領域Ａにおいて上部電極７がない部分において、絶縁層８と第２容量膜６とを貫通するように第２のビアホール２４を形成できる（図３Ｊ参照）。つまり、第１のビアホール２３および第２のビアホール２４のエッチング条件を共通化できるので、これらのビアホールを同一工程で同時に形成できる。これにより、複数のビアホールを形成する工程の簡略化を図ることができる。
次に、前述した半導体装置１の変形例について説明する。変形例には、第１〜第３の変形例までの３つがあり、以下では、それぞれの変形例について個別に説明する。なお、第１〜第３の変形例において、前述した半導体装置１で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。
（１）第１の変形例
図４は、本発明の第１の変形例に係る半導体装置の模式的な断面図である。図５は、図４の半導体装置の模式的な平面図である。
図４を参照して、第１の変形例の半導体装置１は、前述した半導体基板２、下部電極３、第１容量膜４、中間電極５、第２容量膜６、絶縁層８、第１配線９、第２配線１０、第１端子１１および第２端子１２と、第２中間電極４０と、第３容量膜４１と、上部電極４２とを含んでいる。第１の変形例では、第２中間電極４０に対応して、中間電極５を、第１中間電極５という。なお、説明の便宜上、図５では、半導体基板２、第１容量膜４、第２容量膜６、第３容量膜４１および絶縁層８の図示を省略している。
図４を参照して、半導体基板２、下部電極３、第１容量膜４、第１中間電極５、第２容量膜６、絶縁層８、第１配線９、第２配線１０、第１端子１１および第２端子１２のそれぞれの構成（材料や位置関係）は、前述した半導体装置１と同じである。また、第１の変形例でも、第１中間電極５が形成された第１領域Ａと、第１領域Ａの外の第２領域Ｂとが存在する。
第２中間電極４０は、第１中間電極５と同じ材料からなる。第２中間電極４０は、第１領域Ａおよび第２領域Ｂの両方に跨って第２容量膜６の表面に形成されている。第２中間電極４０は、第１領域Ａでは、第２容量膜６を挟んで第１中間電極５に対向し、第２領域Ｂでは、第１容量膜４および第２容量膜６を挟んで下部電極３に対向している。なお、第２容量膜６が第２領域Ｂまで形成されていなくてもよく、その場合、第２中間電極４０は、第２領域Ｂで第１容量膜４だけを挟んで下部電極３に対向する。
第３容量膜４１は、第１容量膜４および第２容量膜６と同じ材料からなる。第３容量膜４１は、第２容量膜６の表面において第２中間電極４０から露出された部分と、第２中間電極４０の表面との両方に跨って形成されていて、これらの表面の全域を被覆している。第３容量膜４１は、第１領域Ａにおいて図４における左側に偏った領域では、第２容量膜６に直接接していて、当該領域より右側では、第２中間電極４０を挟んで第２容量膜６に対向している。
上部電極４２は、第１中間電極５および第２中間電極４０と同じ材料からなる。上部電極４２は、第１領域Ａにおける第３容量膜４１の表面に形成されている。第１領域Ａにおいて、第２中間電極４０と重なる領域を第３領域Ｃとし、それ以外の領域を第４領域Ｄとする。第３領域Ｃおよび第４領域Ｄは、第１領域Ａに重なっている。第３領域Ｃは、第２領域Ｂの外の領域であり、第４領域Ｄは、第２領域Ｂおよび第３領域Ｃの外の領域である。上部電極４２は、第３領域Ｃで第３容量膜４１を挟んで第２中間電極４０に対向し、第４領域Ｄで第２容量膜６および第３容量膜４１を挟んで第１中間電極５に対向している。なお、第３容量膜４１が第４領域Ｄまで形成されていなくてもよく、その場合、上部電極４２は、第４領域Ｄで第２容量膜６だけを挟んで第１中間電極５に対向する。
絶縁層８は、上部電極４２の表面と、第３容量膜４１において上部電極４２から露出された部分の表面と、第２容量膜６において第３容量膜４１から露出された部分の表面とに形成され、これらの表面を覆っている。第２領域Ｂにおける絶縁層８には、第１のビアホール４３が形成されている。第１領域Ａにおける絶縁層８において、半導体基板２の厚さ方向から見た平面視で第２中間電極４０に重ならないものの、第１中間電極５および上部電極４２に重なる位置（図１における第１領域Ａの左端部であり、第４領域Ｄ）には、第２のビアホール４４が形成されている。第１のビアホール４３および第２のビアホール４４は、絶縁層８の表面８Ａから半導体基板２側へ掘り下げられた筒状の凹部である。第１のビアホール４３および第２のビアホール４４のそれぞれの数は、任意に設定できるが、この実施形態では４つである。４つの第１のビアホール４３および第２のビアホール４４は、図４の紙面に直交する方向に間隔を隔てて並んでいる（図５参照）。
第１のビアホール４３は、絶縁層８、第３容量膜４１、第２中間電極４０、第２容量膜６および第１容量膜４をこの順番で貫通している。第１のビアホール４３は、下部電極３に達している。そのため、第１のビアホール４３の底面は、下部電極３の表面と一致している。第２のビアホール４４は、絶縁層８、上部電極４２、第３容量膜４１および第２容量膜６をこの順番で貫通している。第２のビアホール４４は、第１中間電極５に達している。そのため、第２のビアホール４４の底面は、第１中間電極５の表面と一致している。第１のビアホール４３および第２のビアホール４４のそれぞれの内面には、前述したバリア膜２５が形成されている。
各第１のビアホール４３におけるバリア膜２５の内側には、前述したＷが埋め込まれることで、第１配線９が形成されている。第１配線９は、下部電極３および第２中間電極４０のそれぞれに対して電気的に接続されている。各第２のビアホール４４におけるバリア膜２５の内側には、Ｗが埋め込まれることで、第２配線１０が形成されている。第２配線１０は、上部電極４２および第１中間電極５のそれぞれに対して電気的に接続されている。
この半導体装置１では、第１容量膜４と、これを挟む下部電極３および第１中間電極５とによって、第１容量素子３０が構成され、第２容量膜６と、これを挟む第１中間電極５および第２中間電極４０とによって、第２容量素子３９が構成され、第３容量膜４１と、これを挟む第２中間電極４０および上部電極４２とによって、第３容量素子４５が構成されている。下部電極３、第１中間電極５、第２中間電極４０および上部電極７が金属からなり、第１容量膜４、第２容量膜６および第３容量膜４１が絶縁性材料からなることから、第１容量素子３０、第２容量素子３９および第３容量素子４５は、ＭＩＭ構造の容量素子である。そして、第１容量素子３０の上に第２容量素子３９が積層され、第２容量素子３９の上に第３容量素子４５が積層されていることから、第１容量素子３０、第２容量素子３９および第３容量素子４５は、スタック構造をなしている。この半導体装置１では、第１端子１１および第２端子１２のそれぞれから、第１容量素子３０、第２容量素子３９および第３容量素子４５に対してバイアス電圧が与えられる。
図６Ａ〜図６Ｎは、図４に示す半導体装置の製造工程を説明するための模式的な断面図である。
次に、図６Ａ〜図６Ｎを参照して、第１の変形例の半導体装置１の製造工程を工程順に説明する。
まず、図６Ａに示すように、公知の方法により、半導体基板２を作製する。そして、半導体基板２の表面２Ａ上に、第１ＴｉＮ層２０、Ａｌ層２１および第２ＴｉＮ層２２をこの順番で積層していくことによって、下部電極３を形成する。
次いで、図６Ｂに示すように、第２ＴｉＮ層２２の表面の全域を被覆するように、下部電極３の表面に第１容量膜４を形成する。
次いで、図６Ｃに示すように、第１容量膜４の表面の全域を被覆するように、第１容量膜４の表面に、ＴｉＮからなるＴｉＮ層３３を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、前述した第１領域Ａ以外に存在するＴｉＮ層３３を除去する。その結果、図６Ｄに示すように、第１領域Ａに残ったＴｉＮ層３３が、第１中間電極５となる。つまり、第１容量膜４の表面の第１領域Ａに選択的に第１中間電極５が形成される。
次いで、図６Ｅに示すように、第１中間電極５の表面と、第１容量膜４の表面において第１中間電極５に覆われていない部分とを全域に亘って覆うように、第２容量膜６を形成する。
次いで、図６Ｆに示すように、第２容量膜６の表面の全域を被覆するように、第２容量膜６上に、ＴｉＮからなるＴｉＮ層３４を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、ＴｉＮ層３４を選択的に除去する。その結果、図６Ｇに示すように、図６Ｇにおける第１領域Ａの左側部分（第４領域Ｄ）および当該部分より左側のＴｉＮ層３４と、前述した第２領域Ｂにおける一部のＴｉＮ層３４とが除去される。このエッチングにより、第２領域ＢにおけるＴｉＮ層３４には、第１貫通孔４６が形成される。第１貫通孔４６は、前述した第１のビアホール４３（図４および図５参照）と平面視で一致する位置に、第１のビアホール４３と同じ数（ここでは、４つ）だけ形成される。ここでのエッチングにより、図６Ｇにおける第１領域Ａの左側部分および当該部分より左側と、第１貫通孔４６とにおいて、第２容量膜６が露出される。エッチングの結果、残ったＴｉＮ層３４が第２中間電極４０となる。
次いで、図６Ｈに示すように、露出された第２容量膜６の表面の一部（図６Ｈにおける左端部以外の部分）と第２中間電極４０の表面の全域とを被覆するように、これらの表面上に第３容量膜４１を形成する。第３容量膜４１は、第１貫通孔４６内に入り込んでいて、第１貫通孔４６内で第２容量膜６に接触し、第４領域Ｄにおいても第２容量膜６に接触している。
次いで、図６Ｉに示すように、露出された第２容量膜６の表面（図６Ｉにおける左端部）および第３容量膜４１の表面の全域を被覆するように、これらの表面上に、ＴｉＮからなるＴｉＮ層４７を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、ＴｉＮ層４７を選択的に除去する。その結果、図６Ｊに示すように、図６Ｊにおける第１領域Ａより左右両側のＴｉＮ層４７と、第４領域Ｄにおける一部のＴｉＮ層４７とが除去される。このエッチングにより、第１領域Ａの左端部（第４領域Ｄ）におけるＴｉＮ層４７には、第２貫通孔４８が形成される。第２貫通孔４８は、前述した第２のビアホール４４（図４および図５参照）と平面視で一致する位置に、第２のビアホール４４と同じ数（ここでは、４つ）だけ形成される。ここでのエッチングにより、図６Ｊにおける第１領域Ａより右側と、第２貫通孔４８とにおいて、第３容量膜４１が露出され、図６Ｊにおける第１領域Ａより左側において、第２容量膜６が露出される。エッチングの結果、残ったＴｉＮ層４７が上部電極４２となる。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、下部電極３をパターニングする。この際、下部電極３の上に積層されている第１容量膜４、第２容量膜６、第３容量膜４１および第２中間電極４０の縁部分も、平面視で下部電極３の縁部分と一致するようにパターニングされる。パターニング後の状態が図６Ｋに示されている。図６Ｋでは、第１容量膜４、第２容量膜６および第３容量膜４１のそれぞれの左右両端部ならびに第２中間電極４０の右端部がエッチングによって削り取られている。
次いで、図６Ｌに示すように、半導体基板２との間で、下部電極３、第１容量膜４、第１中間電極５、第２容量膜６、第２中間電極４０、第３容量膜４１および上部電極４２を挟むように、半導体基板２の表面２Ａ上に絶縁層８を形成する。そして、ＣＭＰ法によって絶縁層８の表面８Ａを研磨する。これにより、絶縁層８の厚さが、所定の厚さになり、絶縁層８の表面８Ａが平坦になる。
次いで、図６Ｍに示すように、レジストパターン（図示せず）をマスクとする異方性のディープＲＩＥにより、平面視で第１貫通孔４６に一致する位置における絶縁層８、第３容量膜４１、第２容量膜６および第１容量膜４をこの順番で掘り下げて、この位置に前述した第１のビアホール４３を形成する。同時に、このディープＲＩＥにより、平面視で第２貫通孔４８に一致する位置における絶縁層８、第３容量膜４１および第２容量膜６をこの順番で掘り下げて、この位置において前述した第２のビアホール４４を形成する。ここでのエッチング条件は、絶縁層８、第１容量膜４、第２容量膜６および第３容量膜４１はエッチングするものの、下部電極３、第１中間電極５、第２中間電極４０および上部電極４２はエッチングしない条件となっている。そのため、第１のビアホール４３を形成するためのエッチングは、下部電極３の手前でストップし、第２のビアホール４４を形成するためのエッチングは、第１中間電極５の手前でストップする。
次いで、図６Ｎに示すように、第１のビアホール４３および第２のビアホール４４のそれぞれの内面にバリア膜２５を形成する。そして、第１のビアホール４３および第２のビアホール４４のそれぞれにおけるバリア膜２５の内側にＷを埋め込んで、各第１のビアホール４３の内側に第１配線９を形成し、各第２のビアホール４４の内側に第２配線１０を形成する。
次いで、絶縁層８の表面８Ａに前述した第１端子１１および第２端子１２を形成すると、図４に示すように、第１の変形例に係る半導体装置１が完成する。
以上のように、第１の変形例に係る半導体装置１の製造方法によれば、スタック構造かつＭＩＭ構造の容量素子（第１容量素子３０、第２容量素子３９および第３容量素子４５）を備える半導体装置１を製造できる。半導体装置１では、第１領域Ａにおいて下部電極３と第１中間電極５との間に第１容量膜４が配置されることで第１容量素子３０が構成され、第１中間電極５と第２中間電極４０との間に第２容量膜６が配置されることで第２容量素子３９が構成されている。また、第３領域Ｃにおいて第２中間電極４０と上部電極４２との間に第３容量膜４１が配置されることで、第３容量素子４５が構成されている。第１容量素子３０の上に第２容量素子３９が積層され、第２容量素子３９の上に第３容量素子４５が積層されている。
そして、この製造方法によれば、第２領域Ｂにおける第２中間電極４０に第１貫通孔４６を予め形成することにより（図６Ｇ参照）、第１貫通孔４６における第２中間電極４０を除去し、さらに、第４領域Ｄにおける上部電極４２に予め第２貫通孔４８を形成することにより、第２貫通孔４８における上部電極４２を除去している（図６Ｊ参照）。そうすれば、絶縁層８および容量膜はエッチングするものの電極はエッチングしないというエッチング条件によって、第１貫通孔４６の位置において、絶縁層８および第３容量膜４１と、第２中間電極４０の下の第２容量膜６および第１容量膜４とを貫通するように第１のビアホール４３を形成すると同時に、第２貫通孔４８の位置において、絶縁層８と、上部電極４２の下の第２容量膜６および第３容量膜４１とを貫通するように第２のビアホール４４を形成できる（図６Ｍ参照）。つまり、第１のビアホール４３および第２のビアホール４４のエッチング条件を共通化できるので、これらのビアホールを同一工程で同時に形成できる。これにより、複数のビアホールを形成する工程の簡略化を図ることができる。
（２）第２の変形例
図７は、本発明の第２の変形例に係る半導体装置の模式的な断面図である。図８は、図７の半導体装置の模式的な平面図である。
図７を参照して、第２の変形例の半導体装置１は、前述した半導体基板２、下部電極３、第１容量膜４、中間電極５、第２容量膜６、上部電極７、絶縁層８、第１配線９、第２配線１０、第１端子１１および第２端子１２と、第２上部電極６１と、第３配線６２と、第３端子６３とを含んでいる。第２の変形例では、第２上部電極６１に対応して、上部電極７を、第１上部電極７という。なお、説明の便宜上、図８では、半導体基板２、第１容量膜４、第２容量膜６および絶縁層８の図示を省略している。
半導体基板２、下部電極３、第１容量膜４、中間電極５、第２容量膜６、第１上部電極７、絶縁層８、第１配線９、第２配線１０、第１端子１１および第２端子１２のそれぞれの構成（材料や位置関係）は、前述した半導体装置１と同じである。ただし、図７の左端部における第１容量膜４と第２容量膜６との接触部分は、前述した実施形態の場合（図１参照）と比べて図７の左右方向に広くなっている。また、第２の変形例でも、中間電極５が形成された第１領域Ａと、第１領域Ａの外（図７では右外）の第２領域Ｂとが存在する。第１上部電極７は、中間電極５の外の領域（第２領域Ｂ）まで延びており、当該領域において下部電極３に対向している。
第２上部電極６１は、第１上部電極７および中間電極５と同じ材料からなる。第２上部電極６１は、図７における第１領域Ａより左外の領域における第２容量膜６の表面に形成されている。つまり、第２上部電極６１は、第１容量膜４と第２容量膜６とが接して積層されている領域における第２容量膜６の表面に形成されている。第２上部電極６１は、第１容量膜４および第２容量膜６を挟んで下部電極３に対向している。
この場合、第１上部電極７および第２上部電極６１は、第２容量膜６の表面において異なる（離れた）位置に設けられることで、互いに分離絶縁されている。そのため、第２容量膜６の表面において第１上部電極７と第２上部電極６１との間は、第１上部電極７および第２上部電極６１から露出された部分が存在し、絶縁層８は、この部分と、第１上部電極７および第２上部電極６１の表面とを覆っている。
絶縁層８には、前述した第１のビアホール２３および第２のビアホール２４（図１参照）が形成されているのに加えて、さらに、これらのビアホールとほぼ同形状の第３のビアホール６５が形成されている。第３のビアホール６５は、平面視で第２上部電極６１と重なる位置において、絶縁層８を貫通している。第３のビアホール６５の数は、任意に設定できるが、この実施形態では４つである。４つの第３のビアホール６５は、４つの第１のビアホール２３および第２のビアホール２４と同様に、図７の紙面に直交する方向に間隔を隔てて並んでいる（図８参照）。第３のビアホール６５は、第２上部電極６１に達している。そのため、第３のビアホール６５の底面は、第２上部電極６１の表面と一致している。第３のビアホール６５の内面には、第１のビアホール２３および第２のビアホール２４と同様に、バリア膜２５が形成されている。
第３配線６２は、第１配線９および第２配線１０と同じ材料からなり、各第３のビアホール６５におけるバリア膜２５の内側を埋め尽くすように形成されている。そのため、第３配線６２は、絶縁層８を貫通して第２上部電極６１に対して電気的に接続されている。第３配線６２は、第３のビアホール６５と同じ数（ここでは、４つ）形成されている。
第３端子６３は、第１端子１１および第２端子１２と同じ構成である。第３端子６３は、絶縁層８の表面８Ａにおいて、全ての第３のビアホール６５に跨って形成されている（図８参照）。第３端子６３は、４つの第３のビアホール６５の並び方向に長手であり、平面視において半導体基板２の外へはみ出ている（図８参照）。第３端子６３は、全ての第３配線６２に対して接触していて、これにより、全ての第３配線６２に対して電気的に接続されている。
また、前述した第１配線９は、絶縁層８、第１上部電極７、第２容量膜６および第１容量膜４を貫通して、第１上部電極７および下部電極３に対して電気的に接続されている。また、第２配線１０は、絶縁層８と、第２容量膜６において第１上部電極７および第２上部電極６１に覆われていない部分とを貫通して、中間電極５に対して電気的に接続されている。
この半導体装置１では、第１容量膜４と、これを挟む下部電極３および中間電極５とによって、第１容量素子３０が構成され、第２容量膜６と、これを挟む中間電極５および第１上部電極７とによって、第２容量素子３１が構成され、第１容量膜４および第２容量膜６と、これらを挟む下部電極３および第２上部電極６１とによって、第３容量素子６４が構成されている。下部電極３、中間電極５、第１上部電極７および第２上部電極６１が金属からなり、第１容量膜４および第２容量膜６が絶縁性材料からなることから、第１容量素子３０、第２容量素子３１および第３容量素子６４は、ＭＩＭ構造の容量素子である。そして、第１容量素子３０の上に第２容量素子３１が積層されていることから、第１容量素子３０および第２容量素子３１は、スタック構造をなしている。半導体装置１では、第１端子１１、第２端子１２および第３端子６３のそれぞれから、第１容量素子３０、第２容量素子３１および第３容量素子６４に対してバイアス電圧が与えられる。
以上のように、第２の変形例に係る半導体装置１は、下部電極３と中間電極５とこれらの間の第１容量膜４とを含むＭＩＭ構造の第１容量素子３０と、中間電極５と第１上部電極７とこれらの間の第２容量膜６とを含むＭＩＭ構造の第２容量素子３１と、下部電極３と第２上部電極６１とこれらの間の第１容量膜４および第２容量膜６とを含むＭＩＭ構造の第３容量素子６４とを有している。この場合、第３容量素子６４では、第１容量素子３０および第２容量素子３１に比べて、電極間に容量膜が１枚多く配置されているので、各容量素子における電極間の間隔は、第１容量素子３０および第２容量素子３１よりも、第３容量素子６４の方が広い。つまり、１つの半導体装置１において、電極間の間隔が狭いことで容量が大きい第１容量素子３０および第２容量素子３１と、当該間隔が広いことで耐圧が高い第３容量素子４５という特性が異なる複数の容量素子を備えることができる。
そして、第３の変形例に係る半導体装置１は、絶縁層８と第１上部電極７と第１容量膜４とを貫通し、第１上部電極７および下部電極３に接続された第１配線９と、絶縁層８と、第２容量膜６において第１上部電極７および第２上部電極６１に覆われていない部分とを貫通し、中間電極５に接続された第２配線１０と、絶縁層８を貫通して第２上部電極６１に接続された第３配線６２とをさらに含む。これにより、第１上部電極７、第２上部電極６１、中間電極５および下部電極３のそれぞれにバイアス電圧を印加して、第１容量素子３０、第２容量素子３１および第３容量素子６４を機能させることができる。
図９Ａ〜図９Ｋは、図７に示す半導体装置の製造工程を説明するための模式的な断面図である。
次に、図９Ａ〜図９Ｋを参照して、第２の変形例に係る半導体装置１の製造工程を工程順に説明する。
まず、図９Ａに示すように、公知の方法により、半導体基板２を作製する。そして、半導体基板２の表面２Ａ上に、第１ＴｉＮ層２０、Ａｌ層２１および第２ＴｉＮ層２２をこの順番で積層していくことによって、下部電極３を形成する。
次いで、図９Ｂに示すように、第２ＴｉＮ層２２の表面の全域を被覆するように、下部電極３の表面に第１容量膜４を形成する。
次いで、図９Ｃに示すように、第１容量膜４の表面の全域を被覆するように、第１容量膜４の表面に、ＴｉＮからなるＴｉＮ層３３を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、前述した第１領域Ａ以外に存在するＴｉＮ層３３を除去する。その結果、図９Ｄに示すように、第１領域Ａに残ったＴｉＮ層３３が、中間電極５となる。つまり、第１容量膜４の表面の第１領域Ａに選択的に中間電極５が形成される。
次いで、図９Ｅに示すように、中間電極５の表面と、第１容量膜４の表面において中間電極５に覆われていない部分とを全域に亘って覆うように、第２容量膜６を形成する。
次いで、図９Ｆに示すように、第２容量膜６の表面の全域を被覆するように、第２容量膜６上に、ＴｉＮからなるＴｉＮ層３４を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、ＴｉＮ層３４を選択的に除去する。その結果、図９Ｇに示すように、図９Ｇにおける第１領域Ａの左側部分のＴｉＮ層３４と、前述した第２領域Ｂにおける一部のＴｉＮ層３４とが除去される。このエッチングにより、第２領域ＢにおけるＴｉＮ層３４には、貫通孔３５が形成される。貫通孔３５は、前述した第１のビアホール２３（図７および図８参照）と平面視で一致する位置に、第１のビアホール２３と同じ数（ここでは、４つ）だけ形成される。ここでのエッチングにより、図９Ｇにおける第１領域Ａの左側部分と、貫通孔３５とにおいて、第２容量膜６が露出される。エッチングの結果、第１領域Ａより左側で残ったＴｉＮ層３４が第２上部電極６１となり、それ以外のＴｉＮ層３４が第１上部電極７となる。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、下部電極３をパターニングする。この際、下部電極３の上に積層されている第１容量膜４および第２容量膜６の縁部分も、平面視で下部電極３の縁部分と一致するようにパターニングされる。パターニング後の状態が図９Ｈに示されている。図９Ｈでは、下部電極３、第１容量膜４および第２容量膜６のそれぞれの左右両端部がエッチングによって削り取られている。
次いで、図９Ｉに示すように、半導体基板２との間で、下部電極３、第１容量膜４、中間電極５、第２容量膜６、第１上部電極７および第２上部電極６１を挟むように、半導体基板２の表面２Ａ上に絶縁層８を形成する。そして、ＣＭＰ法によって絶縁層８の表面８Ａを研磨する。これにより、絶縁層８の厚さが、所定の厚さになり、絶縁層８の表面８Ａが平坦になる。
次いで、図９Ｊに示すように、レジストパターン（図示せず）をマスクとする異方性のディープＲＩＥにより、平面視で貫通孔３５に一致する位置における絶縁層８、第２容量膜６および第１容量膜４をこの順番で掘り下げて、前述した第１のビアホール２３を形成する。同時に、このディープＲＩＥにより、第１領域Ａにおいて第１上部電極７から外れた左側部分における絶縁層８および第２容量膜６をこの順番で掘り下げて、前述した第２のビアホール２４を形成する。さらに、同時に、このディープＲＩＥにより、平面視で第２上部電極６１と一致する部分における絶縁層８を掘り下げて、前述した第３ビアホール６５を形成する。ここでのエッチング条件は、絶縁層８、第１容量膜４および第２容量膜６はエッチングするものの、下部電極３、中間電極５、第１上部電極７および第２上部電極６１はエッチングしない条件となっている。そのため、第１のビアホール２３を形成するためのエッチングは、下部電極３の手前でストップし、第２のビアホール２４を形成するためのエッチングは、中間電極５の手前でストップし、第３ビアホール６５を形成するためのエッチングは、第２上部電極６１の手前でストップする。
次いで、図９Ｋに示すように、第１のビアホール２３、第２のビアホール２４および第３ビアホール６５のそれぞれの内面にバリア膜２５を形成する。そして、第１のビアホール２３、第２のビアホール２４および第３ビアホール６５のそれぞれにおけるバリア膜２５の内側にＷを埋め込んで、各第１のビアホール２３の内側に第１配線９を形成し、各第２のビアホール２４の内側に第２配線１０を形成し、各第３ビアホール６５の内側に第３配線６２を形成する。
次いで、絶縁層８の表面８Ａに前述した第１端子１１、第２端子１２および第３端子６３を形成すると、第２の変形例に係る半導体装置１が完成する（図７参照）。
（３）第３の変形例
図１０は、本発明の第３の変形例に係る半導体装置の模式的な断面図である。図１１は、図１０の半導体装置の模式的な平面図である。
図１０を参照して、第３の変形例の半導体装置１は、前述した半導体基板２、下部電極３、第１容量膜４、中間電極５、第２容量膜６および絶縁層８と、上部電極７０と、第１配線７１と、第２配線７２と、第３配線７３と、第１端子７４と、第２端子７５と、第３端子７６とを含んでいる。なお、説明の便宜上、図１１では、半導体基板２、第１容量膜４、第２容量膜６および絶縁層８の図示を省略している。
半導体基板２、下部電極３、第１容量膜４、中間電極５、第２容量膜６および絶縁層８のそれぞれの構成（材料や位置関係）は、第１容量膜４および第２容量膜６の材料を除き、前述した半導体装置１と同じである。第１容量膜４と第２容量膜６とでは、材料（膜種）が異なる。具体的には、第１容量膜４および第２容量膜６のうち、一方はＳｉＮからなり、他方は、ＳｉＯ２からなる。また、第３の変形例でも、中間電極５が形成された第１領域Ａが存在する。
上部電極７０は、中間電極５と同じ材料からなる。上部電極７０は、第１領域Ａにおける第２容量膜６の表面の一部（図１０では左寄りの部分）に形成されている。上部電極７０は、第２容量膜６を挟んで中間電極５に対向している。この場合、下部電極３は、図１０における右端部において、上部電極７０および中間電極５のいずれにも対向しない第５領域Ｅを有しており、中間電極５は、図１０における右端部において、上部電極７０に対向しない第６領域Ｆを有している。
絶縁層８は、上部電極７０の表面と、第２容量膜６の表面において上部電極７０から露出された部分とを覆っている。
第５領域Ｅにおける絶縁層８には、第１のビアホール８１が形成されている。第６領域Ｆにおける絶縁層８には、第２のビアホール８２が形成されている。また、第１領域Ａにおいて、第５領域Ｅとは反対側の端部（図１０における左端部）と一致する位置における絶縁層８には、第３のビアホール８３が形成されている。第１のビアホール８１、第２のビアホール８２および第３のビアホール８３は、絶縁層８の表面８Ａから半導体基板２側へ掘り下げられた筒状の凹部である。第１のビアホール８１、第２のビアホール８２および第３のビアホール８３のそれぞれの数は、任意に設定できるが、この実施形態では４つである。４つの第１のビアホール８１、第２のビアホール８２および第３のビアホール８３は、図１０の紙面に直交する方向に間隔を隔てて並んでいる（図１１参照）。
第１のビアホール８１は、絶縁層８、第２容量膜６および第１容量膜４をこの順番で貫通している。第１のビアホール８１は、下部電極３に達している。そのため、第１のビアホール８１の底面は、下部電極３の表面と一致している。第２のビアホール８２は、絶縁層８および第２容量膜６をこの順番で貫通している。第２のビアホール８２は、中間電極５に達している。そのため、第２のビアホール８２の底面は、中間電極５の表面と一致している。第３のビアホール８３は、絶縁層８を貫通している。第３のビアホール８３は、上部電極７０に達している。そのため、第３のビアホール８３の底面は、上部電極７０の表面と一致している。第１のビアホール８１、第２のビアホール８２および第３のビアホール８３のそれぞれの内面には、前述したバリア膜２５が形成されている。
第１配線７１は、導電性材料（たとえば、Ｗ（タングステン））からなり、各第１のビアホール８１におけるバリア膜２５の内側を埋め尽くすように形成されている。そのため、第１配線７１は、第５領域Ｅにおいて、絶縁層８、第２容量膜６および第１容量膜４を貫通して、下部電極３に対して電気的に接続されている。第１配線７１は、第１のビアホール８１と同じ数（ここでは、４つ）形成されている。
第２配線７２は、第１配線７１と同じ材料からなり、各第２のビアホール８２におけるバリア膜２５の内側を埋め尽くすように形成されている。第２配線７２は、第６領域Ｆにおいて、絶縁層８および第２容量膜６を貫通して、中間電極５に対して電気的に接続されている。第２配線７２は、第２のビアホール８２と同じ数（ここでは、４つ）形成されている。
第３配線７３は、第１配線７１と同じ材料からなり、各第３のビアホール８３におけるバリア膜２５の内側を埋め尽くすように形成されている。第３配線７３は、絶縁層８を貫通して上部電極７０に対して電気的に接続されている。第３配線７３は、第３のビアホール８３と同じ数（ここでは、４つ）形成されている。
第１端子７４は、絶縁層８の表面８Ａにおいて、全ての第１のビアホール８１に跨って形成されている（図１１参照）。第１端子７４は、４つの第１のビアホール８１の並び方向に長手であり、平面視において半導体基板２の外へはみ出ている（図１１参照）。詳しくは、第１端子７４は、前述したＴｉＮ層２６とＡｌ層２７とＴｉＮ層２８とを、絶縁層８の表面８Ａ側からこの順番で積層することで構成されている。第１端子７４は、全ての第１配線７１に対して接触していて、これにより、全ての第１配線７１に対して電気的に接続されている。
第２端子７５は、絶縁層８の表面８Ａにおいて、全ての第２のビアホール８２に跨って形成されている（図１１参照）。第２端子７５は、４つの第２のビアホール８２の並び方向に長手であり、平面視において半導体基板２の外へはみ出ている（図１１参照）。第２端子７５は、第１端子７４と同様に、ＴｉＮ層２６とＡｌ層２７とＴｉＮ層２８とを、絶縁層８の表面８Ａ側からこの順番で積層することで構成されている。第２端子７５は、全ての第２配線７２に対して接触していて、これにより、全ての第２配線７２に対して電気的に接続されている。
第３端子７６は、絶縁層８の表面８Ａにおいて、全ての第３のビアホール８３に跨って形成されている（図１１参照）。第３端子７６は、４つの第３のビアホール８３の並び方向に長手であり、平面視において半導体基板２の外へはみ出ている（図１１参照）。第３端子７６は、第１端子７４と同様に、ＴｉＮ層２６とＡｌ層２７とＴｉＮ層２８とを、絶縁層８の表面８Ａ側からこの順番で積層することで構成されている。第３端子７６は、全ての第３配線７３に対して接触していて、これにより、全ての第３配線７３に対して電気的に接続されている。
この半導体装置１では、第１容量膜４と、これを挟む下部電極３および中間電極５とによって、第１容量素子８４が構成され、第２容量膜６と、これを挟む中間電極５および上部電極７０とによって、第２容量素子８５が構成されている。下部電極３、中間電極５および上部電極７０が金属からなり、第１容量膜４および第２容量膜６が絶縁性材料からなることから、第１容量素子８４および第２容量素子８５は、ＭＩＭ構造の容量素子である。そして、第１容量素子８４の上に第２容量素子８５が積層されていることから、第１容量素子８４および第２容量素子８５は、スタック構造をなしている。半導体装置１では、第１端子７４、第２端子７５および第３端子７６のそれぞれから、第１容量素子８４および第２容量素子８５に対してバイアス電圧が与えられる。
以上のように、第３の変形例に係る半導体装置１は、下部電極３と中間電極５とこれらの間の第１容量膜４とを含むＭＩＭ構造の第１容量素子８４と、中間電極５と上部電極７０とこれらの間の第２容量膜６とを含むＭＩＭ構造の第２容量素子８５とを有している。この場合、第１容量膜４と第２容量膜６とで膜種が異なるので、第１容量素子８４と第２容量素子８５とで、容量や耐圧といった特性を変えることができる。つまり、１つの半導体装置１において、特性が異なる複数の容量素子を備えることができる。具体的に、第１容量膜４および第２容量膜６のうち、一方は、ＳｉＮからなり、他方は、ＳｉＯ２からなる。第１容量素子８４および第２容量素子８５のうち、ＳｉＮからなる容量膜を備える容量素子では、ＳｉＯ２からなる容量膜を備える容量素子に比べて、容量が約２倍である一方で、耐圧が低くなる。
また、第３の変形例に係る半導体装置１は、絶縁層８を貫通して第５領域Ｅにおいて下部電極３に接続された第１配線７１と、絶縁層８を貫通して第６領域Ｆにおいて中間電極５に接続された第２配線７２と、絶縁層８を貫通して上部電極７０に接続された第３配線７３とをさらに含む。
これにより、上部電極７０、中間電極５および下部電極３のそれぞれにバイアス電圧を印加して、第１容量素子８４および第２容量素子８５を機能させることができる。
図１２Ａ〜図１２Ｋは、図１０に示す半導体装置の製造工程を説明するための模式的な断面図である。
次に、図１２Ａ〜図１２Ｋを参照して、第３の変形例に係る半導体装置１の製造工程を工程順に説明する。
まず、図１２Ａに示すように、公知の方法により、半導体基板２を作製する。そして、半導体基板２の表面２Ａ上に、第１ＴｉＮ層２０、Ａｌ層２１および第２ＴｉＮ層２２をこの順番で積層していくことによって、下部電極３を形成する。
次いで、図１２Ｂに示すように、第２ＴｉＮ層２２の表面の全域を被覆するように、下部電極３の表面に第１容量膜４を形成する。
次いで、図１２Ｃに示すように、第１容量膜４の表面の全域を被覆するように、第１容量膜４の表面に、ＴｉＮからなるＴｉＮ層３３を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、前述した第１領域Ａ以外に存在するＴｉＮ層３３を除去する。その結果、図１２Ｄに示すように、第１領域Ａに残ったＴｉＮ層３３が、中間電極５となる。つまり、第１容量膜４の表面の第１領域Ａに選択的に中間電極５が形成される。
次いで、図１２Ｅに示すように、中間電極５の表面と、第１容量膜４の表面において中間電極５に覆われていない部分とを全域に亘って覆うように、第２容量膜６を形成する。
次いで、図１２Ｆに示すように、第２容量膜６の表面の全域を被覆するように、第２容量膜６上に、ＴｉＮからなるＴｉＮ層３４を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、ＴｉＮ層３４を選択的に除去する。その結果、図１２Ｇに示すように、図１２Ｇにおける第１領域Ａの左寄りの領域以外のＴｉＮ層３４が除去される。エッチングの結果、第１領域Ａの左寄りの領域に残ったＴｉＮ層３４が上部電極７０となる。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、下部電極３をパターニングする。この際、下部電極３の上に積層されている第１容量膜４および第２容量膜６の縁部分も、平面視で下部電極３の縁部分と一致するようにパターニングされる。パターニング後の状態が図１２Ｈに示されている。図１２Ｈでは、下部電極３、第１容量膜４および第２容量膜６のそれぞれの左右両端部がエッチングによって削り取られている。
次いで、図１２Ｉに示すように、半導体基板２との間で、下部電極３、第１容量膜４、中間電極５、第２容量膜６および上部電極７０を挟むように、半導体基板２の表面２Ａ上に絶縁層８を形成する。そして、ＣＭＰ法によって絶縁層８の表面８Ａを研磨する。これにより、絶縁層８の厚さが、所定の厚さになり、絶縁層８の表面８Ａが平坦になる。
次いで、図１２Ｊに示すように、レジストパターン（図示せず）をマスクとする異方性のディープＲＩＥにより、平面視で第５領域Ｅに一致する位置における絶縁層８、第２容量膜６および第１容量膜４をこの順番で掘り下げて、前述した第１のビアホール８１を形成する。同時に、このディープＲＩＥにより、平面視で第６領域Ｆに一致する位置における絶縁層８および第２容量膜６をこの順番で掘り下げて、前述した第２のビアホール８２を形成する。さらに、同時に、このディープＲＩＥにより、平面視で図１２Ｊにおける第１領域Ａの左端部と一致する部分における絶縁層８を掘り下げて、前述した第３ビアホール８３を形成する。ここでのエッチング条件は、絶縁層８、第１容量膜４および第２容量膜６はエッチングするものの、下部電極３、中間電極５および上部電極７０はエッチングしない条件となっている。そのため、第１のビアホール８１を形成するためのエッチングは、下部電極３の手前でストップし、第２のビアホール８２を形成するためのエッチングは、中間電極５の手前でストップし、第３ビアホール８３を形成するためのエッチングは、上部電極７０の手前でストップする。
次いで、図１２Ｋに示すように、第１のビアホール８１、第２のビアホール８２および第３ビアホール８３のそれぞれの内面にバリア膜２５を形成する。そして、第１のビアホール８１、第２のビアホール８２および第３ビアホール８３のそれぞれにおけるバリア膜２５の内側にＷを埋め込んで、各第１のビアホール８１の内側に第１配線７１を形成し、各第２のビアホール８２の内側に第２配線７２を形成し、各第３ビアホール８３の内側に第３配線７３を形成する。
次いで、絶縁層８の表面８Ａに前述した第１端子７４、第２端子７５および第３端子７６を形成すると、第３の変形例に係る半導体装置１が完成する（図１０参照）。
以上の他にも、この発明は、様々な形態での実施が可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体基板
２Ａ 表面
３ 下部電極
４ 第１容量膜
５ 中間電極、第１中間電極
６ 第２容量膜
７ 上部電極、第１上部電極
８ 絶縁層
９ 第１配線
１０ 第２配線
２３ 第１のビアホール
２４ 第２のビアホール
３５ 貫通孔
４０ 第２中間電極
４１ 第３容量膜
４２ 上部電極
４３ 第１のビアホール
４４ 第２のビアホール
４６ 第１貫通孔
４８ 第２貫通孔
６１ 第２上部電極
６２ 第３配線
７０ 上部電極
７１ 第１配線
７２ 第２配線
７３ 第３配線
Ａ 第１領域
Ｂ 第２領域
Ｃ 第３領域
Ｄ 第４領域
Ｅ 第５領域
Ｆ 第６領域

Claims (8)

  1. 半導体基板の表面に下部電極を形成する工程と、
    前記下部電極の表面に第１容量膜を形成する工程と、
    前記下部電極に対向するように、前記第１容量膜の表面の第１領域に選択的に中間電極を形成する工程と、
    前記第１容量膜との間で前記中間電極を挟むように、前記中間電極の表面に第２容量膜を形成する工程と、
    前記第２容量膜を挟んで前記中間電極に対向し、前記第１領域の外の第２領域まで延びて前記第２領域で少なくとも前記第１容量膜を挟んで前記下部電極に対向する上部電極を形成する工程と、
    前記第２領域における前記上部電極に貫通孔を形成する工程と、
    前記上部電極の表面に絶縁層を形成する工程と、
    前記貫通孔の位置において前記絶縁層および第１容量膜を貫通して前記下部電極に達する第１のビアホールと、前記第１領域において前記上部電極がない部分で前記絶縁層および第２容量膜を貫通して前記中間電極に達する第２のビアホールとを同時に形成する工程と、
    前記第１のビアホールおよび第２のビアホールに導電性材料を埋め込んで配線を形成する工程とを含む、半導体装置の製造方法。
  2. 半導体基板の表面に下部電極を形成する工程と、
    前記下部電極の表面に第１容量膜を形成する工程と、
    前記下部電極に対向するように、前記第１容量膜の表面の第１領域に選択的に第１中間電極を形成する工程と、
    前記第１容量膜との間で前記第１中間電極を挟むように、前記第１中間電極の表面に第２容量膜を形成する工程と、
    前記第２容量膜を挟んで前記第１中間電極に対向し、前記第１領域の外の第２領域まで延びて前記第２領域で少なくとも前記第１容量膜を挟んで前記下部電極に対向する第２中間電極を形成する工程と、
    前記第２領域における前記第２中間電極に第１貫通孔を形成する工程と、
    前記第２容量膜との間で前記第２中間電極を挟むように、前記第２中間電極の表面に第３容量膜を形成する工程と、
    前記第２領域の外の第３領域で前記第３容量膜を挟んで前記第２中間電極に対向し、かつ、前記第２領域および前記第３領域の外の第４領域で少なくとも前記第２容量膜を挟んで前記第１中間電極に対向する上部電極を形成する工程と、
    前記第４領域における前記上部電極に第２貫通孔を形成する工程と、
    前記上部電極および前記第３容量膜の表面に絶縁層を形成する工程と、
    前記第１貫通孔の位置において前記絶縁層および第１容量膜を貫通して前記下部電極に達する第１のビアホールと、前記第２貫通孔の位置において前記絶縁層および第２容量膜を貫通して前記第１中間電極に達する第２のビアホールとを同時に形成する工程と、
    前記第１のビアホールおよび第２のビアホールに導電性材料を埋め込んで配線を形成する工程とを含む、半導体装置の製造方法。
  3. 半導体基板の表面に形成された下部電極と、
    前記下部電極の表面に形成された第１容量膜と、
    前記第１容量膜の表面に、前記下部電極の一部に対向するように形成され、前記第１容量膜を挟んで前記下部電極に対向する中間電極と、
    前記第１容量膜との間で前記中間電極を挟むように、前記第１容量膜の表面および前記中間電極の表面の両方に跨って形成された第２容量膜と、
    前記第２容量膜の表面に形成され、前記第２容量膜を挟んで前記中間電極に対向する第１上部電極と、
    前記第１容量膜と前記第２容量膜とが接して積層されている領域における前記第２容量膜の表面に設けられ、前記第１容量膜および前記第２容量膜を挟んで前記下部電極に対向する第２上部電極とを含む、半導体装置。
  4. 前記第１上部電極は、前記中間電極の外の領域まで延びており、当該領域において前記下部電極に対向している、請求項３に記載の半導体装置。
  5. 前記第１上部電極および前記第２上部電極の表面と、前記第２容量膜の表面において前記第１上部電極および前記第２上部電極から露出された部分とを覆う絶縁層と、
    前記絶縁層と前記第１上部電極と前記第１容量膜とを貫通し、前記第１上部電極および前記下部電極に接続された第１配線と、
    前記絶縁層と、前記第２容量膜において前記第１上部電極および前記第２上部電極に覆われていない部分とを貫通し、前記中間電極に接続された第２配線と、
    前記絶縁層を貫通して前記第２上部電極に接続された第３配線とをさらに含む、請求項３または４に記載の半導体装置。
  6. 半導体基板の表面に形成された下部電極と、
    前記下部電極の表面に形成された第１容量膜と、
    前記第１容量膜の表面に形成され、前記第１容量膜を挟んで前記下部電極に対向する中間電極と、
    前記第１容量膜との間で前記中間電極を挟むように前記中間電極の表面に形成され、前記第１容量膜と膜種が異なる第２容量膜と、
    前記第２容量膜の表面に形成され、前記第２容量膜を挟んで前記中間電極に対向する上部電極とを含む、半導体装置。
  7. 前記下部電極は、前記中間電極および前記上部電極のいずれにも対向しない第５領域を有し、前記中間電極は、前記上部電極に対向しない第６領域を有し、
    前記上部電極の表面と、前記第２容量膜の表面において前記上部電極から露出された部分とを覆う絶縁層と、
    前記絶縁層を貫通して前記第５領域において前記下部電極に接続された第１配線と、
    前記絶縁層を貫通して前記第６領域において前記中間電極に接続された第２配線と、
    前記絶縁層を貫通して前記上部電極に接続された第３配線とをさらに含む、請求項６に記載の半導体装置。
  8. 前記第１容量膜および第２容量膜のうち、一方がＳｉＮからなり、他方がＳｉＯ２からなる、請求項６または７に記載の半導体装置。
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