KR101380309B1 - 커패시터 및 그 형성 방법 - Google Patents

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Abstract

실시 예는 제1 배선층, 제1 유전체막, 및 제1 도전층을 포함하는 제1 커패시터와, 상기 제1 커패시터 상에 형성되는 제1 절연층; 제2 도전층, 제2 유전체막, 및 제3 도전층을 포함하고 상기 제1 절연층 상에 형성되는 제2 커패시터와, 상기 제2 커패시터 상에 형성되는 제2 절연층; 제1 연결 배선층과 제2 연결 배선층을 포함하고 상기 제2 절연층 상에 형성되는 제2 배선층과, 상기 제1 절연층, 및 상기 제1 유전체막을 통과하여 상기 제1 배선층과 상기 제2 도전층을 연결하는 제1 비아와, 상기 제2 절연층을 통과하여 상기 제3 도전층과 상기 제2 배선층을 연결하는 제2 비아와, 상기 제1 절연층과 상기 제2 절연층을 통과하여 상기 제1 연결 배선층및 상기 제1 도전층을 연결하는 제3 비아와, 상기 제1 절연층, 상기 제2 절연층, 및 상기 제1 유전체막을 통과하여 상기 제2 연결 배선층과 상기 제1 배선층을 연결하는 제4 비아를 포함한다.

Description

커패시터 및 그 형성 방법{Capacitor and method of manufacturing the same}
실시 예는 MIM(Metal-Insulator-Metal) 커패시터 및 그 형성 방법에 관한 것이다.
MIM 커패시터는 직렬 저항이 낮고, 높은 Q(Quality Factor) 값을 갖도록 구현될 수 있다. 이와 같은 이유로 MIM 커패시터는 아날로그 및 RF 회로에 사용되는 대표적인 소자이다.
MIM 커패시터는 도전체 물질을 2개의 전극으로 사용하고, 그 사이에 유전체 물질을 삽입하는 구조로 이루어질 수 있다. 유전률이 큰 유전체를 사용하거나, 유전체의 면적을 증가시키기거나, 또는 유전체의 두께를 얇게 함으로써 MIM 커패시터의 정전용량(capacitance)을 증가시킬 수 있다.
그러나 각각의 방법은 아래와 같은 문제점이 발생할 수 있다. 먼저 유전체의 유전률의 증가로 인한 정전 용량의 증가 효과는 크지 않으며, 유전체의 면적을 증가시킬 경우 칩 사이즈(chip size)가 증가하여 제조 원가가 상승할 수 있다. 마지막으로 유전체의 두께를 얇게 할 경우, MIM 커패시터의 신뢰성이 악화될 수 있다.
실시 예는 칩 사이즈의 증가가 없고, 신뢰성 악화가 없으며, 큰 커패시터 용량을 갖는 커패시터를 제공한다.
실시 예에 따른 커패시터는 제1 배선층, 제1 유전체막, 및 제1 도전층을 포함하는 제1 커패시터; 상기 제1 커패시터 상에 형성되는 제1 절연층; 제2 도전층, 제2 유전체막, 및 제3 도전층을 포함하고, 상기 제1 절연층 상에 형성되는 제2 커패시터; 상기 제2 커패시터 상에 형성되는 제2 절연층; 제1 연결 배선층과 제2 연결 배선층을 포함하고, 상기 제2 절연층 상에 형성되는 제2 배선층; 상기 제1 절연층, 및 상기 제1 유전체막을 통과하여 상기 제1 배선층과 상기 제2 도전층을 연결하는 제1 비아; 상기 제2 절연층을 통과하여 상기 제3 도전층과 상기 제2 배선층을 연결하는 제2 비아; 상기 제1 절연층과 상기 제2 절연층을 통과하여 상기 제1 연결 배선층과 상기 제1 도전층을 연결하는 제3 비아; 상기 제1 절연층, 상기 제2 절연층, 및 상기 제1 유전체막을 통과하여 상기 제2 연결 배선층과 상기 제1 배선층을 연결하는 제4 비아를 포함한다.
상기 제2 커패시터는 수직 방향으로 상기 제1 도전층에 정렬될 수 있다. 상기 제2 커패시터는 일 부분만이 수직 방향으로 상기 제1 도전층과 오버랩될 수 있다.
상기 제1 비아는 상기 제1 도전층을 관통하고, 상기 제3 비아는 상기 제2 커패시터를 관통할 수 있다. 상기 제1 도전층은 상기 제1 비아가 관통되는 제1 개구부가 형성되고, 상기 제1 도전층과 상기 제1 비아 사이에는 제1 절연층의 일부가 개재될 수 있다.
상기 제2 커패시터는 상기 제3 비아가 관통되는 제2 개구부가 형성되고, 상기 제2 커패시터와 상기 제3 비아 사이에는 상기 제2 절연층의 일부가 개재될 수 있다.
상기 제1 비아는 상기 제1 도전층의 외곽 밖에 위치할 수 있고, 상기 제3 비아는 상기 제2 커패시터의 외곽 밖에 위치할 수 있다.
상기 제1 및 제2 배선층들은 상기 제1 내지 제3 도전층들과 다른 물질로 이루어지고, 다른 두께를 가질 수 있다.
상기 제2 도전층, 상기 제2 유전체막, 및 상기 제3 도전층 각각의 면적은 상기 제1 도전층의 면적과 동일할 수 있다.
실시 예에 따른 커패시터의 형성 방법은 기판 상에 제1 배선층, 제1 유전체막, 및 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 및 상기 제1 유전체막을 관통하여 상기 제1 배선층에 접촉하는 제1 비아를 형성하는 단계; 상기 제1 절연층 및 제1 비아 상에 제2 도전층, 제2 유전체막, 및 제3 도전층을 형성하는 단계; 상기 제1 절연층과 상기 제3 도전층 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층을 관통하여 상기 제3 도전층과 접촉하는 제2 비아와, 상기 제2 절연층과 상기 제1 절연층을 통과하여 상기 제1 도전층과 접촉하는 제3 비아와, 상기 제2 절연층, 상기 제1 절연층, 상기 제1 유전체막을 통과하여 상기 제1 배선층과 접촉하는 제4 비아를 형성하는 단계; 및 상기 제2 내지 제4 비아와 접촉하는 제2 배선층을 제2 절연층 상에 형성하는 단계를 포함한다.
상기 제1 절연층을 형성하는 단계 이전에, 상기 제1 도전층을 관통하여 상기 제1 유전체막의 일 부분을 노출하는 제1 개구부를 형성하는 단계를 더 포함할 수 있으며, 상기 제1 비아는 상기 제1 개구부를 통과할 수 있다.
상기 제2 절연층을 형성하는 단계 이전에, 상기 제2 도전층, 상기 제2 유전체막, 및 상기 제3 도전층을 관통하여 상기 제1 절연층의 일 부분을 노출하는 제2 개구부를 형성하는 단계를 더 포함할 수 있으며, 상기 제3 비아는 상기 제2 개구부를 통과할 수 있다.
상기 패터닝된 제2 도전층, 제2 유전체막, 및 제3 도전층은 상기 제1 도전층에 수직 방향으로 정렬될 수 있다.
상기 실시 예는 상기 제1 개구부를 형성함과 동시에 상기 제1 유전체막의 다른 일 부분을 노출하는 제3 개구부를 형성하는 단계; 및 상기 제2 개구부를 형성함과 동시에 상기 제1 절연층의 다른 일 부분을 노출하고 상기 제3 개구부와 수직 방향으로 정렬되는 제4 개구부를 형성하는 단계를 더 포함할 수 있으며, 상기 제4 비아는 상기 제3 개구부와 상기 제4 개구부를 통과하도록 형성될 수 있다.
상기 실시 예는 상기 제1 절연층을 형성하는 단계 이전에, 상기 제1 도전층을 패터닝하고, 패터닝된 상기 제1 도전층의 일 단에 이웃하는 제1 유전체막을 노출하는 제1 개구부 및 패터닝된 상기 제1 도전층의 타 단에 이웃하는 제1 유전체막을 노출하는 제2 개구부를 형성하는 단계를 더 포함할 수 있으며, 상기 제1 비아는 상기 제1 개구부를 통과하고, 상기 제4 비아는 상기 제2 개구부를 통과하도록 형성될 수 있다.
상기 실시 예는 상기 제2 절연층을 형성하는 단계 이전에, 수직 방향으로 상기 제1 도전층과 일부분만이 오버랩되도록 상기 제3 도전층, 상기 제2 유전체막, 및 상기 제2 도전층을 패터닝하여 상기 제2 절연층의 일부는 노출하는 제3 개구부를 형성하는 단계를 더 포함할 수 있다. 상기 제3 비아 및 상기 제4 비아는 상기 제3 개구부를 통과하도록 형성될 수 있다.
상기 제2 배선층을 형성하는 단계는 상기 제2 비아와 상기 제3 비아와 접촉하는 제1 연결 배선층을 제2 절연층 상에 형성하는 단계; 및 상기 제4 비아와 접촉하고, 상기 제1 연결 배선층과 이격하는 제2 연결 배선층을 상기 제2 절연층 상에 형성하는 단계를 포함할 수 있다.
실시 예는 칩 사이즈의 증가가 없고, 신뢰성 악화가 없으며, 큰 커패시터 용량을 얻을 수 있다.
도 1은 제1 실시 예에 따른 커패시터의 평면도를 나타낸다.
도 2는 제2 실시 예에 따른 커패시터의 평면도를 나타낸다.
도 3 내지 도 12는 제1 실시 예에 따른 커패시터 형성 방법을 나타낸다.
도 13 내지 도 22는 제2 실시 예에 따른 커패시터 형성 방법을 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 커패시터 및 그 제조 방법을 설명한다.
도 1은 제1 실시 예에 따른 커패시터(100)의 평면도를 나타낸다.
도 1을 참조하면, 커패시터(100)는 기판(110)과, 제1 배선층(122), 제1 유전체막(124), 및 제1 도전층(126-1)을 포함하는 제1 커패시터(120)와, 제1 절연층(140)과, 제2 도전층(162-1), 제2 유전체층(164-1), 및 제3 도전층(166-1)을 포함하는 제2 커패시터(160)와, 제2 절연층(180)과, 제1 내지 제4 비아들(152,192,194,196)과, 제2 배선층(210)을 포함할 수 있다.
제1 커패시터(120)는 기판(110) 상에 순차적으로 적층되는 제1 배선층(122), 제1 유전체막(124), 및 제1 도전층(126)을 포함할 수 있다.
제1 배선층(122)은 기판(110) 상에 형성된다. 제1 배선층(122)은 트랜지스터 등과 같은 다른 소자(미도시)와 연결되는 배선 역할을 할 수 있다. 제1 유전체막(124)은 제1 배선층(122) 상에 형성된다.
제1 도전층(126-1)은 제1 배선층(122) 상에 형성되고, 제1 유전체막(124)의 일부를 노출하도록 패터닝될 수 있다.
제1 유전체막(124)은 제1 배선층(122)과 제1 도전층(126-1) 사이에 형성될 수 있다. 제1 배선층(122)은 제1 도전층(126)과 다른 물질로 이루어질 수 있다.
제1 도전층(126-1)의 면적은 제1 배선층(122)의 면적보다 작을 수 있다. 제1 배선층(122)의 두께는 제1 도전층(126)의 두께보다 클 수 있다. 예컨대, 제1 배선층(122)의 두께는 2um ~ 3um일 수 있고, 제1 도전층(126-1)의 두께는 1um ~ 1.5um일 수 있다. 제1 배선층(122)의 두께를 2um보다 얇게 할 경우 저항이 커져 배선에 적합하지 않기 때문이다.
제1 절연층(140)은 제1 커패시터(120) 상에 형성된다. 예컨대, 제1 절연층(140)은 제1 도전층(126-1)과 제1 유전체막(124) 상에 형성되고, 제1 도전층(126-1)을 덮는다.
제1 비아(152)는 제1 도전층(126-1), 제1 절연층(140), 및 제1 유전체막(124)을 통과하여 제1 배선층(122)과 접촉한다. 제1 비아(152)와 제1 도전층(126-1) 사이에는 제1 절연층(140)이 개재될 수 있다.
제2 커패시터(160)는 제1 절연층(140) 상에 형성된다. 즉 제2 도전층(162-1), 제2 유전체층(164-1), 및 제3 도전층(166-1)은 제1 절연층(140) 상에 순차적으로 형성될 수 있다.
제1 배선층(122) 또는 제2 배선층(210)의 두께는 제2 도전층(162-1)과 제3 도전층(166-1)의 두께보다 클 수 있다. 제2 도전층(162-1) 및 제3 도전층(166-1)의 두께는 제1 도전층(126-1)의 두께와 동일할 수 있으나 이에 한정되는 것은 아니다. 또한 제2 도전층(162-1), 제2 유전체층(164-1), 및 제3 도전층(166-1) 각각의 면적은 서로 동일할 수 있으며, 제1 배선층(122)의 면적보다 작을 수 있다.
제2 도전층(162-1), 제2 유전체층(164-1), 및 제3 도전층(166-1)은 제1 도전층(126-1)과 정렬되도록 패터닝될 수 있으나, 실시 예가 이에 한정되는 것은 아니다. 제2 도전층(162-1), 제2 유전체층(164-1), 및 제3 도전층(166-1)의 면적은 제1 도전층(126-1)의 면적과 동일할 수 있다.
패터닝된 제2 도전층(162-1), 제2 유전체층(164-1), 및 제3 도전층(166-1)을 포함하는 제2 커패시터(160)에 의하여 제1 절연층(140)의 일부가 노출될 수 있다.
제2 절연층(180)은 제2 커패시터(160)에 의하여 노출되는 제1 절연층(140) 부분, 제3 도전층(166-1), 제2 유전체막(164-1) 및 제2 도전층(162-1) 상에 형성되며, 패터닝된 제2 커패시터(160)에 의하여 노출되는 제1 절연층(140)의 부분과 접촉할 수 있다.
제2 비아(192)는 제2 절연층(180)을 통과하여 제3 도전층(166-1)의 상부면과 접촉한다. 예컨대, 제2 비아(192)의 일단은 제3 도전층(166-1)의 상부면과 접촉하고, 나머지 다른 일단은 제2 절연층(180)의 상부면으로부터 노출될 수 있다.
제3 비아(194)는 제2 절연층(180), 제2 커패시터(160), 및 제1 절연층(140)을 통과하여 제1 도전층(126-1)의 상부면과 접촉한다.
예컨대, 제3 비아(194)는 제2 절연층(180), 제3 도전층(166-1), 제2 유전체막(164-1), 제2 도전층(162-1), 및 제1 절연층(140)을 통과하여 제1 도전층(126-1)의 상부면과 접촉할 수 있다.
제3 비아(194)에 의하여 제3 도전층(166-1), 제2 유전체막(164-1), 및 제2 도전층(162-1)이 관통된 부분과 제3 비아(194) 사이에는 제2 절연층(180)의 일부가 개재될 수 있다.
제4 비아(196)는 제1 커패시터(120)와 제2 커패시터(160)의 일측에 위치하는 제2 절연층(180), 제1 절연층(140), 및 제1 도전층(126-1)에 의하여 노출되는 제1 유전체막(124) 부분을 통과하여 제1 배선층(122)의 상부면과 접촉할 수 있다.
예컨대, 제4 비아(196)의 일단은 제1 배선층(122)의 상부면과 접촉하고, 나머지 다른 일단은 제2 절연층(180)의 상부면으로부터 노출될 수 있다.
제2 배선층(210)은 제2 절연층(180) 상에 형성되고, 제2 비아(192)와 제3 비아(194)에 공통으로 접촉하는 제1 연결 배선층(212) 및 제4 비아(196)와 접촉하는 제2 연결 배선층(214)을 포함할 수 있다. 제1 연결 배선층(212)과 제2 연결 배선층(214)은 서로 이격되며, 전기적으로 분리될 수 있다.
제1 비아(152), 제2 비아(192), 및 제3 비아(194)에 의하여 제1 커패시터(120) 및 제2 커패시터(160)는 병렬 연결될 수 있다.
커패시터 용량 증가를 위하여 유전체막의 면적을 증가시키거나, 유전률이 큰 유전체를 사용해야 하지만, 이로 인하여 칩 사이즈가 증가할 수 있고, 커패시터의 신뢰성이 악화될 수 있다. 그러나 실시 예는 커패시터를 이루는 도전층(126, 162-1, 164-1) 및 유전체막(124,164-1)을 관통하는 비아들(152,192,194)에 의하여 복수의 커패시터들(101,102)이 병렬로 연결된 구조를 가지기 때문에, 유전체막(124,164-1)의 면적과 유전율에 상관없이 커패시터 용량을 증가시킬 수 있다.
또한 서로 이웃하는 제1 배선층(120)과 제2 배선층(210) 사이에 위치하는 절연층(140, 180) 내에 병렬로 연결되는 복수의 커패시터들(예컨대, 120, 160)을 구현할 수 있기 때문에 소자(device)에 포함되는 배선층의 수에 상관없이 다양한 용량을 갖는 커패시터를 구현할 수 있다.
실시 예는 칩 사이즈의 증가가 없고, 신뢰성 악화가 없으며, 큰 커패시터 용량을 갖는 커패시터를 구현할 수 있다.
도 2는 제2 실시 예에 따른 커패시터(200)의 평면도를 나타낸다.
도 2를 참조하면, 제2 실시 예는 제1 실시 예의 변형 예일 수 있다. 제1 실시 예에서는 제1 도전층(126-1)과 제2 커패시터(120)가 수직 방향으로 서로 정렬된다. 그러나 제2 실시 예의 제1 도전층(226-1)과 제2 커패시터(260)는 수직 방향으로 정렬되지 않고, 양자는 적어도 일부가 수직 방향으로 비오버랩될 수 있다. 여기서 수직 방향은 제1 배선층(222)으로부터 제2 배선층(310)으로 향하는 방향일 수 있다. 또한 제2 실시 예의 비아들(250, 292,294,296)은 그 위치 및 관통하는 층들의 관점에서 제1 실시 예의 비아들(152,192,194,196)과 다를 수 있다.
커패시터(200)는 기판(110)과, 제1 배선층(222), 제1 유전체막(224), 및 제1 도전층(226-1)을 포함하는 제1 커패시터(220)와, 제1 절연층(240)과, 제2 도전층(262-1), 제2 유전체층(264-1), 및 제3 도전층(266-1)을 포함하는 제2 커패시터(260)와, 제2 절연층(280)과, 제1 내지 제4 비아들(250,292,294,296)과, 제2 배선층(310)을 포함할 수 있다.
제1 배선층(222)은 기판(110) 상에 형성된다. 제1 배선층(222)은 도 1b에 도시된 제1 배선층(122)과 동일할 수 있다. 제1 유전체막(224)은 제1 배선층(222) 상에 형성된다. 제1 도전층(226-1)은 제1 배선층(222) 상에 형성되고, 제1 유전체막(224)의 일부를 노출하도록 패터닝될 수 있다.
제1 절연층(240)은 제1 도전층(226-1)과 제1 유전체막(224) 상에 형성되고, 제1 도전층(226-1)을 덮는다. 제1 비아(250)는 제1 절연층(240), 및 제1 유전체막(224)을 통과하여 제1 배선층(222)과 접촉한다.
제1 비아(250)는 제1 도전층(226-1)을 관통하는 것이 아니라, 제1 커패시터(220)의 제1 도전층(226-1)의 외곽 밖에 위치한다. 예컨대, 제1 비아(250)는 제1 커패시터(220)의 제1 도전층(226-1)의 외곽에 이웃하는 제1 절연층(240) 및 제1 유전체막(224)만을 관통하여 제1 배선층(222)의 상부면과 접촉할 수 있다.
제2 커패시터(260)는 제1 절연층(240) 상에 형성된다. 즉 제2 커패시터(260)를 구성하는 제2 도전층(262-1), 제2 유전체층(264-1), 및 제3 도전층(266-1)은 제1 절연층(240) 상에 순차적으로 형성될 수 있다.
제1 도전층(226-1)과 일 부분이 수직 방향으로 오버랩되도록 제2 도전층(262-1), 제2 유전체층(264-1), 및 제3 도전층(266-1)는 패터닝될 수 있다. 제2 커패시터(260)에 의하여 제1 절연층(240)의 일부는 노출될 수 있다. 제2 커패시터(260)는 수직 방향으로 제1 도전층(226-1)에 정렬되지 않고, 제2 커패시터(260)는 일 부분만이 수직 방향으로 제1 도전층(226-1)과 오버랩될 수 있다.
제2 절연층(280)은 제2 커패시터(260)에 의하여 노출되는 제1 절연층(240) 부분, 제3 도전층(266-1), 제2 유전체막(264-1) 및 제2 도전층(262-1) 상에 형성되며, 패터닝된 제2 커패시터(260)에 의하여 노출되는 제1 절연층(240)의 일부와 접촉할 수 있다.
제2 비아(292)는 제2 절연층(280)을 통과하여 제3 도전층(266-1)의 상부면과 접촉한다. 예컨대, 제2 비아(292)의 일단은 제3 도전층(266-1)의 상부면과 접촉하고, 나머지 다른 일단은 제2 절연층(280)의 상부면으로부터 노출될 수 있다.
제3 비아(294)는 제2 절연층(280), 및 제2 커패시터(260)에 의하여 노출되는 제1 절연층(240) 부분을 통과하여 제1 도전층(226-1)의 상부면과 접촉한다. 제1 실시 예와 달리, 제2 실시 예의 제3 비아(294)는 제2 커패시터(260)를 관통하지 않고, 상기 제2 커패시터(260)의 외곽 밖에 위치할 수 있다. 즉 제3 비아(294)는 제2 커패시터(260)의 외곽과 이웃하는 제2 절연층(280) 및 제1 절연층(240)만을 관통하여 제1 도전층(226-1)의 상부면과 접촉할 수 있다.
제4 비아(296)는 제1 커패시터(220)와 제2 커패시터(260)의 일측에 위치하는 제2 절연층(280), 제2 커패시터에 의하여 노출되는 제1 절연층(240) 부분, 및 제1 도전층(226-1)에 의하여 노출되는 제1 유전체막(224) 부분을 통과하여 제1 배선층(222)의 상부면과 접촉할 수 있다.
도 3 내지 도 12는 제1 실시 예에 따른 커패시터 형성 방법을 나타낸다.
도 3을 참조하면, 기판(110) 상에 제1 배선층(122), 제1 유전체막(124), 및 제1 도전층(126)을 순차적으로 형성한다.
제1 배선층(122) 및 제1 도전층(126)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈늄(Ta), 백금(Pt), 텅스텐(W), Ti/TiN 합금, Ti/Al/TiN 합금, 및 Ta/TaN 합금 중 적어도 하나를 포함할 수 있다.
이때 제1 배선층(122)은 트랜지스터 등과 같은 다른 소자(미도시)와 연결되는 배선 역할을 하는 배선층일 수 있다. 이 경우에 제1 배선층(122)은 제1 도전층(126)과 다른 물질로 이루어질 수 있다. 예컨대, 제1 배선층(122)은 알루미늄(Al) 또는 구리(Cu)일 수 있으며, 제1 도전층(126)은 티타늄(Ti), 탄탈늄(Ta), 백금(Pt), 텅스텐(W), Ti/TiN 합금, Ti/Al/TiN 합금, 및 Ta/TaN 합금 중 어느 하나일 수 있다.
제1 유전체막(124)은 ONO(Oxide Nitride Oxide), NON(Nitride Oxide Nitride), BaSrTiO3, PbZrTiO3,TaO5, SiN, SiO2, Al2O3, HfO, SrTiO3, CaTiO3, LaAlO3, BaZrO3, BaZrTiO3 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 제1 커패시터(120)를 형성하기 위하여 제1 도전층(126)을 패터닝(patterning)한다. 즉 제1 도전층(126)을 선택적으로 식각하여 제1 유전체막(124)을 노출하는 개구부(132,134)를 형성한다. 예컨대, 포토리쏘그라피 및 식각 공정을 통하여 제1 도전층(126)을 선택적으로 식각하여 제1 유전체막(124)의 일 영역을 노출하는 제1 개구부(132), 및 제1 유전체막(124)의 다른 일 영역을 노출하는 제2 개구부(134)를 형성할 수 있다. 개구부(132,134)는 홈, 트렌치(trench), 또는 홀(hole) 형상일 수 있으나, 이에 한정되는 것은 아니며, 다양한 형상으로 구현될 수 있다. 제1 커패시터(120)는 제1 배선층(122), 유전체막(124), 및 패터닝된 제1 도전층(126-1)으로 이루어질 수 있다.
도 5를 참조하면, 개구부(132,134)를 매립하도록 제1 도전층(126-1) 상에 제1 절연층(140)을 형성하고, 제1 절연층(140)에 대하여 평탄화 공정을 수행한다.
예컨대, 개구부(132,134) 및 제1 도전층(126-1) 상에 산화물(oxide)을 증착하고, 증착된 산화물에 대하여 CMP(Chemical Mechanical Polishing) 공정을 수행하여 제1 절연층(140)을 형성할 수 있다.
도 6을 참조하면, 제1 절연층(140)과 제1 개구부(132)에 의하여 노출되는 제1 유전체막(124)을 통과하여 제1 배선층(122)과 접촉하는 제1 비아(152)를 형성한다.
예컨대, 제1 개구부(132) 상의 제1 절연층(140)과 제1 개구부(132)에 의하여 노출되는 제1 유전체막(124)을 선택적으로 식각하여 비아 홀(151)을 형성하고, 비아 홀(151) 내에 도전 물질(예컨대, 텅스텐)을 매립하여 제1 비아(152)를 형성할 수 있다. 이때 비아 홀(151)의 직경은 제1 개구부(132)의 직경보다 작을 수 있다.
도 7을 참조하면, 제1 절연층(140)과 제1 비아(152) 상에 제2 도전층(162), 제2 유전체막(164), 및 제3 도전층(166)을 순차적으로 형성한다. 이때 제2 도전층(162)의 하부면은 제1 비아(152)의 상부면과 접촉할 수 있다.
제2 도전층(162)과 제3 도전층(166)은 도 3에서 설명한 제1 도전층(126)과 동일한 물질로 이루어질 수 있다. 또한 제2 유전체막(164)는 도 3에 설명한 제1 유전체막(124)과 동일한 물질로 이루어질 수 있다.
도 8을 참조하면, 제2 커패시터(160)를 형성하기 위하여 제3 도전층(166), 제2 유전체막(164), 및 제2 도전층(162)을 패터닝한다. 예컨대, 제3 도전층(166), 제2 유전체막(164), 및 제2 도전층(162)을 선택적으로 식각하여 제1 도전층(126-1)과 수직 방향으로 정렬되고, 제1 절연층(140)을 노출하는 개구부(172,174)를 갖는 제2 커패시터(160)를 형성할 수 있다. 제2 커패시터(160)는 패터닝된 제3 도전층(166-1), 제2 유전체막(164-1), 및 제2 도전층(162-1)으로 이루어질 수 있다.
예컨대, 포토리쏘그라피 및 식각 공정을 통하여 제3 도전층(166), 제2 유전체막(164), 및 제2 도전층(162)을 선택적으로 식각하여 제1 절연층(140)의 일부를 노출하는 제3 개구부(172), 및 제1 절연층(140)의 다른 일부를 노출하는 제4 개구부(174)를 형성할 수 있다.
이때 제3 개구부(172)는 제1 개구부(132) 또는 제1 비아(152)와 수직 방향으로 정렬되거나 오버랩되지 않으며, 제4 개구부(174)는 제2 개구부(134)와 수직 방향(vertical direction)으로 정렬되거나 오버랩될 수 있으나, 실시 예가 이에 한정되는 것은 아니다. 여기서 수직 방향은 하부에 위치하는 층(예컨대, 122)으로부터 상부에 위치하는 층(예컨대, 162-1)으로 향하는 방향일 수 있다.
패터닝된 제3 도전층(166-1), 제2 유전체막(164-1), 및 제2 도전층(162-1)의 제1 면적은 제1 도전층(126-1)의 제2 면적과 동일할 수 있으나, 실시 예가 이에 한정되는 것은 아니며, 양자는 서로 다를 수 있다. 이때 제1 면적은 제2 커패시터(160)를 이루는 제3 도전층(166-1)과 제2 유전체막(164-1) 사이의 경계면의 면적이거나, 제2 유전막(164-1)과 제2 도전층(162-1) 사이의 경계면의 면적일 수 있다. 또한 제2 면적은 제1 커패시터(120)를 이루는 제1 도전층(126-1)과 제1 유전체막(124) 사이의 경계면의 면적일 수 있다.
도 9를 참조하면, 제3 개구부(172) 및 제4 개구부(174)를 매립하도록 패터닝된 제3 도전층(166-1),제2 유전체막(164-1) 및 제2 도전층(162-1) 상에 제2 절연층(180)을 형성하고, 제2 절연층(180)에 대하여 평탄화 공정을 수행한다.
예컨대, 개구부(172,174) 및 제3 도전층(166-1) 상에 산화물(oxide)을 증착하고, 증착된 산화물에 대하여 CMP(Chemical Mechanical Polishing) 공정을 수행하여 제2 절연층(180)을 형성할 수 있다.
도 10은 도 11에 도시된 커패시터의 AB 방향의 단면도일 수 있고, 도 11은 도 10에 형성된 커패시터의 상면도일 수 있다.
도 10 및 도 11을 참조하면, 제2 절연층(180)을 통과하여 패터닝된 제3 도전층(166-1)의 상부면과 접촉하는 제2 비아(192)를 형성한다. 그리고 이와 동시에 제2 절연층(180)과 제1 절연층(140)을 통과하여 제1 도전층(126-1)의 상부면과 접촉하는 제3 비아(194)를 형성한다. 그리고 이와 동시에 제2 절연층(180), 제1 절연층(140), 및 제1 유전체막(124)을 통과하여 제1 배선층(122)의 상부면과 접촉하는 제4 비아(194)를 형성한다. 이때 제3 비아(194)는 개구부(172)를 통과하고, 제4 비아(194)는 개구부(174)를 통과할 수 있다.
예컨대, 제3 도전층(166-1) 상부에 위치하는 제2 절연층(180)을 선택적으로 식각하여 제3 도전층(166-1) 상부면의 일부를 노출하는 제2 비아 홀(191)을 형성할 수 있다.
그리고 이와 동시에 제2 절연층(180)과 제1 절연층(140)을 선택적으로 식각하여 제3 개구부(172)를 통과하는 제3 비아 홀(193)을 형성할 수 있다.
그리고 이와 동시에 제2 절연층(180), 제1 절연층(140), 및 제1 유전체막(124)을 선택적으로 식각하여 제4 개구부(174) 및 제2 개구부(174)를 통과하는 제4 비아 홀(195)을 형성할 수 있다.
다음으로 제2 내지 제4 비아 홀(191,193,195)을 매립하도록 도전 물질(예컨대, 텅스텐)을 매립하고, 평탄화 공정을 수행하여 제2 비아(192), 제3 비아(194), 및 제4 비아(196)를 형성할 수 있다.
도 12를 참조하면, 제2 비아 내지 제4 비아(192,194, 196)가 형성된 제2 절연층(180) 상에 배선층(210)을 형성한다. 제1 배선층(122)을 제n 배선층(예컨대, n=1)이라 하고, 제2 배선층(210)은 제n+1 배선층(예컨대, n=2)이라 할 수 있다(n≥1인 자연수).
예컨대, 제2 비아(192)와 제3 비아(194)과 접촉하는 제1 연결 배선층(212)과 제4 비아(196)와 접촉하는 제2 연결 배선층(214)을 형성할 수 있다. 제1 연결 배선층(212)과 제2 연결 배선층(214)은 서로 이격하여 제2 절연층(180) 상에 형성할 수 있다. 제1 배선층(210)은 제1 배선층(122)과 동일한 물질로 이루어질 수 있다.
실시 예는 제n 배선층과 제n+1 배선층 사이에 비아들(152,192,194,196))에 의하여 병렬로 연결되는 복수의 커패시터(120,160) 형성할 수 있다.
도 13 내지 도 22는 제2 실시 예에 따른 커패시터 형성 방법을 나타낸다.
도 13을 참조하면, 기판(110) 상에 제1 배선층(222), 제1 유전체막(224), 및 제1 도전층(226)을 순차적으로 형성한다. 제1 배선층(222), 제1 유전체막(224), 및 제1 도전층(226)은 도 3에서 설명한 바와 동일할 수 있다.
도 14를 참조하면, 제1 커패시터(220)를 형성하기 위하여 제1 도전층(226)을 패터닝(patterning)한다. 즉 제1 도전층(226)을 선택적으로 식각하여 제1 유전체막(224)을 노출하는 개구부(232,234)를 형성한다. 이때 제1 개구부(232)는 패터닝된 제1 도전층(226-1)의 일 단에 인접하는 제1 유전체(224) 부분을 노출하고, 제2 개구부(234)는 패터닝된 제1 도전층(226-1)의 타 단에 인접하는 제1 유전체(224)의 부분을 노출할 수 있다. 이때 제1 유전체(224)의 일 단과 타 단은 서로 마주볼 수 있다.
도 15를 참조하면, 개구부(232,234)를 매립하도록 패터닝된 제1 도전층(226-1) 상에 제1 절연층(240)을 형성하고, 제1 절연층(240)에 대하여 평탄화 공정을 수행한다.
도 16을 참조하면, 제1 절연층(240) 및 제1 개구부(232)에 의하여 노출되는 제1 유전체막(224)을 통과하여 제1 도전층(222)과 접촉하는 제1 비아(250)를 형성한다.
도 17을 참조하면, 제1 절연층(240)과 제1 비아(250) 상에 제2 도전층(262), 제2 유전체막(264), 및 제3 도전층(266)을 순차적으로 형성한다. 이때 제2 도전층(262)의 하부면은 제1 비아(152)의 상부면과 접촉할 수 있다.
도 18을 참조하면, 제2 커패시터(260)를 형성하기 위하여 패터닝된 제1 도전층(226-1)과 일부분만이 수직 방향으로 오버랩되도록 제3 도전층(266), 제2 유전체막(264), 및 제2 도전층(262)을 패터닝한다. 즉 제3 도전층(266), 제2 유전체막(264), 및 제2 도전층(262)을 선택적으로 식각하여 제1 절연층(240)을 노출하는 제3 개구부(272)를 형성한다.
제3 개구부(272)는 제2 개구부(132)와 수직 방향으로 정렬되거나 오버랩되는 제1 부분(P1), 및 패터닝된 제1 도전층(226-1)과 수직 방향으로 오버랩되는 제2 부분(P2)을 포함한다.
도 19를 참조하면, 제3 개구부(272)를 매립하도록 패터닝된 제3 도전층(266-1),제2 유전체막(264-1) 및 제3 도전층(262-1) 상에 제2 절연층(280)을 형성하고, 제2 절연층(280)에 대하여 평탄화 공정을 수행한다.
도 20은 도 21에 도시된 커패시터의 CD 방향의 단면도일 수 있고, 도 21은 도 20에 형성된 커패시터의 상면도일 수 있다.
도 20 및 도 21을 참조하면, 제2 절연층(280)을 통과하여 패터닝된 제3 도전층(266-1)의 상부면과 접촉하는 제2 비아(292)를 형성한다. 그리고 이와 동시에 제2 절연층(280)과 제1 절연층(240)을 통과하여 제1 도전층(226-1)의 상부면과 접촉하는 제3 비아(294)를 형성한다. 그리고 이와 동시에 제2 절연층(280), 제1 절연층(240), 및 제1 유전체막(224)을 통과하여 제1 도전층(222)의 상부면과 접촉하는 제4 비아(294)를 형성한다.
예컨대, 제3 도전층(266-1) 상부에 위치하는 제2 절연층(280)을 선택적으로 식각하여 제3 도전층(266-1) 상부면의 일부를 노출하는 제2 비아 홀(291)을 형성할 수 있다. 그리고 이와 동시에 제2 절연층(280)과 제1 절연층(240)을 선택적으로 식각하여 제3 개구부(272)의 제2 부분(P2)을 통과하는 제3 비아 홀(293)을 형성할 수 있다. 그리고 이와 동시에 제2 절연층(280), 제1 절연층(240), 및 제1 유전체막(224)을 선택적으로 식각하여 제3 개구부(272)의 제1 부분(P1)과 제2 개구부(274)를 통과하는 제4 비아 홀(295)을 형성할 수 있다.
다음으로 제2 내지 제4 비아 홀(291,293,295)을 매립하도록 도전 물질(예컨대, 텅스텐)을 매립하고, 평탄화 공정을 수행하여 제2 비아(292), 제3 비아(294), 및 제4 비아(296)를 형성할 수 있다. 제3 비아(294)는 제3 개구부(272)의 제2 부분(P2)을 통과하고, 제4 비아(296)는 제3 개구부(272)의 제1 부분(P1) 및 제2 개구부(274)를 통과할 수 있다.
도 22를 참조하면, 제2 비아 내지 제4 비아(292,294,296)가 형성된 제2 절연층(280) 상에 배선층(310)을 형성한다. 예컨대, 제2 비아(292) 및 제3 비아(294)와 접촉하는 제1 연결 배선층(312)과 제4 비아(296)와 접촉하는 제2 연결 배선층(314)을 제2 절연층(280) 상에 형성할 수 있다. 제1 연결 배선층(312)과 제2 연결 배선층(314)은 서로 이격할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 122,222: 제1 배선층
120: 제1 커패시터 124,224: 제1 유전체막
126, 226: 제1 도전층 140: 제1 절연층
152,250: 제1 비아 160: 제2 커패시터
162-1,262-1: 제2 도전층 164-1,264-1: 제2 유전체막
166-1,266-1: 제3 도전층 192,292: 제2 비아
194,294: 제3 비아 196,296: 제4 비아
210,310: 제2 배선층

Claims (18)

  1. 제1 배선층, 제1 유전체막, 및 제1 도전층을 포함하는 제1 커패시터;
    상기 제1 커패시터 상에 형성되는 제1 절연층;
    제2 도전층, 제2 유전체막, 및 제3 도전층을 포함하고, 상기 제1 절연층 상에 형성되는 제2 커패시터;
    상기 제2 커패시터 상에 형성되는 제2 절연층;
    제1 연결 배선층과 제2 연결 배선층을 포함하고, 상기 제2 절연층 상에 형성되는 제2 배선층;
    상기 제1 절연층, 및 상기 제1 유전체막을 통과하여 상기 제1 배선층과 상기 제2 도전층을 연결하는 제1 비아;
    상기 제2 절연층을 통과하여 상기 제3 도전층과 상기 제2 배선층을 연결하는 제2 비아;
    상기 제1 절연층과 상기 제2 절연층을 통과하여 상기 제1 연결 배선층과 상기 제1 도전층을 연결하는 제3 비아; 및
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제1 유전체막을 통과하여 상기 제2 연결 배선층과 상기 제1 배선층을 연결하는 제4 비아를 포함하며,
    상기 제1 비아는 상기 제1 도전층을 관통하고, 상기 제3 비아는 상기 제2 커패시터를 관통하는 커패시터.
  2. 제1항에 있어서,
    상기 제2 커패시터는 수직 방향으로 상기 제1 도전층에 정렬되는 커패시터.
  3. 제1 배선층, 제1 유전체막, 및 제1 도전층을 포함하는 제1 커패시터;
    상기 제1 커패시터 상에 형성되는 제1 절연층;
    제2 도전층, 제2 유전체막, 및 제3 도전층을 포함하고, 상기 제1 절연층 상에 형성되는 제2 커패시터;
    상기 제2 커패시터 상에 형성되는 제2 절연층;
    제1 연결 배선층과 제2 연결 배선층을 포함하고, 상기 제2 절연층 상에 형성되는 제2 배선층;
    상기 제1 절연층, 및 상기 제1 유전체막을 통과하여 상기 제1 배선층과 상기 제2 도전층을 연결하는 제1 비아;
    상기 제2 절연층을 통과하여 상기 제3 도전층과 상기 제2 배선층을 연결하는 제2 비아;
    상기 제1 절연층과 상기 제2 절연층을 통과하여 상기 제1 연결 배선층과 상기 제1 도전층을 연결하는 제3 비아; 및
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제1 유전체막을 통과하여 상기 제2 연결 배선층과 상기 제1 배선층을 연결하는 제4 비아를 포함하며,
    상기 제2 커패시터는 일 부분만이 수직 방향으로 상기 제1 도전층과 오버랩되고,
    상기 제1 비아는 상기 제1 도전층의 외곽 밖에 위치하고, 상기 제3 비아는 상기 제2 커패시터의 외곽 밖에 위치하는 커패시터.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 도전층은 상기 제1 비아가 관통되는 제1 개구부가 형성되고, 상기 제1 도전층과 상기 제1 비아 사이에는 제1 절연층의 일부가 개재되는 커패시터.
  6. 제1항에 있어서,
    상기 제2 커패시터는 상기 제3 비아가 관통되는 제2 개구부가 형성되고, 상기 제2 커패시터와 상기 제3 비아 사이에는 상기 제2 절연층의 일부가 개재되는 커패시터.
  7. 삭제
  8. 제1항 또는 제3항에 있어서,
    상기 제1 및 제2 배선층들은 상기 제1 내지 제3 도전층들과 다른 물질로 이루어지고, 다른 두께를 갖는 커패시터.
  9. 제1항 또는 제3항에 있어서,
    상기 제2 도전층, 상기 제2 유전체막, 및 상기 제3 도전층 각각의 면적은 상기 제1 도전층의 면적과 동일한 커패시터.
  10. 기판 상에 제1 배선층, 제1 유전체막, 및 제1 도전층을 형성하는 단계;
    상기 제1 도전층을 관통하여 상기 제1 유전체막의 일 부분을 노출하는 제1 개구부를 형성하는 단계;
    상기 제1 도전층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 및 상기 제1 유전체막을 관통하여 상기 제1 배선층에 접촉하는 제1 비아를 형성하는 단계;
    상기 제1 절연층 및 제1 비아 상에 제2 도전층, 제2 유전체막, 및 제3 도전층을 형성하는 단계;
    상기 제1 절연층과 상기 제3 도전층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 관통하여 상기 제3 도전층과 접촉하는 제2 비아와, 상기 제2 절연층과 상기 제1 절연층을 통과하여 상기 제1 도전층과 접촉하는 제3 비아와, 상기 제2 절연층, 상기 제1 절연층, 상기 제1 유전체막을 통과하여 상기 제1 배선층과 접촉하는 제4 비아를 형성하는 단계; 및
    상기 제2 내지 제4 비아와 접촉하는 제2 배선층을 제2 절연층 상에 형성하는 단계를 포함하며,
    상기 제1 비아는 상기 제1 개구부를 통과하는 커패시터 형성 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 제2 절연층을 형성하는 단계 이전에, 상기 제2 도전층, 상기 제2 유전체막, 및 상기 제3 도전층을 관통하여 상기 제1 절연층의 일 부분을 노출하는 제2 개구부를 형성하는 단계를 더 포함하며,
    상기 제3 비아는 상기 제2 개구부를 통과하는 커패시터 형성 방법.
  13. 제12항에 있어서,
    상기 제2 도전층, 제2 유전체막, 및 제3 도전층은 상기 제1 도전층에 수직 방향으로 정렬되는 커패시터 형성 방법.
  14. 제12항에 있어서,
    상기 제1 개구부를 형성함과 동시에 상기 제1 유전체막의 다른 일 부분을 노출하는 제3 개구부를 형성하는 단계; 및
    상기 제2 개구부를 형성함과 동시에 상기 제1 절연층의 다른 일 부분을 노출하고 상기 제3 개구부와 수직 방향으로 정렬되는 제4 개구부를 형성하는 단계를 더 포함하며,
    상기 제4 비아는 상기 제3 개구부와 상기 제4 개구부를 통과하도록 형성되는 커패시터 형성 방법.
  15. 기판 상에 제1 배선층, 제1 유전체막, 및 제1 도전층을 형성하는 단계;
    상기 제1 도전층을 패터닝하고, 패터닝된 상기 제1 도전층의 일 단에 이웃하는 제1 유전체막을 노출하는 제1 개구부 및 패터닝된 상기 제1 도전층의 타 단에 이웃하는 제1 유전체막을 노출하는 제2 개구부를 형성하는 단계;
    상기 제1 도전층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 및 상기 제1 유전체막을 관통하여 상기 제1 배선층에 접촉하는 제1 비아를 형성하는 단계;
    상기 제1 절연층 및 제1 비아 상에 제2 도전층, 제2 유전체막, 및 제3 도전층을 형성하는 단계;
    상기 제1 절연층과 상기 제3 도전층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 관통하여 상기 제3 도전층과 접촉하는 제2 비아와, 상기 제2 절연층과 상기 제1 절연층을 통과하여 상기 제1 도전층과 접촉하는 제3 비아와, 상기 제2 절연층, 상기 제1 절연층, 상기 제1 유전체막을 통과하여 상기 제1 배선층과 접촉하는 제4 비아를 형성하는 단계; 및
    상기 제2 내지 제4 비아와 접촉하는 제2 배선층을 제2 절연층 상에 형성하는 단계를 포함하며,
    상기 제1 비아는 상기 제1 개구부를 통과하고, 상기 제4 비아는 상기 제2 개구부를 통과하도록 형성되는 커패시터 형성 방법.
  16. 제15항에 있어서,
    상기 제2 절연층을 형성하는 단계 이전에, 수직 방향으로 상기 제1 도전층과 일부분만이 오버랩되도록 상기 제3 도전층, 상기 제2 유전체막, 및 상기 제2 도전층을 패터닝하여 상기 제2 절연층의 일부를 노출하는 제3 개구부를 형성하는 단계를 더 포함하는 커패시터 형성 방법.
  17. 제16항에 있어서,
    상기 제3 비아 및 상기 제4 비아는 상기 제3 개구부를 통과하도록 형성되는 커패시터 형성 방법.
  18. 제10항 또는 제15항에 있어서, 상기 제2 배선층을 형성하는 단계는,
    상기 제2 비아와 상기 제3 비아와 접촉하는 제1 연결 배선층을 제2 절연층 상에 형성하는 단계; 및
    상기 제4 비아와 접촉하고, 상기 제1 연결 배선층과 이격하는 제2 연결 배선층을 상기 제2 절연층 상에 형성하는 단계를 포함하는 커패시터 형성 방법.
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