JP2009141237A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】寄生抵抗及び寄生容量の低減。
【解決手段】半導体基板１上の第１の絶縁膜３に容量下部電極９ａと容量絶縁膜１１ａと容量上部電極１２ａとからなるＭＩＭ型容量素子１３を設ける。ＭＩＭ型容量素子１３を覆って層間絶縁膜１４を設けて平坦化する。層間絶縁膜１４に、容量上部電極１２ａに接続された第１の接続プラグ１８ｅと、第１の配線層１８ｄと、第１の配線層１８ｄと容量下部電極９ａとを接続する第２の接続プラグ１８ｂと、第２の配線層１８ｃと、第２の配線層１８ｃに接続された第３の接続プラグ１８ａとを設ける。層間絶縁膜１４上に第２の絶縁膜１９を設ける。第２の絶縁膜１９に第１の開口部２０ａと開口部２０ｂとを設ける。さらに、第２の配線層１８ｃよりも低硬度材料からなり第２の絶縁膜１９に設けられて第１の接続プラグ１８ｅと第２の配線層１８ｃとを接続する配線引出し部２２ａを設ける。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＭ（Metal-Insulator-Metal）型容量素子を有する半導体装置及びその製造方法に関するものである。

近年、容量素子については、従来のＭＯＳ型容量素子に比べ、寄生抵抗及び寄生容量が著しく小さいＭＩＭ型容量素子が利用されるようになっている。特に、移動体通信分野等に用いられる高周波アナログ集積回路では、動作スピードの向上や低消費電力化を達成するために、寄生抵抗及び寄生容量がさらに低減された高性能なＭＩＭ型容量素子が要望されている。同様に、配線の寄生抵抗、寄生容量の削減の観点から高周波アナログ集積回路にもシステムＬＳＩに用いられているＣｕ多層配線（Ｃｕ interconnect）が用いられるようになってきている。

図５と図６とは特許文献１に示されたＣｕ多層配線に形成した従来のＭＩＭ型容量素子の構造を示す断面図である。図５に示すＭＩＭ型容量素子では、半導体基板１０１上に絶縁分離層となる絶縁膜１０２が形成され、さらに、絶縁膜１０２の上に第１の層間絶縁膜１０３が形成されている。第１の層間絶縁膜１０３中には、第１の配線層１０６（第１のＣｕ層１０５と第１のバリアメタル膜１０４からなる）が形成されている。第１の層間絶縁膜１０３と第１の配線層１０６との上にはＣｕの拡散及び酸化防止のための第１のバリア絶縁膜１０７（ＳｉＮ膜１０７）が形成されている。バリア絶縁膜１０７の上にはＭＩＭ型容量素子１１１が形成されている。ＭＩＭ型容量素子１１１は、第１のＴｉＮ膜１０８からなる容量下部電極１０８ａと、第２のＳｉＮ膜１０９からなる容量絶縁膜１０９ａと、第２のＴｉＮ膜１１０からなる容量上部電極１１０aとを備える。バリア絶縁膜１０７とＭＩＭ型容量素子１１１との上には第２の層間絶縁膜１１２が形成されている。第２の層間絶縁膜１１２中には、配線用プラグ１１５ａ（第１の配線層１０６に接続する）と、第２の配線層１１５ｃ（ともに第２のＣｕ層１１４と第２のバリアメタル膜１１３からなる）と、容量下部電極用プラグ１１５ｂ（容量下部電極１０８ａに接続する）と、容量下部電極用配線１１５ｄ（ともに第２のＣｕ層１１４と第２のバリアメタル膜１１３からなる）と、容量上部電極用接続部１１５ｅ（第２のＣｕ層１１４と第２のバリアメタル膜１１３からなり容量上部電極１１０ａに接続する）とが形成されている。第２の層間絶縁膜１１２と第２の配線層１１５ｃと容量下部電極用配線１１５ｄと容量上部電極配線１１５ｅとの上には第２のバリア絶縁膜１１６（ＳｉＮ膜１１６）が形成されている。

図６は、図５に示した構造とは異なる構造を有するＭＩＭ型容量素子の構造を示す断面図であって。このＭＩＭ型容量素子は、容量下部電極がＣｕ層及びバリアメタル層によって形成されている。図６では、半導体基板２０１上に絶縁分離層となる絶縁膜２０２が形成され、さらに、絶縁膜２０２の上に第１の層間絶縁膜２０３が形成されている。第１の層間絶縁膜２０３中には、第１の配線層２０６と、容量下部電極２０７ａが形成されている。第１の配線層２０６と容量下部電極２０７ａとは、第１のＣｕ層２０５と第１のバリアメタル膜２０４とからなる。容量下部電極２０７ａの上には、第１のＳｉＮ膜２０８からなる容量絶縁膜２０８ａと、第１のＴｉＮ膜２０９からなる容量上部電極２０９ａとが形成され、これによってＭＩＭ型容量素子２１０が形成されている。第１の配線層２０６とＭＩＭ型容量素子２１０と層間絶縁膜２０３との上には第２の層間絶縁膜２１１が形成されている。第２の層間絶縁膜２１１中には、配線用プラグ２１４ａ（第１の配線層２０６に接続する）と、第２の配線層２１４ｃと、容量下部電極用プラグ２１４ｂ（容量下部電極２０７ａに接続する）と、容量下部電極用配線２１４ｄと、容量上部電極用接続部２１４ｅとが形成されている。配線用プラグ２１４ａと第２の配線層２１４ｃと容量下部電極用プラグ２１４ｂとは、第２のＣｕ層２１３と第２のバリアメタル膜２１２とからなる。容量上部電極用接続部２１４ｅは、第２のＣｕ層２１３と第２のバリアメタル膜２１２とからなり容量上部電極２０９ａに接続する。第２の層間絶縁膜２１１と第２の配線層２１４ｃと容量下部電極用配線２１４ｄと容量上部電極配線２１４ｅとの上には第２のバリア絶縁膜２１５（ＳｉＮ膜２１５）が形成されている。
特開２００６−３１０８９４

しかしながら、図５に示すＭＩＭ型容量素子では、配線用接続孔と容量下部電極用接続孔とを同時に形成するために、容量下部電極膜１０８（ＴｉＮ膜１０８）の厚さを約４０ｎｍまで薄くする必要があり、容量下部電極１０８ａのシート抵抗は約５０Ω／□になる。これまでアルミ多層配線の高周波アナログ集積回路に用いられてきたＭＩＭ型容量素子では、一般に容量下部電極は厚さが約５００ｎｍのＡｌＣｕ膜で、シート抵抗が約７０ｍΩ／□である。したがって、図５に示すＭＩＭ型容量素子の寄生抵抗は、これまで高周波アナログ集積回路に用いられてきたＭＩＭ型容量素子に比べて非常に大きく、目標の高周波特性が得られない。

また、特許文献１には記載されていないが、図７（ａ）のＭＩＭ型容量素子の平面構造図に示すように、通常、図５のＭＩＭ型容量素子の容量上部電極用接続部１１５ｅは、引出し部１１５ｆが設けられ、この引き出し部１１５ｆを通して容量上部電極用接続部１１５ｅは容量下部電極１０８ａ領域の外側に引き出され、集積回路内の他の配線層と接続される。図７（ｂ）は、容量上部電極用接続部の引き出し部１１５ｆを含んだＭＩＭ型容量素子の断面構造図（図７（ａ）のＡ−Ｂ線に沿った断面構造図）である。

図７（ｂ）に示すように、容量上部電極用接続部１１５ｅと引き出し部１１５ｆと容量下部電極１０８ａとは第２の層間絶縁膜中に形成され、それらの間隔は容量上部電極膜１１０ａと容量絶縁膜１０９ａとの２層の厚さ（特許文献１では約３５０ｎｍ）に制限される。これまでアルミ多層配線の高周波アナログ集積回路に用いられてきたＭＩＭ型容量素子では、一般に容量上部電極配線と容量下部電極の間隔は約８００ｎｍである。このため、容量上部電極配線の引出し部１１５ｆと容量下部電極１０８ａとが重なる領域１１８の容量値１１９が大きく、ＭＩＭ型容量素子の容量値１２０に対して寄生容量として影響を及ぼす。

これに対して、図６に示すＭＩＭ型容量素子では、膜厚が約３００ｎｍのＣｕ配線層を用いて容量下部電極２０７aを形成しているため容量下部電極２０７ａのシート抵抗を約８０ｍΩ／□に低減できる。しかしながら、容量下部電極２０７aのＣｕ配線層は配線溝にＣｕの埋め込みを行った後、ＣＭＰ法により平坦化して形成するため、Ｃｕ層表面に凹みが生じる、いわゆるディッシングの問題がある。このディッシングの問題は、ＭＩＭ型容量素子の電極部のように広い表面積のＣｕ層を形成しようとする場合に特に顕著となる。このため、容量下部電極２０７ａのシート抵抗が大きくばらつき、寄生抵抗がばらつく。さらに、容量下部電極面積が広くのＣｕ層表面が深く凹んだ領域では、第２の層間絶縁膜２１１が厚くなる。容量上部電極用接続部２１４ｅ及び容量上部電極２０９ａ及び容量絶縁膜２０８ａの厚さ合計が第２層間絶縁膜の厚さと同じになるように調整されているので、容量下部電極面積の大きなＭＩＭ型容量素子では、第２のＣｕ層用に設定した配線溝深さでは容量上部電極２０９ａ表面まで溝が達せず、容量上部電極用接続部２１４ｅと容量上部電極２０９ａとの間で接続不良が発生して、ＭＩＭ型容量素子を安定して形成することができない。

本発明は、以上説明した課題に鑑み、Ｃｕ多層配線において、寄生抵抗及び寄生容量の小さく高周波特性に優れた高性能なＭＩＭ型容量素子を、ディッシングの影響を受けず安定して形成することができる半導体装置及びその製造方法を提供することを目的とする。

前記の目的を達成するために、本発明の半導体装置は、
半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた容量下部電極と、
前記容量下部電極上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた容量上部電極と、
前記容量下部電極と前記容量絶縁膜と前記容量上部電極とを覆って前記第１の絶縁膜上に設けられてその上面が平坦化された層間絶縁膜と、
前記層間絶縁膜に埋め込まれて前記容量上部電極に接続された第１の接続プラグと、
前記層間絶縁膜の上部に埋め込まれた第１の配線層と、
前記層間絶縁膜に埋め込まれて前記第１の配線層と前記容量下部電極とを接続する第２の接続プラグと、
前記層間絶縁膜の上部に埋め込まれた第２の配線層と、
前記層間絶縁膜における前記第２の配線層の下方に埋め込まれて前記第２の配線層に接続された第３の接続プラグと、
前記層間絶縁膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜を貫通して前記第１の接続プラグに達する第１の開口部と、
前記第２の絶縁膜を貫通して前記第２の配線層に達する第２の開口部と、
前記第２の配線層よりも低硬度材料からなり前記第１の開口部と前記第２の開口部とを充填した状態で前記第２の絶縁膜上に設けられて前記第１の接続プラグと前記第２の配線層とを接続する配線引出し部と、
を具備し、
前記容量下部電極と前記容量絶縁膜と前記容量上部電極とは、ＭＩＭ型容量素子を構成し、
前記第１の配線層と前記第２の配線層とは、上層配線層を構成し、
前記容量上部電極は、前記第１の接続プラグと前記配線引出し部とを介して前記上層配線層に電気的に接続される。

また、本発明の半導体装置の製造方法は、
半導体基板上に形成された第１の絶縁膜に、第１の金属膜と誘電体膜と第２の金属膜とを順に堆積する第１の工程と、
前記第２の金属膜と前記誘電体膜と前記第１の金属膜とを選択的にエッチングすることで、容量上部電極と容量絶縁膜と容量下部電極とを有するＭＩＭ型容量素子を形成する第２の工程と、
前記第１の絶縁膜に、前記ＭＩＭ型容量素子を覆って層間絶縁膜を堆積したうえで当該層間絶縁膜の表面を研摩して平坦化する第３の工程と、
前記層間絶縁膜に、下層配線用接続孔と、前記容量下部電極に達する容量下部電極用接続孔とを同時に形成する第４の工程と、
前記層間絶縁膜に、容量上部電極に達する容量上部電極用接続孔と、前記容量下部電極用接続孔を覆う第１の上層配線溝と、前記下層配線用接続溝を覆う第２の上層配線溝とを同時に形成する第５の工程と、
前記層間絶縁膜上に第３の金属膜を堆積したうえで研摩することで、前記容量上部電極用接続孔に埋め込まれた状態で前記容量上部電極に接続された第１の接続プラグと、前記容量下部電極用接続孔に埋め込まれた状態で前記容量下部電極に接続された第２の接続プラグと、前記第１の上層配線溝に埋め込まれた状態で前記第２の接続プラグに接続された第１の配線層と、前記下層配線用接続孔に埋め込まれた第３の接続プラグと、前記第２の上層配線溝に埋め込まれた状態で前記第３の接続プラグに接続された第２の配線層とを形成する第６の工程と、
前記層間絶縁膜上に第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜に、前記第１の接続プラグに達する第１の開口部と、前記第２の配線層に達する第２の開口部とを形成する第８の工程と、
前記第２の絶縁膜に、前記第１の開口部に埋め込まれて前記第１の金属カプラに接続されるとともに前記第２の開口部に埋め込まれて前記第２の配線層に接続される状態で第４の金属層を堆積したうえで当該第４の金属層を選択的にエッチングすることで、前記第１の接続プラグを介して前記容量上部電極と前記第２の配線層とを接続する配線引出し部を形成する第９の工程と、
を含む。

本発明の半導体装置及びその製造方法によれば、容量上部電極の膜厚を薄くし、容量下部電極の膜厚を最大限まで厚くできるので、容量下部電極のシート抵抗を従来にくらべ大幅に低減できる。

また、容量上部電極と第２の配線層とを接続する配線引出し部を第２の絶縁膜上に形成することで、容量下部電極が厚膜化しているにもかかわらず、容量上部電極引出し部と容量下部電極との間の層間厚みを厚くできるので、寄生容量を従来にくらべ大幅に低減できる。

また、容量下部電極には堆積した金属膜をエッチングして形成しているので、従来例のようにディッシングの問題は懸念しなくてよい。

以上のことから、本発明によれば、Ｃｕ多層配線に寄生抵抗及び寄生容量の小さい高性能ＭＩＭ型容量素子を安定して形成することができる。

以下、本発明の各実施形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の断面図と平面図であり、ＭＩＭ型容量素子と配線層（上層配線層と下層配線層）とを示している。

図１（ａ）に示すように、半導体基板１上に絶縁分離層２が形成され、さらに、絶縁分離層２上に第１の絶縁膜３が形成されている。第１の絶縁膜３の上部（表面部位）には下層配線層６が埋め込み形成されている。下層配線層６は、Ｃｕ層５と第１のバリアメタル膜４（ＴａＮ膜）とからなる。第１の絶縁膜３と下層配線層６との上には、バリア絶縁膜７が形成されている。バリア絶縁膜７は、ＳｉＮ膜（厚さ約２００ｎｍ）からなりＣｕの拡散及び酸化防止のために設けられる。バリア絶縁膜７の上には、ＭＩＭ型容量素子１３が形成されている。ＭＩＭ型容量素子１３は、容量下部電極９ａと容量絶縁膜１１ａと容量上部電極１２ａとからなる。容量下部電極９ａは、第２のバリアメタル膜８とＡｌＣｕ膜９（厚さ約４００ｎｍ）とＴｉＮ膜（厚さ約５０ｎｍ）１０との積層膜からなる。第２のバリアメタル膜８は、ＴｉＮ膜（厚さ約２０ｎｍ）とＴｉ膜（厚さ約２０ｎｍ）との積層膜からなる。容量絶縁膜１１ａは、ＳｉＮ膜（厚さ約３０ｎｍ）からなる。容量上部電極１２ａは、ＴｉＮ膜（厚さ約１００ｎｍ）からなる。

バリア絶縁膜７とＭＩＭ型容量素子１３との上には、平坦化されたＳｉＯ₂膜からなる層間絶縁膜１４が形成されている。層間絶縁膜１４の厚さは、第１のバリア絶縁膜７上で約１０００ｎｍであり、容量下部電極９ａ上で約５１０ｎｍであり、容量上部電極１２ａ上で約３８０ｎｍである。層間絶縁膜１４中には、第３の接続プラグ１８ａと第２の配線層１８ｃと第２の接続プラグ１８ｂと第１の配線層１８ｄと第１の接続プラグ１８ｅとが形成されている。第３の接続プラグ１８ａと第２の配線層１８ｃと第２の接続プラグ１８ｂと第１の配線層１８ｄと第１の接続プラグ１８ｅとは、第３のバリアメタル膜（ＴａＮ膜）１６とＣｕ配線層１７とからなる。第３の接続プラグ１８ａは下層配線層６に接続する。第２の接続プラグ１８ｂは容量下部電極９ａに接続する。第１の接続プラグ１８ｅは容量上部電極１２ａに接続する。

第３の接続プラグ１８ａの上面と第２の接続プラグ１８ｂの上面と容量上部電極１２ａの上面とは同じ高さに位置している。第２の配線層１８ｃの厚みと第１の配線層１８ｄの厚みと第１の接続プラグ１８ｅの厚みとは同じであって約３８０ｎｍになっている。

層間絶縁膜１４と第２の配線層１８ｃと第１の配線層１８ｄと第１の接続プラグ１８ｅとの上には第２の絶縁膜１９が形成されている。第２の絶縁膜１９はＳｉＮ膜（厚さ約２００ｎｍ）からなる。第１の接続プラグ１８ｅ上の第２の絶縁膜１９には、第１の接続プラグ１８ｅに達する第１の開口部２０ａが形成されている。第２の配線層１８ｃ上の第２の絶縁膜１９には、第２の配線層１８ｃに達する第２の開口部２０ｂが形成されている。第１の開口部２０ａと第２の開口部２０ｂとを設けた第２の絶縁膜１９上には、配線引出し部２２ａが形成されている。配線引出し部２２ａは、第１の開口部２０ａと第２の開口部２０ｂとに埋め込まれた状態で、第１の接続プラグ１８ｅと第２の配線層１８ｃとに接続されている。配線引出し部２２ａは、第４のバリアメタル膜２１とＡｌＣｕ膜（厚さ約８００ｎｍ）２２からなる。第４のバリアメタル膜２１は、ＴｉＮ膜（厚さ約１００ｎｍ）とＴｉ膜（厚さ約３０ｎｍ）とからなる。第１の配線層１８ｄと第２の配線層１８ｃとは、上層配線層を構成する。

図１（ｂ）に示すように、容量上部電極１２ａは、第１の接続プラグ１８ｅによって配線引出し部２２ａに接続されており、これにより容量上部電極１２ａは第１の接続プラグ１８ｅと配線引出し部２２ａとを介して第２の配線層１８ｃに接続されている。つまり、第１の接続プラグ１８ｅと、上層配線層の一つである第２の配線層１８ｃとは、直接接続されることなく、後述するようにパッド電極に用いるＡｌＣｕ膜２２からなる配線引出し部２２ａを介して接続されている。そのため、配線引出し部２２ａと容量下部電極９ａとの間の層間膜は、第２の絶縁膜１９（ＳｉＮ膜：厚さ約２００ｎｍ）と層間絶縁膜１４（ＳｉＯ₂膜：厚さ約５１０ｎｍ）とで構成されることになって、その合計膜厚は厚くなる。したがって、この層間の単位面積あたりの容量値２１９は約０．０５ｆＦ／μｍ２となり、図５に示した従来例の容量値１１９の約半分に低減できる。

また、本実施形態の半導体装置の構造において、容量上部電極１２ａの膜厚は、第１の接続プラグ１８ｅが容量絶縁膜１１ａまで達して素子特性不良が発生しない限界まで薄くしている。したがって、容量下部電極９ａの膜厚は最大限まで厚くできており、シート抵抗は約７０ｍΩ／□で、図５に示した従来例より大幅に小さく、十分な高周波特性が得られる。

また、本実施形態の半導体装置の構造において、容量下部電極９ａにはＣｕ配線層を用いていないため、ディッシングの問題を懸念する必要はない。

以上のように、本実施形態によると、Ｃｕ多層配線内に形成したＭＩＭ型容量素子において、従来にくらべ、寄生抵抗と寄生容量を大幅に低減できる。

（第２の実施形態）
図２（ａ）〜（d）及び図３（a）〜（ｃ）及び図４（ａ）、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図であり、特に前記図１及び図２に示したようなＭＩＭ型容量素子を含む半導体装置の製造方法を示している。

まず、図２（a）に示すように、半導体基板１上に形成された絶縁分離層２の上に、第１の絶縁膜３を形成する。次に、第１の絶縁膜３に下層配線溝１５ｆを形成した後、下層配線溝１５ｆの表面にＴａＮ膜をスパッタ法にて約２０ｎｍ堆積することで第１のバリアメタル膜４を形成する。第１のバリアメタル膜４はＣｕの拡散及び酸化防止のために形成する。さらに、第１のバリアメタル膜４上に約１００ｎｍのＣｕ膜をスパッタ法にて堆積した後、電界メッキ法によって第１の絶縁膜３上全面にＣｕ膜を堆積させた後、ＣＭＰ（Chemical Mechanical Polishing）法よって不要なＣｕ及びＴａＮを研磨して除去することで、下層配線溝１５ｆにＣｕ層５を埋め込み形成する。これにより、第１の絶縁膜３に埋め込まれた下層配線層６（Ｃｕ層５と第１のバリアメタル膜４とからなる）が形成される。

次に図２（ｂ）に示すように、第１の絶縁膜３と下層配線層６との表面にＳｉＮ膜（厚さ約２００ｎｍ）をＣＶＤ（Chemical Vapor Deposition）法を用いて堆積する。ＳｉＮ膜はバリア絶縁膜７となる。バリア絶縁膜７は、Ｃｕの拡散及び酸化防止のために設けられる。続けて、バリア絶縁膜７の上にスパッタ法にて第２のバリアメタル膜８を４０ｎｍ形成する。第２のバリアメタル膜８は、厚さ約２０ｎｍのＴｉ膜と厚さ約２０ｎｍのＴｉＮ膜との積層膜として形成される。続いて、第２のバリアメタル膜８の上にＡｌＣｕ膜９を約４００ｎｍの厚みで堆積する。続いてＡｌＣｕ膜９の上にＴｉＮ膜１０を約５０ｎｍの厚みで堆積する。バリア絶縁膜７と第２のバリアメタル膜８とＡｌＣｕ膜９と第１のＴｉＮ膜１０とは、第１の金属膜となる。

さらに、ＴｉＮ膜１０の表面にＣＶＤ法によってＳｉＮ膜からなる誘電体膜１１を約３０ｎｍ堆積する。さらに、誘電体膜１１の表面にスパッタ法によってＴｉＮ膜からなる第２の金属膜１２を約１００ｎｍ堆積する。

次に図２（ｃ）に示すように、第２の金属膜１２と誘電体膜１１とをフォトリソグラフィー及びＲＩＥ技術を用いて加工することで、容量上部電極１２ａと容量絶縁膜１１ａとを形成する。次にＴｉＮ膜１０とＡｌＣｕ膜９と第２のバリアメタル膜８とをフォトリソグラフィー及びＲＩＥ技術を用いて加工することで、容量下部電極９ａを形成する。この工程によって、容量上部電極１２ａと容量絶縁膜１１ａと容量下部電極９ａとを備えたＭＩＭ型容量素子１３が形成される。

次に図２（ｄ）に示すように、バリア絶縁膜７と容量上部電極１２ａと容量下部電極９ａとの上にＣＶＤ法によってＳｉＯ₂膜を堆積したうえでＣＭＰ法によって平坦化することで層間絶縁膜１４を形成する。平坦化後、層間絶縁膜１４の厚さは、バリア絶縁膜７上で約１０００ｎｍとなり、容量下部電極９ａ上で約５１０ｎｍとなり、容量上部電極１２ａ上で約３８０ｎｍとなる。

次に図３（ａ）に示すように、フォトリソグラフィー及びＲＩＥ技術を用いて層間絶縁膜１４を加工することで、層間絶縁膜１４に下層配線層６に達する配線用接続孔１５ａと、容量下部電極９ａに達する容量下部電極用接続孔１５ｂとを同時に形成する。第２の層間絶縁膜が約４９０ｎｍ（容量下部電極９ａの厚さ分）エッチングされてバリア絶縁膜７が約２００ｎｍエッチングされる間に、容量下部電極９ａはオーバーエッチされる。しかしながら、ＴｉＮ膜やＡｌＣｕ膜のエッチングレートはＳｉＯ₂膜やＳｉＮ膜のエッチングレートの５分の１から１０分の１程度であり、容量下部電極用接続孔１５ｂにおける容量下部電極９ａの掘れ量は１４０ｎｍ〜７０ｎｍ程度である。これらのことを踏まえて本実施形態では、容量下部電極９ａの厚さを約４９０ｎｍと厚くしているので、容量下部電極用接続孔１５ｂが容量下部電極９ａを突き抜けることはない。

次に図３（ｂ）に示すように、層間絶縁膜１４に、第１の上層配線溝１５ｄと、第２の上層配線溝１５ｃと、容量上部電極用接続孔１５ｅとをそれぞれ約３８０ｎｍの深さにフォトリソグラフィー及びＲＩＥ技術によって同時に形成する。容量上部電極用接続孔１５ｅは容量上部電極１２ａ上に配置されて容量上部電極１２ａに達する深さを有する。第１の上層配線溝１５ｄは容量下部電極用接続孔１５ｄを覆って配置される。第２の上層配線溝１５ｃは、下層配線用接続孔１５ａを覆って配置される。

容量上部電極用接続孔１５ｅは、直径を第２の上層配線溝１５ｃ及び第１の上層配線溝１５ｄの幅と同程度に設定されたうえで、容量上部電極１２aの面積に応じて複数個形成される。ここで図５に示す従来例と同様に容量上部電極接続孔１５ｅを容量上部電極１２aと同じ程度の孔径にすると、配線溝よりエッチングレートが大きいため、オーバーエッチによって容量上部電極１２aの突き抜けが懸念される。これに対して本実施形態では、第２の上層配線溝１５ｃの溝の大きさと第１の上層配線溝１５ｄの溝の大きさとを、容量上部電極用接続孔１５ｅの大きさと同程度にすることで、エッチングレートを同程度にして、容量上部電極１２aが大きくオーバーエッチされることを防止している。

次に図３（ｃ）に示すように、全ての接続孔及び配線溝に覆って層間絶縁膜１４の表面にＴａＮ膜をスパッタ法にて約２０ｎｍ堆積して、第３のバリアメタル膜１６を形成する。さらに、第３のバリアメタル膜１６上に約１００ｎｍのＣｕ膜をスパッタ法にて堆積した後、電界メッキ法によって層間絶縁膜１４全面（全ての接続孔及び配線溝を含む）にＣｕを堆積させ、さらに、ＣＭＰ法よって不要なＣｕ及びＴａＮを研磨して除去することで、全ての接続孔及び配線溝内にＣｕ配線層１７を埋め込む。これにより、容量上部電極用接続孔１５ｅに埋め込まれて容量上部電極１２ａに接続された第１の接続プラグ１８ｅと、容量下部電極用接続孔１５ｂに埋め込まれた状態で容量下部電極９ａに接続された第２の接続プラグ１８ｂと、第１の上層配線溝１５ｄに埋め込まれた状態で第２の接続プラグ１８ｂに接続された第１の配線層１８ｄと、下層配線用接続孔１５ａに埋め込まれた状態で下層配線層６に接続された第３の接続プラグ１８ａと、第２の上層配線溝１５ｃに埋め込まれた状態で第３の接続プラグ１８ａに接続された第２の配線層１８ｃとが形成される。

次に図４（ａ）に示すように、層間絶縁膜１４と第２の配線層１８ｃと第１の配線層１８ｄと第１の接続プラグ１８ｅとの上に、ＳｉＮ膜（厚さ約２００ｎｍ）をＣＶＤ法を用いて堆積する。ＳｉＮ膜は、Ｃｕの拡散及び酸化防止のための第２の絶縁膜１９となる。さらにフォトリソグラフィー及びＲＩＥ技術を用いて第２の絶縁膜１９に、第１の接続プラグ１８ｅに達する第１の開口部２０ａと、第２の配線層１８ｃに達する第２の開口部２０ｂとを形成する。

次に図４（ｂ）に示すように、第１の開口部２０ａと第２の開口部２０ｂとを設けた第２の絶縁膜１９上にスパッタ法にてＴｉ膜を約３０ｎｍ堆積し、続いてＴｉ膜上にＴｉＮ膜を約１００ｎｍ堆積する。これらＴｉ膜とＴｉＮ膜とは、第４のバリアメタル膜２１を構成する。さらに、第４のバリアメタル膜２１上に約８００ｎｍの厚みでＡｌＣｕ膜２２をスパッタ法にて堆積する。次に、フォトリソグラフィー及びＲＩＥ技術を用いてＡｌＣｕ膜２２とバリアメタル膜２１とをパターン加工することで、配線引き出し部２２ａとパッド電極（不図示）とを同時に形成する。

通常、Ｃｕ多層配線においては、最上層のＣｕ配線層上に形成されたバリア絶縁膜（ＳｉＮ膜）に開口部が設けられ、この開口部上にＣｕ膜よりも硬度が低いＡｌＣｕ膜が形成されて、パッド電極が形成される。したがって、パッド電極とともに形成される配線引き出し部２２は、パッド電極に用いるＡｌＣｕ膜を用いて形成されるので、従来にくらべ製造コストが増加することはない。なお、最上層の配線層上のバリア絶縁膜は表面保護膜としても機能する。

以上のように、本実施形態によると、第１の実施形態の寄生抵抗及び寄生容量の小さい高性能ＭＩＭ型容量素子を、従来にくらべ製造工程数を増やすことなく、安定して製造することができる。

以上説明したように、本発明は、Ｃｕ多層配線に寄生抵抗及び寄生容量の小さい高性能なＭＩＭ型容量素子を形成でき、高周波アナログ集積回路の高性能化に有用である。

本発明の半導体装置の一実施形態を示す断面図と平面図である。 本発明による半導体装置の製造方法の一実施形態を示す工程図である。 本発明による半導体装置の製造方法の一実施形態を示す工程図である。 本発明による半導体装置の製造方法の一実施形態を示す工程図である。 従来の半導体装置における課題を説明するための断面図である。 従来の半導体装置における課題を説明するための断面図である。 従来の半導体装置における課題を説明するための平面図と断面図である。

符号の説明

１ 半導体基板
２ 絶縁分離層
３ 第１の絶縁膜
４ 第１のバリアメタル膜
５ Ｃｕ層
６ 下層配線層
７ バリア絶縁膜
８ 第２のバリアメタル膜
９ ＡｌＣｕ膜
９ａ 容量下部電極
１０ ＴｉＮ膜
１１ 誘電体膜
１１ａ 容量絶縁膜
１２ 第２の金属膜
１２ａ 容量上部電極
１３ ＭＩＭ型容量素子
１４ 層間絶縁膜
１５ａ 下層配線用接続孔
１５ｂ 容量下部電極用接続孔
１５ｃ 第２の上層配線溝
１５ｄ 第１の上層配線溝
１５ｅ 容量上部電極用接続孔
１５ｆ 下層配線溝
１６ 第３のバリアメタル膜
１７ Ｃｕ配線層
１８ａ 第３の接続プラグ
１８ｂ 第２の接続プラグ
１８ｃ 第２の配線層
１８ｄ 第１の配線層
１８ｅ 第１の接続プラグ
１９ 第２の絶縁膜
２０ａ 第１の開口部
２０ｂ 第２の開口部
２１ 第４のバリアメタル膜
２２ ＡｌＣｕ膜
２２ａ 配線引出し部

Claims (11)

1. 半導体基板と、
   前記半導体基板上に設けられた第１の絶縁膜と、
   前記第１の絶縁膜上に設けられた容量下部電極と、
   前記容量下部電極上に設けられた容量絶縁膜と、
   前記容量絶縁膜上に設けられた容量上部電極と、
   前記容量下部電極と前記容量絶縁膜と前記容量上部電極とを覆って前記第１の絶縁膜上に設けられてその上面が平坦化された層間絶縁膜と、
   前記層間絶縁膜に埋め込まれて前記容量上部電極に接続された第１の接続プラグと、
   前記層間絶縁膜の上部に埋め込まれた第１の配線層と、
   前記層間絶縁膜に埋め込まれて前記第１の配線層と前記容量下部電極とを接続する第２の接続プラグと、
   前記層間絶縁膜の上部に埋め込まれた第２の配線層と、
   前記層間絶縁膜における前記第２の配線層の下方に埋め込まれて前記第２の配線層に接続された第３の接続プラグと、
   前記層間絶縁膜上に設けられた第２の絶縁膜と、
   前記第２の絶縁膜を貫通して前記第１の接続プラグに達する第１の開口部と、
   前記第２の絶縁膜を貫通して前記第２の配線層に達する第２の開口部と、
   前記第２の配線層よりも低硬度材料からなり前記第１の開口部と前記第２の開口部とを充填した状態で前記第２の絶縁膜上に設けられて前記第１の接続プラグと前記第２の配線層とを接続する配線引出し部と、
   を具備し、
   前記容量下部電極と前記容量絶縁膜と前記容量上部電極とは、ＭＩＭ型容量素子を構成し、
   前記第１の配線層と前記第２の配線層とは、上層配線層を構成し、
   前記容量上部電極は、前記第１の接続プラグと前記配線引出し部とを介して前記上層配線層に電気的に接続される、
   ことを特徴とする半導体装置。
2. 前記第１の絶縁層の上部には下層配線層が埋め込まれており、
   前記第３の接続プラグは、前記下層配線層に接続されており、
   前記第２の配線層は、前記第３の接続プラグを介して前記下層配線層に接続されている、
   ことを特徴とする請求項１の半導体装置。
3. 前記容量下部電極の厚さは、前記容量上部電極の厚さより厚い、
   ことを特徴とする請求項１記載の半導体装置。
4. 前記第１の接続プラグの厚さ寸法と、前記第１の配線層の厚さ寸法と、前記第２の配線層の厚さ寸法とは、互いに同等であり、かつ前記層間絶縁膜の厚さ寸法から前記ＭＩＭ型容量素子の厚さ寸法を減算した値に設定されている、
   ことを特徴とする請求項１記載の半導体装置。
5. 前記容量下部電極は、ＡｌＣｕからなる金属合金膜とＴｉＮ又はＴａＮからなる金属窒化膜との積層膜で構成され、
   前記容量上部電極は、ＡｌＣｕ、ＴｉＮ、ＴａＮの少なくとも１つからなる導電体膜から構成され、
   前記第１の接続プラグと前記第２の接続プラグと前記第１の金属配線と前記第３の接続プラグと前記第２の金属配線とは、Ｃｕ膜とＴａＮ膜との積層膜で構成され、
   前記配線引出し部は、ＡｌＣｕ膜とＴｉＮ又はＴａＮからなる金属窒化膜との積層膜で構成されている、
   ことを特徴とする請求項１記載の半導体装置。
6. 前記第２の金属配線は、最上層の埋め込み配線層であり、
   前記第２の絶縁膜は、表面保護膜を兼ねるバリア絶縁膜であり、
   前記配線引出し部は、パッド電極を兼ねる導電体膜である、
   ことを特徴とする請求項１記載の半導体装置。
7. 半導体基板上に形成された第１の絶縁膜に、第１の金属膜と誘電体膜と第２の金属膜とを順に堆積する第１の工程と、
   前記第２の金属膜と前記誘電体膜と前記第１の金属膜とを選択的にエッチングすることで、容量上部電極と容量絶縁膜と容量下部電極とを有するＭＩＭ型容量素子を形成する第２の工程と、
   前記第１の絶縁膜に、前記ＭＩＭ型容量素子を覆って層間絶縁膜を堆積したうえで当該層間絶縁膜の表面を研摩して平坦化する第３の工程と、
   前記層間絶縁膜に、下層配線用接続孔と、前記容量下部電極に達する容量下部電極用接続孔とを同時に形成する第４の工程と、
   前記層間絶縁膜に、容量上部電極に達する容量上部電極用接続孔と、前記容量下部電極用接続孔を覆う第１の上層配線溝と、前記下層配線用接続溝を覆う第２の上層配線溝とを同時に形成する第５の工程と、
   前記層間絶縁膜上に第３の金属膜を堆積したうえで研摩することで、前記容量上部電極用接続孔に埋め込まれた状態で前記容量上部電極に接続された第１の接続プラグと、前記容量下部電極用接続孔に埋め込まれた状態で前記容量下部電極に接続された第２の接続プラグと、前記第１の上層配線溝に埋め込まれた状態で前記第２の接続プラグに接続された第１の配線層と、前記下層配線用接続孔に埋め込まれた第３の接続プラグと、前記第２の上層配線溝に埋め込まれた状態で前記第３の接続プラグに接続された第２の配線層とを形成する第６の工程と、
   前記層間絶縁膜上に第２の絶縁膜を形成する第７の工程と、
   前記第２の絶縁膜に、前記第１の接続プラグに達する第１の開口部と、前記第２の配線層に達する第２の開口部とを形成する第８の工程と、
   前記第２の絶縁膜に、前記第１の開口部に埋め込まれて前記第１の接続プラグに接続されるとともに前記第２の開口部に埋め込まれて前記第２の配線層に接続される状態で第４の金属層を堆積したうえで当該第４の金属層を選択的にエッチングすることで、前記第１の接続プラグを介して前記容量上部電極と前記第２の配線層とを接続する配線引出し部を形成する第９の工程と、
   を含む、
   ことを特徴とする半導体装置の製造方法。
8. 前記第１の工程の前工程として、前記第１の絶縁層に下層配線層を埋め込み形成する工程をさらに含み、
   前記第４の工程では、前記下層配線層に達する前記下層配線用接続孔を形成し、
   前記第６の工程では、前記下層配線層に接続する前記第３の接続プラグを形成する、
   請求項７の半導体装置の製造方法。
9. 前記第５の工程では、
   前記容量上部電極用接続孔と前記第１の上層配線溝と前記第２の上層配線溝とを、同一幅で且つ同一深さで形成する、
   ことを特徴とする請求項７記載の半導体装置の製造方法。
10. 前記第１の工程では、前記第１の金属膜を、前記第２の金属膜より厚く形成する、
    ことを特徴とする請求項７記載の半導体装置の製造方法。
11. 前記第５の工程では、前記容量上部電極用接続孔の深さ寸法と、前記第１の上層配線溝の深さ寸法と、前記第２の上層配線溝の深さ寸法とを、互いに同等に、かつ前記層間絶縁膜の厚さ寸法から前記ＭＩＭ型容量素子の厚さ寸法を減算した値に設定する、
    ことを特徴とする請求項７記載の半導体装置の製造方法。

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