CN104576764A - 一种集成无源器件及其制造方法 - Google Patents

Abstract

本发明提供一种集成无源器件及其制造方法，采用金属铜做全部的金属电感层，同时使用金属铝做MIM电容的下极板、钛、钽、氮化钛、氮化钽中的至少一种做MIM电容的上极板，使用低电阻的铜作为电感金属层，损耗低，Q值高，增益强；避免了纯铜MIM电容的铜层常见的hillock缺陷，提高了IPD电容的可靠性；集成电路无源器件的制造没有增加光罩的数目，节约了生产成本。

Description

一种集成无源器件及其制造方法

技术领域

本发明涉及半导体器件制造技术领域，尤其涉及一种集成无源器件及其制造方法。

背景技术

集成无源器件(IPD:Integrated Passive Device)因其优越的独立无源元件特性目前广泛应用于微波射频电路及其产品中。品质因数Q factor是衡量电感质量的主要参数。电感的Q值越高，损耗越小，增益越高。因此，高Q值、低损耗、高可靠性是IPD制造过程不断改进的目标。

图1A所示为Al做上下极板的MIM（金属-绝缘介质-金属）电容器的剖面结构示意图；图1B所示为Al做下极板、Cu做上极板的MIM（金属-绝缘介质-金属）电容器的剖面结构示意图。

如图1A和1B所示，目前为提高Q值，通常都使用低阻值Cu来替代Al。或是增加金属层的厚度或者使用金属层的叠加。使用Al+Cu的IPD的Q值比纯Al的IPD的Q值要高两倍之多。

如图1C所示，若考虑使用纯Cu的IPD，因Cu在热应力作用下会产生hillockdefect（小丘缺陷），用Cu做MIM（金属-绝缘介质-金属）电容器的下极板，尤其在Cu很厚的情况下，这种hillock defect会愈加明显，直接影响电容介电质的厚度均一性，从而影响器件可靠性。

因此，需要一种新的集成无源器件及其制造方法，以避免上述缺陷。

发明内容

本发明的目的在于提供一种集成无源器件及其制造方法，能够避免了厚铜层常见的小丘缺陷，提高器件的Q值和电容的可靠性。

为解决上述问题，本发明提出一种集成无源器件，包括：半导体衬底、形成于半导体衬底电容器区上的至少一个MIM电容器以及形成于半导体衬底电感器区上的至少一个电感，其中，所述MIM电容器的下极板主要由铝形成，上极板主要由钛、钽、氮化钛、氮化钽中的至少一种形成；所述电感主要由铜形成。

进一步的，所述电感还包括形成于铜上方的铝。

进一步的，所述下极板包括铝层和阻挡层，为铝层及其上方的阻挡层构成的两层结构或者两层阻挡层及两层之间夹铝层而构成的三层结构，所述阻挡层为氮化钛或氮化钽。

进一步的，所述MIM电容器的下极板中铝层的厚度为1μm～1.5μm。

进一步的，所述MIM电容器上极板的厚度为0.5μm～0.8μm。

进一步的，所述MIM电容器上极板、下极板之间的绝缘介质为氮化硅、氧化硅或者氮氧化硅。

进一步的，所述电感至少有一层铜，且每一层铜的厚度为2.5μm～4μm。

进一步的，所述半导体衬底包括高阻值晶圆基底，依次形成所述基底上的缓冲氧化层、刻蚀阻挡层、层间介质层，形成于层间介质层中的下层互连金属，所述电感的下段即为形成于半导体衬底电感器区的所述下层互连金属。

本发明还提供一种上述的集成无源器件的制造方法，包括：

提供包含电容器区和电感器区的半导体衬底，至少在所述半导体衬底的电容器区上依次形成下极板层、绝缘介质层、上极板层，所述下极板层主要为铝，所述上极板层包括钛、钽、氮化钛、氮化钽中的至少一种；

依次刻蚀所述上极板层、绝缘介质层以及下极板层，在所述半导体衬底电容器区上形成MIM电容器；

在所述MIM电容器以及半导体衬底的整个表面上依次沉积刻蚀阻挡层和层间介质层；

至少刻蚀所述半导体衬底电感器区表面上的层间介质层和刻蚀阻挡层，形成至少一个电感沟槽；

在所述电感沟槽中填充铜，形成电感。

进一步的，提供半导体衬底的步骤包括:

提供高阻值晶圆作为基底，在所述基底上生长缓冲氧化层；

在所述缓冲氧化层上依次沉积淀积刻蚀阻挡层和第一层间介质层；

采用大马士革互连工艺在所述第一层间介质层中形成下层互连金属。

进一步的，采用大马士革互连工艺至少刻蚀所述半导体衬底电感器区表面上的层间介质层和刻蚀阻挡层，形成至少一个电感沟槽，并在电感沟槽下方形成电感接触沟道，所述电感接触沟道填充铜后形成电感接触结构。

进一步的，所述制造方法还包括：

在刻蚀所述半导体衬底电感器区表面上的层间介质层和刻蚀阻挡层的同时，还刻蚀MIM电容器上极板上方以及下极板上方的层间介质，分别形成互连沟槽及其下方的接触孔；

在向所述电感接触沟道中填充铜的同时，还向所述接触孔中填充铜以形成接触孔结构；在所述电感沟槽中填充铜的同时，还向所述互连沟槽中填充铜，以形成上层互连金属，，所述接触孔结构连接电容器区的上层互连金属和下层互连金属。

进一步的，形成电感之后，还包括：

在所述电感、上层互连金属以及层间介质层上表面沉积铝，刻蚀所述铝，形成覆盖在所述上层互连金属上表面的铝垫和覆盖在电感的铜的上表面的铝层；

在所有铝和层间介质的上表面沉积钝化层，刻蚀所述钝化层以暴露出所述铝垫。

与现有技术相比，本发明的集成无源器件及其制造方法，采用金属铜或者金属铜和金属铝作电感金属层，同时使用金属铝做MIM电容器的下极板，钛、钽、氮化钛、氮化钽中的至少一种作MIM电容器的上极板，具有以下有益效果：

1、低电阻的铜作为电感金属层，损耗低，Q值高，增益强；

2、避免了纯铜MIM电容器的铜层常见的hillock缺陷，提高了IPD电容的可靠性;

3、集成电路无源器件的制造没有增加光罩的数目，节约了生产成本。

附图说明

图1A是现有技术中的一种纯Al的IPD的剖视结构示意图；

图1B是现有技术中的一种Al和Cu复合的IPD的剖视结构示意图；

图1C是现有技术中的一种纯Cu的IPD hillock缺陷的SEM结构示意图；

图2是本发明具体实施例的IPD的器件结构示意图；

图3是本发明一实施例的IPD的器件制造方法流程图；

图4A至图4E是图3所示的IPD的器件制造方法流程中的器件剖面结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的IPD的器件及其制造方法作进一步详细说明。

请参考图2，本发明一实施例提供一种集成无源器件，包括：半导体衬底20、形成于半导体衬底20电容器区上的MIM电容器30以及形成于半导体衬底20电感器区上的电感40，其中，所述MIM电容器30的下极板301主要由铝形成，铝层的厚度为1μm～1.5μm，下极板可以是单层铝结构，也可以是包括铝层和阻挡层，例如铝层及其上方的阻挡层构成的两层结构或者两层阻挡层及两层之间夹铝层而构成的三层结构，所述阻挡层为氮化钛或氮化钽；上极板303可以为氮化钽TaN或者氮化钛TiN或者钛Ti、钽Ta、氮化钛TiN、氮化钽TaN中的两种构成的双层结构或者钛Ti、钽Ta、氮化钛TiN、氮化钽TaN中的三种构成的三层结构形成，例如氮化钛和/或氮化钽两层之间夹钛或钽而构成的三层结构，上极板303的厚度为0.5μm～0.8μm，两极板间的绝缘介质302为氮化硅、氧化硅或者氮氧化硅，且上极板303长度小于下极板301；电感40由上层铜互连工艺形成，例如：采用单大马士革工艺在半导体衬底20的电感器区的上表面的第一阻挡层70和第一层间介质层21中形成电感接触沟道（Via），在电感接触沟道中填充铜并进行铜CMP，继续在器件表面形成第二阻挡层401和第二层间介质层402，进而形成电感沟槽，在电感沟槽中填充铜并进行铜CMP，最终形成电感，由此电感40中铜有两层，总铜的厚度为电感接触沟道和电感沟槽的深度之和，其中每层铜的厚度可以为2.5μm～4μm。本实施例中，所述集成无源器件还包括形成于所述电感40上表面的铝层502。需要说明的是，电感沟槽下方的电感接触结构是通过铜互连工艺中的通孔Via制程获得的，该电感接触沟道并非常规的贯穿层间介质层用于两层铜互连的正方形孔或圆形孔，而是具有很长的沟槽形状，填充铜后形成的电感接触结构因而可以成为最终形成的电感线圈的一部分，整体地提高最终形成的电感的感抗和Q值。

本实施例中，半导体衬底20包括高阻值晶圆基底200，依次形成所述基底上的缓冲氧化层（未图示）、刻蚀阻挡层201、层间介质层202，形成于层间介质层202中的下层互连金属203，下层互连金属203可以为铜或铝。

本实施例中，采用单大马士革工艺形成电感40的过程中还在MIM电容器30的上极板303上方形成接触孔结构（互连通孔结构）及其上方的上层互连金属403，在MIM电容器30的下极板上方形成接触孔结构（互连通孔结构）及其上方的上层互连金属404

请参考图3，本发明一实施例还提供一种集成无源器件的制造方法，包括：

S1，提供包含电容器区和电感器区的半导体衬底，至少在所述半导体衬底电容器区上依次形成下极板层、绝缘介质层、上极板层，所述下极板层主要为铝，所述上极板层包括钛、钽、氮化钛、氮化钽中的至少一种；

S2，依次刻蚀所述上极板层、绝缘介质层以及下极板层，在所述半导体衬底电容器区上形成至少一个MIM电容器；

S3，在所述MIM电容器以及半导体衬底的整个表面上依次沉积刻蚀阻挡层和层间介质层；

S4，至少刻蚀所述半导体衬底电感器区表面上的层间介质层和刻蚀阻挡层，形成至少一个电感沟槽；

S5，在所述电感沟槽中填充铜，形成电感。

请参考图4A，在步骤S1中提供半导体衬底的工艺包括:

首先，提供高阻值晶圆作为基底200，在所述基底200上生长缓冲氧化层(未图示)；

接着，在所述缓冲氧化层上依次CVD沉积淀积刻蚀阻挡层201和第一层间介质层202；

采用大马士革互连工艺在所述第一层间介质层203中形成上层互连金属203，所述大马士革互连工艺包括沉积掩膜层、涂覆光刻胶、图案化光刻胶、刻蚀掩膜层和第一层间介质层202形成沟槽、PVD沉积阻挡层TaN和种子层Ta、化学电镀铜Cu、Cu CMP（Cu的化学机械平坦化）。本步骤中提供的半导体衬底20有预定义的用于后续形成MIM电感器的区域或表面和用于后续形成电感的区域或表面。

请继续参考图4A，在步骤S1中，首先，在半导体衬底20上PVD方法淀积MIM电容器的下极板层（Al）301及其阻挡层TaN或TiN（未图示）；接着，CVD方法淀积绝缘介质（电容介电质）氮化硅SiN302；然后，PVD方法淀积MIM电容器的上极板层（TaN）303。所述MIM电容器的下极板厚度为1μm～1.5μm；上极板的厚度为0.5μm～0.8μm。

请参考图4B，在步骤S2中，首先，通过掩膜、光刻、蚀刻工艺形成MIM电容器的上极板303以及绝缘介质302；接着，再次通过掩膜、光刻、蚀刻工艺形成MIM电容器的下极板301，本实施例中，下极板301的长度大于上极板302的长度。

请参考图4C和4D，步骤S3至S5的工艺过程可以通过单大马士革工艺或者双大马士革工艺完成，双大马士革工艺主要包括：只淀积一次刻蚀阻挡层和层间介质层，并分两次光刻蚀刻来分别定义电感接触沟道（Via）和电感沟槽（TM）的图形，再一次完成种子层（B&S）沉积、Cu的ECP和CMP；而单大马士革工艺主要包括：分两次完成阻挡层和层间介质层的淀积，电感接触沟道（Via）和电感沟槽（TM）的光刻、蚀刻，种子层沉积（B&S），Cu的ECP和CMP）。

单大马士革工艺形成电感的步骤具体包括：

首先，在步骤S2后形成的器件表面CVD方法依次淀积氮化硅SIN作为第一刻蚀阻挡层204，淀积氧化硅作为第一层间介质层21，并CMP（化学机械平坦化）第一层间介质层21；

然后，通过单大马士革方法中的通孔Via制程对第一层间介质层21和刻蚀阻挡层204进行掩膜、光刻、蚀刻，在MIM电容器的上极板的上表面和下极板长于上极板的上表面的刻蚀阻挡层204和第一层间介质层21中形成接触孔

（互连通孔），在半导体衬底20电感器区上表面的刻蚀阻挡层204和第一层间介质层21中形成电感接触沟道，在接触孔（互连通孔）和电感接触沟道中PVD沉积阻挡层TaN和种子层Ta，并化学电镀铜Cu以及Cu CMP，形成接触孔结构（互连通孔结构）211、212和电感接触结构213。其中，电感接触沟道虽然是通过铜互连工艺中的通孔Via制程获得的，，但并非贯穿层间介质层用于两层铜互连的正方形或圆形通孔，而是很长的沟槽形状的接触结构，这样的目的是为了使铜填充后的电感接触结构213也成为最终形成的电感线圈的一部分，增加了电感的厚度，从而可以整体地提高电感的感抗和Q值。

接着，请参考图4D，在上述器件表面再次沉积氮化硅SiN作为第二刻蚀阻挡层204，淀积氧化硅作为第二层间介质层402，并CMP第二层间介质层402顶部；

然后，请继续参考图4D，通过单大马士革工艺方法中的铜互连沟槽TM制程对第二层间介质层402和刻蚀阻挡层204进行掩膜、光刻、蚀刻，在接触孔结构211、212和电感接触结构213上表面的第二层间介质层402中分别形成互连沟槽和电感沟槽，在互连沟槽和电感沟槽中PVD沉积阻挡层TaN和种子层Ta，并化学电镀铜Cu以及Cu CMP，形成上层互连金属403以及电感沟槽铜填充结构（实质上是上层互连金属）404，此时形成的电感包括电感器区的电感沟槽铜填充结构404、电感接触结构213以及下层互连金属203。

请参考图4E，形成电感之后，首先，在上述器件表面上依次淀积Al，通过掩膜、光刻、蚀刻Al形成了铝垫pad501和一部分电感线圈图形（即电感器区的电感沟槽铜填充上表面的铝层502），铝垫501位于电容器区的电感沟槽铜填充结构404上方，该过程中使用的掩膜板与普通的上层互连金属形成工艺中使用的掩膜板相同；接着，在铝层502和铝垫501以及第二层间介质402上方沉积钝化层60，并刻蚀钝化层60以暴露出所述铝垫501。由此可见，本发明的电感主要由电感沟槽铜填充结构以及电感接触结构的铜形成，厚度大，Q值高，而由于进一步在电感器区的电感沟槽铜填充结构404上还形成了的铝层502，因此电感包含铜和铝，进一步提高了Q值。

请参考图4D或4E，本发明其他实施例中，采用双大马士革互连工艺制作电感时，在步骤S3中一次性沉积预定义厚度的刻蚀阻挡层和层间介质；然后在步骤S4中先用上层互连金属刻蚀掩模板对层间介质层进行电感沟槽光刻刻蚀，再用互连通孔掩模板进行电感沟槽下方的电感接触沟道的光刻刻蚀；接着，在步骤S5中一次性向电感沟槽及其下方的电感接触沟道中填充铜并进行铜CMP。从而形成电感。步骤S4还采用双大马士革互连工艺刻蚀电容器区的所述层间介质层21和刻蚀阻挡层204，形成分别位于电容器区上极板303和下极板301的互连通孔（接触孔）以及互连沟槽，然后在向电感沟槽及其下方的电感接触沟道中填充铜时一并向互连通孔和互连沟槽中填充铜，然后经过上述的同一道铜CMP工艺，形成位于MIM电容上方的互连通孔结构（接触孔结构）211、212和上层互连金属（上层铜互连结构）402。

综上所述，本发明的集成无源器件及其制造方法，采用金属铜或者金属铜和金属铝作电感金属层，同时使用金属铝做MIM电容的下极板、钛、钽、氮化钛、氮化钽中的至少一种做MIM电容的上极板，具有以下有益效果：

1、低电阻的铜作为电感金属层，损耗低，Q值高，增益强；

2、避免了纯铜MIM电容的铜层常见的hillock缺陷，提高了IPD电容的可靠性;

3、集成电路无源器件的制造没有增加光罩的数目，节约了生产成本。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种集成无源器件，其特征在于，包括：半导体衬底、形成于半导体衬底电容器区上的至少一个MIM电容器以及形成于半导体衬底电感器区上的至少一个电感，其中，所述MIM电容器的下极板主要由铝形成，上极板主要由钛、钽、氮化钛、氮化钽中的至少一种形成；所述电感主要由铜形成。

2.如权利要求1所述的集成无源器件，其特征在于，所述电感还包括形成于铜上方的铝。

3.如权利要求1所述的集成无源器件，其特征在于，所述下极板包括铝层和阻挡层，为铝层及其上方的阻挡层构成的两层结构或者两层阻挡层及两层之间夹铝层而构成的三层结构，所述阻挡层为氮化钛或氮化钽。

4.如权利要求1至3中任一项所述的集成无源器件，其特征在于，所述MIM电容器的下极板中铝层的厚度为1μm～1.5μm。

5.如权利要求1至3中任一项所述的集成无源器件，其特征在于，所述MIM电容器上极板的厚度为0.5μm～0.8μm。

6.如权利要求1所述的所述的集成无源器件，其特征在于，所述MIM电容器上极板、下极板之间的绝缘介质为氮化硅、氧化硅或者氮氧化硅。

7.如权利要求1所述的所述的集成无源器件，其特征在于，所述电感至少有一层铜，且每一层铜的厚度为2.5μm～4μm。

8.如权利要求1所述的所述的集成无源器件，其特征在于，所述半导体衬底包括高阻值晶圆基底，依次形成所述基底上的缓冲氧化层、刻蚀阻挡层、层间介质层，形成于层间介质层中的下层互连金属，所述电感的下段即为形成于半导体衬底电感器区的所述下层互连金属。

9.一种如权利要求1至8中任一项所述的集成无源器件的制造方法，其特征在于，包括：

提供包含电容器区和电感器区的半导体衬底，至少在所述半导体衬底电容器区上依次形成下极板层、绝缘介质层、上极板层，所述下极板层主要为铝，所述上极板层包括钛、钽、氮化钛、氮化钽中的至少一种；

依次刻蚀所述上极板层、绝缘介质层以及下极板层，在所述半导体衬底电容器区上形成至少一个MIM电容器；

在所述MIM电容器以及半导体衬底的整个表面上依次沉积刻蚀阻挡层和层间介质层；

至少刻蚀所述半导体衬底电感器区表面上的层间介质层和刻蚀阻挡层，形成至少一个电感沟槽；

在所述电感沟槽中填充铜，形成电感。

10.如权利要求9所述的集成无源器件的制造方法，其特征在于，提供半导体衬底的步骤包括:

提供高阻值晶圆作为基底，在所述基底上生长缓冲氧化层；

在所述缓冲氧化层上依次沉积淀积刻蚀阻挡层和第一层间介质层；

采用大马士革互连工艺在所述第一层间介质层中形成下层互连金属。

11.如权利要求9所述的集成无源器件的制造方法，其特征在于，采用单大马士革互连工艺或双大马士革工艺至少刻蚀所述半导体衬底电感器区表面上的层间介质层和刻蚀阻挡层，形成至少一个电感沟槽，并在电感沟槽下方形成电感接触沟道，所述电感接触沟道填充铜后形成电感接触结构。

12.如权利要求11所述的集成无源器件的制造方法，其特征在于，还包括：

在刻蚀所述半导体衬底电感器区表面上的层间介质层和刻蚀阻挡层的同时，还刻蚀MIM电容器上极板上表面以及下极板上表面接触的层间介质，形成互连沟槽及其下方的接触孔；

在向所述电感接触沟道中填充铜的同时，还向所述接触孔中填充铜以形成接触孔结构；在所述电感沟槽中填充铜的同时，还向所述互连沟槽中填充铜，以形成上层互连金属，所述接触孔结构连接电容器区的上层互连金属和下层互连金属。

13.如权利要求12所述的集成无源器件的制造方法，其特征在于，形成电感之后，还包括：

在所述电感、上层互连金属以及层间介质层上表面沉积铝，刻蚀所述铝，形成覆盖在所述上层互连金属上表面的铝垫和覆盖在电感的铜的上表面的铝层；

在所有铝和层间介质的上表面沉积钝化层，刻蚀所述钝化层以暴露出所述铝垫。