CN109524348B - 基本规则区域中的完全对准的过孔 - Google Patents

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Abstract

本发明涉及基本规则区域中的完全对准的过孔。本公开涉及半导体结构，更特别地，涉及完全对准的过孔结构及其制造方法。该结构包括：在电介质材料中形成的多个最小基本规则导电结构，所述多个最小基本规则导电结构中的每一者包括在其中的凹陷的导电材料；在所述电介质材料中形成的至少一个导电结构，所述导电结构比所述多个最小基本规则导电结构宽；位于所述电介质层的表面上方的蚀刻停止层，所述电介质层具有开口以暴露所述至少一个导电结构的导电材料和选择的最小基本规则导电结构的所述凹陷的导电材料；以及上部导电材料，其通过所述蚀刻停止层的所述开口与所述至少一个导电结构和所述选择的最小基本规则导电结构完全对准并直接电接触。

Description

基本规则区域中的完全对准的过孔
技术领域
本公开涉及半导体结构，更特别地，涉及完全对准的过孔结构及其制造方法。
背景技术
在先进的技术节点中，布线结构变得越来越小，其中最小的基本规则(groundrule)达到10nm或更小的特征尺寸。在集成电路中，不同布线层上的布线结构可以通过完全对准的过孔互连。完全对准的过孔提供了直接落着在具有最小基本规则的布线结构以及较大尺寸特征上的益处。
在目前的制造工艺中，完全对准的过孔以相同的方式形成以访问具有最小基本规则的布线结构和较大尺寸特征两者。这导致较大尺寸特征内的导体材料的体积减小，从而增加了其整体电阻。
发明内容
在本公开的一方面，一种结构包括：在电介质材料中形成的多个最小基本规则导电结构，所述多个最小基本规则导电结构中的每一者包括在其中的凹陷的导电材料；在所述电介质材料中形成的至少一个导电结构，所述导电结构比所述多个最小基本规则导电结构宽；位于所述电介质层的表面上方的蚀刻停止层，所述电介质层具有开口以暴露所述至少一个导电结构的导电材料和选择的最小基本规则导电结构的所述凹陷的导电材料；以及上部导电材料，其通过所述蚀刻停止层的所述开口与所述至少一个导电结构和所述选择的最小基本规则导电结构完全对准并直接电接触。
在本公开的一方面，一种结构包括：多个最小基本规则结构，所述最小基本规则结构中的每一者包括凹陷的导电材料并且在其间具有最小绝缘体间隔；至少一个布线结构，其具有比所述多个最小基本规则结构大的尺寸，所述至少一个布线结构包括衬里材料和与所述凹陷的导电材料不同的导电材料；以及上部互连结构，其与选择的最小基本规则结构和所述至少一个布线结构完全对准并直接电接触。
在本公开的一方面，一种方法包括：沉积第一导电材料以填充最小特征尺寸的沟槽，导致布线结构和具有与所述最小特征尺寸相比的较大宽度的另一布线结构；使用于所述布线结构的所述第一导电材料凹陷；形成与所述布线结构中选择的一个和具有所述较大宽度的所述另一布线结构完全对准的过孔；以及将导电材料沉积在所述完全对准的过孔中以与所述凹陷的第一导电材料和具有所述较大宽度的所述布线结构的导电材料电接触。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了根据本公开的方面的除了其他特征之外的具有包括备选(alternative)金属材料的最小宽度特征和较宽特征的结构以及相应的制造工艺。
图2示出了根据本公开的方面的除了其他特征之外的具有备选金属材料的最小宽度特征和具有导电材料填充的较宽特征以及相应的制造工艺。
图3示出了根据本公开的方面的除了其他特征之外的在最小宽度特征之内凹陷的备选金属材料以及相应的制造工艺。
图4示出了根据本公开的方面的除了其他特征之外的与选择的最小宽度特征和较宽特征电接触的完全对准的过孔结构以及相应的制造工艺。
图5-8示出了根据本公开的附加方面的除了其他特征之外的具有最小宽度特征和较宽特征的结构以及相应的制造工艺。
具体实施方式
本公开涉及半导体结构，更特别地，涉及完全对准的过孔结构及其制造方法。更具体地，本公开提供了用于完全对准的过孔结构的最小宽度线(例如，互连或其他布线结构)和较宽线的独立控制。通过实施本文描述的方法和结构，现在可以使能完全对准的过孔(FAV)结构的双金属化，以改善过孔和互连电阻。另外的益处包括例如改善在所有线上凹陷的互连之上的宽线电阻以及改善用于选择性布线结构的过孔电阻。
在实施例中，本文描述的方法包括在互连结构中沉积用于最小宽度导线或特征(例如，最小宽度互连结构)的备选金属材料(例如，Ru或Co)层。该集成方案进一步包括在较宽特征(例如，较宽的导线或特征)中各向同性地去除备选金属，同时在最小宽度特征(最小基本规则特征)中留下备选金属材料。然后可以用例如Cu的导体材料填充较宽特征；而最小宽度特征中的备选金属材料被凹陷，随后将用于上部布线层的导电材料填充工艺用于选择的最小宽度特征。由于较宽特征中的导电材料未凹陷，所以在较宽特征中留有较大体积的材料以降低其整体电阻(与常规结构相比)。
用于上部布线层的导电材料填充工艺将与选择的最小宽度特征的凹陷的备选金属材料以及较宽特征的导体材料直接电接触。在备选实施例中，较宽的特征可以用备选金属材料填充，随后是用于形成与选择的最小宽度特征和较宽特征接触的上部布线层的凹陷和导电材料填充工艺。
本文描述的方法导致具有包括例如Ru或Co的备选金属材料的最小宽度互连以及Cu宽互连的结构。以这种方式，所得到的结构包括在具有单一材料最小宽度特征的同一晶片上的双导体材料的最小宽度特征，例如互连结构。在某些实施例中，较宽的互连也可以包括双导体材料，例如，铜和Ru。此外，本文所述的结构可以包括在最小区域中凹陷的备选金属，例如，Ru，而不凹陷较宽的线或特征中的例如Cu的导电材料。所得到的结构将具有使接触面积增加的3D过孔/线接口。
本公开的完全对准的过孔结构可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的完全对准的过孔结构的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，完全对准的过孔结构的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。
图1示出了根据本公开的方面的除了其他特征之外的具有最小宽度特征和较宽特征的结构以及相应的制造工艺。更具体地，图1的结构10包括具有多个沟槽14a’、14b’、14c’的衬底12，例如，层间电介质材料。在实施例中，沟槽14a’、14b’将用于形成最小宽度特征，例如，最小基本规则互连结构或布线结构；而沟槽14c’将用于形成较宽的宽度特征。层间电介质材料可以是基于氧化物的材料，例如SiO2或SiCOH。
多条布线14a、14b、14c可以通过常规的光刻和蚀刻工艺形成。例如，将形成在层间电介质材料之上的抗蚀剂暴露于能量(光)以形成图案(开口)。将例如反应离子蚀刻(RIE)的具有选择性化学(chemistry)的蚀刻工艺用于通过抗蚀剂的开口在衬底12中形成一个或多个沟槽14a’、14b’、14c’。在实施例中，多个沟槽14a’、14b’可以具有大约12nm至24nm的宽度和大约40nm或更小的栅距(pitch)；但是本文考虑了其他尺寸，这依赖于特定的技术节点。
仍然参考图1，在去除抗蚀剂之后，在包括在布线结构14a、14b、14c内的层间电介质材料的暴露表面之上形成衬里16。衬里16可以是通过例如化学气相沉积(CVD)的常规沉积工艺沉积的TiN、Ta、TaN、Co或Ru衬里。例如Ru或Co的备选金属材料18沉积在衬里16之上。可以通过常规的CVD工艺沉积备选金属材料18(也称为主金属材料)以填充布线结构14a、14b。在更具体的实施例中，将备选金属材料18沉积至约7nm至12nm的厚度以确保布线结构14a、14b的完全填充；但是也可以考虑其他厚度，这依赖于特定的技术节点，例如，布线结构14a、14b的尺寸。对备选金属材料18执行退火工艺。
如图2所示，从布线结构14c和衬底12的上表面去除备选金属材料18。备选金属材料18可通过例如反应离子蚀刻(RIE)的常规的各向同性蚀刻工艺来去除，随后是湿清洁工艺。如本领域技术人员应该理解的，各向同性蚀刻工艺可以是定时蚀刻工艺，其将从层间电介质材料的上表面以及布线结构14c内去除全部材料，而留下布线结构14a、14b中的备选金属材料18。常规的各向同性蚀刻工艺可以是干法工艺或湿法工艺。
在各向同性蚀刻工艺之后，执行金属化工艺以填充布线结构14c。特别地，阻挡层20可以沉积在衬底12的表面上以及布线结构14c内。作为示例，阻挡层20可以是通过常规CVD工艺、等离子体增强CVD(PEVCD)工艺或原子层沉积(ALD)工艺沉积的TiN、Ta或TaN材料。阻挡层20可以沉积到约4nm或更小的厚度。衬里22沉积在阻挡层20上至约4nm或更小的厚度。在实施例中，衬里22可以是TiN材料、TaN材料、Co、Ru或其他已知的衬里材料。在衬里22之上沉积(例如，通过常规的沉积工艺(例如，CVD))金属化(导体材料)，其完全填充布线结构14c。在实施例中，金属化可以是铜材料填充工艺；但是在此考虑其他金属或金属合金。以这种方式，可以在布线结构14a、14b、14c中形成例如宽互连结构的宽特征和最小宽度特征。在下文中，最小宽度特征和宽特征将分别被可交换地称为参考标号14a、14b和14c。
在图3中，可以通过常规的化学机械抛光(CMP)工艺去除衬底12表面上的任何导体材料24。因此，导体材料24将与层间电介质材料的表面齐平，例如，与跟多个最小基本规则结构(布线结构14a、14b)处于同一层级上的电介质材料齐平。在CMP工艺之后，如代表性地由参考标号26所示，可以使布线结构14a、14b中的备选金属材料18和衬里16凹陷。另一方面，布线结构14c中的导体材料24保持与层间电介质层齐平(与多个最小基本规则结构处于同一层级上，留下具有全部体积导体的宽线)。与包括凹陷部分的常规结构相比，这将提供改善的电阻特性。
在实施例中，凹陷26可以是约5nm至约12nm；但是通过以下理解在本文中考虑了其他尺寸：这样的凹陷应当保持最小宽度特征14a、14b之间的最小绝缘间隔。该最小绝缘间隔将确保例如互连的最小宽度特征将不会短接在一起，从而保持集成电路的可靠性。凹陷26可以通过具有选择性化学的RIE工艺或湿化学蚀刻工艺制造。通过使用选择性化学，不需要使用掩蔽工艺来形成凹陷26。
如在图4中进一步所示，完全对准互连结构32a、32b形成在上部层间电介质材料30中。完全对准互连结构32a、32b与最小宽度特征14b和较宽特征(例如，布线结构)14c直接电接触。为了形成例如双镶嵌结构的完全对准互连结构32a、32b，在最小宽度特征(例如，布线结构)14a、14b的凹陷26中、在较宽特征14c的金属化部24之上以及在层间电介质材料的任何暴露表面上沉积例如氮化物材料的帽材料28。
作为示例，使用常规的CVD工艺沉积层间电介质材料30，然后进行双镶嵌工艺以在层间电介质材料30内形成过孔和沟槽。本领域的技术人员也应该理解也可以执行单镶嵌工艺以形成过孔和沟槽。镶嵌工艺将与选择的最小宽度特征14b完全对准，使得宽特征14c的金属化24和选择的最小宽度特征14b的备选金属材料18将被暴露，以用于随后的金属化工艺。例如过孔和沟槽的镶嵌结构填充有包括例如衬里和铜材料的金属化材料32。金属化材料32可以备选地包括其他导电材料，诸如铝、Ru、Co等。
有利地，由于在最小宽度特征14a、14b之间保持最小宽度，所以互连结构32b将完全落着在选择的最小宽度特征14b上，而不短接到最小宽度特征14a。另外，通过实施本文所述的工艺，完全对准互连结构32a、32b可以发生在任何基本规则区域中，并且更特别地，与选择的最小宽度特征14b电接触。这将提供更可控制的工艺，同时改善例如布线结构14c的宽线结构中的线电阻。
图5-8示出了根据本公开的附加方面的除了其他特征之外的具有最小宽度特征和较宽特征的结构以及相应的制造工艺。更具体地，参考图5，结构10’包括具有多个布线结构14a、14b、14c的衬底12，例如，氧化物材料的层间电介质材料。如在前面的实施例中那样，布线结构14a、14b将形成最小宽度的特征，例如，互连结构；而布线结构14c将形成较宽宽度的互连特征。
在包括在布线结构14a、14b、14c内的层间电介质材料的暴露表面之上形成衬里16，例如，Ta、TaN或TiN。备选金属材料18沉积在衬里16之上。在实施例中，作为优选示例，备选金属材料是通过常规CVD工艺沉积以填充过孔14a、14b并加衬布线结构14c的Ru或Co。在更具体的实施例中，备选金属材料18被沉积至约7nm至12nm的厚度以确保布线结构14a、14b的完全填充；但是考虑了其他尺寸，这依赖于技术节点。在备选金属材料18的沉积之后执行退火工艺。执行例如铜填充工艺的金属化工艺以使用导体材料24填充过孔14c，其中备选金属材料18现在用作布线结构14c中的衬里。在实施例中，金属化工艺可以是种子层的沉积和铜电镀工艺。
如图6所示，可以通过常规CMP工艺去除层间电介质材料的表面上的任何导体材料24。在实施例中，CMP工艺还可以去除备选金属材料18的部分。在备选实施例中，除了层间电介质材料的表面上(例如，在布线结构14a，14b，14c的外部)的备选金属材料18和衬里16之外，CMP工艺可以完全去除层间电介质材料的表面上的导体材料24。在任一种方法中，布线结构14c中的导体材料24将保持与层间电介质材料的表面大致齐平(非故意地凹陷)。与常规结构相比，这将提供改善的电阻特性。
在图7中，可以使布线结构14a、14b、14c中的备选金属材料18凹陷，如代表性地由参考标号26’、26”所示。如前面的实施例那样，凹陷26’、26”的深度可以依赖于技术节点而变化，该技术节点例如为过孔14a、14b之间的栅距间隔，以确保最小宽度特征14a、14b之间的最小绝缘间隔。例如，凹陷26’、26”的深度为约5nm至约12nm。凹陷26’、26”可以通过具有选择性化学的RIE工艺或湿化学蚀刻工艺制造，从而避免了与使用单独的掩蔽工艺相关的成本。布线结构14c中的导体材料24与层间电介质层保持齐平。
如图8所示，完全对准互连结构32a、32b形成在层间电介质材料30中与最小宽度特征14b和较宽特征14c直接电接触。完全对准互连结构32a、32b通过在凹陷26’、26”中以及在衬底12的任何暴露表面之上沉积例如氮化物材料的帽材料28，然后通过沉积层间电介质材料30以及通过双镶嵌或多个单镶嵌工艺以在层间电介质材料30内形成过孔和沟槽而形成。镶嵌工艺将暴露宽特征14c的金属化以及宽特征14c和选择的最小宽度特征14b的备选金属材料18，导致与选择的最小宽度特征14b完全对准的过孔。例如过孔和沟槽的镶嵌结构填充有包括衬里和导电材料(例如，Cu、Al、Ru、Co等)的金属化材料32。因此，该工艺使能组合的Ru(或Co)金属化和用于较小节点技术的完全对准的过孔。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (20)

1.一种半导体结构，包括：
在电介质材料中形成的多个最小基本规则导电结构，所述多个最小基本规则导电结构中的每一者包括在其中的凹陷的导电材料；
在所述电介质材料中形成的至少一个导电结构，所述导电结构比所述多个最小基本规则导电结构宽；
位于所述电介质材料的表面上方的蚀刻停止层，所述蚀刻停止层具有开口以暴露所述至少一个导电结构的导电材料和选择的最小基本规则导电结构的所述凹陷的导电材料；以及
上部导电材料，其通过所述蚀刻停止层的所述开口与所述至少一个导电结构和所述选择的最小基本规则导电结构完全对准并直接电接触，
其中，所述蚀刻停止层不暴露另一选择的最小基本规则导电结构的所述凹陷的导电材料，以及所述开口部分地暴露所述至少一个导电结构的所述导电材料的上表面。
2.根据权利要求1所述的半导体结构，其中所述凹陷的导电材料是Ru。
3.根据权利要求1所述的半导体结构，其中所述凹陷的导电材料是Co。
4.根据权利要求1所述的半导体结构，其中至少一个导电结构的导电材料与所述电介质材料齐平。
5.根据权利要求4所述的半导体结构，其中凹陷的衬里位于所述导电材料下方。
6.根据权利要求5所述的半导体结构，其中所述凹陷的衬里是与所述凹陷的导电材料相同的材料。
7.根据权利要求6所述的半导体结构，其中所述上部导电材料与所述凹陷的衬里和所述导电材料电接触。
8.根据权利要求7所述的半导体结构，其中所述至少一个导电结构的导电材料与所述电介质材料齐平。
9.一种半导体结构，包括：
多个最小基本规则结构，所述最小基本规则结构中的每一者包括凹陷的导电材料并且在其间具有最小绝缘体间隔；
至少一个布线结构，其具有比所述多个最小基本规则结构大的尺寸，所述至少一个布线结构包括衬里材料和与所述凹陷的导电材料不同的导电材料；
蚀刻停止层，其具有开口以暴露所述至少一个布线结构的所述导电材料和选择的最小基本规则结构的所述凹陷的导电材料；以及
上部互连结构，其与所述选择的最小基本规则结构和所述至少一个布线结构完全对准并直接电接触，
其中，所述蚀刻停止层不暴露另一选择的最小基本规则结构的所述凹陷的导电材料，以及所述开口部分地暴露所述至少一个布线结构的所述导电材料的上表面。
10.根据权利要求9所述的半导体结构，其中所述凹陷的导电材料是Ru。
11.根据权利要求9所述的半导体结构，其中所述凹陷的导电材料是Co。
12.根据权利要求9所述的半导体结构，其中所述至少一个布线结构的导电材料与电介质材料齐平，所述电介质材料与所述多个最小基本规则结构为相同的布线层级。
13.根据权利要求9所述的半导体结构，其中凹陷的衬里位于所述至少一个布线结构的主导电材料下方。
14.根据权利要求13所述的半导体结构，其中所述凹陷的衬里是与所述凹陷的导电材料相同的材料。
15.根据权利要求14所述的半导体结构，其中所述上部互连结构与所述凹陷的衬里电接触并且围绕所述导电材料。
16.根据权利要求14所述的半导体结构，其中所述主导电材料与所述多个最小基本规则结构的相同布线层的电介质材料齐平。
17.一种用于形成半导体结构的方法，包括：
沉积第一导电材料以填充最小特征尺寸的过孔，导致布线结构和具有与所述最小特征尺寸相比的较大宽度的另一布线结构；
使用于所述布线结构的所述第一导电材料凹陷；
形成蚀刻停止层，所述蚀刻停止层具有开口以暴露所述另一布线结构的导电材料和所述布线结构中选择的布线结构的所述凹陷的第一导电材料；
形成与所述布线结构中所述选择的布线结构和具有所述较大宽度的所述另一布线结构完全对准的过孔；以及
将导电材料沉积在所述完全对准的过孔中以与所述凹陷的第一导电材料和具有所述较大宽度的所述布线结构的所述导电材料电接触，
其中，所述蚀刻停止层不暴露所述布线结构中另一选择的布线结构的所述凹陷的第一导电材料，以及所述开口部分地暴露所述另一布线结构的所述导电材料的上表面。
18.根据权利要求17所述的方法，其中所述第一导电材料是从非最小宽度布线结构各向同性地去除的Ru。
19.根据权利要求17所述的方法，其中具有所述较大宽度的所述另一布线结构在其中填充有第二导电材料。
20.根据权利要求17所述的方法，进一步包括：
用所述第一导电材料加衬所述另一布线结构；
在其中用第二导电材料填充所述另一布线结构；以及
当使最小特征尺寸的所述布线结构中的所述第一导电材料凹陷时，使所述第一导电材料凹陷。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502001B2 (en) * 2018-10-31 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned vias
US11177214B2 (en) * 2020-01-15 2021-11-16 International Business Machines Corporation Interconnects with hybrid metal conductors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761056A (zh) * 2004-10-14 2006-04-19 国际商业机器公司 互连结构及其形成方法
CN104112704A (zh) * 2013-04-18 2014-10-22 国际商业机器公司 用于半导体器件的布线层的通孔
CN106449524A (zh) * 2015-08-10 2017-02-22 格罗方德半导体公司 具有选择性的蚀刻停止衬层的自对准栅极系紧接触

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW430895B (en) * 1998-08-21 2001-04-21 Ibm Method of manufacturing semiconductor integrated circuits or electronic packages for avoiding dishing in wide soft metal wires
US7227719B2 (en) * 2003-01-24 2007-06-05 Headway Technologies, Inc. Thin film magnetic head and method of manufacturing the same
JP2004342750A (ja) * 2003-05-14 2004-12-02 Toshiba Corp 電子デバイスの製造方法
US8158532B2 (en) * 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
JP2005244031A (ja) * 2004-02-27 2005-09-08 Nec Electronics Corp 半導体装置およびその製造方法
WO2006102180A2 (en) * 2005-03-18 2006-09-28 Applied Materials, Inc. Contact metallization methods and processes
JP5493096B2 (ja) 2009-08-06 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
US9722041B2 (en) * 2012-09-19 2017-08-01 Vishay-Siliconix Breakdown voltage blocking device
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
JP2014179636A (ja) 2014-05-01 2014-09-25 Semiconductor Energy Lab Co Ltd 半導体装置
KR102377341B1 (ko) 2014-06-23 2022-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 장치
US9613907B2 (en) * 2014-07-29 2017-04-04 Samsung Electronics Co., Ltd. Low resistivity damascene interconnect
US9324650B2 (en) 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9478626B2 (en) * 2014-12-19 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with an interconnect structure and method for forming the same
JP2015207779A (ja) 2015-06-16 2015-11-19 株式会社半導体エネルギー研究所 半導体装置
US20170256449A1 (en) 2016-03-07 2017-09-07 Globalfoundries Inc. Methods of forming conductive structures with different material compositions in a metallization layer
JP2017037312A (ja) 2016-09-02 2017-02-16 株式会社半導体エネルギー研究所 表示装置、及び携帯情報端末
US9741609B1 (en) 2016-11-01 2017-08-22 International Business Machines Corporation Middle of line cobalt interconnection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761056A (zh) * 2004-10-14 2006-04-19 国际商业机器公司 互连结构及其形成方法
CN104112704A (zh) * 2013-04-18 2014-10-22 国际商业机器公司 用于半导体器件的布线层的通孔
CN106449524A (zh) * 2015-08-10 2017-02-22 格罗方德半导体公司 具有选择性的蚀刻停止衬层的自对准栅极系紧接触

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