CN104112704A - 用于半导体器件的布线层的通孔 - Google Patents

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Abstract

本发明涉及用于半导体器件的布线层的通孔。公开了通孔结构及其形成方法。在一种这样的方法中，执行至少穿过布线层的第一电介质材料的第一蚀刻，使得形成勾勒出所述通孔的环结构的轮廓的第一孔。此外，在所述孔中沉积应力减轻电介质材料，使得所述应力减轻电介质材料至少横向地从所述第一电介质材料设置。此外，执行至少穿过被设置在所述布线层下方的半导体层的半导体材料的第二蚀刻，其中所述第二蚀刻在所述半导体材料中形成过孔的孔。此外，用导电材料填充所述过孔的孔的至少一部分以形成所述通孔，使得所述应力减轻电介质材料至少在所述布线层中提供所述导电材料与所述第一电介质材料之间的缓冲。

Description

用于半导体器件的布线层的通孔
技术领域
本发明涉及半导体器件，更具体地，涉及用于半导体器件的通孔（through-via）及其制造方法。
背景技术
半导体器件中的特定布线技术，尤其是后端线程（BEOL）布线技术，通过如下步骤来制造布线层：在半导体衬底上沉积软的低k电介质材料、在所述电介质材料中构图通道或空洞，然后在所述通道内沉积导电材料以在器件中形成布线。为了方便，一种常用的方式是在已经制造了某些布线之后在器件中形成通孔。例如，制造设备和操作通常被配置成在底部布线层附近形成较精细的（finer）结构并且在顶部布线层附近形成较粗糙的（coarser）结构。因此，由于通孔是相对粗糙的结构，可以通过与用于布线层的上部区域的其它粗糙结构同时形成通孔，来便于制造。
发明内容
本发明的一个实施例涉及一种用于在半导体器件中形成通孔的方法。根据所述方法，执行至少穿过所述半导体器件的布线层的第一电介质材料的第一蚀刻，使得形成勾勒出用于所述通孔的环（collar）结构的轮廓的第一孔。此外，在所述第一孔中沉积应力减轻电介质材料，使得所述应力减轻电介质材料至少横向地从所述第一电介质材料设置。此外，执行至少穿过设置在所述布线层下方的半导体层的半导体材料的第二蚀刻，其中所述第二蚀刻在所述半导体材料中形成过孔的孔（via hole）。此外，用导电材料填充所述过孔的孔的至少一部分以形成所述通孔，使得所述应力减轻电介质材料至少在所述布线层中提供所述导电材料与所述第一电介质材料之间的缓冲。
另一个实施例也涉及一种用于在半导体器件中形成通孔的方法。根据该方法，执行穿过所述半导体器件的布线层的第一电介质材料并且穿过被设置在所述布线层下方的半导体层的半导体材料的第一蚀刻。此处，所述第一蚀刻在所述布线层中和所述半导体材料中形成过孔的孔。此外，执行在所述布线层的所述第一电介质材料中的第二蚀刻，所述第二蚀刻加宽了所述布线层中的所述过孔的孔。此外，在所述布线层中的所述过孔的孔中沉积应力减轻电介质材料，使得所述应力减轻电介质材料至少横向地从所述第一电介质材料设置。此外，用导电材料填充所述过孔的孔的至少一部分以形成所述通孔，使得所述应力减轻电介质材料至少在所述布线层中提供所述导电材料与所述第一电介质材料之间的缓冲。
另一个实施例涉及一种半导体器件中的通孔结构，其包括导体结构、电介质过孔衬里（via liner）和应力减轻电介质材料。所述导体结构由延伸穿过所述半导体器件的布线层并且延伸穿过位于所述布线层下方的半导体层的导电材料形成。此处，所述半导体器件的所述布线层包括第一电介质材料。所述电介质过孔衬里至少在所述半导体层中沿着所述导体结构延伸。此外，所述应力减轻电介质材料至少在所述布线层中被设置在所述导体结构与所述第一电介质材料之间，其中所述应力减轻电介质材料被设置在所述半导体层的位于所述过孔衬里的外边界外侧的部分之上。
从下文中对其示例性实施例的详细描述，这些和其它特征及优点将变得显而易见，所述详细描述要结合附图阅读。
附图说明
本公开将参考以下附图在优选实施例的以下描述中提供细节，在附图中：
图1是根据本发明的示例性实施例在半导体器件中形成通孔的方法的流程图；
图2-6提供了根据示例性实施例制造通孔结构的各阶段的横截面图，所述通孔结构包括布线层中的应力减轻电介质缓冲物（buffer）；
图7-11提供了根据示例性实施例制造备选的通孔结构的各阶段的横截面图，该通孔结构包括延伸到半导体层中的应力减轻电介质缓冲物；
图12-17提供了根据备选示例性实施例制造通孔结构的各阶段的横截面图；
图18-22提供了根据示例性实施例制造通孔结构的各阶段的横截面图，该通孔结构包括具有改善挠性（flexibility）的夹断空洞（pinch-off void）的应力减轻电介质缓冲物；
图23-27提供了根据示例性实施例制造通孔结构的各阶段的横截面图，该通孔结构包括由布线层中的软电介质材料构成的应力减轻缓冲物；
图28是根据本发明的示例性实施例使用回蚀刻（pull-back etch）在半导体器件中形成通孔的方法的流程图；
图29-32提供了根据示例性实施例使用图28中所示例的方法制造通孔结构的各阶段的横截面图；
图33是根据本发明的示例性实施例形成通孔的方法的流程图，该通孔包括在布线层中的应力减轻缓冲材料并且包括在过孔（via）的导体结构中的桥；以及
图34-38提供了根据示例性实施例使用图33中所示例的方法制造通孔结构的各阶段的横截面图。
具体实施方式
穿过半导体器件的布线层形成通孔的一个问题是这些布线层中的某些布线层采用相对易碎的电介质材料。由于在进一步的晶片加工期间发生的热漂移，用于过孔的导电填充材料，尤其是铜填充材料，对布线层以及过孔绝缘材料施加显著的应力。所述热漂移和所导致的应力可能导致布线层的以及通孔绝缘材料的易碎电介质的破裂。本申请中描述的方法和结构提供了一种手段来增强和缓冲紧靠通孔周围的密接（immediate）区域以防止这种类型的损伤。此外，该结构也可以改善晶片断裂强度并且可以减小所述通孔附近的任何半导体器件和/或半导体存储器沟槽上的应力，由此减小通常在所述通孔周围界定的最小禁止区（exclusion zone）。
根据本发明的示例性方面，所述通孔可以通过如下步骤制造：通过多次蚀刻在布线层内形成环结构（collar structure），以及用适当的电介质材料填充所述环结构，所述电介质材料对于吸收在器件的热处理期间由过孔填充材料的热膨胀施加的应力是有效的。除了减轻过孔的密接横向区域中的应力，该环结构也减小也称为“铜泵浦（copper pumping）”的垂直热膨胀的量值，这是因为其为膨胀提供了横向出口。下面在本申请中描述能够实现这些有益效果的过孔结构的各种实施例。
本领域技术人员将理解，本发明的各方面可以实现为系统、方法或器件。参考根据本发明实施例的方法、设备（系统）和器件的流程图图示和/或框图，在下文中描述本发明的各方面。图中的流程图和框图示例出了根据本发明各种实施例的系统、方法和器件的可能实现方式的架构、功能和操作。还应当注意，在一些备选实施方式中，框中标注的功能可能不按图中示出的顺序发生。例如，连续示出的两个框实际上可以基本上同时被执行，或者这些框有时可以以相反的顺序被执行，这取决于所涉及的功能。
应当理解，将就具有衬底或晶片的给定示例性构造来描述本发明；然而，其它构造、结构、衬底材料以及工艺特征和步骤可以在本发明的范围内变化。
还应当理解，当诸如层、区域或衬底的要素被称为在另一要素“上”或“之上”时，它可以直接在该另一要素上，或者也可以存在中间要素。相反，当一个要素被称为“直接在”另一要素“上”或者“之上”时，不存在中间要素。类似地，还应当理解，当诸如层、区域或衬底的要素被称为在另一要素“下”或“之下”时，它可以直接在该另一要素下，或者也可以存在中间要素。相反，当一个要素被称为“直接在”另一要素“下”或者“之下”时，不存在中间要素。还应当理解，还应当理解，当一个要素被称为“连接”或“耦合”到另一个要素时，它可以被直接连接或耦合到该另一要素，或者可以存在中间要素。相反，当一个要素被称为“直接连接”或“直接耦合”到另一要素时，不存在中间要素。还应当注意，当本申请中将第一要素描述为在第二要素“之上”时，第一要素沿着第一和第二要素之间的垂直线位于第二要素上方。
根据本申请中描述的实施例的集成电路芯片设计可以以图形计算机程序语言生成，并储存在计算机存储介质（例如磁盘、磁带、实体硬盘驱动器、或例如存储存取网络中的虚拟硬盘驱动器）中。若设计者不制造芯片或用于制造芯片的光刻掩模，设计者可用物理装置（例如通过提供存储设计的存储介质的副本（copy））传送所产生的设计、或直接或间接地以电子方式（例如通过网络）传送至该实体。再将所储存的设计转换成适当的格式（例如GDSII），用于光刻掩模的制造，光刻掩模典型地包括所关注的要在晶片上形成的芯片设计的多个副本。光刻掩模用于界定待蚀刻或待处理的晶片（和/或其上的层）的区域。
本申请描述的方法可以用于制造集成电路芯片。所得到的集成电路芯片可以以原始晶片的形式（即，作为具有多个未封装的芯片的单个晶片）、作为裸管芯或者以封装的形式由制造商分配。在后一情况下，芯片安装在单个芯片封装体（例如塑料载体，具有固定到主板或更其它高级的载体上的引线）中或者安装在多芯片封装体（例如，具有表面互连或掩埋互连、或者具有表面互连和掩埋互连的陶瓷载体）中。在任一情况下，再将芯片与其他芯片、分立电路元件和/或其他信号处理器件集成，作为(a)中间产品，例如主板或(b)最终产品的一部分。所述最终产品可以是包括集成电路芯片的任何产品，范围从玩具、游戏机和其它低端应用到具有显示器、键盘或其它输入装置以及中央处理器的高级计算机产品。
在说明书中对本发明的“一个实施例”或“实施例”以及其其它变型的引用，意味着与该实施例相关地描述的特定特征、结构或特性等等被包含在本发明的至少一个实施例中。因此，在贯穿说明书在各处出现的短语“在一个实施例中”和“在实施例中”以及任何其它变型的出现未必都指同一实施例。
应当理解，下文中“/”、“和/或”以及“……中的至少一者”（例如在“A/B”、“A和/或B”和“A和B中的至少一者”的情况下）中的任何一者的使用，旨在包含仅选择列出的第一个选项（A）、或者仅选择列出的第二个选项（B）或者选择这两个选项（A和B）。作为另一个例子，在“A、B和/或C”以及“A、B和C中的至少一者”的情况下，这种短语旨在包含：仅选择列出的第一个选项（A）、或者仅选择列出的第二个选项（B）、或者仅选择列出的第三个选项（C）、或者仅选择列出的第一个和第二个选项（A和B）、或者仅选择列出的第一个和第三个选项（A和C）、或者仅选择列出的第二个和第三个选项（B和C）、或者选择所有三个选项（A和B和C）。对于该领域和相关领域的普通技术人员而言容易显而易见的是，这可以扩展用于许多列出的项目。
现在参考附图，在图中相似的数字表示相同或相似的部件，首先参考图1，图1示出了根据本发明的各种示例性实施例的用于形成通孔结构的方法100。图2-6描绘了根据一个特定实施例的通孔制造的各阶段，并且出于示例的目的参考这些图。方法100可以开始于步骤102，在步骤102，如图2中所示，蚀刻布线层202以形成勾勒出用于通孔的环结构的轮廓的孔204，在所述孔204中可以沉积应力减轻电介质材料。此处，已经在层202内形成了至少一些精细布线201。可以利用反应离子蚀刻（RIE）工艺实现步骤102的蚀刻。层202包括软的低k电介质材料206以及硬的高k电介质材料208，这两种材料都可以是氧化物并且可以被蚀刻穿过以形成所述环结构，如图2中所示。例如，所述硬的高k电介质材料208可以是SiO2的各种形式，诸如例如，原硅酸四乙酯（TEOS）、掺氟的TEOS（FTEOS）和硅烷氧化物。此外，可以采用具有中间硬度的材料作为电介质材料208。例如，电介质材料208可以是软的或硬的八甲基环四硅氧烷（OMCTS）材料或者可能的硅氧化物变体的半柔顺性材料。此外，软电介质材料206可以由SiCOH材料、氢倍半硅氧烷（hydrogen silsesquioxane，HSQ）或者甲基倍半硅氧烷（methyl silsesquioxane，MSQ）构成。
在步骤104，可以至少在步骤102所形成的孔中沉积应力减轻电介质材料。例如，在该实施例中，如图3中所示，初步在该孔中沉积U形氮化硅基衬里（liner）302，例如掺碳的氮化硅、SiON、SiN、SiCxNyHz（其中，x、y、z变化）。之后，在所述衬里302之上沉积应力减轻电介质材料304（优选为氧化物），以形成应力减轻电介质材料304的U形结构。应力减轻电介质材料304可以是SiO2的一种或多种形式，诸如例如OMCTS。如图3所示，从布线层202的电介质材料206沿着图3中提供的图示的水平面至少横向地设置所述应力减轻电介质材料。所述应力减轻电介质材料304的U形使得所述结构是自对准的，因为不需要采用单独的掩模来在随后的蚀刻步骤中形成通孔。
在步骤106，可以蚀刻电介质材料以暴露下面的半导体材料210。例如，如图3-4所示，使用RIE工艺蚀刻穿过U形应力减轻电介质304的底部306。所述半导电材料可以是例如硅、SiGe或者其它半导电材料。
在步骤108，可以蚀刻穿过在步骤106所形成的应力减轻电介质材料中的开口下方的半导体层212，以形成过孔的孔。例如，如图4所示，过孔的孔402可以通过采用深反应离子蚀刻（DRIE）方法形成在半导体材料210中。在本申请中描述的实施例的备选实施方式中，与DRIE方法相反，可以采用RIE方法进行所述蚀刻。与DRIE相反，实施RIE可以避免可能伴随DRIE发生的任何扇形孔，得到更平滑的过孔的孔壁，由此增加其断裂强度。在图2-6所示例的实施例中，蚀刻工艺被简化，因为应力减轻电介质材料304用作步骤108的DRIE/RIE的掩膜。半导电材料210可以是硅衬底、SiGe衬底或者其它适当的半导体材料。此外，过孔的孔402的直径小于在步骤102所形成的孔204的直径，从而形成环结构。因此，应力减轻电介质材料304被设置在所述半导体层和半导体材料的位于过孔的孔的边界外侧的部分之上。
在步骤110，可以至少在与半导体层212的半导体材料210接界的过孔的孔中沉积电介质过孔衬里。例如，如图5所示，可以沿着整个过孔的孔402沉积电介质过孔衬里502。在优选实施例中，电介质过孔衬里是氧化物，最优选的是高纵横比工艺（HARP）氧化物。
在步骤112，可以在过孔的孔内沉积导体衬里。例如，可以在过孔的孔504中沉积Ti/TiN或Ta/TaN的双层602，如图6中所示。
在步骤114，可以用导电材料填充过孔的孔。例如，可以在过孔的孔中沉积诸如铜的导电材料604，以完成过孔606的制造。应当注意，可以采用用于导电材料604的其它合适材料。
在步骤116，可以完成半导体器件的制造。例如，过孔606可以被加盖层，可以在布线层202中形成另外的布线，等等。
如图6中所示，由导电材料形成的导体结构604延伸穿过半导体器件的布线层202并且穿过布线层202下方的半导体层212。此外，电介质过孔衬里502至少在半导体层中沿着所述半导体结构延伸，并且如图6中所示，可以延伸到布线层202中，使得衬里502被设置在应力减轻电介质材料304和导体结构604之间。此外，为了形成过孔的环结构，将应力减轻电介质材料304设置在半导体层212的位于半导体层212中的过孔衬里502的外边界外侧的部分205之上。如前所述，为了完成器件制造而进行的热处理可导致过孔的导电材料604膨胀并对布线层202的相对易碎的电介质材料206施加潜在的破坏性应力。应力减轻电介质材料304的环结构用作缓冲垫来吸收所述应力并且防止邻近的布线电介质材料206断裂。具体地，应力减轻电介质材料304在过孔606的导电材料604/电介质过孔衬里502与布线层202的相对软的电介质材料206之间提供缓冲。本申请中描述的其它示例性实施例的应力减轻电介质材料类似地在过孔的导电材料/电介质过孔衬里与布线层202的软电介质206之间提供缓冲。
图7-11示例出了能够根据方法100形成的通孔结构的备选实施例。此处，基本上如上文中针对图2-6的实施例所讨论的那样执行方法100，但在步骤102所进行的蚀刻蚀刻穿过半导体材料210的一部分并且形成勾勒出环结构的轮廓的更深的孔706，如图7所示。因此，此处，可以如上文中针对步骤104和图3讨论的那样、使用相同的材料形成更深的U形SiN基衬里702和更深的U形应力减轻材料704，如图8中所示。因此，在该实施例中，应力减轻电介质材料704延伸到半导体层212中，与布线电介质206以及半导体层212的半导体材料210的一部分接界并且保护它们。之后，如图9所示，为了形成过孔的孔902，可以如上文中针对步骤106和图4所讨论的那样蚀刻应力减轻电介质材料704，并且如上文中针对步骤108和图4所讨论的那样蚀刻半导体材料210。此外，如图10所示，可以如上文中针对步骤110和图5所讨论的那样、使用相同的材料形成电介质过孔衬里502。此外，如图11所示，可以如上文中针对步骤112和114及图6所讨论的那样沉积导体衬里602和过孔填充材料604。较深的应力减轻结构704提供增加的强度，并且也确保更均匀的由过孔材料604的热膨胀导致的应力施加到在半导体材料210中形成的任何沟槽上。在步骤102更深的蚀刻的使用以及在步骤104和106更深的应力减轻电介质结构的形成可以应用于本申请中描述的任何实施例。
现在参考图12-17，示例性地描绘了方法100的备选实施例的各制造阶段。此处，基本上如上文中针对图2-6的实施例所讨论的那样执行方法100，但应力减轻电介质材料1302的沉积步骤填充SiN基材料302之上的整个剩余孔，如图13所示，并且步骤106的蚀刻蚀刻穿过更多的应力减轻电介质材料而形成孔1402，如图14中所示。另外，如上文中针对步骤104和106以及图3-4所讨论的那样、使用相同的材料，执行步骤104和106。此外，在该实施例中，如上文中针对步骤108-116和图4-6所讨论的那样执行剩余步骤，它们分别基本上与图15-17相同。在特定情形下，应力减轻电介质材料302的填充可以提供便利，其中电介质材料1302用于使在布线层202中形成的其它特征绝缘。
参考图18-22，并且继续参考图1，示例性地描绘了用于形成通孔的备选实施例。根据该实施例，可以如上文中针对步骤102和图2所讨论的那样实施蚀刻步骤102，但所述孔形成为环带（annulus）状并且位置和尺寸被确定为勾勒出应力减轻电介质材料的环结构的最终形状的轮廓。方法100进行到步骤104，并且通过以下步骤进行：如上文中针对图3所讨论的那样沉积氮化硅基衬里302；以及随后实施氧化物的等离子体增强的化学气相沉积（PECVD），以形成包括一个或多个夹断孔或空洞1902的应力减轻电介质材料1904。例如，应力减轻电介质材料1904可以是PECVDSiO2。之后，在步骤106，可以使用RIE工艺蚀刻在应力减轻电介质材料1904之间的布线层的软电介质材料206的一部分和硬电介质208的一部分。在该例子中，可以使用RIE工艺蚀刻在步骤102所形成的环带内的布线层的软电介质材料206的部分和硬电介质208的部分，如图20所示。此外，在步骤108，如图20所示，可以如上文中针对图4所描述的那样蚀刻半导体材料210以形成过孔402。类似于应力减轻电介质材料304，应力减轻电介质材料1904可以用作蚀刻掩膜以简化孔402的制造。之后，如图21-22中所示，可以如上文中针对步骤110-114及图5-6所讨论的那样沉积导体衬里602和导电材料604。夹断孔或空洞1902的使用提供了这样的附加益处：与上面讨论的其它实施例相比，由应力减轻电介质材料形成的环结构的挠性增加，这转而更有效地减小了施加于布线电介质材料206上的应力，并且在电介质环结构1904要延伸到半导体材料210中的情况下也更有效地减小了施加于半导体材料210上的应力。
参考图23-27，并且继续参考图1，示例性地描绘了用于形成通孔的备选实施例。根据该实施例，可以使用软的或低k电介质材料作为附加缓冲垫来替代所述氮化硅基材料或者与所述氮化硅基材料相结合。例如，可以如上文中针对图2所描述的那样执行蚀刻步骤102，以获得图23中所示的结构。然后，所述方法进行到可选的步骤103a，在该步骤中，沿着在步骤102所形成的孔204的外边界沉积软的或低k电介质材料2402，如图24所示。在该特定实施例中，采用电介质材料2402来提供附加的挠性和应力减轻，并且由此保护布线层202的易碎电介质材料206。此外，也可以在沉积材料2402之前如上文中针对步骤104和图3所讨论的那样沉积氮化硅基衬里302，以对材料2402加衬。此处，电介质材料2402比随后沉积的电介质材料2502更有挠性。类似于软电介质材料206，电介质材料2402可以由SiOH材料、HSQ或甲基倍半硅氧烷构成。如图25中所示，所述方法可以进行到可选步骤103b，在步骤103b，蚀刻软的或低k电介质材料2402以勾勒出区域2404（在区域2404中，在步骤104沉积应力减轻材料）的轮廓，并且为了形成盖层而去除所述电介质材料的上部区域。可以如上文中针对图3讨论的形成应力减轻电介质结构那样、使用相同的材料执行步骤104来形成应力减轻电介质结构2502；然而，此处，应力减轻电介质材料2502也在所述软的或低k电介质结构2402上方形成盖层2504，如图25所示。此外，不进行氮化硅基材料的沉积，因为先前已经进行氮化硅基材料的沉积来对材料2402加衬。此外，电介质材料250沉积在设置于电介质材料2402之间的、在步骤102所形成的孔的区域2404中。之后，可以如上文中针对图13-14所讨论的那样执行步骤106，以便蚀刻穿过电介质材料2502来形成应力减轻电介质结构2602。此外，可以如上文中针对图14-15所讨论的那样执行步骤108以形成过孔的孔2604。此外，如图27中所示，可以如上文中针对步骤110-114及图5-6所讨论的那样沉积电介质过孔衬里502、导体衬里602和导电材料604。
现在参考图28，描绘了根据示例性实施例的用于形成通孔结构的备选方法2800。也参考图29-32来演示该制造方法的各阶段。方法2800可以开始于步骤2802，在步骤2802，根据标准光刻方法对光致抗蚀剂2902进行构图。
在步骤2804，如图29中所示，可以穿过布线层202的布线电介质206并且穿过被设置在布线层202下方的半导体层212的半导体材料210进行蚀刻，从而在布线层202和半导体层212中形成过孔的孔2904。此处，可以使用DRIE工艺穿过布线电介质206和半导体材料210实施所述蚀刻。
在步骤2806，可以进行回蚀刻（pull back etch）以至少在布线层中加宽所述过孔的孔。例如，如图30中所示，过孔的孔2904可以被加宽以形成过孔的孔3002，该孔3002包括与在半导体层212中的过孔的孔3002的剩余部分3006相比在布线层202中的较宽部分3004。在其它实施例中，所述较宽部分3004可以延伸到半导体层212的半导体材料中。此处，可以进行湿法或干法各向同性回蚀刻以在选定部分加宽所述过孔的孔2904。
在步骤2808，可以去除光致抗蚀剂2902，如图31中所示。
在步骤2810，可以在过孔的孔3002中沉积应力减轻电介质材料3102。例如，应力减轻电介质材料3102可以是硅烷氧化物以确保所述材料的大部分留在布线层202内。然而，材料3102中的某些可以沉积在半导体层212中的过孔的孔的部分3006内。或者，所述应力减轻半导体材料3102可以由与上文中针对方法100的步骤104所讨论的相同的材料构成。此外，可选地，可以如上文中针对步骤104所讨论的那样使用相同或相似的材料，在沉积应力减轻电介质材料之前至少在布线层202中的过孔的孔3002的部分3004中沉积氮化硅基材料。如图31所示，至少沿着图31中所提供的图示中的水平轴从布线层的电介质材料206横向地设置应力减轻电介质材料3102。此外，在该实施例中，电介质材料3102可以延伸到半导体层212中，如图31所示。
在步骤2812，可以至少在半导体层212中沉积电介质过孔衬里。例如，如图31所示，电介质过孔衬里3104可以如上文中针对步骤110所讨论的那样沉积在过孔的孔3002的两个部分3004和3006中，并且可以由与上文中针对步骤110所描述的相同的电介质材料形成。
在步骤2814，可以至少在半导体层212中沉积导体衬里3202。例如，如图32所示，导电衬里3202可以如上文中针对步骤112所讨论的那样沉积在过孔的孔3002的两个部分3004和3006中，并且可以由与上文中针对步骤112所描述的相同的电介质材料形成。
在步骤2816，可以至少在半导体层212中沉积导电材料3204，以形成通孔3206。例如，如图32所示，导电材料3204可以如上文中针对步骤114所讨论的那样沉积在过孔的孔3002的两个部分3004和3006中，并且可以由与上文中针对步骤114所描述的相同的电介质材料形成。
在步骤2818，可以如上文中针对步骤116所讨论的那样完成器件的制造。如图32所示，过孔3206的最终结构被构造成使得至少在布线层202中的应力减轻材料3102提供过孔3206的导电材料3204与软电介质材料206之间的缓冲。此处，应力减轻材料3102减轻了在用于制造器件的热处理期间由于导电材料3204的任何热膨胀所导致的、由导电材料3204施加在布线层的软电介质206上的任何应力。
现在参考图33，描绘了根据示例性实施例的用于形成通孔结构的备选方法3300。也参考图34-38来演示该制造方法的各阶段。方法3300可以开始于步骤3302，在步骤3302，蚀刻布线电介质材料以形成勾勒出用于通孔的环结构的轮廓的孔，在所述孔中可以沉积应力减轻电介质材料。例如，如图34所示，可以蚀刻布线层202的硬电介质材料208和软电介质材料206以形成孔3402。可以根据RIE工艺进行所述蚀刻。
在步骤3304，可以在步骤3302所形成的孔3402中沉积应力减轻电介质材料。例如，如图35所示，可以沉积氮化硅基层3502，该氮化硅基层3502例如是掺碳的氮化硅材料层或者其它前述氮化硅基材料层。此外，之后可以沉积应力减轻电介质材料3504以形成U形层，类似于图3所示的实施例。此处，电介质材料3504可以是HARP氧化物。或者，所述应力减轻电介质材料3504可以为上文中针对步骤104和图3所描述的任何材料。
在步骤3306，可以使用标准光刻技术形成掩膜。例如，可以采用具有薄光致抗蚀剂的金属掩膜，有可能有硬掩膜。此处，掩膜产生用于蚀刻通孔的孔的环形形状。然而，在其它各种实施例中，所述掩膜可以形成其它形状。
在步骤3308，可以蚀刻在步骤3304所沉积的应力减轻电介质材料，并且可以去除掩膜。在该例子中，在布线层中形成环形孔。
在步骤3310，可以进行穿过半导体层212的蚀刻。例如，如图36所示，应力减轻电介质3504的剩余部分可以用作蚀刻穿过半导体层212的半导体材料210的掩膜，并且在半导体材料210中形成环形过孔的孔3602。
在步骤3312，可以在过孔的孔内沉积导体衬里。例如，可以在过孔的孔3602中沉积Ti/TiN或Ta/TaN的双层3702，如图37中所示。
在步骤3314，可以用导电材料填充过孔的孔。例如，可以在过孔的孔中沉积诸如铜或任何其它适当的导电材料的导电材料3802，以完成过孔3804的制造。
在步骤3316，可以完成半导体器件的制造。例如，过孔3804可以被加盖层，可以在布线层202中形成另外的布线，等等。
如图38所示，由导电材料形成的导体结构3802包括延伸到半导体层212中的一个或多个延伸体3806。所述延伸体3806可以是环带状的，如图38所示，或者可以是多个柱。在任一种情况下，导体结构包括由桥接布线层202中的（一个或多个）延伸体的顶部的导电材料形成。此处示例出的桥构造提供了这样的优点：减轻了沿着垂直方向的、可在随后的热处理期间发生的铜泵浦（如果使用铜作为导电材料）。
应当注意，这些图的横截面图示中所示例的两个过孔结构可以是分开的过孔或者可以是单个环带状过孔。此外，可以执行所述方法，使得仅形成单个过孔结构。
还应当注意，在针对图33-38描述的实施例中，为了使穿过半导体材料210的通孔接地，省略了电介质过孔衬里。然而，在其它示例性实施例中，可以如上文中针对步骤110所讨论的那样形成电介质过孔衬里，以使在如上文中针对图33-38所描述的实施方式中的通孔绝缘。此外，还应当注意，根据本发明的其它示例性实施方式，为了使穿过半导体材料210的过孔接地，在本申请中描述的所有实施例中都可以可选地省略电介质过孔衬里。
已经描述了用于半导体器件的布线层的通孔及其制造方法的优选实施例（这些优选实施例旨在示例而并非限制），应当注意，本领域技术人员可以根据上述教导作出修改和改变。因此，应当理解，可以在由所附权利要求书限定的本发明的范围内对所公开的特定实施例作出改变。由此已经描述了专利法所要求的具有细节和特殊性的本发明的方面，在所附的权利要求中阐述了受专利证书保护的所要求保护的和所希望保护的本发明的方面。

Claims (20)

1.一种在半导体器件中形成通孔的方法，包括：
执行至少穿过所述半导体器件的布线层的第一电介质材料的第一蚀刻，所述第一蚀刻形成勾勒出用于所述通孔的环结构的轮廓的第一孔；
在所述第一孔中沉积应力减轻电介质材料，使得所述应力减轻电介质材料至少横向地从所述第一电介质材料设置；
执行至少穿过被设置在所述布线层下方的半导体层的半导体材料的第二蚀刻，所述第二蚀刻在所述半导体材料中形成过孔的孔；以及
用导电材料填充所述过孔的孔的至少一部分以形成所述通孔，使得所述应力减轻电介质材料至少在所述布线层中提供所述导电材料与所述第一电介质材料之间的缓冲。
2.根据权利要求1所述的方法，其中所述第一孔的直径大于所述第二孔的直径，并且其中在所述填充之后，所述应力减轻电介质材料被设置在所述半导体层的位于所述过孔的孔的边界外侧的部分之上。
3.根据权利要求1所述的方法，还包括：
在所述填充之前，至少在所述过孔的孔中沉积电介质过孔衬里。
4.根据权利要求1所述的方法，其中所述应力减轻电介质材料用作所述第二蚀刻的掩膜。
5.根据权利要求1所述的方法，其中所述沉积所述应力减轻电介质材料形成了所述应力减轻电介质材料的U形结构。
6.根据权利要求1所述的方法，其中所述执行所述第一蚀刻包括蚀刻穿过所述半导体材料的一部分。
7.根据权利要求1所述的方法，其中所述执行所述第二蚀刻包括蚀刻穿过所述第一电介质材料的一部分。
8.根据权利要求7所述的方法，其中所述执行所述第二蚀刻包括蚀刻穿过被设置在所述应力减轻电介质材料之间的所述第一电介质材料。
9.根据权利要求1所述的方法，其中所述应力减轻半导体材料包括至少一个空洞，所述空洞增加了由所述应力减轻半导体材料形成的所述环结构的挠性。
10.根据权利要求1所述的方法，还包括：
沿着所述第一孔的外部在所述第一孔中沉积第三电介质材料，其中所述第三电介质材料比所述应力减轻电介质材料更有挠性。
11.根据权利要求10所述的方法，其中所述沉积所述应力减轻电介质材料包括在所述第一孔的被设置在所述第三电介质材料之间的区域中沉积所述应力减轻电介质材料。
12.一种在半导体器件中形成通孔的方法，包括：
执行穿过所述半导体器件的布线层的第一电介质材料并且穿过被设置在所述布线层下方的半导体层的半导体材料的第一蚀刻，所述第一蚀刻在所述布线层中和所述半导体材料中形成过孔的孔；
执行在所述布线层的所述第一电介质材料中的第二蚀刻，所述第二蚀刻加宽了所述布线层中的所述过孔的孔；
在所述布线层中的所述过孔的孔中沉积应力减轻电介质材料，使得所述应力减轻电介质材料至少横向地从所述第一电介质材料设置；以及
用导电材料填充所述过孔的孔的至少一部分以形成所述通孔，使得所述应力减轻电介质材料至少在所述布线层中提供所述导电材料与所述第一电介质材料之间的缓冲。
13.根据权利要求12所述的方法，其中所述应力减轻电介质材料延伸到所述半导体层中。
14.根据权利要求13所述的方法，还包括：在所述填充之前在所述过孔的孔中沉积电介质过孔衬里。
15.一种半导体器件中的通孔结构，包括：
导体结构，其由延伸穿过所述半导体器件的布线层并且延伸穿过位于所述布线层下方的半导体层的导电材料形成，所述半导体器件的所述布线层包括第一电介质材料；
电介质过孔衬里，其至少在所述半导体层中沿着所述导体结构延伸；以及
应力减轻电介质材料，其至少在所述布线层中被设置在所述导体结构与所述第一电介质材料之间，其中所述应力减轻电介质材料被设置在所述半导体层的位于所述过孔衬里的外边界外侧的部分之上。
16.根据权利要求15所述的通孔结构，其中所述电介质过孔衬里进一步延伸到所述布线层中，使得所述电介质过孔衬里被设置在所述应力减轻电介质材料与所述导体结构之间。
17.根据权利要求15所述的通孔结构，其中所述应力减轻电介质材料延伸到所述半导体层中。
18.根据权利要求15所述的通孔结构，其中所述应力减轻电介质材料包括至少一个空洞，所述空洞增加了由所述应力减轻半导体材料形成的环结构的挠性。
19.根据权利要求15所述的通孔结构，还包括：第三电介质材料，其在所述布线层中被设置在所述第一电介质材料与所述应力减轻电介质材料之间，其中所述第三电介质材料比所述应力减轻电介质材料更有挠性。
20.根据权利要求19所述的通孔结构，其中所述应力减轻电介质材料盖覆盖所述第三电介质材料。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293522A (zh) * 2016-04-11 2017-10-24 南亚科技股份有限公司 半导体装置及其制造方法
CN108461477A (zh) * 2017-02-20 2018-08-28 格芯公司 用于超(跳跃)通孔整合的金属互连
CN109524348A (zh) * 2017-09-20 2019-03-26 格芯公司 基本规则区域中的完全对准的过孔

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150022987A (ko) * 2012-06-07 2015-03-04 렌슬러 폴리테크닉 인스티튜트 3-차원 집적에서 tsv(through silicon vias) 스트레스를 감소시키기 위한 컨포멀한 코팅 탄성 쿠션의 이용
CN109087886B (zh) * 2018-11-05 2019-10-25 武汉新芯集成电路制造有限公司 金属互连结构及其制作方法
US11289402B2 (en) 2019-02-22 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor device including TSV and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684256A (zh) * 2003-12-05 2005-10-19 国际商业机器公司 具有导电穿透通道的硅芯片载体及其制造方法
CN101199049A (zh) * 2005-06-28 2008-06-11 英特尔公司 具有应力缓冲圈的贯穿硅的过孔的形成方法及所得器件
US20080150089A1 (en) * 2006-11-06 2008-06-26 Yong-Chai Kwon Semiconductor device having through vias and method of manufacturing the same
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
CN102738119A (zh) * 2011-04-13 2012-10-17 台湾积体电路制造股份有限公司 用于半导体衬底的贯穿硅通孔及其生产方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518166B1 (en) 2001-04-23 2003-02-11 Taiwan Semiconductor Manufacturing Company Liquid phase deposition of a silicon oxide layer for use as a liner on the surface of a dual damascene opening in a low dielectric constant layer
JP4408006B2 (ja) * 2001-06-28 2010-02-03 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
US6831363B2 (en) 2002-12-12 2004-12-14 International Business Machines Corporation Structure and method for reducing thermo-mechanical stress in stacked vias
KR100858075B1 (ko) 2004-07-06 2008-09-11 도쿄엘렉트론가부시키가이샤 인터포저
US7517798B2 (en) * 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
US8399354B2 (en) 2009-01-13 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with low-K dielectric liner
US20100187694A1 (en) 2009-01-28 2010-07-29 Chen-Hua Yu Through-Silicon Via Sidewall Isolation Structure
US7884016B2 (en) 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
US8232196B2 (en) 2009-10-29 2012-07-31 International Business Machines Corporation Interconnect structure having a via with a via gouging feature and dielectric liner sidewalls for BEOL integration
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
US8404583B2 (en) 2010-03-12 2013-03-26 Applied Materials, Inc. Conformality of oxide layers along sidewalls of deep vias
US8343881B2 (en) 2010-06-04 2013-01-01 Applied Materials, Inc. Silicon dioxide layer deposited with BDEAS
KR20120048991A (ko) * 2010-11-08 2012-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8962474B2 (en) 2011-11-07 2015-02-24 Globalfoundries Singapore Pte. Ltd. Method for forming an air gap around a through-silicon via

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684256A (zh) * 2003-12-05 2005-10-19 国际商业机器公司 具有导电穿透通道的硅芯片载体及其制造方法
CN101199049A (zh) * 2005-06-28 2008-06-11 英特尔公司 具有应力缓冲圈的贯穿硅的过孔的形成方法及所得器件
US20080150089A1 (en) * 2006-11-06 2008-06-26 Yong-Chai Kwon Semiconductor device having through vias and method of manufacturing the same
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
CN102738119A (zh) * 2011-04-13 2012-10-17 台湾积体电路制造股份有限公司 用于半导体衬底的贯穿硅通孔及其生产方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293522A (zh) * 2016-04-11 2017-10-24 南亚科技股份有限公司 半导体装置及其制造方法
CN108461477A (zh) * 2017-02-20 2018-08-28 格芯公司 用于超(跳跃)通孔整合的金属互连
CN108461477B (zh) * 2017-02-20 2021-07-30 格芯(美国)集成电路科技有限公司 用于超(跳跃)通孔整合的金属互连
CN109524348A (zh) * 2017-09-20 2019-03-26 格芯公司 基本规则区域中的完全对准的过孔
CN109524348B (zh) * 2017-09-20 2023-05-30 格芯美国公司 基本规则区域中的完全对准的过孔

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