JP4408006B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4408006B2
JP4408006B2 JP2001196777A JP2001196777A JP4408006B2 JP 4408006 B2 JP4408006 B2 JP 4408006B2 JP 2001196777 A JP2001196777 A JP 2001196777A JP 2001196777 A JP2001196777 A JP 2001196777A JP 4408006 B2 JP4408006 B2 JP 4408006B2
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor substrate
semiconductor
opening
diameter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001196777A
Other languages
English (en)
Other versions
JP2003017558A (ja
Inventor
雅孝 星野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2001196777A priority Critical patent/JP4408006B2/ja
Priority to US09/982,963 priority patent/US6707157B2/en
Publication of JP2003017558A publication Critical patent/JP2003017558A/ja
Application granted granted Critical
Publication of JP4408006B2 publication Critical patent/JP4408006B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に多層配線構造を有する半導体チップを多数積層した３次元半導体集積回路装置およびその製造方法に関する。
【０００２】
従来より、半導体集積回路装置の集積密度を向上させるために様々な努力がなされているが、３次元半導体集積回路装置は究極的な半導体集積回路装置であると考えられる。かかる３次元半導体集積回路装置を実現するために、様々な提案がなされている。
【０００３】
【従来の技術】
図１は、かかる従来提案されている３次元半導体集積回路装置１０の概略的構成を示す。
【０００４】
図１を参照するに、半導体集積回路装置１は表面側に配線パターン１０Ａを、裏面側にはんだバンプ１０Ｂを形成された支持基板１０と、前記支持基板１０上に積層された多数の半導体チップ１１Ａ〜１１Ｄより構成され、各々の半導体チップは１１Ａ〜１１Ｄは表面から裏面に貫通する貫通電極１１ａ〜１１ｄを有し、さらに表面上に２次元集積回路を担持する。かかる半導体チップを重ね合わせることにより、一の半導体チップの裏面に露出した貫通電極が下側の半導体チップ表面に形成された電極パッドとコンタクトし、全体として所望の機能を実行する３次元半導体集積回路装置が得られる。かかる３次元半導体集積回路装置においては、貫通電極と多層配線構造とを接続することにより、最小限の配線長で複雑な回路を構成することが可能である。
【０００５】
図２（Ａ）〜５（Ｈ）は、かかる半導体チップの一つ、例えば半導体チップ１１Ａの形成工程を示す図である。
【０００６】
図２（Ａ）を参照するに、Ｓｉ基板２１上にはゲート電極２２および拡散領域２１Ａ，２１Ｂを含む活性素子が形成されており、前記活性素子は層間絶縁膜２３により、覆われている。さらに前記層間絶縁膜２３中には前記拡散領域２１Ａ，２１Ｂを露出するコンタクトホールがそれぞれ形成され、かかるコンタクトホール中にはＷ等の導電性プラグ２３Ａ，２３Ｂが形成されている。
【０００７】
図２（Ａ）の状態では、さらに前記層間絶縁膜２３上にレジスト開口部２４Ａを有するレジスト膜２４が形成されており、かかるレジスト膜２４をマスクに前記層間絶縁膜２３がパターニングされ、図１の貫通電極１１ａに対応する開口部２３Ｃが前記層間絶縁膜２３中に形成されている。
【０００８】
次に図２（Ｂ）の工程において前記Ｓｉ基板２１を前記開口部２３Ｃを介してドライエッチングし、前記貫通電極１１ａに対応した凹部２１Ｃを前記Ｓｉ基板２１中に、前記開口部２３Ｃの延在部として形成する。
【０００９】
次に図３（Ｃ）の工程において図２（Ｂ）の構造上にＣＶＤ法によりＳｉＮ膜２５を、前記ＳｉＮ膜２５が前記層間絶縁膜２３の表面および前記開口部２３Ｃの内壁面、さらに前記凹部２１Ｃの底面を含む内壁面を連続して覆うように堆積する。
【００１０】
さらに図３（Ｄ）の工程において図３（Ｃ）の構造上に、より具体的には前記ＣＶＤ−ＳｉＮ膜２５上にＴｉＮ膜およびＣｕ膜をＣＶＤ法により形成し、さらに前記ＣＶＤ−Ｃｕ膜を電極にＣｕの電解めっきを行うことにより、Ｃｕ層２６を形成する。かかるＣｕ層２６は前記凹部２１Ｃ中において、前記凹部２１Ｃを充填するプラグ２６Ｃを形成する。
【００１１】
さらに図４（Ｅ）の工程において前記層間絶縁膜２３上のＣｕ層２６をＣＭＰ（化学機械研磨）法により除去した後、図４（Ｆ）の工程において前記層間絶縁膜２３上に次の層間絶縁膜２７を形成し、さらに前記層間絶縁膜２７中にダマシン法によりＣｕ配線パターン２７Ａを形成する。
【００１２】
さらに図５（Ｇ）の工程において前記層間絶縁膜２７上に次の層間絶縁膜２８を形成し、さらに前記層間絶縁膜２８中にデュアルダマシン法により、コンタクトプラグを含む次のＣｕ配線パターン２８Ａを形成する。
最後に図５（Ｈ）の工程において前記Ｓｉ基板２１の裏面を研磨し露出したＣｕプラグ２６Ｃ上に拡散防止膜２９Ａを介して導電性パッド２９Ｂを形成することにより、図１に示した半導体チップ１１Ａが得られる。図５（Ｈ）の構造では、前記Ｃｕプラグ２６Ｃが図１の貫通電極１１ａを形成している。
【００１３】
【発明が解決しようとする課題】
ところで、図２（Ａ）〜図５（Ｈ）の工程により前記半導体チップ１１Ａを形成した場合には、図２（Ｂ）の工程で深い凹部２１Ｃを形成する際に前記凹部２１Ｃの径が開口部２３Ｃの径よりも増加してしまい、その結果前記凹部２１Ｃの上端において前記層間絶縁膜２３によりオーバーハングが形成される場合がある。前記開口部２３Ｃの径は典型的には１０μｍ程度であるのに対し、前記凹部２１Ｃの深さは６０μｍに達する。
【００１４】
そこで図３（Ｃ）の工程において上部にオーバーハングを有する凹部２１Ｃの内壁面を覆うように前記ＣＶＤ−ＳｉＮ膜を形成しようとすると、径の狭まった前記凹部２１Ｃの上端部、すなわち前記開口部２３ＣにおいてＳｉＮ膜の堆積が促進される傾向があり、その結果前記開口部２３Ｃの実効的な径がさらに狭められてしまう。このため図３（Ｃ）の工程においてＣｕ層２６を電解めっきにより形成しようとした場合、前記凹部２１Ｃの内部におけるＣｕ層２６の成長が不十分になり、前記Ｃｕプラグ２６Ｃ内部に空洞２６ｃ等の欠陥が発生しやすい問題が生じる。前記Ｃｕプラグ２６Ｃは、図１に示したように貫通電極１１ａを構成する重要な部分であり、かかる貫通電極１１ａ中に欠陥が生じるようであると、図１に示す３次元半導体集積回路装置の信頼性は著しく低下してしまう。
【００１５】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【００１６】
本発明のより具体的な課題は、半導体チップ中に貫通電極を備え、高速で動作し、信頼性が高く、積層することにより容易に３次元半導体集積回路装置を形成できる半導体装置およびその製造方法、およびかかる半導体装置より構成された半導体集積回路装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明は上記の課題を、半導体基板と、前記半導体基板の第１の表面上に形成された半導体素子と、前記半導体基板の前記第１の表面上に、前記半導体素子を覆うように形成された絶縁膜と、前記絶縁膜上に形成された多層配線構造と、前記半導体基板中に、前記第１の表面から第２の対向する表面に貫通するように形成され、さらに前記絶縁膜中を貫通する貫通孔と、前記貫通孔中に形成され、前記第１の表面から前記第２の表面まで延在する貫通電極とを備えた半導体装置であって、前記貫通孔は、前記絶縁膜中においては第１の径を、前記半導体基板中においては前記第１の径よりも大きな第２の径を有し、前記貫通電極は、その全長にわたり前記第１の径に実質的に等しい径を有し、前記半導体基板中においては前記貫通電極と前記貫通孔内壁との間に、絶縁膜スリーブが介在し、前記絶縁膜スリーブは、オルガノシロキサン系材料、水素化シロキサン系材料、有機ポリマー、およびこれらの多孔質材料のいずれかよりなることを特徴とする半導体装置により解決する。
【００１８】
また本発明は上記の課題を、貫通電極を有する半導体装置の製造方法であって、半導体基板の第１の主面上に絶縁膜を形成する工程と、前記絶縁膜中に、前記半導体基板を露出する開口部を第１の径で形成する工程と、前記半導体基板中に、前記絶縁膜をマスクとして前記半導体基板の主面に略垂直な方向に作用する異方性エッチングを行い、前記開口部から前記半導体基板中に延在する凹部を、前記凹部が前記半導体基板中において前記第１の径よりも大きな第２の径を有するように形成する工程と、前記開口部および前記凹部を塗布絶縁膜により充填する工程と、前記開口部中および前記凹部を充填している前記塗布絶縁膜を、前記絶縁膜をマスクとして、前記半導体基板の主面に略垂直な方向に異方性エッチングし、前記凹部中の塗布絶縁膜中に、前記開口部から連続的に延在する空間を形成する工程と、前記絶縁膜上に、前記開口部および前記空間を充填するように導電層を堆積する工程と、前記絶縁膜上において前記導電層を除去し、前記開口部および前記空間中に導電性プラグを形成する工程と、前記半導体基板の第２の、前記第１の主面に対向する主面に対して、前記半導体基板の構成材料を除去する工程を行い、前記導電性プラグを露出させる工程とよりなることを特徴とする半導体装置の製造方法により、解決する。
【００１９】
本発明によれば、半導体基板上に形成された絶縁膜をハードマスクとして前記半導体基板中に最終的には貫通孔となる凹部を形成する際に、かかる凹部形成に伴うアンダーカットの発生を利用して、前記凹部側壁面にスリーブ状に低誘電率を特徴とする塗布絶縁膜を形成することができる。そこで、このようなスリーブで囲まれた空間をＣｕ等の低抵抗材料により充填して導電性プラグを形成することにより、寄生容量および寄生抵抗を軽減でき、その結果半導体装置の動作速度が向上する。またかかる塗布絶縁膜を前記凹部側壁面のみならず底面にもシース状に残しておくことにより、前記半導体基板の裏面をドライエッチングして前記基板の厚さを減少させる工程を行っても、典型的にはＣｕよりなる導電性プラグがかかる塗布絶縁膜により保護されているため損傷することがない。その結果、前記半導体基板の裏面において前記導電性プラグが前記塗布絶縁膜により覆われた状態で突出している状態が得られるが、この状態で前記塗布絶縁膜をＣＭＰ法あるいはアッシングにより除去することにより、前記導電性プラグが前記半導体基板の裏面において電気的にコンタクト可能な状態になる。そこで前記半導体基板の裏面において前記導電性プラグの先端部にコンタクトパッドを形成し、このようにして形成された半導体装置ないしチップを多数積層することにより、高速で動作する３次元半導体集積回路装置を構成することが可能になる。
【００２０】
【発明の実施の形態】
以下、本発明の一実施例による半導体装置の製造工程を、図６（Ａ）〜１３（Ｌ）を参照しながら説明する。
【００２１】
図６（Ａ）を参照するに、Ｓｉ基板４１上には拡散領域４１Ａおよび４１Ｂの間にゲート電極４２が形成されており、前記Ｓｉ基板４１上には前記ゲート電極４２を覆うようにＳｉＯ2膜４３が形成されている。前記ＳｉＯ2膜４３の表面波平坦化されており、前記拡散領域４１Ａ，４１Ｂを露出するコンタクトボールにＷ等の導電性プラグ４３Ａ，４３Ｂが形成されている。
【００２２】
さらに図６（Ａ）の構造では前記ＳｉＯ2膜４３上にレジスト膜４４が形成さされており、前記レジスト膜４４中に形成されたレジスト開口部４４Ａにおいて前記ＳｉＯ2膜４３が例えばＣＦ4系エッチングガスによりエッチングされており、その結果前記ＳｉＯ2膜４３中には前記Ｓｉ基板４１を露出する開口部４３Ｃが約１０μｍの径で形成されている。
【００２３】
次に図６（Ｂ）の工程において、前記Ｓｉ基板４１は前記開口部４３Ｃにおいて例えばＳＦ6ガスと炭化水素系ガスとを交互に使う反応性イオンエッチング（ＲＩＥ）によりエッチングされ、前記Ｓｉ基板４１中には基板４１の主面に略垂直な方向に延在する凹部４１Ｃが、前記開口部４３Ｃに対応して形成される。その際、前記ＳｉＯ2膜４３はハードマスクとして作用し、エッチングは前記Ｓｉ基板４１中において選択的に生じる。かかるエッチングの際、前記凹部４１Ｃは側方へも拡大し、その結果凹部４１Ｃは前記開口部４３Ｃの径よりもやや大きい、例えば１１μｍ程度の径を有する。
【００２４】
次に図７（Ｃ）の工程において、図６（Ｂ）の構造上に低誘電率の塗布絶縁膜４５がスピンコーティングにより形成される。かかる塗布絶縁膜としては、オルガノシロキサン系塗布絶縁膜、水素化シロキサン系塗布絶縁膜、有機ポリマー、あるいはこれらの材料よりなる多孔質塗布絶縁膜を使うことが可能である。これらの塗布絶縁膜は、典型的には３．０以下の低い比誘電率を有している。
【００２５】
次に図７（Ｄ）の工程において前記塗布絶縁膜４５をキュアした後、酸素プラズマを使ったＲＩＥ法により、前記塗布絶縁膜４５を、前記ＳｉＯ2膜４３をマスクに前記基板４１に略垂直な方向にエッチングし、前記凹部４１Ｃを充填する塗布絶縁膜４５中に前記基板４１の主面に略垂直に延在する空間４５Ａを形成する。なお図７（Ｄ）の工程では前記ＲＩＥエッチングの結果、前記絶縁膜４３上からは前記塗布絶縁膜４５は除去されている。
【００２６】
さらに図７（Ｄ）のＲＩＥエッチング工程を継続することにより、前記凹部４１Ｃ中の塗布絶縁膜４５中には前記空間４５Ａが前記開口部４３Ｃと実質的に同一の径で形成され、残留した前記塗布絶縁膜４５は前記凹部４１Ｃの内壁に沿ってスリーブ４５Ｂを形成する。図８（Ｅ）の例では、前記塗布絶縁膜４５は前記開口部４１Ｃの底部にも残されている。
【００２７】
次に図８（Ｆ）の工程において図８（Ｅ）の構造上にＴｉＮ膜（図示せず）およびＣｕ膜（図示せず）が順次ＣＶＤ法により、前記ＳｉＯ2膜４３の表面および前記開口部４３Ｃの内壁面、さらに前記空間４５Ａの内壁面を一様に覆うように形成され、さらに前記Ｃｕ膜をシード層に電解めっきを行うことにより、前記ＳｉＯ2膜４３上に前記開口部４３Ｃおよび前記空間４５Ａを連続して充填するようにＣｕ層４６が形成される。本実施例では、前記ＳｉＯ2膜４３の表面にＳｉＮ膜などが堆積されることがないため前記開口部４３Ｃの径が狭められることがなく、その結果前記Ｃｕ層２６を堆積した場合、前記凹部４１Ｃ中にボイドが形成されることはない。
【００２８】
さらに図９（Ｇ）の工程においてＣＭＰ法により前記Ｃｕ層４６を前記ＳｉＯ2膜表面から除去することにより、前記凹部４１Ｃ中にＣｕプラグ４６Ａを形成する。図９（Ｇ）よりわかるように前記Ｃｕプラグ４６Ａは前記凹部４１Ｃ中において塗布絶縁膜スリーブ４５Ｂにより囲まれた状態で形成される。
【００２９】
次に図９（Ｈ）の工程において図９（Ｇ）のＳｉＯ2膜４３上に次の層間絶縁膜４７が形成され、さらに前記層間絶縁膜４７中に形成された配線溝をＣｕ層で充填するダマシン工程により、前記配線溝中にＣｕ配線パターン４７Ａが形成される。さらに図１０（Ｉ）の工程において前記層間絶縁膜４７上に次の層間絶縁膜４８が形成され、さらに前記層間絶縁膜４８中にデュアルダマシン法により、コンタクトプラグを含むＣｕ配線パターン４８Ａが形成される。
【００３０】
本発明ではさらに図１１（Ｊ）の工程において前記Ｓｉ基板４１の裏面にＳＦ6あるいはＣＦ4をエッチングガスとして使ったＲＩＥ工程を適用し、Ｓｉ基板４１の厚さを減少させる。図１１（Ｊ）の工程においては最初に前記Ｓｉ基板４１の裏面を研削し、その後ＲＩＥプロセスを適用してもよい。前記ＲＩＥプロセスは、図１１（Ｊ）に示すように前記Ｃｕプラグ４６Ａが前記塗布絶縁膜スリーブ４５Ｂにより覆われた状態で前記Ｓｉ基板４１の裏面に突出するまで実行される。その際、前記塗布絶縁膜としてＳｉ基板をドライエッチングするＲＩＥプロセスに対して十分な耐性を有するベンゾシクロブテン（ＢＣＢ）などの低誘電率塗布絶縁膜としておくと好都合である。
【００３１】
次に図１２（Ｋ）の工程において前記Ｓｉ基板４１の裏面にＴｉＮ等の拡散防止膜（図示せず）を介してＣｕ層４９を略一様な厚さに堆積し、さらに図１２（Ｋ）中に破線で示したラインまでＣＭＰ法により前記Ｃｕ層４９を研磨する。その結果前記Ｃｕプラグ４６Ａが露出し、さらに図１３（Ｌ）の工程においてかかる露出したＣｕプラグ４６Ａの端面に、ＴｉＮなどの拡散防止膜（図示せず）を介してＡｕなどのコンタクトパッド５０を形成する。
【００３２】
図１２（Ｋ）の工程を採用することにより、図１０（Ｉ）の構造において前記Ｓｉ基板４１の裏面を直接に研磨して前記Ｃｕプラグ４６Ａを露出させる場合に生じる、Ｓｉ基板４１とＣｕプラグ４６Ａとが同時に研磨される結果汚染が生じる問題が回避される。
【００３３】
なお、前記塗布絶縁膜４５としては、比誘電率が３．０以下の塗布絶縁膜が好ましいが、本発明はこれに限定されるものではなく、ＳＯＧ等の塗布絶縁膜を使うことも可能である。
【００３４】
また図１１（Ｊ）の工程において、前記Ｓｉ基板４１の裏面に突出しているＣｕプラグ４６Ａの先端部を覆う塗布絶縁膜は、アッシング工程により除去することも可能である。
【００３５】
このようにして得られた半導体装置４０を図１の構成において前記半導体チップ１１Ａ〜１１Ｄの代わりに使うことにより、高速動作する信頼性の高い３次元半導体集積回路装置を構成することが可能になる。
【００３６】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された要旨内において様々な変形・変更が可能である。
【００３７】
（付記１） 半導体基板と、
前記半導体基板の第１の表面上に形成された半導体素子と、
前記半導体基板の前記第１の表面上に、前記半導体素子を覆うように形成された絶縁膜と、
前記絶縁膜上に形成された多層配線構造と、
前記半導体基板中に、前記第１の表面から第２の対向する表面に貫通するように形成され、さらに前記絶縁膜中を貫通する貫通孔と、
前記貫通孔中に形成され、前記第１の表面から前記第２の表面まで延在する貫通電極とを備えた半導体装置であって、
前記貫通孔は、前記絶縁膜中においては第１の径を、前記半導体基板中においては第２の、より大きな径を有し、
前記貫通電極は、その全長にわたり前記第１の径に実質的に等しい径を有し、前記半導体基板中においては前記貫通電極と前記貫通孔内壁との間に、絶縁膜スリーブが介在することを特徴とする半導体装置。
【００３８】
（付記２） 前記絶縁膜スリーブは、オルガノシロキサン系材料、水素化シロキサン系材料、有機ポリマー、およびこれらの多孔質材料のいずれかよりなることを特徴とする付記１記載の半導体装置。
【００３９】
（付記３） 前記絶縁膜スリーブは、約３．０以下の比誘電率を有することを特徴とする付記１または２記載の半導体装置。
【００４０】
（付記４） 前記貫通電極はＣｕを主成分とする金属よりなることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
【００４１】
（付記５） 支持基板と、
前記支持基板上に積層された複数の半導体チップとよりなり、
各々の半導体チップは半導体基板と、前記半導体チップの第１の表面上に形成された半導体素子と、前記半導体チップの前記第１の表面上に、前記半導体素子を覆うように形成された絶縁膜と、前記絶縁膜上に形成された多層配線構造と、前記半導体チップ中に、前記第１の表面から第２の対向する表面に貫通するように形成され、さらに前記絶縁膜中を貫通する貫通孔と、前記貫通孔中に形成され、前記第１の表面から前記第２の表面まで延在する貫通電極とを備え、前記貫通孔は、前記絶縁膜中においては第１の径を、前記半導体チップ中においては第２の、より大きな径を有し、前記貫通電極は、その全長にわたり前記第１の径に実質的に等しい径を有し、前記半導体基板中においては前記貫通電極と前記貫通孔内壁との間に、絶縁膜スリーブが介在することを特徴とする半導体集積回路装置。
【００４２】
（付記６） 前記絶縁膜スリーブは、オルガノシロキサン系材料、水素化シロキサン系材料、有機ポリマー、およびこれらの多孔質材料のいずれかよりなることを特徴とする付記５記載の半導体集積回路装置。
【００４３】
（付記７） 前記絶縁膜スリーブは、３．０以下の比誘電率を有することを特徴とする付記５または６記載の半導体集積回路装置。
【００４４】
（付記８） 前記貫通電極はＣｕを主成分とする金属よりなることを特徴とする付記５〜７のうち、いずれか一項記載の半導体集積回路装置。
【００４５】
（付記９） 貫通電極を有する半導体装置の製造方法であって、
半導体基板の第１の主面上に絶縁膜を形成する工程と、
前記絶縁膜中に、前記半導体基板を露出する開口部を第１の径で形成する工程と、
前記半導体基板中に、前記絶縁膜をマスクとして前記半導体基板の主面に略垂直な方向に作用する異方性エッチングを行い、前記開口部から前記半導体基板中に延在する凹部を、前記凹部が前記半導体基板中において前記第１の径よりも大きな第２の径を有するように形成する工程と、
前記開口部および前記凹部を塗布絶縁膜により充填する工程と、
前記開口部中および前記凹部を充填している前記塗布絶縁膜を、前記絶縁膜をマスクとして、前記半導体基板の主面に略垂直な方向に異方性エッチングし、前記凹部中の塗布絶縁膜中に、前記開口部から連続的に延在する空間を形成する工程と、
前記絶縁膜上に、前記開口部および前記空間を充填するように導電層を堆積する工程と、
前記絶縁膜上において前記導電層を除去し、前記開口部および前記空間中に導電性プラグを形成する工程と、
前記半導体基板の第２の、前記第１の主面に対向する主面に対して、前記半導体基板の構成材料を除去する工程を行い、前記導電性プラグを露出させる工程とよりなることを特徴とする半導体装置の製造方法。
【００４６】
（付記１０） 前記塗布絶縁膜は、オルガノシロキサン系材料、水素化シロキサン系材料、有機ポリマー、およびこれらの多孔質材料より選択されることを特徴とする付記９記載の半導体装置の製造方法。
【００４７】
（付記１１） 前記塗布絶縁膜は、３．０以下の比誘電率を有することを特徴とする付記９または１０記載の半導体装置の製造方法。
【００４８】
（付記１２） 前記半導体基板の第２の主面に対して施される、前記半導体基板の構成材料を除去する工程はドライエッチング工程よりなり、前記塗布絶縁膜は、前記ドライエッチング工程に対して耐性を有する材料よりなることを特徴とする付記９〜１１のうち、いずれか一項記載の半導体装置の製造方法。
【００４９】
（付記１３） 前記ドライエッチング工程は、前記導電性プラグを、前記半導体基板の前記第２の主面において、前記塗布絶縁膜により覆われた状態で露出させることを特徴とする付記１２記載の半導体装置の製造方法。
【００５０】
（付記１４） さらに前記第２の主面において露出された導電性プラグを覆う前記塗布絶縁膜を化学機械研磨法により除去する工程と、前記塗布絶縁膜が除かれた前記導電性プラグ上にコンタクトパッドを形成する工程とを含むことを特徴とする付記１３記載の半導体装置の製造方法。
【００５１】
（付記１５） さらに前記第２の主面において露出された導電性プラグを覆う前記塗布絶縁膜をアッシングにより除去する工程と、前記塗布絶縁膜が除かれた前記導電性プラグ上にコンタクトパッドを形成する工程とを含むことを特徴とする付記１３記載の半導体装置の製造方法。
【００５２】
【発明の効果】
本発明によれば、半導体基板中に形成される貫通電極の欠陥が除去され、信頼性の高い半導体装置が得られる。前記半導体基板中において前記貫通電極は低誘電率塗布膜よりなるスリーブで囲まれているため寄生容量が減少し、半導体装置は高速で動作することができる。かかる半導体装置を積層することにより、高速で動作し、信頼性の高い３次元半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】従来の３次元半導体集積回路装置の構成を示す図である。
【図２】（Ａ），（Ｂ）は、従来の半導体装置の製造工程を説明する図（その１）である。
【図３】（Ｃ），（Ｄ）は、従来の半導体装置の製造工程を説明する図（その２）である。
【図４】（Ｅ），（Ｆ）は、従来の半導体装置の製造工程を説明する図（その３）である。
【図５】（Ｇ），（Ｈ）は、従来の半導体装置の製造工程を説明する図（その４）である。
【図６】（Ａ），（Ｂ）は、本発明の一実施例による半導体装置の製造工程を説明する図（その１）である。
【図７】（Ｃ），（Ｄ）は、本発明の一実施例による半導体装置の製造工程を説明する図（その２）である。
【図８】（Ｅ），（Ｆ）は、本発明の一実施例による半導体装置の製造工程を説明する図（その３）である。
【図９】（Ｇ），（Ｈ）は、本発明の一実施例による半導体装置の製造工程を説明する図（その４）である。
【図１０】（Ｉ）は、本発明の一実施例による半導体装置の製造工程を説明する図（その５）である。
【図１１】（Ｊ）は、本発明の一実施例による半導体装置の製造工程を説明する図（その６）である。
【図１２】（Ｋ）は、本発明の一実施例による半導体装置の製造工程を説明する図（その７）である。
【図１３】（Ｌ）は、本発明の一実施例による半導体装置の製造工程を説明する図（その８）である。
【符号の説明】
１０ 支持基板
１０Ａ 配線パターン
１０Ｂ はんだバンプ
１１Ａ〜１１Ｄ 半導体チップ
１１ａ〜１１ｄ 貫通電極
２１，４１ Ｓｉ基板
２１Ａ，２１Ｂ，４１Ａ，４１Ｂ 拡散領域
２１Ｃ，４１Ｃ 凹部
２１ｃ ボイド
２２，４２ ゲート電極
２３，４３ 絶縁膜
２３Ａ，２３Ｂ，４３Ａ，４３Ｂ 導電性プラグ
２３Ｃ，４３Ｃ 開口部
２４，４４ レジスト
２４Ａ，４４Ａ レジスト開口部
２５ ＣＶＤ−ＳｉＮ膜
２６，４６，４９ Ｃｕ層
２６Ａ，４６Ａ Ｃｕプラグ
２７，２８，４７，４８ 層間絶縁膜
２７Ａ，２８Ａ，４７Ａ，４８Ａ Ｃｕ配線パターン
４５ 塗布絶縁膜
４５Ａ 空間
４５Ｂ スリーブ
５０ 電極パッド

Claims (5)

  1. 半導体基板と、
    前記半導体基板の第１の表面上に形成された半導体素子と、
    前記半導体基板の前記第１の表面上に、前記半導体素子を覆うように形成された絶縁膜と、
    前記絶縁膜上に形成された多層配線構造と、
    前記半導体基板中に、前記第１の表面から第２の対向する表面に貫通するように形成され、さらに前記絶縁膜中を貫通する貫通孔と、
    前記貫通孔中に形成され、前記第１の表面から前記第２の表面まで延在する貫通電極とを備えた半導体装置であって、
    前記貫通孔は、前記絶縁膜中においては第１の径を、前記半導体基板中においては前記第１の径よりも大きな第２の径を有し、
    前記貫通電極は、その全長にわたり前記第１の径に実質的に等しい径を有し、前記半導体基板中においては前記貫通電極と前記貫通孔内壁との間に、絶縁膜スリーブが介在し、
    前記絶縁膜スリーブは、オルガノシロキサン系材料、水素化シロキサン系材料、有機ポリマー、およびこれらの多孔質材料のいずれかよりなることを特徴とする半導体装置。
  2. 前記絶縁膜スリーブは、３．０以下の比誘電率を有することを特徴とする請求項１記載の半導体装置。
  3. 前記貫通電極はＣｕを主成分とする金属よりなることを特徴とする請求項１または２記載の半導体装置。
  4. 貫通電極を有する半導体装置の製造方法であって、
    半導体基板の第１の主面上に絶縁膜を形成する工程と、
    前記絶縁膜中に、前記半導体基板を露出する開口部を第１の径で形成する工程と、
    前記半導体基板中に、前記絶縁膜をマスクとして前記半導体基板の主面に略垂直な方向に作用する異方性エッチングを行い、前記開口部から前記半導体基板中に延在する凹部を、前記凹部が前記半導体基板中において前記第１の径よりも大きな第２の径を有するように形成する工程と、
    前記開口部および前記凹部を塗布絶縁膜により充填する工程と、
    前記開口部中および前記凹部を充填している前記塗布絶縁膜を、前記絶縁膜をマスクとして、前記半導体基板の主面に略垂直な方向に異方性エッチングし、前記凹部中の塗布絶縁膜中に、前記開口部から連続的に延在する空間を形成する工程と、
    前記絶縁膜上に、前記開口部および前記空間を充填するように導電層を堆積する工程と、
    前記絶縁膜上において前記導電層を除去し、前記開口部および前記空間中に導電性プラグを形成する工程と、
    前記半導体基板の第２の、前記第１の主面に対向する主面に対して、前記半導体基板の構成材料を除去する工程を行い、前記導電性プラグを露出させる工程とよりなることを特徴とする半導体装置の製造方法。
  5. 前記半導体基板の第２の主面に対して施される、前記半導体基板の構成材料を除去する工程はドライエッチング工程よりなり、前記塗布絶縁膜は、前記ドライエッチング工程に対して耐性を有する材料よりなることを特徴とする請求項４記載の半導体装置の製造方法。
JP2001196777A 2001-06-28 2001-06-28 半導体装置およびその製造方法 Expired - Fee Related JP4408006B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001196777A JP4408006B2 (ja) 2001-06-28 2001-06-28 半導体装置およびその製造方法
US09/982,963 US6707157B2 (en) 2001-06-28 2001-10-22 Three dimensional semiconductor integrated circuit device having a piercing electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001196777A JP4408006B2 (ja) 2001-06-28 2001-06-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2003017558A JP2003017558A (ja) 2003-01-17
JP4408006B2 true JP4408006B2 (ja) 2010-02-03

Family

ID=19034515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001196777A Expired - Fee Related JP4408006B2 (ja) 2001-06-28 2001-06-28 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6707157B2 (ja)
JP (1) JP4408006B2 (ja)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof
EP1465246B1 (en) 2003-04-03 2013-12-18 Imec Method for producing electrical through hole interconnects
EP1519410A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
JP3891299B2 (ja) 2003-05-06 2007-03-14 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
JP3698160B2 (ja) 2004-01-09 2005-09-21 セイコーエプソン株式会社 半導体装置の製造方法
JP4439976B2 (ja) 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP2006080400A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体素子とその製造方法
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP4502820B2 (ja) * 2005-01-05 2010-07-14 日本電気株式会社 半導体チップ及び半導体装置
JP4577687B2 (ja) * 2005-03-17 2010-11-10 エルピーダメモリ株式会社 半導体装置
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
JP5127178B2 (ja) * 2005-07-29 2013-01-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7863188B2 (en) 2005-07-29 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7262134B2 (en) * 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
JP2007165461A (ja) 2005-12-12 2007-06-28 Elpida Memory Inc 半導体装置及びその製造方法
US7563714B2 (en) * 2006-01-13 2009-07-21 International Business Machines Corporation Low resistance and inductance backside through vias and methods of fabricating same
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
JP5141076B2 (ja) * 2006-06-05 2013-02-13 株式会社デンソー 半導体装置
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
KR101374338B1 (ko) * 2007-11-14 2014-03-14 삼성전자주식회사 관통 전극을 갖는 반도체 장치 및 그 제조방법
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP2009147218A (ja) * 2007-12-17 2009-07-02 Toshiba Corp 半導体装置とその製造方法
US8486823B2 (en) * 2008-03-07 2013-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming through via
JP2009277719A (ja) * 2008-05-12 2009-11-26 Nec Electronics Corp 半導体装置及びその製造方法
US7968460B2 (en) * 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
JP5537016B2 (ja) * 2008-10-27 2014-07-02 株式会社東芝 半導体装置および半導体装置の製造方法
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
US7960282B2 (en) * 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via
KR20120000748A (ko) 2010-06-28 2012-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20120030782A (ko) 2010-09-20 2012-03-29 삼성전자주식회사 저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
KR20120090417A (ko) 2011-02-08 2012-08-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI441292B (zh) * 2011-03-02 2014-06-11 矽品精密工業股份有限公司 半導體結構及其製法
JP5605275B2 (ja) * 2011-03-08 2014-10-15 富士通株式会社 半導体装置の製造方法
CN102893397B (zh) * 2011-05-17 2016-04-13 松下电器产业株式会社 三维集成电路、处理器、半导体芯片及三维集成电路的制造方法
US8587127B2 (en) * 2011-06-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
JP5845781B2 (ja) * 2011-09-29 2016-01-20 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5970826B2 (ja) * 2012-01-18 2016-08-17 ソニー株式会社 半導体装置、半導体装置の製造方法、固体撮像装置および電子機器
JP5838833B2 (ja) * 2012-01-30 2016-01-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5954013B2 (ja) * 2012-07-18 2016-07-20 日亜化学工業株式会社 半導体素子実装部材及び半導体装置
US9245824B2 (en) * 2013-04-18 2016-01-26 Globalfoundries Inc. Through-vias for wiring layers of semiconductor devices
KR102111474B1 (ko) 2013-11-20 2020-06-08 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
CN106463522B (zh) * 2014-01-14 2019-12-03 麻省理工学院 形成集成电路的方法及相关的集成电路
NL2014598B1 (en) * 2015-04-08 2017-01-20 Suss Microtec Lithography Gmbh Method for coating a substrate.
US12087629B2 (en) * 2015-05-18 2024-09-10 Adeia Semiconductor Technologies Llc Through-dielectric-vias (TDVs) for 3D integrated circuits in silicon
WO2019130702A1 (ja) * 2017-12-27 2019-07-04 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152529A (ja) * 1991-11-29 1993-06-18 Oki Electric Ind Co Ltd 半導体装置
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections

Also Published As

Publication number Publication date
US20020027293A1 (en) 2002-03-07
JP2003017558A (ja) 2003-01-17
US6707157B2 (en) 2004-03-16

Similar Documents

Publication Publication Date Title
JP4408006B2 (ja) 半導体装置およびその製造方法
KR100400037B1 (ko) 콘택 플러그를 구비하는 반도체 소자 및 그의 제조 방법
US6649464B2 (en) Method for manufacturing semiconductor device having capacitor and via contact
KR100630666B1 (ko) 금속 콘택 및 커패시터를 포함하는 반도체 소자 제조방법
TW502388B (en) A method to form high performance copper damascene interconnects by de-coupling via and metal line filling
KR20010034203A (ko) 두개의 유기물 함유 재료층을 포함하는 전자 디바이스제조 방법
US20100314762A1 (en) Semiconductor Substrate with Through-Contact and Method for Production Thereof
KR100881517B1 (ko) 반도체 소자의 구리배선 형성 방법
JP3031301B2 (ja) 銅配線構造およびその製造方法
JP2007005403A (ja) 半導体基板への貫通配線の形成方法
TWI271781B (en) Method of making dual damascene with via etch through
TW201025443A (en) Method for insulating wires of semiconductor device
JP2006100571A (ja) 半導体装置およびその製造方法
JP3920590B2 (ja) 半導体装置の製造方法
US6686643B2 (en) Substrate with at least two metal structures deposited thereon, and method for fabricating the same
JP3102382B2 (ja) 半導体装置およびその製造方法
JPH10189592A (ja) 半導体装置の製造方法
JPS62229959A (ja) 超大規模集積回路の多層金属被膜構造物における層間絶縁体中の通路または接触穴の充填方法
US20040192008A1 (en) Semiconductor device including interconnection and capacitor, and method of manufacturing the same
JP4379878B2 (ja) エアーギャップを選択的に形成する方法及び当該方法により作製された装置
US5804504A (en) Method for forming wiring of semiconductor device
JP2003023070A (ja) 半導体装置およびその製造方法
KR100640407B1 (ko) 반도체 소자의 다마신 구조 형성 방법
US6599825B2 (en) Method for forming wiring in semiconductor device
KR100720518B1 (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070905

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20090121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091007

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091105

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131120

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees