JP3891299B2 - 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器 - Google Patents
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Description
このCSP技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度な実装が可能となる。
かかる背景の下、例えば特許文献1に開示されているような三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、実装密度を高めた技術である。
本発明は、上記事情に鑑みてなされたものであり、導電部材の形成工程を簡素化し製造コストを低減できるようにした半導体装置の製造方法を提供することを目的とする。
本構成によれば、接続端子を構成する各導電層を複数の接続孔を介して導電接続しているため、上下接続における機械的安定性及び電気的安定性が高く、信頼性の高い半導体装置を実現できる。
この接続端子24は、上記回路部の各配線層に対応して基板10の厚み方向に層状に設けられた複数の導電層241,242,243,244,245を備え、互いに隣接する導電層同士は接続層241a、242a,243a,244aにより導電接続されている。また、各接続層241a、242a,243a,244aには、それぞれ複数の接続孔241b、242b,243b,244bが設けられている。例えば、接続層241aには複数の接続孔241bが設けられており、隣接する導電層241,242はこれら複数の接続孔241bを介して導通されている。同様に、導電層242,243、導電層243,244、導電層244,245はそれぞれ複数の接続孔242b、243b、244bを介して多点で導電接続されている。
まず、図2〜図5に基づいて回路部の1層目の素子及びこれに導電接続される配線層の形成工程について説明する。なお、図2〜図5は各工程の半導体チップ1の一部分を拡大して示している。
そして、このプラグ352を形成した後、絶縁膜14の表面に絶縁膜14及び後述する工程で形成するハードマスク29と異なるエッチング選択比を有し、かつ後述する工程で形成する接続端子24の材料に対して拡散バリア性を有する絶縁膜、例えば窒化シリコン又は炭化シリコンからなる絶縁膜15を形成する。
なお、レジスト71の開口部71aの形状は開口部H1の開口形状に応じて設定され、例えば径60μmの円形開口部を有するものである。
。
次に、図6(b)に示すように、絶縁膜63の上にレジスト72を塗布し、パターニングにより接続端子形成予定部E1に対応する位置に開口部72aを形成する。この開口部72aは、第2の導電層242に対応する形状とされ、平面視で上記第1の導電層241と重なる位置に配置される。例えば、開口部72aは導電層241よりも径の大きな円形形状とされ、平面視で導電層241と同心円上に配置されている。
次に、図7(a)に示すように、絶縁膜62,63の上に接続孔241b形成用のレジスト73を塗布し、パターニングにより接続端子形成予定部E1に対応する位置に複数の開口部73aを形成する。このとき、上記開口部73aが平面視で導電層241の周縁部に配置されるようにし、このような開口部73aを導電層241の外周位置に沿って円環状に複数形成する。図7(b)は、上記開口部73aの配置を模式的に示す平面図であり、図中、符号241fは、下層側に配置された第1の導電層241の最外周位置を示している。
次に、絶縁膜63をマスクとして絶縁膜62を一部エッチバックし、図8(b)に示すように、複数の開口部62aを含む領域に凹部H3を形成する。
なお、上記接続孔241b及び凹部H3の形成工程と同時に、絶縁膜62の上記接続端子形成予定部E1とは異なる位置に第2の層の配線用の溝及び接続孔(図示略)を形成する。
これにより、上記溝,接続孔241b,凹部H3内に導電部材である銅が埋め込まれて第3の層の配線(図示略),第1の接続層241a,第2の導電層242が形成される。すなわち、第3の層の配線が形成されると同時に、第1の導電層241の上に、複数の接続孔241bを介して導電層241と導電接続された第2の導電層242が形成され、図9(b)に示すような状態に形成される。
次に、絶縁膜66の上にレジスト74を塗布し、パターニングにより接続端子形成予定部E1に対応する位置に開口部74aを形成する。この開口部74aは、第3の導電層243に対応する形状とされ、平面視で上記第2の導電層242と重なる位置に配置される。具体的には、開口部74aは導電層242よりも径の大きな円形形状とされ、平面視で導電層242と同心円上に配置されている。
次に、図11(a)に示すように、絶縁膜65,66の上に接続孔242b形成用のレジスト75を塗布し、パターニングにより接続端子形成予定部E1に対応する位置に複数の開口部75aを形成する。このとき、上記開口部75aが平面視で導電層242の周縁部に配置されるようにし、このような開口部75aを導電層242の外周位置に沿って円環状に複数形成する。
次に、絶縁膜66をマスクとして絶縁膜65を一部エッチバックし、図12(b)に示すように、複数の開口部65aを含む領域に凹部H4を形成する。
なお、上記接続孔241b及び凹部H3の形成工程と同時に、絶縁膜62の上記接続端子形成予定部E1とは異なる位置に第2の層の配線用の溝及び接続孔(図示略)を形成する。
下地膜の形成が終了すると、ECP法を用いてこれら溝及び凹部H4,接続孔242bの内部を含む形にて下地膜上にメッキ処理を施す。そして、CMP法等の方法を用いて、絶縁膜65の面から突出する余分な導電部材を研磨除去する。
これにより、上記溝,接続孔242b,凹部H4内に導電部材である銅が埋め込まれて第4の層の配線(図示略),第2の接続層242a,第3の導電層243が形成される。すなわち、第4の層の配線が形成されると同時に、第2の導電層242の上に、複数の接続孔242bを介して導電層242と導電接続された第3の導電層243が形成され、図13(b)に示すような状態に形成される。
そして、このように形成された半導体チップ1をその接続端子24を介して複数積層して配線することにより、高密度実装が可能な三次元実装型(スタック型)の半導体装置が製造される。
また、接続端子24を構成する各導電層を複数の接続孔を介して導電接続しているため、上下接続における機械的,電気的安定性を高めることができる。
本実施形態では、まず、図15(a)に示すように、公知の手法を用いて基板10上にトランジスタ30等の回路素子を有する第1の層を形成する。
次に、この第1の層の上に例えば硼燐珪酸ガラス(以下、BPSGという)からなる絶縁膜14を形成し、更に、この絶縁膜14上に絶縁膜14及び後述する工程で形成するハードマスク29と異なるエッチング選択比を有し、かつ後述する工程で形成する接続端子24の材料に対して拡散バリア性を有する絶縁膜、例えば窒化シリコン又は炭化シリコンからなる絶縁膜15を形成する。
次に、上記レジストをマスクとしてエッチングを行ない、開口部76aに位置する絶縁膜15を除去する。図15(b)は、エッチング工程後、レジスト76を除去した後の状態を示す断面図である。これにより、絶縁膜15の上記開口部76aに対応する位置(即ち、配線接続孔形成予定部E3に対応する位置)に開口部15aが形成される。
次に、レジスト77をマスクとしてエッチングを行ない、開口部77aに位置する絶縁膜14,15を除去する。図16(a)は上記エッチング後、レジスト77を除去した後の状態を示す断面図である。これにより、絶縁膜14、15の上記開口部77aに対応する位置(即ち、接続端子形成予定部E1に対応する位置)に開口部H1が形成される。
そして、これ以降の工程は上記第1実施形態と同様であるため、その説明を省略する。
例えば、上記第1実施形態では、凹部H3の形成を開口部62aの形成後としているが、これらの工程はどちらを先に行なってもよい。同様に、凹部H4の形成工程と開口部65aの形成工程はどちらを先に行なってもよい。また、上記実施形態では、凹部H3(又は凹部H4)の形成工程後にエッチバックにより絶縁膜62(又は絶縁膜64)の一部を開口して接続孔241b(又は接続孔242b)を形成している。しかし、この凹部の形成工程と接続孔の形成工程とはどちらを先に行なってもよく、例えば、凹部H3又はH4を形成する前に、エッチバックにより絶縁膜62又は絶縁膜64を開口して接続孔241b又は接続孔242bを形成することも可能である。このような凹部の形成工程と接続孔の形成工程とにより、本発明の開口工程が行なわれる。
図20は、本発明の半導体デバイスの一実施形態たる回路基板の概略構成を示す斜視図である。図20に示すように、本実施の形態の半導体デバイス102は、上記半導体装置100が回路基板101上に搭載された構成を具備している。
回路基板101には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板101には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置100の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
Claims (9)
- 基板上に絶縁膜を形成する絶縁膜形成工程と、
上記絶縁膜に対し、接続端子形成予定部に対応する位置に複数の接続孔を開口し、上記接続孔の形成領域を含む領域において上記絶縁膜に凹部を形成する開口工程と、
前記絶縁膜の、上記接続端子形成予定部とは異なる位置に配線用の溝を形成する溝形成工程と、
上記接続孔,凹部,溝内に導電部材を充填する導電部材充填工程と、
を備え、
上記絶縁膜形成工程,開口工程,溝形成工程,導電部材充填工程を繰り返すことで、配線層と接続端子とを上記基板の厚み方向に順に積層形成し、
上記開口工程では、上記複数の接続孔を、導電部材を介して下層側に隣接して配置された複数の接続孔と平面的に異なる位置に形成し、上記接続孔をこれに接続される導電部材の外周位置に沿って複数形成し、上記凹部を、下層側に隣接して配置された凹部よりも拡径に形成することを特徴とする半導体装置の製造方法。 - 上記溝形成工程は、上記配線層の配線と下層側の配線層の配線とを接続するための配線接続孔を形成する工程を含み、
上記導電部材充填工程において上記接続孔,凹部,溝,配線接続孔内に導電部材を充填することを特徴とする、請求項1に記載の半導体装置の製造方法。 - 請求項1又は2に記載の方法により製造された複数の半導体装置を、その接続端子を介して積層する工程を備えたことを特徴とする、半導体装置の製造方法。
- 基板と、
上記基板を貫通した、電極となる部分を含む接続端子と、
を備え、
上記接続端子は、上記基板の厚み方向に層状に配置された複数の導電層と、互いに隣接する導電層同士を複数の接続孔を介して導電接続する接続層とを有し、
一の接続層内に配置された複数の接続孔の位置と、上記接続層に隣接する接続層内に配置された複数の接続孔の位置とは平面的に重ならないように形成され、
上記複数の導電層は、下層側の導電層が平面視で上層側の導電層の内部に配置される態様にて層状に配置され、
同一接続層内に配置された複数の接続孔は、これと下層側で接続される導電層の外周に沿って配置され、
前記導電層が、下層側に隣接して配置された導電層よりも拡径に形成されたことを特徴とする半導体装置。 - 上記接続端子の最上層の導電層が上記電極として構成されたことを特徴とする、請求項4に記載の半導体装置。
- 上記接続端子はその一部が上記電極と反対側の基板面から突出して設けられたことを特徴とする、請求項4又は5に記載の半導体装置。
- 請求項4〜6のいずれかの項に記載の半導体装置が上記接続端子を介して複数積層されてなることを特徴とする、半導体装置。
- 請求項4〜7のいずれかの項に記載の半導体装置を備えたことを特徴とする、半導体デバイス。
- 請求項8記載の半導体デバイスを備えたことを特徴とする、電子機器。
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