JP5549458B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体基板にビアが設けられる半導体装置の製造方法に関する。
半導体装置に用いられている半導体基板にビアを設け、そのビアを利用して半導体装置の表裏面間を導通させる技術が知られている。そのような半導体装置を複数積層し、それらを互いに電気的に接続する、スタック構造のデバイスが知られている。
半導体基板にビアが設けられる半導体装置を製造する際には、トランジスタ等の素子に加え、半導体基板にビアを形成するために、その製造に要する工程数が増加してしまうことがある。
本発明の一観点によれば、半導体基板の一方の面に、第１絶縁膜及びダミーゲート電極を形成する工程と、前記一方の面に、前記ダミーゲート電極を被覆する第２絶縁膜を形成する工程と、前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、前記一方の面及び前記第１開口部の内壁に、第３絶縁膜を形成する工程と、前記ダミーゲート電極を露出させる工程と、露出させた前記ダミーゲート電極を除去して第２開口部を形成する工程と、前記第１開口部及び前記第２開口部に導電材料を形成し、前記第１開口部にビアを形成すると共に、前記第２開口部にメタルゲート電極を形成する工程と、を含む半導体装置の製造方法が提供される。
開示の方法によれば、半導体基板に設けられたビアを有する半導体装置を、工程数の増加を抑えて、効率的に形成することが可能になる。
まず、第１の実施の形態について説明する。
ここでは、メタルゲート電極を備えたトランジスタを有する半導体装置を例にして説明する。
ここでは、メタルゲート電極を備えたトランジスタを有する半導体装置を例にして説明する。
図１〜図９は、第１の実施の形態に係る半導体装置形成フローの一例を示す図である。以下、形成フローを順に説明していく。
まず、図１に示す工程について述べる。図１（Ａ）はゲート絶縁膜形成工程の要部断面模式図、図１（Ｂ）は仕事関数制御層形成工程の要部断面模式図、図１（Ｃ）は犠牲層及びハードマスクの形成工程の要部断面模式図である。
まず、図１に示す工程について述べる。図１（Ａ）はゲート絶縁膜形成工程の要部断面模式図、図１（Ｂ）は仕事関数制御層形成工程の要部断面模式図、図１（Ｃ）は犠牲層及びハードマスクの形成工程の要部断面模式図である。
はじめに、図１（Ａ）に示すように、素子分離領域１ａを形成した半導体基板１上に、ゲート絶縁膜２を形成する。ここでは一例として、半導体基板１として、シリコン（Ｓｉ)基板を用い、素子分離領域１ａとして、ＳＴＩ（Shallow Trench Isolation）を形成する。
ゲート絶縁膜２には、例えば、高誘電率（Ｈｉｇｈ−ｋ）材料を用いる。ここではまず、半導体基板１上にＨｉｇｈ−ｋ膜２ａを形成する。Ｈｉｇｈ−ｋ膜２ａには、例えば、酸化ハフニウム（ＨｆＯ）膜を用いることができる。その場合、ＨｆＯ膜には、ジルコニウム（Ｚｒ)、チタン（Ｔｉ)、アルミニウム（Ａｌ)、シリコン（Ｓｉ）、タンタル（Ｔａ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）のうち１種又は２種以上の元素が含まれていてもよい。これらの各元素は、後述のようにして形成されるトランジスタにおける閾値Ｖｔｈの制御に利用され得る。
このようなＨｉｇｈ−ｋ膜２ａを、半導体基板１上に、膜厚０．５ｎｍ〜３ｎｍ、例えば膜厚２ｎｍで形成する。Ｈｉｇｈ−ｋ膜２ａの形成には、熱ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、ＰＶＤ（Physical Vapor Deposition）法等を用いることができる。
尚、Ｈｉｇｈ−ｋ膜２ａには、ＨｆＯ膜のほか、酸化ジルコニウム（ＺｒＯ）膜を用いることもできる。
Ｈｉｇｈ−ｋ膜２ａの形成後には、酸化雰囲気中、５００℃〜１０５０℃の温度条件で熱処理を行い、Ｈｉｇｈ−ｋ膜２ａの膜質を調整するようにしてもよい。例えば、Ｈｉｇｈ−ｋ膜２ａの形成後に、８５０℃、５秒間の熱処理を行う。図１（Ａ）には、このような熱処理を行った場合の状態を例示しており、熱処理により、半導体基板１とＨｉｇｈ−ｋ膜２ａとの界面領域には、酸化膜２ｂ（ここでは酸化シリコン（ＳｉＯ2）膜）が形成される。また、Ｈｉｇｈ−ｋ膜２ａの形成後には、７５０℃〜１１００℃の温度条件で窒素（Ｎ2）プラズマ処理を行い、Ｈｉｇｈ−ｋ膜２ａを窒化するようにしてもよい。更にまた、このような窒化処理と、上記のような熱処理とを、共に行うことも可能である。
Ｈｉｇｈ−ｋ膜２ａの形成後には、酸化雰囲気中、５００℃〜１０５０℃の温度条件で熱処理を行い、Ｈｉｇｈ−ｋ膜２ａの膜質を調整するようにしてもよい。例えば、Ｈｉｇｈ−ｋ膜２ａの形成後に、８５０℃、５秒間の熱処理を行う。図１（Ａ）には、このような熱処理を行った場合の状態を例示しており、熱処理により、半導体基板１とＨｉｇｈ−ｋ膜２ａとの界面領域には、酸化膜２ｂ（ここでは酸化シリコン（ＳｉＯ2）膜）が形成される。また、Ｈｉｇｈ−ｋ膜２ａの形成後には、７５０℃〜１１００℃の温度条件で窒素（Ｎ2）プラズマ処理を行い、Ｈｉｇｈ−ｋ膜２ａを窒化するようにしてもよい。更にまた、このような窒化処理と、上記のような熱処理とを、共に行うことも可能である。
ゲート絶縁膜２の形成後は、図１（Ｂ)に示すように、仕事関数制御層３を形成する。仕事関数制御層３には、例えば、窒化チタン（ＴｉＮ）を用いることができる。仕事関数制御層３の膜厚は、例えば、３ｎｍ〜１０ｎｍとする。仕事関数制御層３は、ＰＶＤ法、ＭＯ（Metal Organic）−ＣＶＤ法、熱ＣＶＤ法、ＡＬＤ法等を用いて形成することができる。
例えば、仕事関数制御層３として、膜厚５ｎｍのＴｉＮ膜を、ＰＶＤ法を用いて形成する。ＰＶＤ法を用いてＴｉＮ膜を形成する場合には、Ｔｉターゲット並びに、アルゴン（Ａｒ)ガス及びＮ2ガスを用いたリアクティブスパッタにより、ＴｉＮ膜を形成する。尚、ＴｉターゲットとＮ2ガスを用いたリアクティブスパッタにより、ＴｉＮ膜を形成することもできる。また、形成するトランジスタのチャネル導電型に応じて仕事関数を調整する観点から、チタンアルミニウム（ＴｉＡｌ）合金のターゲットを用い、膜中にＡｌを混入させてもよい。
仕事関数制御層３の形成後は、図１（Ｃ）に示すように、犠牲層４を形成する。犠牲層４には、ポリシリコンやアモルファスシリコン等のＳｉ系材料を用いることができる。例えば、犠牲層４として、膜厚１０ｎｍ〜１００ｎｍのポリシリコンを、ＣＶＤ法を用いて形成する。
そして、このような犠牲層４上に、図１（Ｃ）に示すように、ハードマスク５を形成する。ハードマスク５として、例えば、膜厚５ｎｍ〜２０ｎｍの窒化シリコン（ＳｉＮ）膜を形成する。ハードマスク５は、後述するダミーゲート加工時のマスクや、ＣＭＰ（Chemical Mechanical Polishing）時の犠牲層４の保護膜（ストッパ膜）としての役割を果たす。
続いて、図２に示す工程について述べる。図２（Ａ）はダミーゲート加工工程の要部断面模式図、図２（Ｂ）はエクステンション領域形成工程の要部断面模式図、図２（Ｃ）はソース領域及びドレイン領域等の形成工程の要部断面模式図である。
上記のようにしてハードマスク５の形成まで行った後は、そのハードマスク５を用い、ダミーゲート加工を行い、図２（Ａ）に示すように、素子分離領域１ａで画定された素子領域に、ダミーゲート電極１１０を形成する。この例では、犠牲層４とハードマスク５の積層構造部をダミーゲート電極１１０と言う。このようなダミーゲート電極１１０を形成するためのダミーゲート加工は、エッチングにより行うことができる。
その際は、まず、ハードマスク５を所定形状にパターニングするエッチングを行う。ハードマスク５をＳｉＮで形成している場合には、ハードマスク５を、例えば、テトラフルオロメタン（ＣＦ4）、フルオロメタン（ＣＨ3Ｆ）、Ａｒ及び酸素（Ｏ2）を用いてエッチングする。
ハードマスク５をパターニングした後は、それをマスクにして犠牲層４のエッチングを行う。犠牲層４をポリシリコンで形成している場合には、犠牲層４を、例えば、ＣＦ4、塩素（Ｃｌ2）及びＮ2を用いてエッチングする。これにより、ダミーゲート電極１１０が形成される。ダミーゲート電極１１０の幅（ゲート長方向の長さ）は、例えば、２０ｎｍ〜５０ｎｍとする。
ダミーゲート電極１１０の形成後は、同様にハードマスク５をマスクにして、更に下の仕事関数制御層３及びゲート絶縁膜２を順にエッチングする。仕事関数制御層３をＴｉＮで形成している場合には、仕事関数制御層３を、例えば、Ｃｌ2、ＣＦ4及びＮ2を用いてエッチングする。また、ゲート絶縁膜２にハフニウム（Ｈｆ）を含むＨｉｇｈ−ｋ膜２ａを用いている場合には、Ｈｉｇｈ−ｋ膜２ａを、トリクロロボロン（ＢＣｌ3）及びＡｒを用いてエッチングする。Ｈｉｇｈ−ｋ膜２ａの下に形成されている酸化膜２ｂは、Ｈｉｇｈ−ｋ膜２ａのエッチングに続けて、同じくＢＣｌ3及びＡｒを用いてエッチングする。
上記のような加工を行った後は、図２（Ｂ）に示すように、ダミーゲート電極１１０の両側の半導体基板１内に、エクステンション領域となる不純物拡散領域６を形成する。この不純物拡散領域６は、所定導電型の不純物を、比較的浅い領域に比較的低濃度でイオン注入することによって、形成する。
不純物拡散領域６の形成後は、まず、図２（Ｃ)に示すように、ダミーゲート電極１１０、仕事関数制御層３及びゲート絶縁膜２の側面に、スペーサ７を形成する。スペーサ７は、例えば、ＳｉＮを用いて形成する。スペーサ７を形成する際には、上記加工後に得られるダミーゲート電極１１０等を被覆するように、不純物拡散領域６形成後の半導体基板１の上に、ＳｉＮ膜を所定膜厚（例えば１０００Å未満）で形成し、それをエッチバックする。これにより、ダミーゲート電極１１０等の側面に、図２（Ｃ）に示すようなスペーサ７が形成される。
尚、スペーサ７の形成時には、このようなＳｉＮ膜の形成前に、ＳｉＯ2膜を形成しておいてもよく、その場合、エッチバック後には、ＳｉＯ2膜とＳｉＮ膜の２層構造のスペーサ７が形成される。勿論、同様にして３層以上の積層構造を有するスペーサ７を形成してもよい。
スペーサ７の形成後は、図２（Ｃ）に示すように、ソース領域及びドレイン領域となる不純物拡散領域８を形成する。この不純物拡散領域８は、所定導電型の不純物を、比較的深い領域に比較的高濃度でイオン注入することによって、形成する。
このようにして不純物拡散領域８の形成まで行った後は、所定の熱処理を行い、不純物拡散領域８、及び先に形成した不純物拡散領域６に注入された不純物の活性化を行う。例えば、１０００℃を超える温度（例えば１０５０℃）でＲＴＡ（Rapid Thermal Annealing）を行うことで、不純物拡散領域６，８内の不純物を活性化させる。
不純物拡散領域８の表層部には、図２（Ｃ）に示すように、シリサイド層９を形成してもよい。例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の金属を堆積し、熱処理を行って半導体基板１（不純物拡散領域８の表層部）と反応させ、その後、未反応金属を除去することにより、シリサイド層９を形成する。
以上のようにして、ダミーゲート電極１１０を備えるトランジスタ構造Ｔｒが形成される。
続いて、図３に示す工程について述べる。図３（Ａ）は誘電体層形成工程の要部断面模式図、図３（Ｂ）はレジストパターン形成工程の要部断面模式図、図３（Ｃ）はビアホール形成工程の要部断面模式図である。
続いて、図３に示す工程について述べる。図３（Ａ）は誘電体層形成工程の要部断面模式図、図３（Ｂ）はレジストパターン形成工程の要部断面模式図、図３（Ｃ）はビアホール形成工程の要部断面模式図である。
ダミーゲート電極１１０を備えるトランジスタ構造Ｔｒを形成した後は、まず、図３（Ａ)に示すように、トランジスタ構造Ｔｒ全体を被覆するように、半導体基板１上に誘電体層１０（絶縁膜）を形成する。誘電体層１０は、ＳｉＯ2、低誘電率（Ｌｏｗ−ｋ）材料、ＵＳＧ（Undoped Silicate Glass）、ＰＳＧ（Phospho Silicate Glass）、ＢＳＧ（Boron Silicate Glass）、ＢＰＳＧ（Boron Phospho Silicate Glass）等の材料を用いて形成することができる。誘電体層１０には、無機系材料のほか、有機系材料を用いることもできる。誘電体層１０は、その材料に応じて、ＣＶＤ等の堆積法や、塗布法を用いて形成される。誘電体層１０の膜厚は、例えば、６００ｎｍとする。
誘電体層１０の形成後は、レジスト形成とその露光及び現像を行い、誘電体層１０上に、最終的に半導体基板１を貫通するビアを形成する領域に開口部１１ａを設けたレジストパターン１１を形成する。開口部１１ａの直径は、５０ｎｍ〜３μｍの範囲とすることができる。例えば、直径１μｍの開口部１１ａを設けたレジストパターン１１を形成する。
レジストパターン１１の形成後は、それをマスクにしたエッチングを行い、図３（Ｃ）に示すように、誘電体層１０を貫通し、更に半導体基板１の内部に達する、ビアホール１２（開口部）を形成する。例えば、まず、レジストパターン１１をマスクにして、半導体基板１の表面に達するまで誘電体層１０をエッチングし、次いで、半導体基板１を、その表面から３０μｍの深さまでエッチングする。これにより、所定の直径と深さを有するビアホール１２が形成される。
ビアホール１２の形成後、レジストパターン１１は除去する。
尚、ビアホール１２の形成に用いるレジストパターン１１は、誘電体層１０が有機系材料である場合等、誘電体層１０の材質によっては、誘電体層１０上に、ハードマスクや犠牲層等、マスクとなり得る別の層を介して、形成してもよい。その場合は、レジストパターン１１を用いてそのような別の層をパターニングし、そのパターニング後の層をマスクにして、ビアホール１２を形成する。これにより、ビアホール１２の寸法精度を向上させることが可能になる。
尚、ビアホール１２の形成に用いるレジストパターン１１は、誘電体層１０が有機系材料である場合等、誘電体層１０の材質によっては、誘電体層１０上に、ハードマスクや犠牲層等、マスクとなり得る別の層を介して、形成してもよい。その場合は、レジストパターン１１を用いてそのような別の層をパターニングし、そのパターニング後の層をマスクにして、ビアホール１２を形成する。これにより、ビアホール１２の寸法精度を向上させることが可能になる。
続いて、図４に示す工程について述べる。図４（Ａ）は絶縁膜形成工程の要部断面模式図、図４（Ｂ）はダミーゲート電極露出工程の要部断面模式図、図４（Ｃ）はダミーゲート電極除去工程の要部断面模式図である。
ビアホール１２の形成後は、図４（Ａ）に示すように、ビアホール１２の内面、及び誘電体層１０の上面に、絶縁膜１３を形成する。絶縁膜１３には、ＳｉＯ2膜を用いることができる。ＳｉＯ2膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法により形成することができる。絶縁膜１３の膜厚は、ビアホール１２の直径にもよるが、例えば、５ｎｍ〜５００ｎｍの範囲に設定することができる。直径１μｍのビアホール１２の場合、絶縁膜１３の膜厚は、例えば、１００ｎｍとする。
絶縁膜１３は、例えば、後述のようにビアホール１２に金属材料が埋め込まれた場合に、そのような金属材料の半導体基板１への拡散や、半導体基板１表面のシリサイド化を抑え、半導体基板１へのリーク電流が発生するのを抑える役割を果たす。
絶縁膜１３の形成後は、図４（Ｂ）に示すように、ダミーゲート電極１１０を誘電体層１０から露出させるための処理を行う。ここでは、ＣＭＰを行い、ダミーゲート電極１１０の上面（ハードマスク５）が露出するまで、絶縁膜１３及び誘電体層１０を研磨する。ＣＭＰ後、ビアホール１２の内面には、絶縁膜１３が残る。尚、ＣＭＰ後は、例えば、純水や薬液等を用いた洗浄を行い、残渣等を除去する。
ダミーゲート電極１１０を誘電体層１０から露出させた後は、その露出させたダミーゲート電極１１０を除去し、図４（Ｃ)に示すような構造を得る。ダミーゲート電極１１０を除去する際には、例えば、まずハードマスク５を選択的にエッチングし、続いて、犠牲層４を選択的にエッチングする。この例では、上記のように、ハードマスク５をＳｉＮで、誘電体層１０及び絶縁膜１３をＳｉＯ2で、犠牲層４をＳｉ系材料で、それぞれ形成することができる。このような場合には、まず、ＳｉＯ2に対してＳｉＮを選択的にエッチングする条件でハードマスク５をエッチングし、続いて、ＳｉＯ2に対してＳｉを選択的にエッチングする条件で犠牲層４をエッチングする。
このようにしてダミーゲート電極１１０を除去することにより、それによって形成されるダミーゲート電極１１０の除去部１２０と、絶縁膜１３が内面に形成されたビアホール１２との、２種類の開口部が、半導体基板１の一方の面側に存在する構造が得られる。
続いて、図５に示す工程について述べる。図５（Ａ）はバリアメタル膜形成工程の要部断面模式図、図５（Ｂ）は導電材料形成工程の要部断面模式図、図５（Ｃ）はゲート電極及びビアの形成工程の要部断面模式図である。
上記のようにして半導体基板１の一方の面側にダミーゲート電極１１０の除去部１２０及びビアホール１２を設けた後は、まず、図５（Ａ)に示すように、除去部１２０及びビアホール１２の内側、並びに誘電体層１０の上面に、バリアメタル膜１４を形成する。
バリアメタル膜１４は、例えば、Ｔａ、窒化タンタル（ＴａＮ）、Ｔｉ、ＴｉＮのうち１種又は２種以上を用いて形成する。このようなバリアメタル膜１４は、スパッタ法、ＣＶＤ法、ＡＬＤ法等を用いて形成することができる。バリアメタル膜１４の膜厚は、例えば、３ｎｍ〜５０ｎｍとする。例えば、バリアメタル膜１４として、ＡＬＤ法を用い、膜厚７ｎｍのＴｉＮ膜を形成する。バリアメタル膜１４の形成は、パターンに応じて膜厚が変動する等の、膜厚のパターン依存が生じないような条件を用いて行うことが望ましい。
尚、以上の説明では省略しているが、半導体基板１にチャネル導電型の異なる複数のトランジスタ構造Ｔｒを形成することも可能である。その場合には、それらについて形成されるダミーゲート電極１１０の除去部１２０のうち、いずれかのチャネル導電型のトランジスタ構造Ｔｒ側にのみ、バリアメタル膜１４を形成するようにしてもよい。バリアメタル膜１４の有無により、形成するトランジスタのゲート電極の仕事関数を調整することができる。
また、ここではビアホール１２の内面に絶縁膜１３を形成しているため、バリアメタル膜１４が直接半導体基板１に接触しない。上記のようなＴｉやＴａ等の金属を含むバリアメタル膜１４が、直接半導体基板１に接触する場合には、半導体基板１の表面がシリサイド化し、リーク電流が発生する可能性がある。絶縁膜１３を形成していることで、このようなリーク電流の発生を抑えることが可能になる。
バリアメタル膜１４の形成後は、図５（Ｂ）に示すように、バリアメタル膜１４形成後の除去部１２０及びビアホール１２を、導電材料１５で埋め込む。ここでは、まず、比較的微細な除去部１２０が埋め込まれるように第１導電材料１５ａを形成し、次いで、比較的大体積のビアホール１２が埋め込まれるように第２導電材料１５ｂを形成する。ここでは導電材料１５（第１導電材料１５ａ及び第２導電材料１５ｂ）として、Ａｌ等の金属材料を用いる。
例えば、第１導電材料１５ａとして、膜厚５ｎｍ〜２００ｎｍのＡｌ膜を、ＣＶＤ法を用いて形成する。その際、第１導電材料１５ａは、パターン依存による膜厚変動が生じないような条件を用いて形成することが望ましい。例えば、原料ガスにジメチルアルミニウムハイドライド（ＤＭＡＨ）を用い、反応ガスに水素（Ｈ2）を用い、基体表面を１５０℃〜２７５℃に保持して熱ＣＶＤを実施することにより、膜厚５ｎｍ〜５０ｎｍのＡｌ膜を形成する。ここでは一例として、ＤＭＡＨとＨ2を用い、基体表面を２５０℃に保持して熱ＣＶＤを実施し、膜厚２０ｎｍのＡｌ膜を形成する。
第１導電材料１５ａは、除去部１２０に、少なくとも大きな空隙を生じさせることなく埋め込まれ、また同時に、ビアホール１２にも所定の膜厚で形成される。
第１導電材料１５ａに続いて形成する第２導電材料１５ｂとしては、例えば、第１導電材料１５ａと同様、Ａｌ膜を形成する。第２導電材料１５ｂとして形成するＡｌ膜は、例えば、２００℃〜４００℃の比較的高温の条件で行われるＰＶＤ法を用いた堆積プロセスと、４００℃の条件のリフロープロセスにより、形成することができる（ホットアルミリフロー処理）。
第１導電材料１５ａに続いて形成する第２導電材料１５ｂとしては、例えば、第１導電材料１５ａと同様、Ａｌ膜を形成する。第２導電材料１５ｂとして形成するＡｌ膜は、例えば、２００℃〜４００℃の比較的高温の条件で行われるＰＶＤ法を用いた堆積プロセスと、４００℃の条件のリフロープロセスにより、形成することができる（ホットアルミリフロー処理）。
尚、このようにしてＡｌ膜を形成してビアホール１２を埋め込んだ後、後述のＣＭＰ工程での研磨レートを考慮し、Ａｌ粒度を一定にするため、再度４００℃の条件で熱処理を行ってもよい。この熱処理により、先に第１導電材料１５ａとして形成したＡｌ膜と、後に第２導電材料１５ｂとして形成したＡｌ膜との境界は、より曖昧になる。但し、ここでは便宜上、第１導電材料１５ａと第２導電材料１５ｂを別々に図示している。
このようにして導電材料１５を形成した後は、ＣＭＰにより、誘電体層１０上に形成されている導電材料１５及びバリアメタル膜１４を除去する。このＣＭＰにより、図５（Ｃ）に示すように、除去部１２０に埋め込まれた導電材料１５（第１導電材料１５ａ）と、ビアホール１２に埋め込まれた導電材料１５（第１導電材料１５ａ及び第２導電材料１５ｂ）とが分離される。それにより、除去部１２０にはゲート電極１２０ａが形成され、ビアホール１２にはビア１２ａが形成される。即ち、ゲート電極１２０ａとビア１２ａが、この段階で同時に形成されるようになる。
尚、ここではメタルゲート電極を形成する場合を例にして説明するが、ゲート電極１２０ａとなる導電材料１５には、Ａｌ等の金属材料に限らず、形成するトランジスタの形態に応じた様々な材料を用いることが可能である。
続いて、図６に示す工程について述べる。図６は配線層形成工程の要部断面模式図である。
上記のようにしてゲート電極１２０ａ及びビア１２ａを形成した後は、ゲート電極１２０ａを含むトランジスタ構造Ｔｒ、及びビア１２ａにそれぞれ電気的に接続された配線等の導電部を含む、配線層２０を形成していく。ここでは配線層２０として、多層配線を形成する場合を例示している。
上記のようにしてゲート電極１２０ａ及びビア１２ａを形成した後は、ゲート電極１２０ａを含むトランジスタ構造Ｔｒ、及びビア１２ａにそれぞれ電気的に接続された配線等の導電部を含む、配線層２０を形成していく。ここでは配線層２０として、多層配線を形成する場合を例示している。
配線層２０の形成では、まずゲート電極１２０ａ及びビア１２ａを形成した基体表面に、ハードマスク又はエッチングストッパとして機能する絶縁膜２１を形成し、更にその上に、層間絶縁膜２２を形成する。そして、絶縁膜２１及び層間絶縁膜２２を貫通し、ゲート電極１２０ａ及びビア１２ａにそれぞれ電気的に接続されたプラグ２３を形成する。更に、層間絶縁膜２２、絶縁膜２１、及び誘電体層１０を貫通し、シリサイド層９（不純物拡散領域６，８）に電気的に接続されたプラグ２３を併せて形成する。プラグ２３には、タングステン（Ｗ）のほか、Ａｌ、銅（Ｃｕ）等が用いられる。プラグ２３は、バリアメタル膜２４を介して形成され、バリアメタル膜２４には、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのうちの１種又は２種以上が用いられる。
次いで、プラグ２３を形成した層間絶縁膜２２上に、更に層間絶縁膜２５を形成し、プラグ２３に電気的に接続された、Ｃｕ或いはＣｕ合金を主体とする配線２６を形成する。配線２６は、例えば、ダマシンプロセスにより形成することができる。配線２６は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのうちの１種又は２種以上を含むバリアメタル膜２７を介して、形成される。
次いで、配線２６を形成した層間絶縁膜２５上に、ハードマスク又はエッチングストッパとして機能する絶縁膜２８を形成し、更にその上に、層間絶縁膜２９を形成する。そして、配線２６に電気的に接続された、Ｃｕ或いはＣｕ合金を主体とするビア３０及び配線３１を形成する。ビア３０及び配線３１は、例えば、デュアルダマシンプロセスにより形成することができる。ビア３０及び配線３１は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのうちの１種又は２種以上を含むバリアメタル膜３２を介して、形成される。
次いで、配線３１を形成した層間絶縁膜２９上に、ハードマスク又はエッチングストッパとして機能する絶縁膜３３を形成し、更にその上に、層間絶縁膜３４を形成する。そして、これら絶縁膜３３及び層間絶縁膜３４を貫通し、配線３１に達する、Ａｌ等のパッド３５を形成する。Ａｌのパッド３５は、例えば、ホットアルミリフロー処理を用いて形成することができる。パッド３５は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのうちの１種又は２種以上を含むバリアメタル膜３６を介して、形成される。
このようにして形成したパッド３５の少なくとも一部が露出するように、カバー膜３７を形成することで、配線層２０が形成される。カバー膜３７は、感光性ポリイミド樹脂や感光性エポキシ樹脂等の樹脂材料のほか、ＳｉＮ、炭化シリコン（ＳｉＣ）、ＳｉＯ2等のＳｉを含有する材料を用いて、形成することができる。
尚、ここに示した配線層２０の層数、各層の導電部の配置は、単なる例であって、この例に限定されるものではない。
続いて、図７に示す工程について述べる。図７はサポート基板貼り付け工程の要部断面模式図である。
続いて、図７に示す工程について述べる。図７はサポート基板貼り付け工程の要部断面模式図である。
上記のようにして配線層２０を形成した後は、その配線層２０の表面（パッド３５及びカバー膜３７の配設面）に、接着剤４０を用いてサポート基板４１を貼り付ける。サポート基板４１は、後述する半導体基板１のバックグラインド時に、配線層２０の形成まで行った基体を支持するために、貼り付けられる。
サポート基板４１には、ガラス基板、Ｓｉ基板等を用いることができるが、半導体基板１のバックグラインド時に基体を支持できる程度の機械的強度を有するものであれば、その材質は特に限定されない。また、接着剤４０は、バックグラインドが終了するまでの間、そのようなサポート基板４１と基体とを接着しておけるものであれば、その材質は特に限定されない。
続いて、図８に示す工程について述べる。図８はバックグラインド工程の要部断面模式図である。
上記のようにしてサポート基板４１を貼り付けた後は、半導体基板１の裏面側（サポート基板４１を貼り付けた面側と反対の面側）からバックグラインドを行う。このバックグラインドは、ビア１２ａが露出するまで行う。これにより、半導体基板１を貫通する、貫通シリコンビア（Through Silicon Via；ＴＳＶ）が形成される。
上記のようにしてサポート基板４１を貼り付けた後は、半導体基板１の裏面側（サポート基板４１を貼り付けた面側と反対の面側）からバックグラインドを行う。このバックグラインドは、ビア１２ａが露出するまで行う。これにより、半導体基板１を貫通する、貫通シリコンビア（Through Silicon Via；ＴＳＶ）が形成される。
続いて、図９に示す工程について述べる。図９はバンプ形成工程の要部断面模式図である。
上記のようにして半導体基板１の裏面にビア１２ａが露出するＴＳＶを形成した後は、絶縁膜５０を形成し、更に、その絶縁膜５０を貫通してビア１２ａに電気的に接続された、マイクロバンプ５１及び密着導電層５２を形成する。
上記のようにして半導体基板１の裏面にビア１２ａが露出するＴＳＶを形成した後は、絶縁膜５０を形成し、更に、その絶縁膜５０を貫通してビア１２ａに電気的に接続された、マイクロバンプ５１及び密着導電層５２を形成する。
絶縁膜５０には、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯ2等、Ｓｉを含有した膜を用いることができる。この場合、絶縁膜５０は、ＣＶＤ法等を用いて形成することができる。絶縁膜５０の膜厚は、例えば、０．５μｍとする。このような絶縁膜５０を形成した後、レジスト形成とその露光及び現像を行って、ビア１２ａに対応する位置に開口部を設けたレジストパターン（図示せず）を形成し、それをマスクにして絶縁膜５０のエッチングを行う。それにより、絶縁膜５０に、ビア１２ａに連通する開口部５０ａを形成する。
その後、密着導電層５２を形成し、密着導電層５２を介して、マイクロバンプ５１を形成する。密着導電層５２には、クロム（Ｃｒ）、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｕのうち１種又は２種以上を用いることができる。また、マイクロバンプ５１には、金（Ａｕ）を用いることができる。
例えば、開口部５０ａの形成後、まず全面に、膜厚８０ｎｍのＣｒ膜と、膜厚５００ｎｍのＣｕ膜をＰＶＤ法で全面に形成した後、レジスト形成並びに露光及び現像を行い、開口部５０ａの領域とその周囲を被覆するレジストパターン（図示せず）を形成する。そして、それをマスクにしてエッチングを行い、図９のように、開口部５０ａ内からその周囲の絶縁膜５０表面に延びる、密着導電層５２を形成する。その後、無電解めっきを行い、密着導電層５２上に、マイクロバンプ５１となる膜厚５μｍのＡｕ膜を形成する。
尚、絶縁膜５０には、上記のようなＳｉを含有した膜のほか、感光性ポリイミド樹脂や感光性エポキシ樹脂等の感光性樹脂を用いることもできる。その場合は、例えば、まずバックグラインド後の半導体基板１上（ビア１２ａの露出面側）に、そのような感光性樹脂を塗布し、その後、プリベークを行うことで、絶縁膜５０を形成する。例えば、回転数２０００ｒｐｍ、６０秒でスピンコーティングして感光性樹脂を塗布し、それを８０℃でプリベークすることで、絶縁膜５０を形成する。絶縁膜５０の膜厚は、例えば、０．５μｍとする。このようにして感光性樹脂で絶縁膜５０を形成した後は、その絶縁膜５０の露光及び現像を行って開口部５０ａを形成し、ポストベークを行った後、上記の例に従って密着導電層５２及びマイクロバンプ５１を形成すればよい。
マイクロバンプ５１の形成後は、半導体基板１の表面側（配線層２０の形成面側）に貼り付けられたサポート基板４１及び接着剤４０を除去する。これにより、ＴＳＶを備えた半導体装置が得られる。
以上説明したように、第１の実施の形態に係る半導体装置形成フローでは、図４に示したように、ダミーゲート電極１１０を備えるトランジスタ構造Ｔｒを覆う誘電体層１０の形成後、ビアホール１２及び絶縁膜１３を形成する。そして、ダミーゲート電極１１０を誘電体層１０から露出させた後、ダミーゲート電極１１０を除去する。ダミーゲート電極１１０の除去後は、図５に示したように、その除去部１２０と、ビアホール１２とを、導電材料１５で埋め込み、除去部１２０にゲート電極１２０ａを形成すると共に、ビアホール１２にビア１２ａを形成する。このように、ゲート電極１２０ａとビア１２ａが同時に出来上がるようにするため、例えば、ゲート電極を備えるトランジスタ構造と半導体基板内部に達するビアとをそれぞれ別々に形成する場合に比べ、工程数を抑えることが可能になる。
また、ゲート電極１２０ａとビア１２ａを同時に形成した後は、その上に配線層２０を形成していくことができ、配線層の形成途中で半導体基板１内部に達するビアを形成することを要しない。
上記の例では、ビアホール１２を形成するために、誘電体層１０と半導体基板１をエッチングする。しかし、配線層の形成途中、即ち、誘電体層１０上に更にエッチングストッパや層間絶縁膜を積層した後、それらを貫通し半導体基板１の内部に達するようなビアホールを形成する場合には、材質の異なる膜をそれぞれエッチングしていくことを要する。そのため、エッチングプロセスが複雑になる。また、配線層内には、その形成過程で行われるＣＭＰで各層の平坦性を確保するためにダミー配線がしばしば設けられる。しかし、配線層の形成途中で半導体基板１の内部に達するビアを形成する場合には、当該ビアの形成位置が、そのようなダミー配線の配置に影響されてしまう。或いは、当該ビアの形成位置を避けてダミー配線を形成することで、配線層内の各層の平坦性を確保できなくなるといったことも起こり得る。
一方、上記のような第１の実施の形態に係る半導体装置形成フローによれば、トランジスタ構造Ｔｒを被覆する誘電体層１０から半導体基板１の内部に達するビアホール１２を形成するため、エッチングプロセスが複雑になるのを抑えることができる。また、ビア１２ａの形成後に配線層２０を形成していくことができるため、配線層２０内にダミー配線を配置する場合でも、その配置の自由度を高め、平坦性の良好な配線層２０を形成することが可能になる。
尚、半導体基板１に形成するトランジスタ構造Ｔｒは、そのソース領域及びドレイン領域を、半導体基板１と格子定数の異なる半導体層を用いて形成してもよい。このような半導体層としては、例えば、半導体基板１がＳｉ基板の場合には、シリコンゲルマニウム（ＳｉＧｅ）やＳｉＣ等を用いることができる。このような半導体層を形成する場合には、例えば、ダミーゲート電極１１０を備えるトランジスタ構造Ｔｒの形成段階において、ダミーゲート電極１１０両側の半導体基板１にリセスを形成し、そのリセスに所定の半導体層をエピタキシャル成長させる。その際、不純物を導入しながら半導体層を成長したり、半導体層の成長後に不純物を導入したりすることが可能である。このようにして半導体層を形成した後、誘電体層１０の形成を行えばよい。
また、誘電体層１０は、単層のほか、複数層を積層した構造としてもよい。例えば、半導体基板１上に、ダミーゲート電極１１０を備えるトランジスタ構造Ｔｒ全体を被覆するように、トランジスタ構造Ｔｒのチャネル領域に圧縮応力又は引っ張り応力を生じさせることのできる、ＳｉＮ等の応力膜を形成する。その上に、上記のようなＳｉＯ2等の絶縁膜を形成し、誘電体層１０とする。このような応力膜を形成することで、トランジスタのキャリア移動度の向上が図られるようになる。
次に、第２の実施の形態について説明する。
図１０〜図１３は、第２の実施の形態に係る半導体装置形成フローの一例を示す図である。尚、この第２の実施の形態に係る形成フローでは、上記第１の実施の形態で述べた図１及び図２の工程までは同じとすることができる。ここでは、それ以降の工程について順に説明していく。
図１０〜図１３は、第２の実施の形態に係る半導体装置形成フローの一例を示す図である。尚、この第２の実施の形態に係る形成フローでは、上記第１の実施の形態で述べた図１及び図２の工程までは同じとすることができる。ここでは、それ以降の工程について順に説明していく。
まず、図１０に示す工程について述べる。図１０（Ａ）は誘電体層形成工程の要部断面模式図、図１０（Ｂ）はダミーゲート電極露出工程の要部断面模式図、図１０（Ｃ）はビアホール形成工程の要部断面模式図である。
ダミーゲート電極１１０を備えるトランジスタ構造Ｔｒを形成した後（図１及び図２）、図１０（Ａ）に示すように、トランジスタ構造Ｔｒ全体を被覆するように、半導体基板１上に誘電体層１０を形成する。
第２の実施の形態では、この誘電体層１０の形成後、図１０（Ｂ）に示すように、ダミーゲート電極１１０を誘電体層１０から露出させるための処理を行う。ここでは、ＣＭＰを行い、ダミーゲート電極１１０の上面（ハードマスク５）が露出するまで、誘電体層１０を研磨する。
このようにダミーゲート電極１１０を誘電体層１０から露出させた後、誘電体層１０上に、最終的にＴＳＶを形成する領域に開口部１１ａを設けたレジストパターン１１を形成する。レジストパターン１１の形成後は、それをマスクにしたエッチングを行い、図１０（Ｃ）に示すように、誘電体層１０を貫通し、半導体基板１の内部に達する、ビアホール１２を形成する。ビアホール１２の形成後、レジストパターン１１は除去する。
続いて、図１１に示す工程について述べる。図１１（Ａ）は絶縁膜形成工程の要部断面模式図、図１１（Ｂ）は絶縁膜除去工程の要部断面模式図、図１１（Ｃ）はダミーゲート電極除去工程の要部断面模式図である。
ビアホール１２の形成、及びレジストパターン１１の除去後は、図１１（Ａ）に示すように、ビアホール１２の内面、及びＣＭＰ後の誘電体層１０の上面に、ＳｉＯ2等の絶縁膜１３を形成する。このとき、ダミーゲート電極１１０の上面（ハードマスク５）は、絶縁膜１３で被覆される。
絶縁膜１３の形成後は、図１１（Ｂ）に示すように、誘電体層１０の上面に形成された絶縁膜１３の除去を行う。このときの絶縁膜１３の除去は、異方性ドライエッチングにより行うことができる。この異方性ドライエッチングの際には、誘電体層１０の上面の絶縁膜１３と共に、ビアホール１２の底の絶縁膜１３もエッチングされ得るが、ビアホール１２の側壁には絶縁膜１３が残る。図１１（Ｂ）には、誘電体層１０の上面と、ビアホール１２の底の絶縁膜１３が除去され、ビアホール１２の側壁に絶縁膜１３が残っている場合を例示している。
このように誘電体層１０の上面の絶縁膜１３を除去することにより、絶縁膜１３で被覆されていたダミーゲート電極１１０の上面（ハードマスク５）が再び誘電体層１０から露出する。
誘電体層１０の上面の絶縁膜１３を除去し、ダミーゲート電極１１０を露出させた後は、その露出させたダミーゲート電極１１０を除去し、図１１（Ｃ)に示すような構造を得る。ダミーゲート電極１１０を除去する際には、例えば、まずハードマスク５を選択的にエッチングし、続いて、犠牲層４を選択的にエッチングする。この例では、上記のように、ハードマスク５をＳｉＮで、誘電体層１０をＳｉＯ2で、犠牲層４をＳｉ系材料で、それぞれ形成することができる。このような場合には、まず、ＳｉＯ2に対してＳｉＮを選択的にエッチングする条件でハードマスク５をエッチングし、続いて、ＳｉＯ2に対してＳｉを選択的にエッチングする条件で犠牲層４をエッチングする。
尚、このダミーゲート電極１１０の除去に先立ち、ビアホール１２の底の絶縁膜１３が除去され、Ｓｉの半導体基板１が露出している場合には（図１１（Ｂ））、犠牲層４のエッチング時に、ビアホール１２の底の半導体基板１も一部除去され得る。図１１（Ｃ）には、ダミーゲート電極１１０が除去されると共に、ビアホール１２の底の半導体基板１が一部除去されている場合を例示している。
このようにしてダミーゲート電極１１０を除去することにより、それによって形成されるダミーゲート電極１１０の除去部１２０と、絶縁膜１３が内面に形成されたビアホール１２との、２種類の開口部が、半導体基板１の一方の面側に存在する構造が得られる。
続いて、図１２に示す工程について述べる。図１２（Ａ）はバリアメタル膜形成工程の要部断面模式図、図１２（Ｂ）は導電材料形成工程の要部断面模式図、図１２（Ｃ）はゲート電極及びビアの形成工程の要部断面模式図である。
半導体基板１の一方の面側にダミーゲート電極１１０の除去部１２０及びビアホール１２を設けた後は、上記第１の実施の形態と同様、図１２（Ａ)に示すように、除去部１２０及びビアホール１２の内側、並びに誘電体層１０の上面に、バリアメタル膜１４を形成する。
バリアメタル膜１４の形成後は、上記第１の実施の形態と同様、図１２（Ｂ）に示すように、バリアメタル膜１４の形成まで行った除去部１２０及びビアホール１２を、導電材料１５（第１導電材料１５ａ及び第２導電材料１５ｂ）で埋め込む。
導電材料１５を形成した後は、上記第１の実施の形態と同様、図１２（Ｃ）に示すように、ＣＭＰにより、誘電体層１０上に形成されている導電材料１５及びバリアメタル膜１４を除去する。このＣＭＰにより、除去部１２０にはゲート電極１２０ａが形成され、ビアホール１２にはビア１２ａが形成される。
以降も上記第１の実施の形態と同様に、ゲート電極１２０ａを含むトランジスタ構造Ｔｒ、及びビア１２ａにそれぞれ電気的に接続された導電部を含む、配線層２０を形成していく（図６）。配線層２０の形成後、その表面に接着剤４０を用いてサポート基板４１を貼り付け（図７）、半導体基板１の裏面をビア１２ａが露出するまでバックグラインドする（図８）。尚、この第２の実施の形態において、バックグラインド後に残るビア１２ａの側壁が絶縁膜１３で被覆されるようにするためには、バックグラインドを、ビア１２ａの側壁の絶縁膜１３が露出するまで行うようにすればよい。バックグラインド後は、そのバックグラインドした面側に絶縁膜５０、密着導電層５２、及びマイクロバンプ５１を形成する。最後に、サポート基板４１及び接着剤４０を除去し、図１３に示すようなＴＳＶを備えた半導体装置を得る。
以上説明したように、第２の実施の形態に係る半導体装置形成フローでは、図１０に示したように、誘電体層１０の形成後、まずダミーゲート電極１１０を誘電体層１０から露出させ、それからビアホール１２を形成する。次いで、図１１に示したように、ビアホール１２内を含む表面に絶縁膜１３を形成し、誘電体層１０の上面から絶縁膜１３を除去して再びダミーゲート電極１１０を露出させた後、ダミーゲート電極１１０を除去する。そして、図１２に示したように、その除去部１２０とビアホール１２に、ゲート電極１２０ａとビア１２ａを形成する。
この第２の実施の形態に係る半導体装置形成フローによっても、工程数を抑えてゲート電極１２０ａ及びビア１２ａを形成することができる。また、ゲート電極１２０ａ及びビア１２ａを形成した後に、配線層２０を形成することができる。
次に、第３の実施の形態について説明する。
図１４〜図２０は、第３の実施の形態に係る半導体装置形成フローの一例を示す図である。以下、形成フローを順に説明していく。
図１４〜図２０は、第３の実施の形態に係る半導体装置形成フローの一例を示す図である。以下、形成フローを順に説明していく。
まず、図１４に示す工程について述べる。図１４（Ａ）はカバー膜形成工程の要部断面模式図、図１４（Ｂ）は犠牲層形成工程の要部断面模式図、図１（Ｃ）はハードマスク形成工程の要部断面模式図である。
第３の実施の形態では、まず、図１４（Ａ）に示すように、素子分離領域１ａを形成した半導体基板１上に、カバー膜６０を形成する。ここではカバー膜６０として、膜厚０．５ｎｍ〜５ｎｍのＳｉＯ2膜を、熱ＣＶＤ法を用いて形成する。例えば、カバー膜６０として、一酸化窒素（ＮＯ）を用いた熱ＣＶＤ法により、膜厚２ｎｍのＳｉＯ2膜を形成する。
カバー膜６０の形成後は、その上に、図１４（Ｂ）に示すように、ポリシリコン又はアモルファスシリコン等のＳｉ系材料の犠牲層４を、ＣＶＤ法等を用いて形成する。
犠牲層４の形成後は、その上に、図１４（Ｃ）に示すように、ダミーゲート加工等に用いるＳｉＮ等のハードマスク５を形成する。
犠牲層４の形成後は、その上に、図１４（Ｃ）に示すように、ダミーゲート加工等に用いるＳｉＮ等のハードマスク５を形成する。
続いて、図１５に示す工程について述べる。図１５（Ａ）はダミーゲート加工工程の要部断面模式図、図１５（Ｂ）はエクステンション領域形成工程の要部断面模式図、図１５（Ｃ）はソース領域及びドレイン領域等の形成工程の要部断面模式図である。
ハードマスク５の形成後は、ハードマスク５を用いたダミーゲート加工を行い、図１５（Ａ）に示すように、ダミーゲート電極１１０（犠牲層４及びハードマスク５）を形成する。ダミーゲート電極１１０の形成後、更にカバー膜６０を加工する。
上記のような加工後は、図１５（Ｂ）に示すように、ダミーゲート電極１１０両側の半導体基板１内に、エクステンション領域となる不純物拡散領域６を形成する。
不純物拡散領域６の形成後は、図１５（Ｃ)に示すように、ダミーゲート電極１１０及びカバー膜６０の側面に、スペーサ７を形成する。スペーサ７の形成後、ソース領域及びドレイン領域となる不純物拡散領域８を形成し、不純物活性化のための熱処理を行う。
不純物拡散領域６の形成後は、図１５（Ｃ)に示すように、ダミーゲート電極１１０及びカバー膜６０の側面に、スペーサ７を形成する。スペーサ７の形成後、ソース領域及びドレイン領域となる不純物拡散領域８を形成し、不純物活性化のための熱処理を行う。
不純物拡散領域８の表層部には、図１５（Ｃ）に示すように、シリサイド層９を形成してもよい。
以上のようにして、ダミーゲート電極１１０を備え、ゲート絶縁膜部分にカバー膜６０が形成されたトランジスタ構造Ｔｒが形成される。
以上のようにして、ダミーゲート電極１１０を備え、ゲート絶縁膜部分にカバー膜６０が形成されたトランジスタ構造Ｔｒが形成される。
続いて、図１６に示す工程について述べる。図１６（Ａ）は誘電体層形成工程の要部断面模式図、図１６（Ｂ）はビアホール形成工程の要部断面模式図、図１６（Ｃ）は絶縁膜形成工程の要部断面模式図である。
ダミーゲート電極１１０を備えるトランジスタ構造Ｔｒの形成後は、図１６（Ａ)に示すように、トランジスタ構造Ｔｒ全体を被覆する、ＳｉＯ2等の誘電体層１０を半導体基板１上に形成する。
誘電体層１０の形成後は、レジスト形成とその露光及び現像を行い、誘電体層１０上に、最終的にＴＳＶを形成する領域に開口部を設けたレジストパターン（図示せず）を形成し、それをマスクにしたエッチングを行う。それにより、図１６（Ｂ）に示すように、誘電体層１０を貫通し、半導体基板１の内部に達する、ビアホール１２を形成する。ビアホール１２の形成後、レジストパターンは除去する。
ビアホール１２の形成後は、図１６（Ｃ）に示すように、ビアホール１２の内面、及び誘電体層１０の上面に、絶縁膜１３を形成する。ここでは絶縁膜１３として、例えば、膜厚１２０ｎｍのＳｉＯ2膜を形成する。
続いて、図１７に示す工程について述べる。図１７（Ａ）はダミーゲート電極露出工程の要部断面模式図、図１７（Ｂ）はダミーゲート電極除去工程の要部断面模式図、図１７（Ｃ）はカバー膜除去工程の要部断面模式図である。
絶縁膜１３の形成後、図１７（Ａ）に示すように、ダミーゲート電極１１０を誘電体層１０から露出させるための処理を行う。ここでは、ＣＭＰを行い、ダミーゲート電極１１０の上面（ハードマスク５）が露出するまで、絶縁膜１３及び誘電体層１０を研磨する。
ダミーゲート電極１１０を誘電体層１０から露出させた後、その露出させたダミーゲート電極１１０を除去し、図１７（Ｂ)に示すような構造を得る。この例では、上記のように、ハードマスク５をＳｉＮで、誘電体層１０及び絶縁膜１３をＳｉＯ2で、犠牲層４をＳｉ系材料で、それぞれ形成することができる。このような場合には、まず、ＳｉＯ2に対してＳｉＮを選択的にエッチングする条件でハードマスク５をエッチングし、続いて、ＳｉＯ2に対してＳｉを選択的にエッチングする条件で犠牲層４をエッチングする。尚、このようにしてダミーゲート電極１１０をエッチングにより除去する際、カバー膜６０は、半導体基板１にエッチングダメージが加わるのを抑える役割を果たす。
ダミーゲート電極１１０の除去後は、図１７（Ｃ）に示すように、ダミーゲート電極１１０の除去部１２０の底部に残るカバー膜６０を除去する。カバー膜６０の除去は、例えば、カバー膜６０を、濃度１％のフッ酸（ＨＦ）溶液と１５秒〜３０秒程接触させる（浸漬、スプレー等）ことで、行うことができる。
尚、このようにＨＦ溶液を用いてカバー膜６０を除去する際には、ビアホール１２に形成されている絶縁膜１３もＨＦ溶液と接触する。そのため、カバー膜６０及び絶縁膜１３が、いずれもＳｉＯ2で形成されている場合には、カバー膜６０と共に、絶縁膜１３も除去され得る。このように絶縁膜１３が除去される可能性を考慮し、図１６（Ｃ）で述べた絶縁膜１３の形成段階においては、カバー膜６０の除去後もビアホール１２に絶縁膜１３が残るような膜厚で、予め絶縁膜１３を形成しておくことが好ましい。
続いて、図１８に示す工程について述べる。図１８（Ａ）は絶縁膜形成工程の要部断面模式図、図１８（Ｂ）はゲート絶縁膜形成工程の要部断面模式図、図１８（Ｃ）は仕事関数制御層形成工程の要部断面模式図である。
カバー膜６０の除去後は、図１８（Ａ）に示すように、ダミーゲート電極１１０の除去部１２０に露出する半導体基板１の表面に、改めて酸化膜６１ｂを形成する。ここでは酸化膜６１ｂとして、ＳｉＯ2膜を形成する。この場合、ＳｉＯ2膜は、４００℃で半導体基板１の表面を酸化することにより、形成することができる。また、ＳｉＯ2膜は、このような半導体基板１の熱酸化により形成するほか、ＣＶＤ法等を用いて形成してもよい。
酸化膜６１ｂの形成後は、図１８（Ｂ）に示すように、ダミーゲート電極１１０の除去部１２０及びビアホール１２の内側、並びに誘電体層１０の上面に、Ｈｉｇｈ−ｋ膜６１ａを形成する。
Ｈｉｇｈ−ｋ膜６１ａには、ＨｆＯ膜を用いることがきできる。その場合、ＨｆＯ膜の膜厚は、例えば、０．５ｎｍ〜３ｎｍとする。ＨｆＯ膜中には、トランジスタのＶｔｈ制御のため、Ｚｒ、Ｔｉ、Ａｌ、Ｓｉ、Ｔａ、Ｌａ、Ｙ、Ｍｇのうち１種又は２種以上の元素が含まれていてもよい。
Ｈｉｇｈ−ｋ膜６１ａの形成には、熱ＣＶＤ法、ＡＬＤ法、ＰＶＤ法等を用いることができる。また、Ｈｉｇｈ−ｋ膜６１ａの形成後に、その膜質調整のための熱処理を行ったり、窒化のためのＮ2プラズマ処理を行ったりしてもよい。
例えば、ＡＬＤ法を用いて膜厚１．５ｎｍのＨｆＯ膜を形成し、その後、０．１％の酸素を含む雰囲気中、１Ｐａ、４００℃の条件で熱処理を行って、Ｈｉｇｈ−ｋ膜６１ａを形成する。
このようにダミーゲート電極１１０の除去部１２０及びビアホール１２の内側、並びに誘電体層１０の上面にＨｉｇｈ−ｋ膜６１ａを形成すると、後述するＣＭＰの際のプロセスマージンを向上させることが可能になる。この点の詳細については後述する。
トランジスタ構造Ｔｒ部分では、Ｈｉｇｈ−ｋ膜６１ａと、それに先立って形成した酸化膜６１ｂとが、そのゲート絶縁膜６１となる。
尚、ここでは、図１７（Ｃ）に示したように、カバー膜６０を一旦除去し、その後、図１８（Ａ）に示したように、酸化膜６１ｂを改めて形成し、その上に、図１８（Ｂ）に示したように、Ｈｉｇｈ−ｋ膜６１ａを形成して、ゲート絶縁膜６１を形成するようにした。このほか、カバー膜６０をそのままゲート絶縁膜６１の一部として利用可能であれば、図１７（Ｂ）に示したダミーゲート電極１１０の除去工程後、図１８（Ｂ）に示したようなＨｉｇｈ−ｋ膜６１ａの形成工程に進むようにしてもよい。この場合、図１７（Ｃ）に示したカバー膜６０の除去工程、及び図１８（Ａ）に示した酸化膜６１ｂの形成工程を省略することができる。
尚、ここでは、図１７（Ｃ）に示したように、カバー膜６０を一旦除去し、その後、図１８（Ａ）に示したように、酸化膜６１ｂを改めて形成し、その上に、図１８（Ｂ）に示したように、Ｈｉｇｈ−ｋ膜６１ａを形成して、ゲート絶縁膜６１を形成するようにした。このほか、カバー膜６０をそのままゲート絶縁膜６１の一部として利用可能であれば、図１７（Ｂ）に示したダミーゲート電極１１０の除去工程後、図１８（Ｂ）に示したようなＨｉｇｈ−ｋ膜６１ａの形成工程に進むようにしてもよい。この場合、図１７（Ｃ）に示したカバー膜６０の除去工程、及び図１８（Ａ）に示した酸化膜６１ｂの形成工程を省略することができる。
Ｈｉｇｈ−ｋ膜６１ａの形成後は、図１８（Ｃ）に示すように、ダミーゲート電極１１０の除去部１２０及びビアホール１２の内側、並びに誘電体層１０の上方に、上記第１の実施の形態と同様にして、仕事関数制御層３を形成する。
続いて、図１９に示す工程について述べる。図１９（Ａ）はバリアメタル膜形成工程の要部断面模式図、図１９（Ｂ）は導電材料形成工程の要部断面模式図、図１９（Ｃ）はゲート電極及びビアの形成工程の要部断面模式図である。
仕事関数制御層３の形成後は、上記第１の実施の形態と同様、図１９（Ａ)に示すように、除去部１２０及びビアホール１２の内側、並びに誘電体層１０の上方に、バリアメタル膜１４を形成する。
バリアメタル膜１４の形成後は、上記第１の実施の形態と同様、図１９（Ｂ）に示すように、バリアメタル膜１４の形成まで行った除去部１２０及びビアホール１２を、導電材料１５（第１導電材料１５ａ及び第２導電材料１５ｂ）で埋め込む。
導電材料１５を形成した後は、図１９（Ｃ）に示すように、ＣＭＰにより、誘電体層１０の上方に形成されている導電材料１５、バリアメタル膜１４、仕事関数制御層３、及びＨｉｇｈ−ｋ膜６１ａを除去する。このＣＭＰにより、除去部１２０にはゲート電極１２０ａが形成され、ビアホール１２にはビア１２ａが形成される。
このゲート電極１２０ａ及びビア１２ａを形成する際のＣＭＰについて、更に述べる。
上記のように、ビアホール１２の内側、及び誘電体層１０の上方には、Ｈｉｇｈ−ｋ膜６１ａ、仕事関数制御層３、バリアメタル膜１４、導電材料１５が、この順で、積層されている。
上記のように、ビアホール１２の内側、及び誘電体層１０の上方には、Ｈｉｇｈ−ｋ膜６１ａ、仕事関数制御層３、バリアメタル膜１４、導電材料１５が、この順で、積層されている。
ここで、ビアホール１２に形成された絶縁膜１３、及びトランジスタ構造Ｔｒを覆っている誘電体層１０は、ＳｉＯ2等の半金属元素の酸化物とすることができる。Ｈｉｇｈ−ｋ膜６１ａは、ＨｆＯ等の金属酸化物膜とすることができる。仕事関数制御層３及びバリアメタル膜１４は、ＴａＮやＴｉＮ等の金属窒化物とすることができる。導電材料１５は、Ａｌ等の金属とすることができる。
このような場合、半金属元素の酸化物、金属酸化物、金属窒化物、金属が順に積層された構造になるため、積層方向に金属元素（金属結合）の割合が段階的に増加する構造になる。これは、ビアホール１２の内側及び誘電体層１０の上方に積層されるＨｉｇｈ−ｋ膜６１ａ、仕事関数制御層３、バリアメタル膜１４、導電材料１５の密着力向上に寄与する。その結果、上記図１９（Ｃ）に示したＣＭＰの際、Ｈｉｇｈ−ｋ膜６１ａ、仕事関数制御層３、バリアメタル膜１４、導電材料１５の剥がれが効果的に抑えられるようになる。それにより、ＣＭＰによる研磨を精度良く行ったり、研磨速度を高めてプロセスの効率化を図ったりすることが可能になる。
図１９（Ｃ）のようにゲート電極１２０ａ及びビア１２ａを形成した後は、上記第１の実施の形態と同様に、ゲート電極１２０ａを含むトランジスタ構造Ｔｒ及びビア１２ａにそれぞれ電気的に接続された導電部を含む、配線層２０を形成していく（図６）。配線層２０の形成後、その表面に接着剤４０を用いてサポート基板４１を貼り付け（図７）、半導体基板１の裏面をビア１２ａが露出するまでバックグラインドする（図８）。バックグラインド後は、そのバックグラインドした面側に絶縁膜５０、密着導電層５２、及びマイクロバンプ５１を形成する。最後に、サポート基板４１及び接着剤４０を除去し、図２０に示すようなＴＳＶを備えた半導体装置を得る。
以上説明したように、第３の実施の形態に係る半導体装置形成フローでは、図１８に示したように、ビアホール１２を形成し、ダミーゲート電極１１０を除去した後に、Ｈｉｇｈ−ｋ膜６１ａを含むゲート絶縁膜６１を形成する。その後、図１９に示したように、ダミーゲート電極１１０の除去部１２０とビアホール１２に、ゲート電極１２０ａとビア１２ａを形成する。
この第３の実施の形態に係る半導体装置形成フローによっても、工程数を抑えてゲート電極１２０ａ及びビア１２ａを形成することが可能になる。また、ゲート電極１２０ａ及びビア１２ａを形成した後に、配線層２０を形成することができる。
尚、この第３の実施の形態では、図１６に示したように、ダミーゲート電極１１０及びカバー膜６０を備えるトランジスタ構造Ｔｒを形成し、それを被覆する誘電体層１０を形成した後、ビアホール１２を形成し、絶縁膜１３を形成するようにした。
このほか、第２の実施の形態で述べた図１０及び図１１の例に従った処理を行うこともできる。即ち、第３の実施の形態において、トランジスタ構造Ｔｒを被覆する誘電体層１０の形成後、まずＣＭＰによりダミーゲート電極１１０を誘電体層１０から露出させ、次いでビアホール１２を形成し、それから絶縁膜１３を形成するようにしてもよい。この場合は、その後、絶縁膜１３をエッチング等で除去してダミーゲート電極１１０を露出させ、図１７（Ｂ）以降のフローに従って処理を行っていけばよい。
次に、第４の実施の形態について説明する。
この第４の実施の形態では、半導体基板に複数のトランジスタ構造を形成する場合であって、それらのトランジスタ構造を作り分ける場合について説明する。ここでは、ｐチャネル型とｎチャネル型のトランジスタ構造を作り分ける場合を例にして説明する。
この第４の実施の形態では、半導体基板に複数のトランジスタ構造を形成する場合であって、それらのトランジスタ構造を作り分ける場合について説明する。ここでは、ｐチャネル型とｎチャネル型のトランジスタ構造を作り分ける場合を例にして説明する。
図２１〜図２８は、第４の実施の形態に係る半導体装置形成フローの一例を示す図である。
まず、図２１に示す工程について説明する。図２１（Ａ）はダミーゲート電極を備えるトランジスタ構造及び誘電体層の形成工程の要部断面模式図、図２１（Ｂ）はビアホール及び絶縁膜の形成工程の要部断面模式図である。
まず、図２１に示す工程について説明する。図２１（Ａ）はダミーゲート電極を備えるトランジスタ構造及び誘電体層の形成工程の要部断面模式図、図２１（Ｂ）はビアホール及び絶縁膜の形成工程の要部断面模式図である。
はじめに、図２１（Ａ）に示すように、半導体基板１に、ダミーゲート電極１１０を備えるｐチャネル型及びｎチャネル型のトランジスタ構造Ｔｒを形成する。これらの各トランジスタ構造Ｔｒは、上記第１の実施の形態で述べた図１及び図２の例に従って、形成することができる。
即ち、素子分離領域１ａを形成した半導体基板１上に、ゲート絶縁膜２（Ｈｉｇｈ−ｋ膜２ａ及び酸化膜２ｂ）、仕事関数制御層３、及びダミーゲート電極１１０（犠牲層４及びハードマスク５）を形成する。そして、ｐチャネル型のトランジスタ構造Ｔｒを形成する領域Ａ、及びｎチャネル型のトランジスタ構造Ｔｒを形成する領域Ｂにそれぞれ、ｐ型及びｎ型の不純物拡散領域６を形成する。次いで、領域Ａ及び領域Ｂの双方に、スペーサ７を形成した後、領域Ａ及び領域Ｂにそれぞれ、ｐ型及びｎ型の不純物拡散領域８を形成する。不純物拡散領域８の表層部には、例えば、シリサイド層９を形成する。
このようにして、領域Ａ及び領域Ｂにそれぞれ、ダミーゲート電極１１０を備えるｐチャネル型及びｎチャネル型のトランジスタ構造Ｔｒを形成する。各トランジスタ構造Ｔｒの形成後は、図２１（Ａ）に示すように、それらを被覆する誘電体層１０を、半導体基板１上に形成する。
誘電体層１０の形成後は、レジスト形成とその露光及び現像を行い、誘電体層１０上に、最終的にＴＳＶを形成する領域に開口部を設けたレジストパターン（図示せず）を形成し、それをマスクにしたエッチングを行う。それにより、図２１（Ｂ）に示すように、誘電体層１０を貫通し、半導体基板１の内部に達する、ビアホール１２を形成する。ビアホール１２の形成後、レジストパターンは除去する。ビアホール１２の形成後は、図２１（Ｂ）に示すように、ビアホール１２の内面、及び誘電体層１０の上面に、絶縁膜１３を形成する。
続いて、図２２に示す工程について述べる。図２２（Ａ）はダミーゲート電極露出工程の要部断面模式図、図２２（Ｂ）はダミーゲート電極除去工程の要部断面模式図である。
絶縁膜１３の形成後は、図２２（Ａ）に示すように、領域Ａ及び領域Ｂのダミーゲート電極１１０を共に誘電体層１０から露出させるための処理を行う。ここでは、ＣＭＰを行い、両ダミーゲート電極１１０の上面（ハードマスク５）が露出するまで、絶縁膜１３及び誘電体層１０を研磨する。
絶縁膜１３の形成後は、図２２（Ａ）に示すように、領域Ａ及び領域Ｂのダミーゲート電極１１０を共に誘電体層１０から露出させるための処理を行う。ここでは、ＣＭＰを行い、両ダミーゲート電極１１０の上面（ハードマスク５）が露出するまで、絶縁膜１３及び誘電体層１０を研磨する。
領域Ａ及び領域Ｂのダミーゲート電極１１０を露出させた後は、それらのダミーゲート電極１１０を共に除去し、図２２（Ｂ)に示すような構造を得る。ダミーゲート電極１１０を除去する際には、例えば、まずハードマスク５を選択的にエッチングし、続いて、犠牲層４を選択的にエッチングする。
続いて、図２３に示す工程について述べる。図２３（Ａ）は第１バリアメタル膜及びレジストパターンの形成工程の要部断面模式図、図２３（Ｂ）は第１バリアメタル膜及びレジストパターンの除去工程の要部断面模式図である。
領域Ａ及び領域Ｂのダミーゲート電極１１０を除去した後は、図２３（Ａ)に示すように、ダミーゲート電極１１０の除去部１２０及びビアホール１２の内側、及び誘電体層１０の上面に、第１バリアメタル膜７０を形成する。例えば、第１バリアメタル膜７０として、膜厚３ｎｍのＴａＮ膜を、ＡＬＤ法を用いて形成する。第１バリアメタル膜７０の形成後は、領域Ａ及びビアホール１２を覆うレジストパターン７１を形成する。
尚、図２３（Ａ）には、レジストパターン７１の形態の一例を示しているが、レジストパターン７１は、この図２３（Ａ）に示すような形態に限らず、例えば、ビアホール１２内や、領域Ａの除去部１２０内に入り込んでいても構わない。
次いで、形成したレジストパターン７１をマスクにして、領域Ｂに形成されている第１バリアメタル膜７０を、エッチング等により除去する。領域Ｂの第１バリアメタル膜７０の除去後、レジストパターン７１は除去する。これにより、図２３（Ｂ）に示すような構造が得られる。即ち、ｐチャネル型のトランジスタ構造Ｔｒを形成する領域Ａには第１バリアメタル膜７０を形成し、ｎチャネル型のトランジスタ構造Ｔｒを形成する領域Ｂには第１バリアメタル膜７０を形成しない構造を得る。
続いて、図２４に示す工程について述べる。図２４（Ａ）は第２バリアメタル膜及び導電材料の形成工程の要部断面模式図、図２４（Ｂ）はゲート電極及びビアの形成工程の要部断面模式図である。
領域Ｂの第１バリアメタル膜７０の除去後は、図２４（Ａ）に示すように、除去部１２０及びビアホール１２の内側、並びに誘電体層１０の上面に、第２バリアメタル膜７２を形成する。例えば、第２バリアメタル膜７２として、膜厚７ｎｍのＴｉＮ膜を、ＡＬＤ法を用いて形成する。領域Ａには第１バリアメタル膜７０及び第２バリアメタル膜７２が積層して形成され、領域Ｂには第２バリアメタル膜７２が形成される。第２バリアメタル膜７２の形成後は、除去部１２０及びビアホール１２を、Ａｌ等の導電材料１５（第１導電材料１５ａ及び第２導電材料１５ｂ）で埋め込む。
導電材料１５の形成後は、ＣＭＰにより、図２４（Ｂ）に示すように、誘電体層１０上に形成されている導電材料１５、第２バリアメタル膜７２、及び第１バリアメタル膜７０を除去する。このＣＭＰにより、領域Ａ及び領域Ｂの除去部１２０にゲート電極１２０ａが形成され、ビアホール１２にはビア１２ａが形成される。
領域Ａのｐチャネル型のトランジスタ構造Ｔｒでは、第１バリアメタル膜７０及び第２バリアメタル膜７２を介して、ゲート電極１２０ａが形成される。一方、領域Ｂのｎチャネル型のトランジスタ構造Ｔｒでは、第２バリアメタル膜７２を介して、ゲート電極１２０ａが形成される。このように、第１バリアメタル膜７０を、ｐチャネル型のトランジスタ構造Ｔｒ側に残し、ｎチャネル型のトランジスタ構造Ｔｒ側に残さないのは、それによってゲート電極１２０ａの仕事関数を制御するためである。
例えば、上記のように、第１バリアメタル膜７０にＴａＮを用い、第２バリアメタル膜７２にＴｉＮを用い、ゲート電極１２０ａにＡｌを用いる場合を想定する。この場合、ＴａＮの第１バリアメタル膜７０が存在するｐチャネル型のトランジスタ構造Ｔｒでは、ゲート電極１２０ａのＡｌの、仕事関数制御層３への拡散が抑えられ、仕事関数の変動が抑えられる。一方、ＴｉＮの第２バリアメタル膜７２のみが存在するｎチャネル型のトランジスタ構造Ｔｒでは、ゲート電極１２０ａのＡｌの、仕事関数制御層３への拡散がより起こり易く、そのようなＡｌの拡散によって仕事関数が低下する。このような性質を利用し、ｐチャネル型のトランジスタ構造Ｔｒ側は仕事関数を維持させ、ｎチャネル型のトランジスタ構造Ｔｒ側はより低い仕事関数に変化させて、結果的に、ｐ，ｎ双方のトランジスタ構造Ｔｒのそれぞれに適した仕事関数を得る。
このように、第１バリアメタル膜７０と第２バリアメタル膜７２の作り分けを行うことにより、ｐチャネル型とｎチャネル型のトランジスタ構造Ｔｒの作り分けを行うことができる。
図２４（Ｂ）のようにゲート電極１２０ａ及びビア１２ａを形成した後は、上記第１の実施の形態と同様、次の図２５〜図２８に示すような工程を経て、ＴＳＶを備えた半導体装置を得る。
図２５は配線層形成工程の要部断面模式図、図２６はサポート基板貼り付け工程の要部断面模式図、図２７はバックグラインド工程の要部断面模式図、図２８はバンプ形成工程の要部断面模式図である。
まず、図２５に示すように、ゲート電極１２０ａを含むｐチャネル型及びｎチャネル型のトランジスタ構造Ｔｒ、並びにビア１２ａにそれぞれ電気的に接続された導電部を含む、配線層２０を形成していく。配線層２０の形成後は、図２６に示すように、接着剤４０を用いてサポート基板４１を貼り付ける。その後、図２７に示すように、半導体基板１の裏面をビア１２ａが露出するまでバックグラインドする。バックグラインド後は、図２８に示すように、半導体基板１の、バックグラインドした面側に、絶縁膜５０、密着導電層５２、及びマイクロバンプ５１を形成する。最後に、サポート基板４１及び接着剤４０を除去する。これにより、図２８に示すようなＴＳＶを備えた半導体装置が得られる。
尚、第４の実施の形態では、図２１に示したように、ダミーゲート電極１１０を備える２種類のトランジスタ構造Ｔｒを形成し、それを被覆する誘電体層１０を形成した後、ビアホール１２を形成し、絶縁膜１３を形成するようにした。
このほか、第２の実施の形態で述べた図１０及び図１１の例に従った処理を行うこともできる。即ち、第４の実施の形態において、トランジスタ構造Ｔｒを被覆する誘電体層１０の形成後、まずＣＭＰによりダミーゲート電極１１０を誘電体層１０から露出させ、次いでビアホール１２を形成し、それから絶縁膜１３を形成するようにしてもよい。この場合は、その後、絶縁膜１３をエッチング等で除去してダミーゲート電極１１０を露出させ、図２２（Ｂ）以降のフローに従って処理を行っていけばよい。
また、トランジスタ構造Ｔｒの形成にあたり、第３の実施の形態で述べた図１４及び図１５の例に従った処理を行うこともできる。即ち、第４の実施の形態において、領域Ａ及び領域Ｂにそれぞれ、ダミーゲート電極１１０及びカバー膜６０を備える、ｐチャネル型及びｎチャネル型のトランジスタ構造Ｔｒを形成するようにしてもよい。この場合は、そのようなトランジスタ構造Ｔｒの形成後、例えば、図２１及び図２２と同様の工程を実施する。そして、第３の実施の形態で述べた図１７及び図１８の例に従い、ダミーゲート電極１１０及びカバー膜６０の除去を行い、ゲート絶縁膜６１を形成し、更に、仕事関数制御層３を形成する。その後は、図２３以降の工程を実施する。尚、ダミーゲート電極１１０及びカバー膜６０を備えるｐチャネル型及びｎチャネル型のトランジスタ構造Ｔｒの形成後、第２の実施の形態で述べた図１０及び図１１の例に従う処理を行うこともできる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板の一方の面に、第１絶縁膜及びダミーゲート電極を形成する工程と、
前記一方の面に、前記ダミーゲート電極を被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、
前記一方の面及び前記第１開口部の内壁に、第３絶縁膜を形成する工程と、
前記ダミーゲート電極を露出させる工程と、
露出させた前記ダミーゲート電極を除去して第２開口部を形成する工程と、
前記第１開口部及び前記第２開口部に導電材料を形成し、前記第１開口部にビアを形成すると共に、前記第２開口部にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１） 半導体基板の一方の面に、第１絶縁膜及びダミーゲート電極を形成する工程と、
前記一方の面に、前記ダミーゲート電極を被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、
前記一方の面及び前記第１開口部の内壁に、第３絶縁膜を形成する工程と、
前記ダミーゲート電極を露出させる工程と、
露出させた前記ダミーゲート電極を除去して第２開口部を形成する工程と、
前記第１開口部及び前記第２開口部に導電材料を形成し、前記第１開口部にビアを形成すると共に、前記第２開口部にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記ダミーゲート電極を露出させる工程では、前記ダミーゲート電極上に形成された前記第２絶縁膜及び前記第３絶縁膜を除去し、前記ダミーゲート電極を露出させることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記第２絶縁膜を形成する工程後に、前記ダミーゲート電極上に形成された前記第２絶縁膜を除去する工程を含み、
前記ダミーゲート電極を露出させる工程では、前記ダミーゲート電極上に形成された前記第３絶縁膜を除去し、前記ダミーゲート電極を露出させることを特徴とする付記１に記載の半導体装置の製造方法。
前記ダミーゲート電極を露出させる工程では、前記ダミーゲート電極上に形成された前記第３絶縁膜を除去し、前記ダミーゲート電極を露出させることを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記ダミーゲート電極を形成する前に、前記第１絶縁膜上に前記ゲート電極の仕事関数を制御する層を形成する工程を更に含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記第２開口部を形成する工程後に、前記第１開口部及び前記第２開口部に第４絶縁膜を形成する工程を含み、
前記第４絶縁膜が形成された前記第１開口部及び前記第２開口部に前記導電材料を形成することを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
前記第４絶縁膜が形成された前記第１開口部及び前記第２開口部に前記導電材料を形成することを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記６） 前記導電材料の形成前に、前記第１開口部及び前記第２開口部に、金属を含む膜を形成する工程を含み、
前記金属を含む膜が形成された前記第１開口部及び前記第２開口部に前記導電材料を形成することを特徴とする付記１乃至５のいずれかに記載の半導体装置の製造方法。
前記金属を含む膜が形成された前記第１開口部及び前記第２開口部に前記導電材料を形成することを特徴とする付記１乃至５のいずれかに記載の半導体装置の製造方法。
（付記７） 前記ダミーゲート電極を形成する際に、複数のダミーゲート電極を形成し、複数の前記ダミーゲート電極についてそれぞれ前記第２開口部が形成され、
前記導電材料の形成前には、
前記第１開口部、及び複数の前記第２開口部に、金属を含む第１膜を形成する工程と、
複数の前記第２開口部の少なくとも１つに形成された前記第１膜を除去する工程と、
前記第１開口部、前記第１膜が形成された前記第２開口部、及び前記第１膜が除去された前記第２開口部に、金属を含む第２膜を形成する工程と、
を含み、
前記第２膜が形成された前記第１開口部及び複数の前記第２開口部を、前記導電材料で埋め込むことを特徴とする付記１乃至６のいずれかに記載の半導体装置の製造方法。
前記導電材料の形成前には、
前記第１開口部、及び複数の前記第２開口部に、金属を含む第１膜を形成する工程と、
複数の前記第２開口部の少なくとも１つに形成された前記第１膜を除去する工程と、
前記第１開口部、前記第１膜が形成された前記第２開口部、及び前記第１膜が除去された前記第２開口部に、金属を含む第２膜を形成する工程と、
を含み、
前記第２膜が形成された前記第１開口部及び複数の前記第２開口部を、前記導電材料で埋め込むことを特徴とする付記１乃至６のいずれかに記載の半導体装置の製造方法。
（付記８） 前記一方の面に、前記ビア及び前記ゲート電極にそれぞれ電気的に接続された導電部を備える配線層を形成する工程を含むことを特徴とする付記１乃至７のいずれかに記載の半導体装置の製造方法。
（付記９） 前記半導体基板を、前記一方の面と反対の他方の面から研削し、前記他方の面に前記ビアを露出させる工程を含むことを特徴とする付記１乃至８のいずれかに記載の半導体装置の製造方法。
１ 半導体基板
１ａ 素子分離領域
２，６１ ゲート絶縁膜
２ａ，６１ａ Ｈｉｇｈ−ｋ膜
２ｂ，６１ｂ 酸化膜
３ 仕事関数制御層
４ 犠牲層
５ ハードマスク
６，８ 不純物拡散領域
７ スペーサ
９ シリサイド層
１０ 誘電体層
１１，７１ レジストパターン
１１ａ 開口部
１２ ビアホール
１２ａ，３０ ビア
１３，２１，２８，３３，５０ 絶縁膜
１４，２４，２７，３２，３６ バリアメタル膜
１５ 導電材料
１５ａ 第１導電材料
１５ｂ 第２導電材料
２０ 配線層
２２，２５，２９，３４ 層間絶縁膜
２３ プラグ
２６，３１ 配線
３５ パッド
３７，６０ カバー膜
４０ 接着剤
４１ サポート基板
５０ａ 開口部
５１ マイクロバンプ
５２ 密着導電層
７０ 第１バリアメタル膜
７２ 第２バリアメタル膜
１１０ ダミーゲート電極
１２０ 除去部
１２０ａ ゲート電極
Ｔｒ トランジスタ構造
Ａ，Ｂ 領域
１ａ 素子分離領域
２，６１ ゲート絶縁膜
２ａ，６１ａ Ｈｉｇｈ−ｋ膜
２ｂ，６１ｂ 酸化膜
３ 仕事関数制御層
４ 犠牲層
５ ハードマスク
６，８ 不純物拡散領域
７ スペーサ
９ シリサイド層
１０ 誘電体層
１１，７１ レジストパターン
１１ａ 開口部
１２ ビアホール
１２ａ，３０ ビア
１３，２１，２８，３３，５０ 絶縁膜
１４，２４，２７，３２，３６ バリアメタル膜
１５ 導電材料
１５ａ 第１導電材料
１５ｂ 第２導電材料
２０ 配線層
２２，２５，２９，３４ 層間絶縁膜
２３ プラグ
２６，３１ 配線
３５ パッド
３７，６０ カバー膜
４０ 接着剤
４１ サポート基板
５０ａ 開口部
５１ マイクロバンプ
５２ 密着導電層
７０ 第１バリアメタル膜
７２ 第２バリアメタル膜
１１０ ダミーゲート電極
１２０ 除去部
１２０ａ ゲート電極
Ｔｒ トランジスタ構造
Ａ，Ｂ 領域
Claims (5)
- 半導体基板の一方の面に、第１絶縁膜及びダミーゲート電極を形成する工程と、
前記一方の面に、前記ダミーゲート電極を被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、
前記一方の面及び前記第１開口部の内壁に、第３絶縁膜を形成する工程と、
前記ダミーゲート電極を露出させる工程と、
露出させた前記ダミーゲート電極を除去して第２開口部を形成する工程と、
前記第１開口部及び前記第２開口部に導電材料を形成し、前記第１開口部にビアを形成すると共に、前記第２開口部にメタルゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
- 前記ダミーゲート電極を露出させる工程では、前記ダミーゲート電極上に形成された前記第２絶縁膜及び前記第３絶縁膜を除去し、前記ダミーゲート電極を露出させることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２絶縁膜を形成する工程後に、前記ダミーゲート電極上に形成された前記第２絶縁膜を除去する工程を含み、
前記ダミーゲート電極を露出させる工程では、前記ダミーゲート電極上に形成された前記第３絶縁膜を除去し、前記ダミーゲート電極を露出させることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第２開口部を形成する工程後に、前記第１開口部及び前記第２開口部に第４絶縁膜を形成する工程を含み、
前記第４絶縁膜が形成された前記第１開口部及び前記第２開口部に前記導電材料を形成することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。 - 前記ダミーゲート電極を形成する際に、複数のダミーゲート電極を形成し、複数の前記ダミーゲート電極についてそれぞれ前記第２開口部が形成され、
前記導電材料の形成前には、
前記第１開口部、及び複数の前記第２開口部に、金属を含む第１膜を形成する工程と、
複数の前記第２開口部の少なくとも１つに形成された前記第１膜を除去する工程と、
前記第１開口部、前記第１膜が形成された前記第２開口部、及び前記第１膜が除去された前記第２開口部に、金属を含む第２膜を形成する工程と、
を含み、
前記第２膜が形成された前記第１開口部及び複数の前記第２開口部を、前記導電材料で埋め込むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
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