TW201729280A - 半導體裝置結構 - Google Patents

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李東穎
葉致鍇
徐振峰
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Abstract

本揭露提供半導體裝置結構及其形成方法。半導體裝置結構包括第一半導體層及第二半導體層，縱向地堆疊於半導體基底上。第一半導體層及第二半導體層包括不同的材料。半導體裝置結構也包括閘極堆疊，覆蓋第一半導體層的第一部分。半導體裝置結構還包括間隔元件，位於閘極堆疊的側壁上。間隔元件覆蓋第二半導體層以及第一半導體層的第二部分。第二半導體層的厚度不同於第二部分的厚度。

Description

半導體裝置結構
本發明係有關於一種半導體技術，特別是有關於具有奈米線的半導體裝置結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業已歷經了快速的成長。積體電路材料及設計之技術的進步造成積體電路世代的產生，每一世代的電路比前一世代更小且更複雜。
在積體電路的發展過程中，通常增加了功能密度(即，每單位晶圓面積所內連接的裝置的數量)，卻降低了幾何尺寸(即，製程中所能製造出的最小元件)。尺寸縮小所帶來的好處通常包括提高生產效率及降低相關成本。
這樣的尺寸縮小也增加了加工及製造積體電路的複雜性，且為了這些進步得以實現，積體電路加工及製造需要類似的發展。舉例來說，已發展出三維(three dimensional)電晶體，例如具有奈米線(nanowire)的半導體裝置，來取代平面電晶體，以期望在此領域有所進一步發展。
本揭露的一些實施例係提供半導體裝置結構。半導體裝置結構包括第一半導體層及第二半導體層，縱向地堆疊於半導體基底上。第一半導體層及第二半導體層包括不同的材料。半導體裝置結構也包括閘極堆疊，覆蓋第一半導體層的第 一部分。半導體裝置結構還包括間隔元件，位於閘極堆疊的側壁上。間隔元件覆蓋第二半導體層以及第一半導體層的第二部分。第二半導體層的厚度不同於第二部分的厚度。
本揭露的一些實施例係提供半導體裝置結構。半導體裝置結構包括多層第一半導體層，位於半導體基底上。多層第一半導體層以第一間距彼此縱向地間隔。半導體裝置結構也包括第一閘極堆疊，覆蓋第一半導體層。半導體裝置結構還包括多層第二半導體層，位於半導體基底上。多層第二半導體層以不同於第一間距的第二間距彼此縱向地間隔。第一半導體層的材料不同於第二半導體層的材料。再者，半導體裝置結構包括第二閘極堆疊，覆蓋第二半導體層。
本揭露的一些實施例係提供半導體裝置結構的形成方法。半導體裝置結構的形成方法包括在第一區域及第二區域內的半導體基底上縱向地堆疊第一半導體層及第二半導體層。第一半導體層及第二半導體層包括不同的材料，且具有不同的厚度。半導體裝置結構的形成方法也包括使用第一蝕刻劑去除第一區域內的第二半導體層。半導體裝置結構的形成方法還包括在第一區域內形成覆蓋第一半導體層的第一閘極堆疊。再者，半導體裝置結構的形成方法包括使用第二蝕刻劑去除第二區域內的第一半導體層。半導體裝置結構的形成方法也包括在第二區域內形成覆蓋第二半導體層的第二閘極堆疊。
100‧‧‧半導體基底
100A‧‧‧區域
100B‧‧‧區域
110‧‧‧半導體層
110’‧‧‧包覆層
110A‧‧‧第一部分
110B‧‧‧第二部分
120‧‧‧半導體層
120’‧‧‧包覆層
120A‧‧‧第一部分
120B‧‧‧第二部分
130‧‧‧凹口
140‧‧‧鰭狀結構
150‧‧‧隔離特徵
160‧‧‧虛設閘極堆疊
170‧‧‧虛設介電層
180‧‧‧虛設閘極電極
190‧‧‧硬遮罩
200‧‧‧間隔元件
210‧‧‧源極或汲極結構
220‧‧‧介電層
230‧‧‧凹口
240‧‧‧金屬閘極堆疊結構
250‧‧‧凹口
260‧‧‧金屬閘極堆疊結構
270‧‧‧閘極介電層
280‧‧‧金屬閘極電極
290‧‧‧閘極介電層
300‧‧‧金屬閘極電極
D1、D2‧‧‧距離
S1、S1’、S2、S2’‧‧‧間距
T1、T2‧‧‧厚度
T1’、T2’‧‧‧總厚度
第1A至1L圖係繪示出根據一些實施例之半導體裝置結構 的製造過程之各個階段的立體圖。
第2A及2B圖係繪示出根據一些實施例之半導體裝置結構的剖面示意圖。
第3圖係繪示出根據一些實施例之半導體裝置結構的剖面示意圖。
第4A及4B圖係分別繪示出根據一些實施例之半導體裝置結構的立體圖及剖面示意圖。
第5A及5B圖係分別繪示出根據一些實施例之半導體裝置結構的立體圖及剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參照符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用 語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及類似的用語等。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，因此方向性用語僅用以說明圖示中的方向。
本揭露的一些實施例描述如下。第1A至1L圖係繪示出根據一些實施例之半導體裝置結構的製造過程之各個階段的立體圖。可以在第1A至1L圖所述的階段之前、期間及/或之後進行額外的步驟。以下描述的某些階段在不同實施例中可替換或省略。第2A及2B圖係繪示出根據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，第2A圖係繪示出沿著第1I圖中所示的剖線I-I’的半導體裝置結構的剖面示意圖。在一些實施例中，第2B圖係繪示出沿著第1L圖中所示的剖線I-I’的半導體裝置結構的剖面示意圖。可以在半導體裝置結構內加入額外的特徵部件。以下描述的某些特徵部件在不同實施例中可替換或省略。
如第1A圖所示，提供半導體基底100。在一些實施例中，半導體基底100為基體(bulk)半導體基底，例如半導體晶圓。舉例來說，半導體基底100為矽晶圓。半導體基底100可包含矽或其他半導體元素材料，例如鍺。在一些其他實施例中，半導體基底100包含半導體化合物。半導體化合物可包含鍺錫、矽鍺錫、砷化鎵、碳化矽、砷化銦、磷化銦、其他適合的半導體化合物、或上述之組合。
在一些實施例中，半導體基底100包含絕緣層上半 導體(semiconductor-on-insulator，SOI)基底。絕緣層上半導體基底之製作方法可為晶圓接合製程、矽膜轉移(silicon film transfer)製程、佈植氧隔離(separation by implantation of oxygen，SIMOX)製程、其他適用的方法、或上述之組合。
如第1A圖所示，根據一些實施例，多層半導體層110及120交替地沉積於半導體基底100上。因此，半導體層110及120縱向地堆疊且位於不同的層位。
在一些實施例中，每一半導體層110比每一半導體層120厚。在一些其他實施例中，每一半導體層110比每一半導體層120薄。在一些實施例中，每一半導體層110的厚度T1在大約0.5nm至大約30nm的範圍內。在一些其他實施例中，厚度T1在大約5nm至大約15nm的範圍內。在一些實施例中，每一半導體層120的厚度T2在大約0.5nm至大約30nm的範圍內。在一些其他實施例中，厚度T2在大約5nm至大約15nm的範圍內。在一些實施例中，厚度T1與厚度T2之間的差異在大約0.5nm至大約30nm的範圍內。在一些其他實施例中，厚度T1與厚度T2之間的差異在大約1nm至大約10nm的範圍內。在一些實施例中，厚度T1相對於厚度T2的比例(T1/T2)在大約1.05至大約4的範圍內。
本揭露的實施例並不限定於此。在一些其他實施例中，在半導體基底100上僅縱向地堆疊一層半導體層110及一層半導體層120。在一些實施例中，厚度T1在大約2nm至大約80nm的範圍內。在一些其他實施例中，厚度T1在大約20nm至大約50nm的範圍內。在一些實施例中，厚度T2在大約2nm至大約80nm的範圍內。在一些其他實施例中，厚度T2在大約20nm 至大約50nm的範圍內。在一些實施例中，厚度T1與厚度T2之間的差異在大約1nm至大約70nm的範圍內。在一些其他實施例中，厚度T1與厚度T2之間的差異在大約20nm至大約50nm的範圍內。在一些實施例中，厚度T1相對於厚度T2的比例(T1/T2)在大約2至大約15的範圍內。
在一些實施例中，半導體層110及半導體層120包含矽、矽鍺、鍺錫、矽鍺錫或其他適合的半導體材料。在一些實施例中，半導體層110的材料不同於半導體層120的材料。在一些實施例中，半導體層110由矽鍺所構成，而半導體層120由矽所構成。
在一些實施例中，使用磊晶成長製程形成半導體層110及半導體層120。半導體層110及半導體層120的每一者可以使用選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積(chemical vapor deposition，CVD)製程(例如氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(low pressure CVD，LPCVD)製程、及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)製程)、分子束磊晶製程、其他適用的製程、或上述之組合來形成。在一些實施例中，在同一製程腔室內原位(in-situ)成長半導體層110及半導體層120。
如第1B圖所示，根據一些實施例，形成多個凹口(或溝槽)130，以圖案化半導體層110及導體層120。因此，在凹口130之間形成多個鰭狀結構140。如第1B圖所示，繪示出其中一個鰭狀結構140。鰭狀結構140包含半導體層110及半導體層 120。在一些其他實施例中，凹口130進一步延伸到半導體基底100內。在這些情況下，鰭狀結構140還包含半導體基底100位於凹口130之間的一部分。在一些實施例中，進行多次光微影製程及蝕刻製程，以形成凹口130。凹口130可用於分離兩個相鄰的場效電晶體(field effect transistor，FET)。
在一些實施例中，在最上層的半導體層120上形成硬式遮罩層(未繪示)，以協助凹口130的形成。在一些實施例中，硬式遮罩層包含介電材料、金屬材料、其他適合的材料、或上述之組合。在一些實施例中，硬式遮罩層由氮化矽、氧化矽、碳化矽、氮氧化矽、氮化鈦、鈦、其他適合的材料、或上述之組合所構成。在一些實施例中，使用化學氣相沉積製程、物理氣相沉積(physical vapor deposition，PVD)製程、旋塗(spin-on)製程、電鍍製程、其他適用的製程、或上述之組合來沉積硬式遮罩層。
如第1C圖所示，根據一些實施例，多個隔離特徵150形成於凹口130中。隔離特徵150用於定義及電性隔離形成於半導體基底100內及/或半導體基底100上方的各種裝置元件。在一些實施例中，隔離特徵150包含淺溝槽隔離(shallow trench isolation，STI)特徵、局部氧化矽(local oxidation of silicon，LOCOS)特徵、其他適合的隔離特徵部件、或上述之組合。
如第1C圖所示，根據一些實施例，鰭狀結構140突出於隔離特徵150。隔離特徵150圍繞鰭狀結構140的下部(例如，半導體基底100的上部)。在一些實施例中，半導體層110 及半導體層120不被隔離特徵150包圍或覆蓋。
在一些實施例中，隔離特徵150的頂表面與半導體基底100的上部的頂表面共平面，如第1C圖所示。在一些其他實施例中，隔離特徵150的頂表面低於半導體基底100的上部的頂表面。換句話說，半導體基底100的上部自隔離特徵150局部地暴露出來。
在一些實施例中，每一隔離特徵150具有多層結構。在一些實施例中，隔離特徵150由介電材料所構成。介電材料可以包含氧化矽、氮化矽、氮氧化矽、旋塗玻璃、低介電常數(K)之介電材料、其他適合的材料、或上述之組合。
在一些實施例中，在半導體基底100上沉積介電材料層。介電材料層覆蓋鰭狀結構140，且填充凹口130。在一些實施例中，使用化學氣相沉積製程、旋塗製程、其他適用的製程、或上述之組合來沉積介電材料層。在一些實施例中，後續進行平坦化製程，以薄化介電材料層直到暴露出鰭狀結構140(例如，最頂層的半導體層120)。平坦化製程可以包含化學機械研磨(chemical mechanical polishing，CMP)製程、研磨(grinding)製程、蝕刻製程、其他適用的製程、或上述之組合。之後，回蝕介電材料層，以形成隔離特徵150。
之後，根據一些實施例，在半導體基底100上形成多個虛設(dummy)閘極堆疊160。如第1D圖所示，繪示出其中一個虛設閘極堆疊160。虛設閘極堆疊160覆蓋鰭狀結構140的一部分及隔離特徵150的一部分。由虛設閘極堆疊160所圍繞的半導體層110或半導體層120的部分可以作為鰭狀通道(fin channel)結構。鰭狀通道結構作為場效電晶體的通道區。在一些實施例中，每個虛設閘極堆疊160包含虛設介電層170、虛設閘極電極180以及硬遮罩190。
根據一些實施例，虛設介電層170沉積於鰭狀結構140的頂部及側壁上。虛設介電層170可以在後續的蝕刻製程期間作為蝕刻停止層。在一些實施例中，虛設介電層170由介電材料所構成。例如，虛設介電層170由氧化矽所構成。在一些實施例中，虛設介電層170順應性地沉積於鰭狀結構140上。可以使用化學氣相沉積製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積製程、旋塗製程、其他適用的製程、或上述之組合來沉積虛設介電層170。
在一些實施例中，虛設閘極電極180由多晶矽所構成。虛設閘極電極180後續會被另一導電材料(例如，金屬材料)所取代。硬遮罩190可用於協助形成虛設閘極堆疊160的圖案化製程。在一些實施例中，硬遮罩190由氧化矽、氮化矽、氮氧化矽、碳化矽、其他適合的材料、或上述之組合所構成。在一些實施例中，硬遮罩190具有多層結構。可以對本揭露的實施例進行許多更動及修改。在一些其他實施例中，不形成硬遮罩190。
在一些實施例中，虛設閘極電極層及一層或多層硬式遮罩層沉積於虛設介電層170上。在一些實施例中，透過使用適合的沉積方法依序沉積虛設閘極電極層及硬式遮罩層。適合的沉積方法可包含化學氣相沉積製程、原子層沉積製程、熱氧化製程、物理氣相沉積製程、其他適用的製程、或上 述之組合。然後，進行光微影製程及蝕刻製程，以圖案化硬式遮罩層，進而形成硬遮罩190。
在硬遮罩190的輔助下，虛設閘極電極層被圖案化。如此一來，即形成虛設閘極電極180。在用於形成虛設閘極電極180的蝕刻製程期間，虛設介電層170可以作為蝕刻停止層，以保護虛設介電層170下方的鰭狀結構140。之後，去除虛設介電層170未被虛設閘極電極180覆蓋的部分，例如使用另一蝕刻製程。因此，介電層170被圖案化，進而形成虛設閘極堆疊160，如第1D圖所示。
如第1D圖所示，根據一些實施例，多個間隔元件200形成於虛設閘極堆疊160的側壁上。間隔元件200可用於協助在後續製程中形成源極或汲極結構(或區域)。在一些實施例中，間隔元件200局部地覆蓋鰭狀結構140的頂部及側壁。
在一些實施例中，間隔元件200由介電材料所構成。介電材料可以包含碳氮化矽、氮化矽、氮氧化矽、碳化矽、其他適合的介電材料、或上述之組合。在一些實施例中，在半導體基底100上沉積間隔層。在一些實施例中，順應性地沉積間隔層。可以使用化學氣相沉積製程、物理氣相沉積製程、旋塗製程、其他適用的製程、或上述之組合來沉積間隔層。之後，進行蝕刻製程(例如，異向性(anisotropic)蝕刻製程)，以局部地去除間隔層。結果，間隔層在虛設閘極堆疊160的側壁上的剩餘部分形成間隔元件200。
如第1E圖所示，根據一些實施例，去除沒有位於虛設閘極堆疊160及間隔元件200下方的半導體層110及半導體 層120的部分。在一些實施例中，使用蝕刻製程局部地去除半導體層110及半導體層120。如此一來，即產生了後續形成源極或汲極結構的空間。
如第1E圖所示，根據一些實施例，在半導體基底100上形成多個源極或汲極結構210。源極或汲極結構210也可以用於向虛設閘極堆疊160下方的通道區提供應力或應變。因此，提高了裝置的載子遷移率(carrier mobility)及裝置性能。
在一些實施例中，多個源極或汲極結構210的每一者與半導體層110及半導體層120的其中一層或多層直接接觸。在一些其他實施例中，源極或汲極結構210透過襯層與半導體層110及半導體層120分離。襯層可以在後續的蝕刻製程期間作為蝕刻停止層，以保護源極或汲極結構210。
在一些實施例中，在半導體基底100上磊晶成長一種半導體材料(或是兩種或兩種以上的半導體材料)，以形成源極或汲極結構210。在一些實施例中，同時進行多個源極或汲極結構210的生長。在一些實施例中，在不同的製程中各自分別進行某些源極或汲極結構210的生長。
在一些實施例中，源極或汲極結構210包含P型半導體材料。在一些實施例中，源極或汲極結構210包含N型半導體材料。源極或汲極結構210可以包含磊晶成長的矽、矽鍺(SiGe)、磊晶成長的磷摻雜矽(SiP)、硼摻雜矽鍺(SiGeB)、或其他適合磊晶成長的半導體材料。
在一些實施例中，使用選擇性磊晶成長製程、化學氣相沉積製程(例如，氣相磊晶製程、低壓化學氣相沉積製 程及/或超高真空化學氣相沉積製程)、分子束磊晶製程、沉積摻雜非晶半導體(例如，矽、鍺、或矽鍺)後固態磊晶再結晶(solid-phase epitaxial recrystallization，SPER)步驟、其他適用的製程、或上述之組合形成源極或汲極結構210。源極或汲極結構210的形成製程可以使用氣體及/或液體前驅物。在一些實施例中，在同一製程腔室內原位成長多個源極或汲極結構210。換句話說，使用原位磊晶成長製程形成多個源極或汲極結構210。在一些其他實施例中，某些源極或汲極結構210各自分別成長。
在一些實施例中，源極或汲極結構210摻雜有一種或多種適合的摻雜物。例如，源極或汲極結構210是摻雜有磷(P)、砷(As)、銻(Sb)或其他適合的摻雜物的矽源極或汲極特徵。或者，源極或汲極結構210是摻雜有硼(B)或其他適合的摻雜物的矽鍺源極或汲極特徵。在一些實施例中，進行多次離子佈植製程，以摻雜源極或汲極結構210。
在一些實施例中，在源極或汲極結構210的成長期間原位摻雜源極或汲極結構210。在一些其他實施例中，在源極或汲極結構210的成長期間，源極或汲極結構210未被摻雜，且在磊晶成長之後，在後續的製程中摻雜源極或汲極結構210。在一些實施例中，前述摻雜係使用離子佈植製程、電漿浸潤式離子佈植(plasma immersion ion implantation)製程、氣態及/或固態源擴散(gas and/or solid source diffusion)製程、其他適用的製程、或上述之組合。在一些實施例中，源極或汲極結構210進一步暴露於退火製程，以活化摻雜物。例如，進行 快速熱退火(rapid thermal annealing)製程。
如第1F圖所示，根據一些實施例，在半導體基底100上沉積介電層220。介電層220作為層間介電層。在一些實施例中，介電層220由氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、低K介電材料、多孔介電材料、其他適合的介電材料、或上述之組合所構成。
在一些實施例中，使用化學氣相沉積製程、旋塗製程、原子層沉積製程、物理氣相沉積製程、其他適用的製程、或上述之組合來沉積介電層220。在一些實施例中，介電層220覆蓋隔離特徵150、虛設閘極堆疊160、間隔元件200以及源極或汲極結構210。之後，介電層220被薄化，直到暴露出虛設閘極堆疊160及間隔元件200。在一些實施例中，進行平坦化製程，以使介電層220變薄。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、其他適用的製程、或上述之組合。
根據一些實施例，半導體裝置結構區分為多個區域100A及100B。在一些實施例中，N型場效電晶體或P型場效電晶體配置為形成於區域100A及區域100B中。在一些實施例中，一個或多個N型場效電晶體配置為形成於區域100A內，且一個或多個P型場效電晶體配置為形成於區域100B內。在一些實施例內，一個或多個P型場效電晶體配置為形成於區域100A內形成，且一個或多個N型場效電晶體配置為形成於區域100B 內形成。
之後，在區域100A及區域100B內的介電層220上方形成第一遮罩層(未繪示)，以協助後續的蝕刻製程。在一些實施例中，第一遮罩層覆蓋區域100A及區域100B，而不覆蓋區域100A內的虛設閘極堆疊160。在一些實施例中，第一遮罩層是圖案化的光阻層。使用光微影製程形成圖案化的光阻層。光微影製程可以包含光阻塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如，硬烘烤)、其他適合的製程、或上述之組合。
如第1G圖所示，根據一些實施例，去除區域100A內的虛設閘極堆疊160。如此一來，即在區域100A內的半導體基底100上形成多個凹口230。在一些實施例中，使用濕式蝕刻製程、乾式蝕刻製程、其他適用的製程、或上述之組合去除虛設閘極堆疊160。
在一些實施例中，半導體層110的第一部分110A自凹口230露出，且半導體層110的第二部分110B被間隔元件200覆蓋。在一些實施例中，半導體層120的第一部分120A自凹口230露出，且半導體層120的第二部分120B被間隔元件200覆蓋。為了更加理解結構，第二部分110B及第二部分120B繪示為虛線，使得被間隔元件200覆蓋的第二部分110B及第二部分120B仍可見於第1G圖。
如第1H圖所示，根據一些實施例，去除半導體層120的第一部分120A。結果，多層半導體層110懸置於多個源極或汲極結構210之間。多層半導體層110為多個奈米線，且作為 區域100A內的場效電晶體的通道區。在一些實施例中，半導體層110具有矩形或正方形的剖面(橫截面)輪廓。
在一些實施例中，第一部分120A被大致上去除而無殘留。在一些其他實施例中，一個或多個第一部分120A局部地保留在多個第一部分110A之間。在一些實施例中，第二部分120B保留在間隔元件200下方。在一些其他實施例中，先前位於間隔元件200下方的第二部分120B被局部地去除。在一些其他實施例中，第二部分120B被完全去除。在一些實施例中，源極或汲極結構210中的每一者與第二部分110B及第二部分120B直接接觸。在一些其他實施例中，源極或汲極結構210與第二部分110B及第二部分120B分離。
根據一些實施例，第一部分110A彼此間隔一間距S1，如第2A圖所示。在一些實施例中，間距S1大致上相同於半導體層120的第二部分120B的厚度T2。在一些實施例中，間距S1不同於第一部分110A及第二部分110B的厚度T1。在一些實施例中，間距S1小於厚度T1。在一些其他實施例中，間距S1大於厚度T1。
在一些實施例中，間隔元件200與最頂層的半導體層110的第二部分110B之間的距離D1不同於厚度T1。在一些實施例中，距離D1小於厚度T1。在一些其他實施例中，距離D1大於厚度T1。
在一些實施例中，半導體基底100的上部與最底層的半導體層120的第二部分120B之間的距離D2不同於厚度T2。在一些實施例中，距離D2大於厚度T2。在一些其他實施例中， 距離D2小於厚度T2。在一些實施例中，距離D2大於距離D1。在一些其他實施例中，距離D2小於距離D1。
在一些實施例中，進行蝕刻製程，以選擇性地移除半導體層120而不移除半導體層110。在一些實施例中，蝕刻製程包含濕式蝕刻製程、乾式蝕刻製程或其他適合的蝕刻製程。在一些實施例中，蝕刻製程中使用的蝕刻劑包含液體混合物。液體混合物可以包含NH4OH、氨過氧化物混合物(ammonia-peroxide mixture，APM)、四甲基氫氧化銨(tetramethyl ammonium hydroxide，TMAH)、其他適合的溶液、或上述之組合。在一些其他實施例中，在蝕刻製程中使用的蝕刻劑包含氣體混合物。氣體混合物可以包含CF4、SF6、CH3F、其他適合的氣體、或上述之組合。在蝕刻步驟期間，蝕刻劑的組成可根據需求而改變。
在一些實施例中，襯層夾設於源極或汲極結構210與半導體層110之間，以及源極或汲極結構210與半導體層120之間。襯層可作為蝕刻停止層，以保護源極或汲極結構210。
在一些實施例中，從半導體層120自凹口230露出的側表面蝕刻半導體層120。在一些實施例中，蝕刻劑具有足夠高的蝕刻選擇比(半導體層120相對於半導體層110)。因此，半導體層120被蝕刻得比半導體層110快。在一些實施例中，半導體層120的蝕刻速率與半導體層110的蝕刻速率的比例(半導體層120的蝕刻速率/半導體層110的蝕刻速率)在大約1.6至大約58的範圍內。因此，更容易乾淨地去除半導體層120而沒有殘留物，並且不會破壞半導體層110。
之後，根據一些實施例，對第1H圖所示的結構進行熱處理。熱處理可以是退火處理。在一些實施例中，在熱處理期間，半導體層110的表面被氧化。然後，使用蝕刻製程去除半導體層110的表面的氧化部分。結果，根據一些實施例，半導體層110被塑形成具有彎曲表面或相對圓的剖面輪廓。在一些其他實施例中，半導體層110具有圓形的剖面輪廓，可以提高半導體層110的品質及可靠度。在熱處理期間，半導體層110中的原子可以被重新排列。在一些實施例中，原子的重新排列導致半導體層110的角落部分變圓。
在一些實施例中，在溫度為大約400℃至大約500℃的範圍內進行熱處理。在一些實施例中，在壓力為大約20atm至大約25atm的範圍內進行熱處理。在一些實施例中，在含有氫的環境或其他適合的環境中進行熱處理。可以對本揭露的實施例進行許多更動及修改。在一些其他實施例中，不進行熱處理。
在一些實施例中，在去除第一部分120A之後，半導體層110略微收縮。例如，由於熱處理或使用蝕刻製程，使得半導體層110變小。結果，間距S1變寬。因此，後續形成的金屬閘極堆疊結構可更容易地圍繞奈米線。
如第1I圖所示，根據一些實施例，在區域100A內的凹口230中形成金屬閘極堆疊結構240。為了說明的目的，被金屬閘極堆疊結構240覆蓋的第一部分110A繪示為虛線，使其仍可見於第1I圖。
在一些實施例中，金屬閘極堆疊結構240環繞半導 體層110。在一些實施例中，金屬閘極堆疊結構240圍繞每一半導體層110的四個或更多個側表面。本揭露的實施例並不限定於此。在一些其他實施例中，半導體層110僅有三個側表面包覆於金屬閘極堆疊結構240之中。
如第2A圖所示，每個金屬閘極堆疊結構240包含閘極介電層270及金屬閘極電極280。閘極介電層270夾設於金屬閘極電極280與半導體層110之間。在一些實施例中，半導體層120的第二部分120B透過閘極介電層270與金屬閘極電極280分離。
在一些實施例中，閘極介電層270包含高K介電材料層。高K介電材料層可以由氧化鉿、氧化鋯、氧化鋁、氧氮化矽、二氧化鉿-氧化鋁合金、氧化鉿矽、氧氮化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其他適合的高K介電材料、或上述之組合所構成。在一些實施例中，使用原子層沉積製程、化學氣相沉積製程、旋塗製程、其他適用的製程、或上述之組合來沉積閘極介電層270。在一些實施例中，進行高溫退火步驟，以減少或消除閘極介電層270中的缺陷。
在一些實施例中，閘極介電層220包含與奈米線相鄰的界面層(未繪示)。界面層可以用於降低高K介電材料層與奈米線之間的應力。在一些實施例中，界面層由氧化矽所構成。在一些實施例中，使用原子層沉積製程、熱氧化製程、其他適用的製程、或上述之組合來形成界面層。在一些其他實施例中，閘極介電層220不包含界面層。在一些實施例中，閘極介電層220與奈米線直接接觸。
在一些實施例中，金屬閘極電極280包含金屬閘極堆疊層。金屬閘極堆疊層可以包含一層或多層功函數層以及一層或多層金屬填充層。這些金屬閘極堆疊層的其中一些膜層在不同實施例中可替換或省略。可以在金屬閘極電極280內加入額外的膜層(例如，阻障層及阻擋層)。
在一些實施例中，金屬閘極堆疊層包含金屬、金屬碳化物、金屬氮化物、其他適合的材料、或上述之組合。例如，金屬包含鈦、鋁、鎢、金、鉑、鈷、其他適合的金屬、或上述之組合。在一些實施例中，使用原子層沉積製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程、其他適用的製程、或上述之組合來沉積金屬閘極堆疊層。
閘極介電層270及金屬閘極堆疊層共同填充凹口230。之後，去除凹口230外側的閘極介電層270的一部分及金屬閘極堆疊層的一部分。在其中一個凹口230中的金屬閘極堆疊層形成金屬閘極電極280，因此，保留於其中一個凹口230中的閘極介電層270及金屬閘極電極280一起形成金屬閘極堆疊結構240。
進行平坦化製程，以局部地去除凹口230外部的閘極介電層270及金屬閘極堆疊層。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、其他適用的製程、或上述之組合。在一些實施例中，在形成金屬閘極堆疊結構240之前去除介電層220上方的第一遮罩層。可以在平坦化製程期間去除第一遮罩層。
之後，在區域100A及區域100B中的介電層220上方 形成第二遮罩層(未繪示)，以協助後續的蝕刻製程。在一些實施例中，第二遮罩層覆蓋區域100A及區域100B，而不覆蓋區域100B內的虛設閘極堆疊160。在一些實施例中，第二遮罩層是圖案化的光阻層。
如第1J圖所示，根據一些實施例，去除區域100B內的虛設閘極堆疊160。如此一來，即在區域100B內形成多個凹口250，以暴露出半導體層110的第一部分110A及半導體層120的第一部分120A。在一些實施例中，半導體層110的第二部分110B及第二半導體層120的部分120B不從凹口250暴露。在一些實施例中，使用濕式蝕刻製程、乾式蝕刻製程、其他適用的製程、或上述之組合來形成凹口250。
如第1K圖所示，根據一些實施例，去除半導體層110的第一部分110A。結果，半導體層120懸置於多個源極或汲極結構210之間。半導體層120為奈米線，且作為區域100B內的場效電晶體的通道區。在一些實施例中，半導體層120具有矩形或正方形的剖面輪廓。
在一些實施例中，第一部分110A被大致上去除而無殘留。在一些其他實施例中，一個或多個第一部分110A局部地保留在多個第一部分120A之間。在一些實施例中，第二部分110B保留在間隔元件200下方。在一些其他實施例中，先前位於間隔元件200下方的第二部分110B被局部地去除。在一些其他實施例中，第二部分120B被完全去除。
第一部分120A彼此間隔一間距S2，如第2B圖所示。在一些實施例中，間距S2大致上與半導體層110的第二部 分110B的厚度T1相同。在一些實施例中，間距S2不同於第一部分120A及第二部分120B的厚度T2。在一些實施例中，間距S2大於厚度T2。在一些其他實施例中，間距S2小於厚度T2。
在一些實施例中，進行蝕刻製程，以選擇性地去除半導體層110而不去除半導體層120。在一些實施例中，蝕刻製程包含濕式蝕刻製程、乾式蝕刻製程或其他適合的蝕刻製程。在一些實施例中，蝕刻製程中使用的蝕刻劑包含NH4OH、氨過氧化物混合物、四甲基氫氧化銨、其他適合的溶液、或上述之組合。在一些其他實施例中，在蝕刻製程中使用的蝕刻劑包含氣體混合物。氣體混合物可以包含CF4、SF6、CH3F、其他適合的氣體、或上述之組合。
在一些情況下，用於去除矽的蝕刻劑具有足夠高的矽對矽鍺之蝕刻選擇比，而另一種用於去除矽鍺的蝕刻劑不具有足夠高的矽鍺對矽之蝕刻選擇比。例如，一蝕刻劑的矽對矽鍺之蝕刻選擇比在大約20至大約77的範圍內，而另一蝕刻劑的矽鍺對矽的蝕刻選擇比在大約9至大約12的範圍內。在一些情況下，用於去除矽的蝕刻選擇比與用於去除矽鍺的蝕刻選擇比的比例在大約1.6至大約8.6的範圍內。結果，可能難以去除矽鍺而沒有殘留物且不會破壞矽。
在一些實施例中，用於去除半導體層110的蝕刻劑具有不夠高的蝕刻選擇比(半導體層110對半導體層120)。例如，用於去除半導體層110的蝕刻劑的蝕刻選擇比小於用於去除半導體層120的蝕刻劑的蝕刻選擇比。
根據一些實施例，半導體層110比半導體層120 厚。如此一來，用於去除半導體層110的蝕刻劑可接觸半導體層110的更多表面區域。因此，蝕刻劑可以更容易地從半導體層110的側表面擴散至半導體層110內，且更可能將半導體層110蝕刻穿透並乾淨地清除。在一些實施例中，半導體層110的蝕刻速率與半導體層120的蝕刻速率的比例在大約2至大約58的範圍內。
在一些實施例中，厚度T1與厚度T2的比例控制在大約1.1至大約2.5的範圍內。在一些情況下，厚度T1與厚度T2的比例應大於大約1，例如大於大約1.1。如果厚度T1與厚度T2的比例大致上等於或小於大約1，則由於選擇性蝕刻製程的負載效應，可能難以形成良好的奈米線。例如，在奈米線之間可能存在半導體層110的殘留物。或者，奈米線可能被輕微蝕刻及破壞。然而，本揭露的實施例並不限定於此。在一些其他情況下，厚度T1與厚度T2的比例可能大致上等於或小於大約1。
在一些情況下，厚度T1與厚度T2的比例不應大於大約2.5。如果厚度T1與厚度T2的比例大於大約2.5，則奈米線的品質及可靠度可能受到不利影響。例如，如果半導體層110的厚度T1遠大於半導體層120的厚度T2，則奈米線可能具有缺陷。然而，本揭露的實施例並不限定於此。在一些其他情況下，厚度T1與厚度T2的比例可能大於大約2.5。
類似地，根據一些實施例，在第1K圖所示的結構上進行熱處理。在一些實施例中，半導體層120的角落部分是圓形的。在一些實施例中，半導體層120具有彎曲表面或相對圓的剖面輪廓。在一些其他實施例中，半導體層120具有圓形 的剖面輪廓。
如第1L圖所示，根據一些實施例，在區域100B內的凹口250中形成金屬閘極堆疊結構260。為了更加理解結構，被金屬閘極堆疊結構260覆蓋的第一部分120A繪示為虛線，使其仍可見於第1L圖。
在一些實施例中，金屬閘極堆疊結構260纏繞每一半導體層120的四個或四個以上的側表面。在一些其他實施例中，金屬閘極堆疊結構260僅包圍半導體層120的三個側表面。
如第2B圖所示，每個金屬閘極堆疊結構260包含閘極介電層290及金屬閘極電極300。金屬閘極堆疊結構260的材料及/或形成方法與金屬閘極堆疊結構240的材料及/或形成方法相同或相似，故不再重複描述。在一些實施例中，在形成金屬閘極堆疊結構260之前去除介電層220上方的第二遮罩層。可以在用於形成金屬閘極堆疊結構260的平坦化製程期間去除第二遮罩層。
本揭露的實施例並不限定於此。在一些其他實施例中，不形成第二遮罩層。第一遮罩層可以被進一步圖案化，以幫助後續去除區域100B內的虛設閘極堆疊160。在一些實施例中，用於形成金屬閘極堆疊結構240及金屬閘極堆疊結構260的平坦化製程在不同階段進行。在一些其他實施例中，用於形成金屬閘極堆疊結構240及金屬閘極堆疊結構260的平坦化製程在同一階段進行。可以在用於形成金屬閘極堆疊結構240及金屬閘極堆疊結構260的平坦化製程期間去除第一遮罩層。
如第1I、1L、2A及2B圖所示，根據一些實施例， 第一部分110A的尺寸不同於第一部分120A的尺寸。前述尺寸包含厚度、直徑、周長、或上述之組合。在一些其他實施例中，第一部分110A及第一部分120A具有大致上相同的尺寸。例如，在製程期間第一部分110A及/或第一部分120A的尺寸可以改變。結果，第一部分110A及第一部分120A可能具有相同的厚度。
在一些實施例中，間距S2大於間距S1，如第2A及2B圖所示。在一些其他實施例中，間距S2大致上等於或小於間距S1。在一些實施例中，金屬閘極堆疊結構260位於多層半導體層120之間的部分比金屬閘極堆疊結構240位於多層半導體層110之間的部分更厚，如第2A及2B圖所示。在一些其他實施例中，金屬閘極堆疊結構260位於多層半導體層120之間的部分比金屬閘極堆疊結構240位於多層半導體層110之間的部分更薄。
可以對本揭露的實施例進行許多變動及/或修改。例如，半導體裝置結構不限於包含大致上嵌入閘極堆疊結構中的奈米線。在一些其他實施例中，半導體裝置結構包含被閘極堆疊結構局部圍繞的奈米線。第3圖係繪示出根據一些實施例之半導體裝置結構的剖面示意圖。如第3圖所示，根據一些實施例，提供類似於第2B圖所示之半導體裝置結構。半導體裝置結構的材料及/或形成方法已描述於上述實施例中，故不再重複描述。
如第3圖所示，根據一些實施例，金屬閘極堆疊結構260局部地環繞每一半導體層120。在一些實施例中，金屬閘 極堆疊結構260局部地環繞每一半導體層120的四個或四個以上的側表面。例如，一個或多個第一部分110A局部地保留在區域100B內的多個間隔元件200之間。結果，半導體層120的頂表面及/或底表面被金屬閘極堆疊結構260局部地覆蓋。
在一些實施例中，剩餘的第一部分110A直接連接半導體層120。剩餘的第一部分110A可用於向通道區提供應力或應變。如此一來，提高了裝置的載子遷移率及裝置性能。在一些實施例中，剩餘的第一部分110A透過閘極介電層290與金屬閘極電極300分離。
類似地，根據一些實施例，金屬閘極堆疊結構240局部地環繞每一半導體層110。例如，在一些實施例中，一個或多個第一部分120A局部地保留在區域100A內的多個間隔元件200之間。
可以對本揭露的實施例進行許多變動及/或修改。例如，可以在第1I圖所描述的階段之前提供額外的步驟。第4A圖係繪示出根據一些實施例之半導體裝置結構的立體圖。第4B圖係繪示出根據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，第1A至1H所示之半導體裝置結構的材料及/或形成方法也可以應用於第4A及4B圖所示的實施例中，因此不再重複描述。
如第4A及4B圖所示，根據一些實施例，包覆(cladding)層110’沉積於區域100A內的半導體層110的第一部分110A上。為了更加理解結構，第4A圖中的第一部分110A繪示為虛線，且第4A圖未繪示出金屬閘極堆疊結構240。
半導體層110及其上的包覆層110’可共同構成奈米線，以作為區域100A內的場效電晶體的通道區。根據一些實施例，先前包含半導體層110的奈米線由於包覆層110’的沉積而擴大。如此一來，奈米線的有效通道寬度(effective channel width，Weff)增大，因此提高了半導體裝置結構的裝置性能。再者，透過包覆層110’的沉積，有效通道寬度變得可調整，能夠成功地平衡多個場效電晶體(例如，NFET及PFET)的性能水平。
在一些實施例中，包覆層110’包覆第一部分110A，且包覆層110’夾設於第一部分110A與金屬閘極堆疊結構240之間。在一些實施例中，包覆層110’橫向地重疊或直接接觸在間隔元件200下方的半導體層120的第二部分120B。在一些其他實施例中，去除先前位於間隔元件200下方的第二部分120B。結果，第一部分110A及第二部分110B都嵌入包覆層110’之中。
在一些實施例中，包覆層110’與半導體層110之間存在界面。可以使用例如透射電子顯微鏡(transmission electron microscope，TEM)的電子顯微鏡觀察此界面。在一些其他實施例中，包覆層110’與半導體層110之間沒有可偵測到的界面。在一些實施例中，在包覆層110’與半導體層120的第二部分120B之間存在可偵測到的界面。
在一些實施例中，奈米線的剖面輪廓是矩形、正方形、圓形、鑽石形或其他形狀。在一些實施例中，包含半導體層110及包覆層110’的奈米線具有與半導體層110相同的剖 面輪廓。在一些其他實施例中，包含半導體層110及包覆層110’的奈米線具有與半導體層110不同的剖面輪廓。
在一些實施例中，包覆層110’的厚度在大約0.5nm至大約30nm的範圍內。在一些其他實施例中，包覆層110’的厚度在大約5nm至大約15nm的範圍內。其中一層半導體層110及位於其上的其中一層包覆層110’具有一總厚度(或總直徑)T1’。在一些實施例中，總厚度T1’在大約0.5nm至大約30nm的範圍內。在一些其他實施例中，總厚度T1’在大約5nm至大約15nm的範圍內。在一些實施例中，總厚度T1’大於厚度T1。在一些其他實施例中，總厚度T1’大致上等於或小於厚度T1。例如，在製程期間半導體層110的尺寸可以改變。半導體層110的尺寸可以在操作期間改變。因此，總厚度T1’不限於大於厚度T1。
包含半導體層110及包覆層110’的奈米線彼此間隔一間距S1’，如第4B圖所示。在一些實施例中，間距S1’小於間距S1。在一些其他實施例中，間距S1’大致上等於或大於間距S1。在一些實施例中，間距S1’小於第二部分120B的厚度T2。在一些實施例中，間距S1’小於第一部分110A及第二部分110B的厚度T1。在一些實施例中，間距S1’小於總厚度T1’。在一些其他實施例中，間距S1’大致上等於或大於總厚度T1’。
在一些實施例中，包覆層110’包含矽、矽鍺、鍺錫、矽鍺錫或其他適合的半導體材料。在一些實施例中，包覆層110’及半導體層110包含不同的材料。包覆層110’可以用於向通道區提供應力或應變。如此一來，改善了裝置的載子遷移率。 在一些實施例中，半導體層110由矽鍺所構成，且包覆層110’由矽所構成。在一些其他實施例中，包覆層110’及半導體層110包含相同的材料。
在一些實施例中，在去除第一部分120A之後且在形成金屬閘極堆疊結構240之前，沉積包覆層110’。在一些實施例中，使用磊晶成長製程沉積包覆層110’。磊晶成長製程可以包含選擇性磊晶成長製程、化學氣相沉積製程(例如，氣相磊晶製程、低壓化學氣相沉積製程及/或超高真空化學氣相沉積製程)、分子束磊晶製程、其他適用的製程、或上述之組合。
在一些實施例中，奈米線的剖面輪廓是具有彎曲的頂表面及底表面的柱狀。例如，進行多次成長及蝕刻製程以及熱處理，使得奈米線為具有彎曲的頂表面及底表面的柱狀剖面輪廓。
根據一些實施例，在形成包覆層110’之前，在半導體層110上進行清洗處理。結果，半導體層110提供了經清潔的表面，以用於沉積包覆層110’於其上，因此改善了包含半導體層110及包覆層110’的奈米線的品質及可靠度。例如，半導體層110的表面可能被氧化，可以透過清洗處理去除半導體層110的表面的氧化部分。
在一些實施例中，半導體層110由於清洗處理而略微收縮或變得更薄。在一些實施例中，在清洗處理之後，半導體層110經塑形為具有彎曲表面或相對圓的剖面輪廓。在一些其他實施例中，半導體層110的尺寸及/或形狀是固定不變的。
在一些實施例中，使用溶液進行清洗處理。溶液 可以包含HF溶液或其他適合的溶液。在一些實施例中，使用氣體進行清洗處理。氣體可以包含HF基的氣體、SiCoNi基的氣體或其他適合的氣體。在一些其他實施例中，使用電漿進行清洗處理。電漿可以包含HF電漿、NH3電漿、其他適合的電漿、或上述之組合。
可以對本揭露的實施例進行許多變動及/或修改。例如，可以在第1L圖所述的階段之前提供額外的步驟。第5A圖係繪示出根據一些實施例之半導體裝置結構的立體圖。第5B圖係繪示出根據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，第1A至1F圖及第1J至1L圖所示之半導體裝置結構的材料及/或形成方法也可以應用於第5A及5B圖所示的實施例中，因此不再重複描述。
如第5A及5B圖所示，根據一些實施例，包覆層120’沉積於區域100B內的半導體層120的第一部分120A上。為了更加理解結構，第5A圖中的第一部分120A繪示為虛線，且第5A圖未繪示出金屬閘極堆疊結構260。半導體層120及其上的包覆層120’構成奈米線，以作為區域100B內的場效電晶體的通道區。
包覆層120’的結構或配置相同或類似於上述實施例中所示的包覆層110’的結構或配置，故不再重複描述。在一些實施例中，包覆層120’的厚度在大約0.5nm至大約30nm的範圍內。在一些其他實施例中，包覆層120’的厚度在大約5nm至大約15nm的範圍內。其中一層半導體層120及位於其上的其中一層包覆層120’具有一總厚度(或總直徑)T2’。在一些實施例 中，總厚度T1’在大約0.5nm至大約30nm的範圍內。在一些其他實施例中，總厚度T2’在大約5nm至大約15nm的範圍內。在一些實施例中，總厚度T2’大於厚度T2。在一些其他實施例中，總厚度T2’大致上等於或小於厚度T2。
包含半導體層120及包覆層120’的奈米線彼此間隔一間距S2’，如第5B圖所示。在一些實施例中，間距S2’小於間距S2。在一些其他實施例中，間距S2’大致上等於或大於間距S2。在一些實施例中，間距S2’小於第二部分110B的厚度T1。在一些實施例中，間距S2’小於第一部分120A及第二部分120B的厚度T2。在一些實施例中，間距S2’小於總厚度T2’。在一些其他實施例中，間距S2’大致上等於或大於總厚度T2’。
包覆層120’的材料及/或形成方法相同或相似於上述實施例中所示的包覆層110’的材料及/或形成方法，故不再重複描述。在一些實施例中，包覆層120’及半導體層120包含不同的材料。在一些實施例中，半導體層120由矽所構成，且包覆層120’由矽鍺所構成。在一些其他實施例中，包覆層120’及半導體層120包含相同的材料。類似地，根據一些實施例，在形成包覆層120’之前，在半導體層120上進行清洗處理。
可以在第1I及1L圖所述的階段之前額外地提供上述步驟。如第4A、4B、5A及5B圖所示，根據一些實施例，包覆層110’及包覆層120’分別沉積於第一部分110A及第一部分120A上。在一些實施例中，包覆層120’比包覆層110’厚。在一些其他實施例中，包覆層120’的厚度大致上等於或小於包覆層110’的厚度。
在一些實施例中，總厚度T2’大致上與總厚度T1’相同。在一些其他實施例中，總厚度T2’大於或小於總厚度T1’。在一些實施例中，間距S2’大致上與間距S1’相同。在一些其他實施例中，間距S2’大於或小於間距S1’。在一些實施例中，間距S1’小於總厚度T2’。在一些其他實施例中，間距S1’大致上等於或大於總厚度T2’。在一些實施例中，間距S2’小於總厚度T1’。在一些其他實施例中，間距S2’大致上等於或大於總厚度T1’。
在一些實施例中，包覆層110’及包覆層120’包含不同的材料。在一些其他實施例中，包覆層110’及包覆層120’包含相同的材料。
本揭露的實施例形成具有奈米線的半導體裝置結構。具有不同材料及初始厚度的半導體層交替地沉積於多個場效電晶體區域內。使用具有足夠高的蝕刻選擇比(較薄半導體層相對於較厚半導體層)的蝕刻劑，將一場效電晶體區域內的較薄半導體層乾淨地去除。由於較厚的半導體層暴露出更多的表面區域以被蝕刻，故可以使用另一蝕刻劑乾淨地去除另一場效電晶體區域內的較厚半導體層。因此，減輕或消除了用於形成奈米線的選擇性蝕刻製程的負載效應。
再者，可以在奈米線上進行再成長步驟。如此一來，即使得奈米線擴大及/或重新成形。因此，提高了半導體裝置結構的性能，且多個場效電晶體的性能水平顯著地達到平衡。
本揭露的一些實施例係提供半導體裝置結構。半 導體裝置結構包含第一半導體層及第二半導體層，縱向地堆疊於半導體基底上。第一半導體層及第二半導體層包含不同的材料。半導體裝置結構也包含閘極堆疊，覆蓋第一半導體層的第一部分。半導體裝置結構還包含間隔元件，位於閘極堆疊的側壁上。間隔元件覆蓋第二半導體層以及第一半導體層的第二部分。第二半導體層的厚度不同於第二部分的厚度。
在一些實施例中，間隔元件與第一部分之間的距離不同於第一部分的厚度或第二部分的厚度。
在一些實施例中，半導體基底與第一部分之間的距離不同於第一部分的厚度或第二部分的厚度。
在一些實施例中，第一部分的厚度不同於第二部分的厚度。
在一些實施例中，半導體裝置結構更包含包覆層，位於第一半導體層的第一部分與閘極堆疊之間。包覆層包含半導體材料。
在一些實施例中，包覆層與第一部分之間有界面。
在一些實施例中，包覆層鄰接第二半導體層。
本揭露的一些實施例係提供半導體裝置結構。半導體裝置結構包含多層第一半導體層，位於半導體基底上。多層第一半導體層以第一間距彼此縱向地間隔。半導體裝置結構也包含第一閘極堆疊，覆蓋第一半導體層。半導體裝置結構還包含多層第二半導體層，位於半導體基底上。多層第二半導體層以不同於第一間距的第二間距彼此縱向地間隔。第一半導體層的材料不同於第二半導體層的材料。再者，半導體裝置結構 包含第二閘極堆疊，覆蓋第二半導體層。
在一些實施例中，第一半導體層及第二半導體層位於不同的層位。
在一些實施例中，第一半導體層的厚度不同於第一間距。
在一些實施例中，第一半導體層的尺寸不同於第二半導體層的尺寸。
在一些實施例中，第一閘極堆疊及第二閘極堆疊具有不同的厚度。
在一些實施例中，半導體裝置結構更包含包覆層，圍繞其中一層第一半導體層，且被第一閘極堆疊所覆蓋。
在一些實施例中，半導體裝置結構更包含第三半導體層，夾置於多層第一半導體層之間，且被第一閘極堆疊所覆蓋。第三半導體層的材料相同於第二半導體層的材料且不同於第一半導體層的材料。
本揭露的一些實施例係提供半導體裝置結構的形成方法。半導體裝置結構的形成方法包含在第一區域及第二區域內的半導體基底上縱向地堆疊第一半導體層及第二半導體層。第一半導體層及第二半導體層包含不同的材料，且具有不同的厚度。半導體裝置結構的形成方法也包含使用第一蝕刻劑去除第一區域內的第二半導體層。半導體裝置結構的形成方法還包含在第一區域內形成覆蓋第一半導體層的第一閘極堆疊。再者，半導體裝置結構的形成方法包含使用第二蝕刻劑去除第二區域內的第一半導體層。半導體裝置結構的形成方法也 包含在第二區域內形成覆蓋第二半導體層的第二閘極堆疊。
在一些實施例中，第一蝕刻劑具有第二半導體層相對於第一半導體層的第一蝕刻選擇比，且第二蝕刻劑具有第一半導體層相對於第二半導體層的第二蝕刻選擇比。第二蝕刻選擇比不同於第一蝕刻選擇比。
在一些實施例中，第二蝕刻選擇比小於第一蝕刻選擇比，且第一半導體層比第二半導體層厚。
在一些實施例中，半導體裝置結構的形成方法更包含進行磊晶成長製程，以在去除第二半導體層之後，在第一區域內的第一閘極堆疊及第一半導體層之間形成包覆層。
在一些實施例中，半導體裝置結構的形成方法更包含在去除第二半導體層之後且在形成第一閘極堆疊之前，擴大第一區域內的第一半導體層。
在一些實施例中，半導體裝置結構的形成方法更包含在去除第二半導體層之後且在形成第一閘極堆疊之前，在第一區域內的第一半導體層上進行清洗處理。
以上概略說明了本揭露數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
100‧‧‧半導體基底
100B‧‧‧區域
110B‧‧‧第二部分
120‧‧‧半導體層
120A‧‧‧第一部分
120B‧‧‧第二部分
150‧‧‧隔離特徵
200‧‧‧間隔元件
210‧‧‧源極或汲極結構
220‧‧‧介電層
250‧‧‧凹口

Claims (1)

  1. 一種半導體裝置結構，包括：半導體基底；第一半導體層及第二半導體層，縱向地堆疊於該半導體基底上，其中該第一半導體層及該第二半導體層包含不同的材料；閘極堆疊，覆蓋該第一半導體層的第一部分；以及間隔元件，位於該閘極堆疊的側壁上，其中該間隔元件覆蓋該第二半導體層以及該第一半導體層的第二部分，且其中該第二半導體層的厚度不同於該第二部分的厚度。
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