TWI689103B - 製造半導體裝置之方法及半導體裝置 - Google Patents

製造半導體裝置之方法及半導體裝置 Download PDF

Info

Publication number
TWI689103B
TWI689103B TW107128069A TW107128069A TWI689103B TW I689103 B TWI689103 B TW I689103B TW 107128069 A TW107128069 A TW 107128069A TW 107128069 A TW107128069 A TW 107128069A TW I689103 B TWI689103 B TW I689103B
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor layer
layer
layers
forming
Prior art date
Application number
TW107128069A
Other languages
English (en)
Other versions
TW201916376A (zh
Inventor
余紹銘
李東穎
雲惟勝
楊富祥
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201916376A publication Critical patent/TW201916376A/zh
Application granted granted Critical
Publication of TWI689103B publication Critical patent/TWI689103B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/068—Nanowires or nanotubes comprising a junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors

Abstract

一種製造半導體裝置之方法，包括：形成第一半導體層在半導體基材上方，其具有第一組成，以及形成第二半導體層在第一半導體層上方，其具有第二組成。形成另一第一半導體層在第二半導體層上方，其具有第一組成。形成第三半導體層在此另一第一半導體層上方，其具有第三組成。第一半導體層、第二半導體層及第三半導體層為圖案化以形成鰭片結構。移除第三半導體層的一部分，從而形成包括第二半導體層的奈米線，並且形成導電材料圍繞此奈米線。第一半導體層、第二半導體層及第三半導體層包括不同的材料。

Description

製造半導體裝置之方法及半導體裝置
本揭露為關於製造半導體積體電路之方法，更具體地為關於製造半導體裝置之方法，此半導體裝置包括鰭式場效電晶體(fin field effect transistor,Fin FET)及/或環繞式閘極(gate-all-around,GAA)場效電晶體，以及半導體裝置。
隨著半導體工業已進入奈米科技處理節點，以追求更高的裝置密度、更高的性能及更低的成本，來自製造和設計問題的挑戰已導致三維設計的發展，諸如多閘極場效電晶體，包括鰭式場效電晶體及環繞式閘極場效電晶體。在鰭式場效電晶體中，閘極電極與通道區的三個側表面相鄰，並在其間插入閘極介電層。因為閘極結構在三個表面上圍繞(環繞)(surround(wrap))鰭片，所以電晶體本質上具有三個閘極為控制通過鰭片或通道區的電流。不幸地，第四側(即通道的底部部分)為遠離閘極電極，因此不受鄰近的閘極控制。相反地，在環繞式閘極場效電晶體中，通道區的所有側 表面都被閘極電極所圍繞，此使得通道區中更完全空乏(fuller depletion)，並且導致更少的短通道效應(short-channel effect)一由於更陡的次臨界電流擺幅(sub-threshold current swing,SS)及更小的汲極引致能障下降(drain induced barrier lowering,DIBL)。隨著電晶體尺寸不斷縮小至次10-15奈米(sub 10-15nm)的技術節點，需要對環繞式閘極場效電晶體進一步改進。
根據本揭露的多個實施方式，製造半導體裝置之方法包括：形成第一半導體層在半導體基材上方，第一半導體層具有第一組成；形成第二半導體層在第一半導體層上方，第二半導體層具有第二組成；形成另一第一半導體層在第二半導體層上方，另一第一半導體層具有第一組成；形成第三半導體層在另一第一半導體層上方，第三半導體層具有第三組成；圖案化第一半導體層、第二半導體層及第三半導體層，以形成鰭片結構；移除第三半導體層的一部分，從而形成奈米線，此奈米線包括第二半導體層；形成導電材料圍繞奈米線，其中第一半導體層、第二半導體層及第三半導體層包括不同的材料。
根據本揭露的多個實施方式，製造半導體裝置之方法包括：形成鰭片結構在半導體基材上方，其中第一半導體層A、第二半導體層B及第三半導體層C以重複順序ABAC堆疊，其中第一半導體層、第二半導體層及第三半導 體層包括不同的材料；形成犧牲閘極結構，此結構界定閘極區在鰭片結構上方；移除第三半導體層從鰭片結構中未被犧牲閘極結構覆蓋的源極/汲極區；形成源極/汲極外延層在源極/汲極區中；移除犧牲閘極結構；移除第三半導體層從閘極區；形成閘極電極結構在閘極區中，其中閘極電極結構環繞第一及第二半導體層。
根據本揭露的多個實施方式，半導體裝置包括半導體奈米線設置在半導體基材上方；閘極結構環繞半導體奈米線；源極/汲極結構設置在半導體基材上方的閘極結構相對側上，其中半導體奈米線包括二個由第一半導體材料構成之相對的層，夾著一個第二半導體材料的層，第二半導體材料不同於第一半導體材料。
10:半導體基材
12:雜質離子(摻雜劑)
15:第一半導體層
100:閘極電極
20:第二半導體層
25:第三半導體層
30:遮罩層
32:第一遮罩層
34:第二遮罩層
35:鰭片結構
40:阱
45:隔離絕緣層
50:鰭片襯墊層
52:犧牲閘極結構
55:犧牲閘極介電層
60:犧牲閘極電極層
62:遮罩層
65:氮化矽襯墊層
70:氧化矽遮罩層
75:覆蓋層
80:源極/汲極外延層
82:空隙
85:層間介電層
90:閘極空間
95:閘極介電層
A、B、Z:厚度
W1:寬度
H1:高度
A-A、B-B、C-C、D-D:剖線
當結合附圖閱讀時，從以下的詳細描述中可更好理解本揭露之各方面。應強調地，根據產業中標準慣例，各種特徵並未按比例繪製且僅用於說明目的。實際上，各種特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1圖顯示根據本揭露之一實施方式繪製的環繞式閘極場效電晶體半導體裝置製造過程中之其中一階段的等角示意圖(isometric view)。
第2圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。
第3圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。
第4圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。
第5圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。
第6A、6B及6C圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。
第7圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。
第8圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。
第9圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。
第10A及10B圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的示意圖。第10A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第10B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。
第11A-11D圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置的示意圖。第11A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第11B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第11C圖為沿第1圖中 C-C線之剖面示意圖。第11D圖為沿第1圖中D-D線之剖面示意圖。
第12A-12D圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置的示意圖。第12A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第12B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第12C圖為沿第1圖中C-C線之剖面示意圖。第12D圖為沿第1圖中D-D線之剖面示意圖。第12E圖為另一實施方式沿第1圖中B-B線之剖面示意圖。
第13A-13D圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置的示意圖。第13A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第13B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第13C圖為沿第1圖中C-C線之剖面示意圖。第13D圖為沿第1圖中D-D線之剖面示意圖。第13E圖為另一實施方式沿第1圖中C-C線之剖面示意圖，而第13F圖為另一實施方式沿第1圖中B-B線之剖面示意圖。
第14A-14D圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置的示意圖。第14A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第14B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第14C圖為沿第1圖中C-C線之剖面示意圖。第14D圖為沿第1圖中D-D線之剖面示意圖。第14E圖為另一實施方式沿第1圖中C-C線之剖面 示意圖，而第14F圖為另一實施方式沿第1圖中B-B線之剖面示意圖。
第15A-15D圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置的示意圖。第15A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第15B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第15C圖為沿第1圖中C-C線之剖面示意圖。第15D圖為沿第1圖中D-D線之剖面示意圖。第15E圖為另一實施方式沿第1圖中C-C線之剖面示意圖，而第15F圖為另一實施方式沿第1圖中B-B線之剖面示意圖。第15G圖為第15A圖中鰭片結構之剖面詳細示意圖。
第16A-16D圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置的示意圖。第16A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第16B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第16C圖為沿第1圖中C-C線之剖面示意圖。第16D圖為沿第1圖中D-D線之剖面示意圖。第16E圖為另一實施方式沿第1圖中C-C線之剖面示意圖，而第16F圖為另一實施方式沿第1圖中B-B線之剖面示意圖。
第17A-17D圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置的示意圖。第17A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第17B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第17C圖為沿第1圖中C-C線之剖面示意圖。第17D圖為沿第1圖中D-D線之剖面 示意圖。第17E圖為另一實施方式沿第1圖中C-C線之剖面示意圖，而第17F圖為另一實施方式沿第1圖中B-B線之剖面示意圖。
第18A-18D圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置的示意圖。第18A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第18B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第18C圖為沿第1圖中C-C線之剖面示意圖。第18D圖為沿第1圖中D-D線之剖面示意圖。第18E圖為另一實施方式沿第1圖中C-C線之剖面示意圖，而第18F圖為另一實施方式沿第1圖中B-B線之剖面示意圖。
應理解地，以下揭露提供許多不同的實施方式或實施例，這些實施方式或實施例用於實施本揭露的不同特徵。為了簡化本揭露，以下描述組件和配置的具體實施方式或實施例。當然，這些僅為實施例並不意在限制。例如，元件的尺寸不限於所揭露的範圍或數值，但是可以取決於處理條件和/或裝置所需的性質。此外，在以下說明書中，在第二特徵上方或在第二特徵之上形成第一特徵，可以包括第一和第二特徵形成為直接接觸的實施方式，還可以包括附加特徵可以形成為插入第一和第二特徵的實施方式，使得第一和第二特徵可以不直接接觸。為了簡單和清楚起見，各種特徵可以用不同尺度任意繪製。
此外，為便於描述，本文可以使用空間相對術語，例如「下方」、「以下」、「下部」、「以上」、「上部」等等，以描述如圖所示的一個元件或特徵與另一元件或特徵(或多個元件或特徵)的關係。除了圖中描繪的方位之外，空間相對術語意在包含使用中或操作中裝置的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位)，並且本文使用的空間相對描述符號(descriptor)可以相應作同樣解釋。另外，術語「由…製成(made of)」可以表示「包含(comprising)」或「由…組成(consisting of)」。在本揭露中，短語「A、B和C中的一個」意指「A、B和/或C」(A、B、C、A和B、A和C、B和C、或A、B和C)，除非另有說明，並不意味著來自A的一個元件、來自B的一個元件和來自C的一個元件。
在本揭露中，提供一種用於製造環繞式閘極場效電晶體之方法及一種堆疊式通道場效電晶體。應注意地，在本揭露中，源極及汲極可互換使用，且源極及汲極的結構實質上相同。
第1圖顯示根據本揭露之一實施方式繪製的環繞式閘極場效電晶體半導體裝置製造過程中之其中一階段的等角示意圖。在X方向延伸的一或多個閘極電極100為設置在Y方向延伸的一或多個鰭片結構35上方。X方向實質上垂直於Y方向。鰭片結構35形成在半導體基材10上。鰭片結構35的下部部分嵌入隔離絕緣層45中，並且閘極電極100環繞半導體奈米線20。
第2-18F圖顯示根據本揭露各實施方式繪製的用於製造環繞式閘極場效電晶體的例示性連續製程。應理解地，對於本方法的附加實施方式，附加操作可以提供在第2-18F圖所示製程之前、期間及之後，並且以下描述操作中的一些可以被替換或排除。操作/製程的順序可以互換。
第2圖顯示根據本揭露各種實施方式繪製的半導體場效電晶體裝置製造過程中之其中一階段的剖面示意圖。如第2圖所示，提供半導體基材10。在一些實施方式中，基材10至少在其表面部分上包括單結晶半導體層。基材10可以包括單結晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些實施方式中，基材10由結晶矽製成。
基材10可以在其表面區中包括一或多個緩衝層(未顯示)。緩衝層可用於逐漸將基材的晶格常數改變為源極/汲極區的晶格常數。緩衝層可以由外延生長的單結晶半導體材料形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。
如第2圖所示，將雜質離子(摻雜劑)12植入矽基材10中以形成阱區。執行離子植入以防止穿隧效應(punch-through effect)。基材10可以包括已適當摻雜雜質(例如，p型或n型導電性)的各種區域。例如，摻雜劑12為用於n型鰭式場效電晶體的硼(BF2)及用於p型鰭式場效電晶體的磷。
然後，如第3圖所示，第一半導體層15形成在基材10上方。在一些實施方式中，第一半導體層15由第一半導體材料形成。在一些實施方式中，第一半導體材料包括第一IV族元素及第二IV族元素。第IV族元素選自由C、Si、Ge、Sn及Pb所組成群組。在一些實施方式中，第一IV族元素為Si，第二IV族元素為Ge。在某些實施方式中，第一半導體材料為Si1-xGex，其中0.3
Figure 107128069-A0305-02-0012-1
x
Figure 107128069-A0305-02-0012-2
0.9，在其他實施方式中，0.4
Figure 107128069-A0305-02-0012-4
x
Figure 107128069-A0305-02-0012-5
0.7。
隨後在第一半導體層15上方形成第二半導體層20，如第4圖所示。在一些實施方式中，第二半導體層20由第二半導體材料形成。在一些實施方式中，第二半導體材料包括第一IV族元素及第二IV族元素。在一些實施方式中，第一IV族元素為Si，第二IV族元素為Ge。在一些實施方式中，第一IV族元素及第二IV族元素在第二半導體材料中的量不同於在第一半導體材料中的量。在一些實施方式中，第一半導體材料中Ge的量大於在第二半導體材料中Ge的量。在某些實施方式中，第二半導體材料為Si1-yGey，其中0.1
Figure 107128069-A0305-02-0012-6
y
Figure 107128069-A0305-02-0012-7
0.5且x>y，在其他實施方式中，0.2
Figure 107128069-A0305-02-0012-10
y
Figure 107128069-A0305-02-0012-11
0.4。
接著，如第5圖所示，另一第一半導體層15形成在第二半導體層20上方。另一第一半導體層15由與以上在第3圖的說明中所揭露相同的半導體材料形成。第三半導體層25形成在另一第一半導體層15上方。在一些實施方式中，第三半導體層25由第IV族元素製成。在一些實施方式中，第三半導體層25由與基材10相同的材料製成。
在一些實施方式中，第一半導體層15、第二半導體層20及第三半導體層25由具有不同晶格常數的材料製成，並且可以包括一或多個Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的層。在一些實施方式中，第一半導體層15、第二半導體層20及第三半導體層25由不同的材料製成。在一實施方式中，第一半導體層15由Si1-xGex製成，其中0.3
Figure 107128069-A0305-02-0013-13
x
Figure 107128069-A0305-02-0013-14
0.7，第二半導體層20由Si1-yGey製成，其中0.2
Figure 107128069-A0305-02-0013-15
y
Figure 107128069-A0305-02-0013-16
0.5，其中x>y，並且第三半導體層25由Si製成。
在一些實施方式中，第一半導體層15的厚度為約0.5nm至約5nm，第二半導體層20的厚度為約3nm至約20nm，並且第三半導體層25的厚度為約2nm至約18nm。在其他實施方式中，第一半導體層15的厚度為約0.5nm至約2nm，第二半導體層20的厚度為約5nm至約15nm，並且第三半導體層25的厚度為約3nm至約12nm。在一些實施方式中，第二半導體層20的厚度大於第三半導體層25的厚度，並且第三半導體層25的厚度大於第一半導體層15的厚度。
第一半導體層15、第二半導體層20及第三半導體層25可以藉由一或多個磊晶或外延(epi)製程形成。磊晶製程包括化學氣相沉積(chemical vapor deposition,CVD)之沉積技術(例如，氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶及/或其他合適的製程。
接著，在一些實施方式中，附加的第一半導體層(A)15、第二半導體層(B)20及第三半導體層(C)25以ABAC的重複順序堆疊，如第6A圖所示。在第6A圖中，顯示三個ABAC重複順序的半導體層，然而，重複順序的數量不限於三個，可以小至1(每一層)，並且在一些實施方式中，形成2-10個ABAC的重複順序。在其他實施方式中，形成ACAB的重複順序，如第3圖所示。藉由調整堆疊層的數量，可以調整環繞式閘極場效電晶體裝置的驅動電流。
在一些實施方式中，基材10由與第三半導體層25不同的材料製成，形成在基材10上的最底部半導體層為第三半導體層(C)25。在形成初始層的第三半導體層(C)25之後，形成第一半導體層(A)15、第二半導體層(B)20、第一半導體層(A)15及第三半導體層(C)25的重複順序ABAC，如第6C圖所示。
在一些實施方式中，遮罩層30形成在最上部半導體層上方，如第7圖所示。遮罩層30包括第一遮罩層32及第二遮罩層34。第一遮罩層32為由氧化矽製成的襯墊(pad)氧化物層，其可以藉由熱氧化或化學氣相沉積(CVD)形成。第二遮罩層34由氮化矽製成，其藉由化學氣相沉積(包括低壓化學氣相沉積(low pressure CVD,LPCVD)及電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD))、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或其 他合適的製程形成。藉由使用包括微影及蝕刻的圖案化操作，將遮罩層30圖案化為遮罩圖案。
接著，如第8圖所示，藉由使用圖案化的遮罩層，將第一半導體層15、第二半導體層20及第三半導體層25的堆疊層為圖案化，從而將堆疊層形成為在Y方向延伸的鰭片結構35。在第8圖中，兩個鰭片結構35在X方向排列。但是，鰭片結構的數量不限於兩個，可以小至一個，甚至三或多個。在一些實施方式中，一或多個虛擬(dummy)鰭片結構形成在鰭片結構35的兩側上，以提高圖案化操作中的圖案保真度(pattern fidelity)。如第8圖所示，鰭片結構35具有由堆疊的半導體層15、20、25及阱部分40構成之上部部分。
在一些實施方式中，鰭片結構35的上部部分沿X方向之寬度W1為在約5nm至約40nm的範圍內，並且在其他實施方式中為在約10nm至約30nm的範圍內。在一些實施方式中，沿鰭片結構的Z方向之高度H1為在約100nm至約200nm的範圍內。
堆疊的鰭片結構35可以藉由任何合適的方法為圖案化。例如，可以使用一或多個微影製程將結構為圖案化，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程將微影及自我對準(self-aligned)製程結合，使得欲創建的圖案，例如，比使用單一、直接的微影製程所獲得的圖案，具有更小的間距。例如，在一實施方式中，犧牲層形成在基材上方並使用微影製程為圖案化。 使用自我對準製程，沿圖案化的犧牲層形成間隔物。然後移除犧牲層，留下的間隔物接著可以用於將堆疊的鰭片結構35為圖案化。
在形成鰭片結構35之後，在基材上方形成包括一或多層的絕緣材料之絕緣材料層，使得鰭片結構完全嵌入絕緣層中。用於絕緣層的絕緣材料可以包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass,FSG)或低K介電材料，並且藉由低壓化學氣相沉積(LPCVD)、電漿化學氣相沉積或流動式(flowable)化學氣相沉積形成。可以在形成絕緣層之後執行退火操作。然後，執行平坦化操作，諸如化學機械拋光(chemical mechanical polishing,CMP)法及/或回蝕(etch-back)法，使得最上部第三半導體層25的上部表面從絕緣材料層露出。在一些實施方式中，在形成絕緣材料層之前，形成鰭片襯墊層50在鰭片結構上方。鰭片襯墊層50由Si3N4或氮化矽類材料(例如，SiON、SiCN或SiOCN)製成。
在一些實施方式中，鰭片襯墊層50包括第一鰭片襯墊層(形成在基材10及鰭片結構35之底部部分的側壁上方)及第二鰭片襯墊層(形成在第一鰭片襯墊層上)。在一些實施方式中，每個襯墊層具有介於約1nm至約20nm之間的厚度。在一些實施方式中，第一鰭片襯墊層包括氧化矽並具有介於約0.5nm至約5nm之間的厚度，而第二鰭片襯墊層包括氮化矽並具有介於約0.5nm至約5nm之間的厚 度。雖然可以利用任何可接受的製程，襯墊層可以通過一或多個製程為沉積，諸如物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)。
然後，如第9圖所示，凹陷絕緣材料層以形成隔離絕緣層45，從而露出鰭片結構35的上部部分。在此操作下，鰭片結構35藉由隔離絕緣層45彼此電氣分隔，其亦稱為淺溝槽隔離(shallow trench isolation,STI)。
在第9圖所示實施方式中，將絕緣材料層45凹陷到露出阱區40的上部部分。在其他實施方式中，不露出阱區40的上部部分。
在形成隔離絕緣層45之後，形成犧牲(虛擬)閘極結構52，如第10A及10B圖所示。第10A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第10B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第10A及10B圖繪示在形成犧牲閘極結構52於露出的鰭片結構35上方之後的結構。犧牲閘極結構52形成在鰭片結構35一部分的上方，此部分將作為通道區。犧牲閘極結構52界定環繞式閘極場效電晶體的通道區。犧牲閘極結構52包括犧牲閘極介電層55及犧牲閘極電極層60。犧牲閘極介電層55包括一或多層的絕緣材料，例如氧化矽類材料。在一實施方式中，使用藉由化學氣相沉積形成的氧化矽。在一些實施方式中，犧牲閘極介電層55的厚度為在約1nm至約5nm的範圍內。
關於犧牲閘極結構52的形成，首先在鰭片結構上方藉由毯覆式沉積(blanket deposit)犧牲閘極介電層。 然後在犧牲閘極介電層上及鰭片結構上方毯覆式沉積犧牲閘極電極層，使得鰭片結構完全嵌入犧牲閘極電極層中。犧牲閘極電極層包括矽，諸如多晶矽或非晶矽。在一些實施方式中，犧牲閘極電極層的厚度為在約100nm至約200nm的範圍內。在一些實施方式中，犧牲閘極電極層進行平坦化操作。使用化學氣相沉積(包括LPCVD及PECVD)、物理氣相沉積、原子層沉積或其他合適的製程沉積犧牲閘極介電層及犧牲閘極電極層。隨後，在犧牲閘極電極層上方形成遮罩層62。遮罩層62包括氮化矽襯墊層65及氧化矽遮罩層70。
接著，在遮罩層62上執行圖案化操作，並且將犧牲閘極電極層60圖案化為犧牲閘極結構52，如第10A及10B圖所示。犧牲閘極結構52包括犧牲閘極介電層55、犧牲閘極電極層60(例如，多晶矽)及遮罩層62，此遮罩層包括氮化矽襯墊層65及氧化矽遮罩層70。藉由將犧牲閘極結構圖案化，第一、第二及第三半導體層的堆疊層為部分露出在犧牲閘極結構的相對側(opposing side)上，從而界定源極/汲極(S/D)區。在本揭露中，源極及汲極可互換使用且其結構實質上相同。在第10A及10B圖中，形成一個犧牲閘極結構52，但是犧牲閘極結構的數量不限於一個。在一些實施方式中，二或多個犧牲閘極結構在鰭片結構的Y方向排列。在某些實施方式中，一或多個虛擬犧牲閘極結構形成在犧牲閘極結構的兩側以提高圖案保真度。
在形成犧牲閘極結構52之後，在露出的鰭片結構35及犧牲閘極結構52上方，共形地(conformally)形成由 絕緣材料製成的覆蓋層75，如第11A-11D圖所示。第11A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第11B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第11C圖為沿第1圖中C-C線之剖面示意圖。第11D圖為沿第1圖中D-D線之剖面示意圖。覆蓋層75以共形方式沉積，所以其形成為分別在垂直表面(例如側壁)、水平表面及犧牲閘極結構的頂部上具有實質上相等的厚度。在一些實施方式中，覆蓋層75具有在約2nm至約20nm範圍內的厚度，在其他實施方式中，覆蓋層75具有在約5nm至15nm範圍內的厚度。
在一些實施方式中，覆蓋層75包括第一覆蓋層及第二覆蓋層。第一覆蓋層可以包括低k介電材料，諸如SiOC及/或SiOCN或任何其他合適的介電材料，並且第二覆蓋層可以包括Si3N4、SiON及SiCN中的一或多個或任何其他合適的介電材料。在一些實施方式中，第一覆蓋層及第二覆蓋層由不同的材料製成，所以它們可以被選擇性蝕刻。第一覆蓋層及第二覆蓋層可以藉由原子層沉積或化學氣相沉積或任何其他合適的方法形成。
然後，如第12A-12D圖所示，在某些實施方式中，將覆蓋層75進行非等向蝕刻，以移除在氧化矽遮罩層70及源極/汲極區上方形成的覆蓋層75，然後向下移除源極/源極區中之第三半導體層25及基材10的上部部分至隔離絕緣層45的上部表面附近。第12A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第12B圖為鰭片結構沿Y方向 (第1圖中B-B線)之剖面示意圖。第12C圖為沿第1圖中C-C線之剖面示意圖。第12D圖為沿第1圖中D-D線之剖面示意圖。使用合適的蝕刻操作移除第三半導體層25及基材的上部部分。例如，當第三半導體層25為Si且第一半導體層15及第二半導體層20為Ge或SiGe時，第三半導體層25可以使用濕蝕刻劑(例如但不限於，氫氧化銨(NH4OH)、四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)、乙二胺鄰苯二酚(ethylenediamine pyrocatechol,EDP)或氫氧化鉀(KOH)溶液)為選擇性移除。在一些實施方式中，當形成p型p場效電晶體時，移除第三半導體層25。
如第12C圖所示，使用合適的微影及蝕刻技術，完全移除源極/汲極區中的覆蓋層75及犧牲閘極介電層55。
在其他實施方式中，將源極/汲極區中的鰭片結構向下凹陷至隔離絕緣層45的上部表面附近，如第12E圖所示。換句話說，移除所有在源極/汲極區中的第一、第二及第三半導體層以及基材10的上部部分。第12E圖為沿第1圖中B-B線之剖面示意圖。在一些實施方式中，藉由使用合適蝕刻劑的凹槽蝕刻(recess etching)操作使鰭片結構凹陷。在一些實施方式中，凹槽蝕刻操作為乾蝕刻操作。在一些實施方式中，當形成n型p場效電晶體時，使源極/汲極區中的鰭片結構凹陷。
隨後，形成源極/汲極外延層80，如第13A-13D圖所示。第13A圖為閘極電極沿X方向(第1圖中A-A線)之 剖面示意圖。第13B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第13C圖為沿第1圖中C-C線之剖面示意圖。第13D圖為沿第1圖中D-D線之剖面示意圖。
源極/汲極外延層80包括一或多個用於n-通道場效電晶體的Si、SiP、SiC及SiCP的層或一或多個用於p-通道場效電晶體的Si、SiGe、Ge的層。對於P-通道場效電晶體，硼(B)也可以包含在源極/汲極中。源極/汲極外延層80藉由使用化學氣相沉積、原子層沉積或分子束磊晶(molecular beam epitaxy,MBE)的外延生長法形成。在一些實施方式中，如第13C圖所示，源極/汲極外延層80圍繞鰭片結構成長，並且在隔離絕緣層45以上之成長的外延層合併，因而隨後界定空隙82。如第13D圖所示，源極/汲極外延層80形成為與設置在犧牲閘極結構52側面上方的覆蓋層75接觸。
在一些實施方式中，源極/汲極外延層80具有菱形、六邊形、其他多邊形或者半圓形的剖面。
第13E及13F圖顯示另一實施方式，其中源極/汲極外延層80形成在第12E圖的結構上。第13E圖為沿第1圖中C-C線之剖面示意圖，而第13F圖為沿第1圖中B-B線之剖面示意圖。
隨後，形成層間介電(interlayer dielectric,ILD)層85，如第14A-14D圖所示。第14A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第14B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第14C圖為沿第1 圖中C-C線之剖面示意圖。第14D圖為沿第1圖中D-D線之剖面示意圖。
用於層間介電層85的材料包括含Si、O、C及/或H的化合物，例如氧化矽、SiCOH及SiOC。有機材料可以用於層間介電層85，諸如聚合物。在形成層間介電層85之後，執行平面化操作，諸如化學機械拋光(CMP)，使得犧牲閘極電極層60的頂部部分露出。化學機械拋光也移除覆蓋層75的一部分及覆蓋犧牲閘極電極層60上部表面的遮罩層62。
第14E及14F圖顯示另一實施方式，其中層間介電層85形成在第13E及13F圖的結構上。第14E圖為沿第1圖中C-C線之剖面示意圖，而第14F為沿第1圖中B-B線之剖面示意圖。
然後，移除犧牲閘極電極層60及犧牲閘極介電層55，從而形成閘極空間90，其中露出鰭片結構的通道區，如第15A-15D圖所示。第15A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第15B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第15C圖為沿第1圖中C-C線之剖面示意圖。第15D圖為沿第1圖中D-D線之剖面示意圖。
層間介電層85在移除犧牲閘極結構的期間保護S/D結構80。移除犧牲閘極結構可以使用電漿乾蝕刻及/或濕蝕刻。當犧牲閘極電極層60為多晶矽且層間介電層85為氧化矽時，可以使用濕蝕刻劑，諸如四甲基氫氧化銨 (TMAH)溶液，以選擇性移除犧牲閘極電極層60。隨後使用電漿乾蝕刻及/或濕蝕刻移除犧牲閘極介電層55。
第15E圖為另一實施方式沿第1圖中C-C線之剖面示意圖，而第15F圖為另一實施方式沿第1圖中B-B線之剖面示意圖，其中移除第14F圖中的犧牲閘極電極層60及犧牲閘極介電層。
第15G圖為根據本揭露一實施方式的鰭片結構之剖面詳細示意圖。在如第15G圖所示的一實施方式中，第第一半導體層15由Si0.5Ge0.5製成，其具有約0.5nm至約5nm的厚度Z。第二半導體層20由Si0.7Ge0.3製成，其具有約3nm至約20nm的厚度B。第三半導體層25由Si製成，其具有約2nm至約18nm的厚度A。厚度A、B及Z的關係為B>A>Z。
在移除犧牲閘極結構之後，移除鰭片結構中的第三半導體層25，從而形成包括一對第一半導體層15夾著第二半導體層20的奈米線，如第16A-16D圖所示。第16A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第16B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第16C圖為沿第1圖中C-C線之剖面示意圖。第16D圖為沿第1圖中D-D線之剖面示意圖。
第三半導體層25可以使用蝕刻劑移除或蝕刻，此蝕刻劑為選擇性蝕刻第三半導體層25而不蝕刻第一半導體層15及第二半導體層20。當第三半導體層25為Si且第一半導體層15及第二半導體層20為Ge或SiGe時，第三半 導體層25可以使用濕蝕刻劑(例如但不限於，氫氧化銨(NH4OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液)為選擇性移除。當第三半導體層25為Si且基材10為矽基材時，第三半導體層25的蝕刻也移除在最底部第一半導體層15下方之鰭片結構一部分。當第三半導體層25及基材10由不同的材料製成時，在一些實施方式中，執行附加的蝕刻操作，以移除在最底部第一半導體層25下方之鰭片結構一部分，以提供如第16A及16B圖所示結構。在其他實施方式中，當第三半導體層25及基材10由不同的材料製成時，初始的第三半導體層25形成在基材10上，如第6C圖所示，此初始的第三半導體層與其他第三半導體層25一起移除，以提供第16A及16B圖所示結構。
第16E及16F圖顯示另一實施方式，其中第三半導體層25從第15F圖的結構中移除。第16E圖為沿第1圖中C-C線之剖面示意圖，而第16F圖為沿第1圖中B-B線之剖面示意圖。
在一些實施方式中，使用乾刻蝕技術及濕蝕刻技術的組合以移除第三半導體層25。
在另一實施方式中，藉由使用合適的蝕刻技術移除第一半導體層15及第二半導體層20，並且獲得由第三半導體層25製成的奈米線。
通道區中半導體奈米線15、20的剖面形狀顯示為矩形，但可以為任何多邊形(三角形、菱形等)、具有圓角的多邊形、圓形或(垂直或水平)橢圓形。
在形成第一半導體層15及第二半導體層20的半導體奈米線之後，在每個通道層(第一半導體層15及第二半導體層20的導線)周圍形成閘極介電層95，並且在閘極介電層95上形成閘極電極層100，如第17A-17D圖所示。第17A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第17B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第17C圖為沿第1圖中C-C線之剖面示意圖。第17D圖為沿第1圖中D-D線之剖面示意圖。
第17E及17F圖顯示另一實施方式，其中閘極介電層95及閘極電極層100形成在第16F圖的結構上。第17E圖為沿第1圖中C-C線之剖面示意圖，而第17F圖為沿第1圖中B-B線之剖面示意圖。
在某些實施方式中，閘極介電層95包括一或多個介電材料層，例如氧化矽、氮化矽或高k電介質材料、其他合適的介電材料及/或其組合。高k介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k介電材料及/或其組合。在一些實施方式中，閘極介電層95包括在通道層與介電材料之間形成的界面層。
閘極介電層95可以藉由化學氣相沉積、原子層沉積或任何合適的方法形成。在一實施方式中，為了確保在各通道層周圍形成具有厚度均勻的閘極介電層，使用高度共形的沉積製程(諸如原子層沉積)形成閘極介電層95。在某些實施方式中，閘極介電層95的厚度為在約1nm至約6nm的範圍內。在一些實施方式中，閘極極介電層95也形成在露出的源極/汲極外延層80上。
閘極電極層100形成在閘極介電層95上，以圍繞每個通道層。閘極電極100包括一或多個導電材料層，例如鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料及/或其組合。
閘極電極層100可以藉由化學氣相沉積、原子層沉積、電鍍或其他合適的方法形成。閘極電極層也沉積在層間介電層85的上部表面上方。然後藉由使用例如化學機械拋光，將形成在層間介電層85上方的閘極介電層及閘極電極層為平坦化，直到層間介電層85的頂部表面露出。在平坦化操作之後，在一些實施方式中，將閘極電極層凹陷，並且在凹陷的閘極電極上方形成頂蓋(cap)絕緣層(未顯示)。頂蓋絕緣層包括一或多個氮化矽類材料的層，例如Si3N4。頂蓋絕緣層可以藉由沉積絕緣材料接著為平面化操作所形成。
在本揭露的某些實施方式中，一或多個功函數調整層(未顯示)插入在閘極介電層95與閘極電極100之間。 功函數調整層由導電性材料製成，諸如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或這些材料中二或多種的多層。對於n-通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或多種作為功函數調整層，並且對於p-通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或多種作為功函數調整層。功函數調整層可以藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程形成。此外，可以單獨形成n-通道場效電晶體及p-通道場效電晶體的功函數調整層，這些通道場效電晶體可以使用不同的金屬層。
在其他實施方式中，在形成閘極介電層95及閘極電極層100之前，移除設置在第二半導體層20相對側上的第一半導體層15，產生如第18A-18D圖所示結構。可以藉由合適的蝕刻操作移除第一半導體層15，諸如使用HF：HNO3：H2O的濕蝕刻。第18A圖為閘極電極沿X方向(第1圖中A-A線)之剖面示意圖。第18B圖為鰭片結構沿Y方向(第1圖中B-B線)之剖面示意圖。第18C圖為沿第1圖中C-C線之剖面示意圖。第18D圖為沿第1圖中D-D線之剖面示意圖。藉由使用合適的蝕刻技術，僅將通道區中設置在第二半導體層20相對側上的第一半導體層15移除。因此，在此實施方式中，保留源極/源極區80中的第一半導體層。
第18E及18F圖顯示另一實施方式，其中將源極/汲極區中的鰭片結構向下凹陷至隔離絕緣層45的上部表面 附近，如第12E圖所示，並且在凹陷中形成源極/汲極區80。第18E圖為沿第1圖中C-C線之剖面示意圖，而第18F圖為沿第1圖中B-B線之剖面示意圖。
隨後，可以藉由使用乾蝕刻，在層間介電層85中形成接觸孔(未顯示)。在一些實施方式中，蝕刻S/D外延層80的上部部分。在一些實施方式中，在S/D外延層80上方形成矽化物層。矽化物層包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或多種。然後，在接觸孔中形成導電材料(未顯示)。導電材料包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或多種。應理解地，環繞式閘極場效電晶體經歷進一步的CMOS製程以形成各種特徵，諸如接觸孔/通孔、互連金屬層、介電層、鈍化層等。
在第18A-18F圖所示的一些實施方式中，複數個奈米線20中的每一個，相比於第17A-17F圖中複數個奈米線15、20中的每一個，在奈米線堆疊方向上以較大的距離分開。
在某些實施方式中，半導體裝置為n型環繞式閘極場效電晶體。在其他實施方式中，半導體裝置為p型環繞式閘極場效電晶體。在一些實施方式中，在同一基材10上設置一或多個n型環繞式閘極場效電晶體及一或多個p型環繞式閘極場效電晶體。
在本揭露的各實施方式中，在蝕刻以移除通道區中第三半導體層的期間，設置在第二半導體層相對側上的第一半導體層保護第二半導體層。在一些實施方式中，第一 SiGe半導體層具有比第二SiGe半導體層更高的Ge濃度，並且第一SiGe半導體層對用於移除Si第三半導體層的蝕刻劑具有高抵抗性，從而在第三半導體層蝕刻操作的期間，保護第二SiGe半導體層免於薄化(thinning)。根據本揭露形成的半導體裝置具有改良的奈米線釋放蝕刻之製程窗口(process window of nanowire release etching)，導致更高的裝置良率。
上文概述若干實施方式或實施例的特徵，使得這些熟悉此項技術者可以更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修飾其他製程及結構的基礎，以便實施本文所介紹之實施方式或實施例的相同目的及/或達到相同優點。熟習此項技術者亦應認識到，此等效結構並未偏離本揭露之精神及範疇，並且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
本揭露一實施方式為一種製造半導體裝置之方法，包括：形成第一半導體層在半導體基材上方，此第一半導體層具有第一組成，以及形成第二半導體層在第一半導體層上方，此第二半導體層具有第二組成。另一第一半導體層形成在第二半導體層上方，此另一第一半導體層具有第一組成。第三半導體層形成在此另一第一半導體層上方，此第三半導體層具有第三組成。第一半導體層、第二半導體層及第三半導體層為圖案化以形成鰭片結構。移除第三半導體層的一部分，從而形成包括第二半導體層的奈米線，並且形成導 電材料圍繞此奈米線。第一半導體層、第二半導體層及第三半導體層包括不同的材料。在一實施方式中，藉由重複以下順序而形成交替第一半導體層、第二半導體層、另一第一半導體層及第三半導體層的疊層：形成第一半導體層、形成第二半導體層、形成另一第一半導體層以及形成第三半導體層。在一實施方式中，在移除第三半導體層的一部分之前，犧牲閘極結構形成在鰭片結構上方。在一實施方式中，在移除第三半導體層的一部分之前，移除未被犧牲閘極結構覆蓋之鰭片結構的一部分，從而形成源極/汲極空間。在一實施方式中，源極/汲極區形成在源極/汲極空間中。在一實施方式中，當形成奈米線時，移除半導體基材的一部分。在一實施方式中，第三半導體層及半導體基材由相同的材料形成。在一實施方式中，此相同的材料為矽。在一實施方式中，第一半導體材料為Si1-xGex且第二半導體材料為Si1-yGey，其中x>y。
本揭露另一實施方式為一種製造半導體裝置之方法，包括：形成鰭片結構在半導體基材上方，其中第一半導體層A、第二半導體層B及第三半導體層C以ABAC的重複順序堆疊。第一半導體層、第二半導體層及第三半導體層包括不同的材料。犧牲閘極結構界定鰭片結構上方的閘極區。第三半導體層從鰭片結構的源極/汲極區移除，此第三半導體層未被犧牲閘極結構覆蓋。源極/汲極外延層形成在源極/汲極區中。移除犧牲閘極結構，並且從閘極區移除第三半導體層。閘極電極結構形成在閘極區中，其中閘極電極 結構環繞第一及第二半導體層。在一實施方式中，當移除第三半導體層時，移除半導體基材的一部分。在一實施方式中，第三半導體層及半導體基材由相同的材料形成。在一實施方式中，此相同的材料為第IV族元素。在一實施方式中，第一半導體材料為Si1-xGex且第二半導體材料為Si1-yGey，其中x>y。在一實施方式中，0.3
Figure 107128069-A0305-02-0031-17
x
Figure 107128069-A0305-02-0031-19
0.9且0.1
Figure 107128069-A0305-02-0031-20
y
Figure 107128069-A0305-02-0031-21
0.5。在一實施方式中，外延形成第一半導體層及第二半導體層，並且在外延操作期間，增加Ge濃度以形成第一半導體層，減小Ge濃度以形成第二半導體層。在一實施方式中，第二半導體層的厚度大於第三半導體層的厚度。
本揭露一實施方式為一種製造半導體裝置之方法，包括：形成第一鰭片結構及第二鰭片結構，其中在第一鰭片結構及第二鰭片結構兩者中，第一半導體層及第二半導體層為交替堆疊。形成第一犧牲閘極結構在第一鰭片結構上方，並且在第二鰭片結構上方形成第二犧牲閘極結構。形成第一保護層在第二鰭片結構及第二犧牲閘極極結構上方。移除第一鰭片結構的源極/汲極區中的第一半導體層，此第一半導體層未被第一犧牲閘極結構覆蓋，從而形成第一源極/汲極空間。第一源極/汲極外延層形成在第一源極/汲極空間中，從而形成第一結構。形成第二保護層在第一鰭片結構及第一犧牲閘極結構上方。移除第二鰭片結構的源極/汲極區中的第二半導體層，此第二半導體層未被第二犧牲閘極結構覆蓋，從而形成第二源極/汲極空間。移除第二源極/汲極空間中的第二源極/汲極外延層，從而形成第二結構。移除第 一閘極區中的第一犧牲閘極結構及第一半導體層以形成第一閘極空間。移除第二閘極區中的第二犧牲閘極結構及第二半導體層以形成第二閘極空間。在第一及第二閘極空間中分別形成第一及第二閘極電極結構。第一半導體層包括第一子層及設置在第一子層相對側上的第二子層，第一子層由包含第一IV族元素及第二IV族元素的合金形成，並且第二子層由包含第一IV元素第二IV元素的合金形成。第一IV族元素及第二IV族元素的量為在第一子層及第二子層中不同。在一實施方式中，第一IV族元素為Si且第二IV族元素為Ge。在一實施方式中，第一子層的組成為Si1-yGey，其中0.1
Figure 107128069-A0305-02-0032-22
y
Figure 107128069-A0305-02-0032-23
0.5，第二子層的組成為Si1-xGex，其中0.3
Figure 107128069-A0305-02-0032-24
x
Figure 107128069-A0305-02-0032-26
0.9。
本揭露一實施方式為一種半導體裝置，包括：至少一半導體奈米線設置在半導體基材上方，以及閘極結構環繞此至少一半導體奈米線。源極/汲極結構設置在半導體基材上方的閘極結構相對側上。至少一半導體奈米線包括二個相對的第一層夾著第二層，此第一層由第一半導體材料構成，第二層為不同於第一半導體材料的第二半導體材料。在一實施方式中，第一半導體材料包括第一IV族元素及第二IV族元素，第二半導體材料包括第一IV族元素及第二IV族元素，並且第一IV族元素及第二IV族元素的量為在第一半導體材料及第二半導體材料中不同。在一實施方式中，第一IV族元素為Si且第二IV族元素為Ge。在一實施方式中，第一半導體材料為Si1-xGex，第二半導體材料為Si1-yGey，並且x>y。在一實施方式中，0.3
Figure 107128069-A0305-02-0032-27
x
Figure 107128069-A0305-02-0032-28
0.9且0.1
Figure 107128069-A0305-02-0032-29
y
Figure 107128069-A0305-02-0032-30
0.5。在一 實施方式中，第一層的厚度為0.5nm至2nm且第二層的厚度為3nm至15nm。在一實施方式中，源極/汲極結構環繞此至少一奈米線。在一實施方式中，絕緣側壁設置在源極/汲極結構與閘極結構之間。在一實施方式中，閘極結構包括高k介電層及金屬閘極電極層。
本揭露一實施方式為一種半導體裝置，包括：複數個半導體線，此半導體線設置在基材上方於沿第一方向排列的堆疊中，第一方向實質上垂直於基材主表面延伸。第一源極/汲極區與第一半導體線的端部接觸。閘極介電層設置在第一半導體線的每個通道區上並環繞第一半導體線的每個通路區。閘極電極層設置在閘極介電層上並環繞每個通道區。至少一半導體奈米線包括二個相對的第一層夾著第二層，此第一層由第一半導體材料構成，第二層為不同於第一半導體材料的第二半導體材料，並且第一層及第二層沿第一方向排列。在一實施方式中，第一半導體材料包括第一IV族元素及第二IV族元素，第二半導體材料包括第一IV族元素及第二IV族元素，並且第一IV族元素及第二IV族元素的量為在第一半導體材料及第二半導體材料中不同。在一實施方式中，第一IV族元素為Si且第二IV族元素為Ge。在一實施方式中，第一半導體材料為Si1-xGex，第二半導體材料為Si1-yGey，並且x>y。在一實施方式中，第一層的厚度為0.5nm至2nm且第二層的厚度為3nm至15nm。在一實施方式中，源極/汲極結構環繞每個奈米線。在一實施方式中，絕緣側壁包括在源極/汲極區與閘極電極層之間。
本揭露一實施方式為一種半導體裝置，包括：第一奈米線結構及第二奈米線結構，其中第一奈米線結構及第二奈米線結構皆包括複數個奈米線，此奈米線沿第一方向延伸並沿實質上垂直於第一方向的第二方向堆疊。第一及第二閘極電極分別設置在第一及第二奈米線結構上方，其中第一及第二電極分別環繞第一及第二奈米線。第一奈米線由第一半導體層及第二子層構成，此第一半導體層包括第一半導體材料，此第二子層設置在包括第二半導體材料的第一子層相對側上。第二奈米線由第三半導體材料構成，並且第一、第二及第三半導體材料為不同的材料。在一實施方式中，第一半導體材料為包括第一IV族元素及第二IV族元素的合金，第二半導體材料為包括第一IV族元素及第二IV族元素的合金，第三半導體材料為第一及第二IV族元素之一，並且第一IV族元素及第二IV族元素的量為在第一半導體材料及第二半導體材料中不同。在一實施方式中，第一IV族元素為Si，第二IV族元素為Ge。在一實施方式中，第一半導體材料的組成為Si1-yGey，其中0.1
Figure 107128069-A0305-02-0034-31
y
Figure 107128069-A0305-02-0034-32
0.5，第二半導體材料的組成為Si1-xGex，其中0.3
Figure 107128069-A0305-02-0034-35
x
Figure 107128069-A0305-02-0034-36
0.9。
本揭露一實施方式為一種製造半導體裝置之方法，包括：形成鰭片結構，此鰭片結構包括第一第一半導體層、第一第二半導體層、第三半導體層、第二第二半導體層層及第二第一半導體層，按此順序設置。犧牲閘極結構，包括犧牲閘極介電層及犧牲閘極電極層，此犧牲閘極結構形成為覆蓋鰭片結構上。源極及汲極區形成在犧牲閘極結構相對 側上的鰭片結構上方。層間介電層形成在源極/汲極區上方。移除犧牲閘極結構。第一半導體層及第二半導體層在裝置的通道區中移除，從而形成第三半導體層的奈米線。在通道區內形成高k閘極介電層及金屬閘極電極環繞在奈米線周圍。
應理解地，並非所有的優點已必須在此討論，所有實施方式或實施例不需要特別的優點，並且其他實施方式或實施例可以提供不同的優點。
10‧‧‧半導體基材
100‧‧‧閘極電極
20‧‧‧半導體奈米線
35‧‧‧鰭片結構
45‧‧‧隔離絕緣層
A-A、B-B、C-C、D-D‧‧‧剖線

Claims (10)

  1. 一種製造半導體裝置之方法，包括：形成一第一半導體層在一半導體基材上方，該第一半導體層具有一第一組成；形成一第二半導體層在該第一半導體層上方，該第二半導體層具有一第二組成；形成另一第一半導體層在該第二半導體層上方，該另一第一半導體層具有該第一組成；形成一第三半導體層在該另一第一半導體層上方，該第三半導體層具有一第三組成；圖案化該些第一半導體層、該第二半導體層及該第三半導體層，以形成一鰭片結構；移除該第三半導體層的一部分，從而形成一奈米線，該奈米線包括該第二半導體層；以及形成一導電材料圍繞該奈米線，其中該些第一半導體層、該第二半導體層及該第三半導體層包括不同的材料，其中該第一半導體材料為Si1-xGex且該第二半導體材料為Si1-yGey，其中x>y。
  2. 如請求項1之方法，進一步包括：在該移除該第三半導體層的一部分之前，形成一犧牲閘極結構在該鰭片結構上方。
  3. 如請求項2之方法，進一步包括：在該移除該第三半導體層的一部分之前，移除該鰭片 結構中未被該犧牲閘極結構覆蓋的一部分，從而形成一源極/汲極空間。
  4. 如請求項3之方法，進一步包括：形成複數個源極/汲極區在該源極/汲極空間中。
  5. 如請求項1之方法，進一步包括：當形成該奈米線時，移除該半導體基材的一部分。
  6. 一種製造半導體裝置之方法，包括：形成一鰭片結構在一半導體基材上方，其中複數個第一半導體層A、複數個第二半導體層B及複數個第三半導體層C以一重複順序ABAC堆疊，其中該複數個第一半導體層A、該複數個第二半導體層B及該複數個第三半導體層C包括不同的材料，其中該複數個第一半導體材料為Si1-xGex，且該複數個第二半導體材料為Si1-yGey，其中x>y；形成一犧牲閘極結構，該犧牲閘極結構界定一閘極區在該鰭片結構上方；移除該複數個第三半導體層C從該鰭片結構中未被該犧牲閘極結構覆蓋的複數個源極/汲極區；形成複數個源極/汲極外延層在該些源極/汲極區中；移除該犧牲閘極結構；移除該複數個第三半導體層C從該閘極區；以及形成一閘極電極結構在該閘極區中，其中該閘極電極 結構環繞該複數個第一半導體層A及該複數個第二半導體層B。
  7. 如請求項6之方法，進一步包括：當移除該複數個第三半導體層C時，移除該半導體基材的一部分。
  8. 如請求項6之方法，其中該複數個第二半導體層B中的每一個的厚度大於各該複數個第三半導體層C中的每一個的厚度。
  9. 一種半導體裝置，包括：至少一半導體奈米線設置在一半導體基材上方；一閘極結構環繞該至少一半導體奈米線；以及複數個源極/汲極結構設置在該半導體基材上方的該閘極結構相對側上，其中該至少一半導體奈米線包括二個相對的層，各該相對的層由一第一半導體材料所構成，該二個相對的層夾著一第二半導體材料的一層，其中該第一半導體材料為Si1-xGex，且該第二半導體材料為Si1-yGey，其中x>y。
  10. 如請求項9之半導體裝置，其中該第一半導體材料包括一第一IV族元素及一第二IV族元素，並且該第二半導體材料包括該第一IV族元素及該第二IV族元素，而該第一IV族元素及第二IV族元素的量為在該第一 半導體材料及該第二半導體材料中不同。
TW107128069A 2017-09-29 2018-08-10 製造半導體裝置之方法及半導體裝置 TWI689103B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762565339P 2017-09-29 2017-09-29
US62/565,339 2017-09-29
US15/940,329 US10497624B2 (en) 2017-09-29 2018-03-29 Method of manufacturing a semiconductor device and a semiconductor device
US15/940,329 2018-03-29

Publications (2)

Publication Number Publication Date
TW201916376A TW201916376A (zh) 2019-04-16
TWI689103B true TWI689103B (zh) 2020-03-21

Family

ID=65896796

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107128069A TWI689103B (zh) 2017-09-29 2018-08-10 製造半導體裝置之方法及半導體裝置

Country Status (3)

Country Link
US (3) US10497624B2 (zh)
KR (1) KR102121453B1 (zh)
TW (1) TWI689103B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497624B2 (en) * 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10833157B2 (en) * 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
US11031239B2 (en) * 2018-06-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium nanosheets and methods of forming the same
US10727427B2 (en) 2018-08-31 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
US11411082B2 (en) * 2018-10-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with selectable numbers of channel strips
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
CN117832271A (zh) * 2019-03-11 2024-04-05 联华电子股份有限公司 半导体元件及其制作方法
US11038058B2 (en) 2019-04-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11088246B2 (en) * 2019-07-18 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
KR102638741B1 (ko) 2019-08-19 2024-02-22 삼성전자주식회사 반도체 메모리 소자
US11362096B2 (en) * 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11152477B2 (en) 2020-02-26 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with different threshold voltages
US11233119B2 (en) * 2020-03-02 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Core-shell nanostructures for semiconductor devices
US11594637B2 (en) * 2020-03-27 2023-02-28 Intel Corporation Gate-all-around integrated circuit structures having fin stack isolation
US11424338B2 (en) * 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11532502B2 (en) 2020-03-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd Reducing parasitic capacitance in field-effect transistors
US11581415B2 (en) 2020-04-24 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer channel structures and methods of fabricating the same in field-effect transistors
US11791401B2 (en) * 2020-07-30 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11437474B2 (en) 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US11588018B2 (en) * 2021-01-28 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure with nanostructure and method for forming the same
US20230066477A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201342580A (zh) * 2011-12-23 2013-10-16 Intel Corp 互補式金屬氧化物半導體奈米線結構
TW201405806A (zh) * 2012-06-29 2014-02-01 Intel Corp 製造用於奈米線裝置之內部間隔件的整合方法
US20160293774A1 (en) * 2012-12-21 2016-10-06 Intel Corporation Nonplanar iii-n transistors with compositionally graded semiconductor channels
TW201729280A (zh) * 2015-11-16 2017-08-16 台灣積體電路製造股份有限公司 半導體裝置結構

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151285B2 (en) * 2004-06-30 2006-12-19 Micron Technology, Inc. Transistor structures and transistors with a germanium-containing channel
JP4724231B2 (ja) * 2009-01-29 2011-07-13 株式会社東芝 半導体装置およびその製造方法
CN103999226B (zh) 2011-12-19 2017-02-15 英特尔公司 在栅绕式架构中的锗和iii‑v纳米线及纳米带的cmos实现
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
US8969149B2 (en) 2013-05-14 2015-03-03 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
US9171843B2 (en) * 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
KR102083627B1 (ko) 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9362397B2 (en) 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9881993B2 (en) 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9786774B2 (en) 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9406529B1 (en) * 2015-03-05 2016-08-02 International Business Machines Corporation Formation of FinFET junction
US9520466B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10032627B2 (en) * 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9748404B1 (en) * 2016-02-29 2017-08-29 International Business Machines Corporation Method for fabricating a semiconductor device including gate-to-bulk substrate isolation
KR102465536B1 (ko) * 2016-06-08 2022-11-14 삼성전자주식회사 반도체 장치의 제조 방법
US10361278B2 (en) * 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10497624B2 (en) * 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201342580A (zh) * 2011-12-23 2013-10-16 Intel Corp 互補式金屬氧化物半導體奈米線結構
TW201405806A (zh) * 2012-06-29 2014-02-01 Intel Corp 製造用於奈米線裝置之內部間隔件的整合方法
US20160293774A1 (en) * 2012-12-21 2016-10-06 Intel Corporation Nonplanar iii-n transistors with compositionally graded semiconductor channels
TW201729280A (zh) * 2015-11-16 2017-08-16 台灣積體電路製造股份有限公司 半導體裝置結構

Also Published As

Publication number Publication date
US20190103317A1 (en) 2019-04-04
US20210305100A1 (en) 2021-09-30
US11776852B2 (en) 2023-10-03
KR20190038282A (ko) 2019-04-08
US20200105608A1 (en) 2020-04-02
US11037828B2 (en) 2021-06-15
KR102121453B1 (ko) 2020-06-11
TW201916376A (zh) 2019-04-16
US10497624B2 (en) 2019-12-03

Similar Documents

Publication Publication Date Title
TWI689103B (zh) 製造半導體裝置之方法及半導體裝置
US20210265464A1 (en) Semiconductor device and manufacturing method thereof
US11139381B2 (en) Semiconductor device with gate-all-around (GAA) FETs having inner insulating spacers
KR102027037B1 (ko) 반도체 디바이스 제조 방법 및 반도체 디바이스
TWI726365B (zh) 半導體元件及其製造方法
TWI772699B (zh) 半導體元件的製造方法及其元件
US11101360B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US20230411215A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
US11854900B2 (en) Semiconductor device and method of forming the same
US11894446B2 (en) Method of manufacturing a semiconductor device
TWI746351B (zh) 半導體裝置與其製造方法
KR102495777B1 (ko) 멀티-층 내부 스페이서들을 갖는 멀티-게이트 디바이스들 및 그 제조 방법들