KR102121453B1 - 반도체 디바이스 제조 방법 및 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스를 제조하는 방법은, 반도체 기판 위에 제1 조성을 갖는 제1 반도체 층을 형성하는 단계, 및 제1 반도체 층 위에 제2 조성을 갖는 제2 반도체 층을 형성하는 단계를 포함한다. 제2 반도체 층 위에 제1 조성을 갖는 또 다른 제1 반도체 층이 형성된다. 또 다른 제1 반도체 층 위에 제3 조성을 갖는 제3 반도체 층이 형성된다. 핀 구조물을 형성하도록 제1 반도체 층들, 제2 반도체 층, 및 제3 반도체 층은 패터닝된다. 제3 반도체 층의 일부는 제거되어, 제2 반도체 층을 포함하는 나노와이어를 형성하고, 나노와이어를 둘러싸는 도전성 재료가 형성된다. 제1 반도체 층들, 제2 반도체 층, 및 제3 반도체 층은 상이한 재료들을 포함한다.

Description

반도체 디바이스 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
이 출원은 2017년 9월 29일자로 출원된 미국 가 특허 출원 제62/565,339호의 우선권을 청구하며, 이 가 특허 출원의 전체 내용은 인용에 의해 본 명세서에 통합된다.
이 개시물은 반도체 집적 회로들을 제조하는 방법에 관한 것이며, 더욱 구체적으로는 핀 전계 효과 트랜지스터(FinFET, fin field effect transistor)들 및/또는 게이트-올-어라운드(GAA, gate-all-around) FET들을 포함하는 반도체 디바이스들을 제조하는 방법과 반도체 디바이스들에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하여 나노미터 기술 프로세스 노드들로 진행함에 따라, 제조 및 설계 쟁점들 모두로부터의 도전과제들은 핀 FET(Fin FET) 및 게이트-올-어라운드(GAA) FET를 포함하는 멀티-게이트 전계 효과 트랜지스터(FET)와 같은 3차원 설계들의 개발을 초래시켜 왔다. Fin FET에서, 게이트 전극은 채널 영역의 3개의 측면들에 인접하며, 게이트 유전체 층이 그들 사이에 개재된다. 게이트 구조물이 3면에서 핀을 에워싸기(둘러싸기) 때문에, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통과하는 전류를 제어하는 3개의 게이트들을 갖는다. 불행히도, 네번째 면, 채널의 하단 부분은 게이트 전극으로부터 멀리 떨어져 있고, 따라서 폐쇄 게이트 제어 하에 있지 않다. 대조적으로, GAA FET에서, 채널 영역의 모든 측면들은 게이트 전극에 의해 둘러싸여 있고, 이는 채널 영역에서의 더 완전한 공핍을 허용하고, 더 급격한 역치 전류 스윙(SS) 및 더 작은 드레인 유도 배리어 저하(DIBL, drain induced barrier lowering)로 인한 단채널 효과 감소를 초래한다. 트랜지스터 치수가 10 내지 15nm 이하의 기술 노드까지 지속적으로 축소됨에 따라, GAA FET의 추가 개선이 요구된다.
본 개시물은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시물의 실시예에 따른 제조 프로세스의 스테이지들 중 하나를 보여주는 GAA FET 반도체 디바이스의 등각투영도를 보여준다.
도 2는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나의 스테이지의 단면도를 보여준다.
도 3는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나의 스테이지의 단면도를 보여준다.
도 4는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나의 스테이지의 단면도를 보여준다.
도 5는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나의 스테이지의 단면도를 보여준다.
도 6a, 도 6b 및 도 6c는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들의 스테이지의 단면도를 보여준다.
도 7은 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나의 스테이지의 단면도를 보여준다.
도 8은 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나의 스테이지의 단면도를 보여준다.
도 9는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나의 스테이지의 단면도를 보여준다.
도 9a, 도 9b 및 도 9c는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 10a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 10b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다.
도 11a 내지 11d는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 11a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 11b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 11c는 도 1의 라인 C-C을 따라 취해진 단면도이다. 도 11d는 도 1의 라인 D-D를 따라 취해진 단면도이다.
도 12a 내지 12d는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 12a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 12b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 12c는 도 1의 라인 C-C을 따라 취해진 단면도이다. 도 12d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 도 12e는 또 다른 실시예의 도 1의 라인 B-B를 따라 취해진 단면도이다.
도 13a 내지 13d는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 13a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 13b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 13c는 도 1의 라인 C-C을 따라 취해진 단면도이다. 도 13d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 도 13e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 13f는 또 다른 실시예의 도 1의 라인 B-B를 따라 취해진 단면도이다.
도 14a 내지 14d는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 14a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 14b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 14c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 14d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 도 14e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 14f는 또 다른 실시예의 도 1의 라인 B-B를 따라 취해진 단면도이다.
도 15a 내지 15d는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 15a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 15b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 15c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 15d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 도 15e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 15f는 또 다른 실시예의 도 1의 라인 B-B를 따라 취해진 단면도이다. 도 15g는 도 15a의 핀 구조물의 상세한 단면도이다.
도 16a 내지 16d는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 16a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 16b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 16c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 16d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 도 16e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 16f는 또 다른 실시예의 도 1의 라인 B-B를 따라 취해진 단면도이다.
도 17a 내지 17d는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 17a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 17b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 17c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 17d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 도 17e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 17f는 또 다른 실시예의 도 1의 라인 B-B를 따라 취해진 단면도이다.
도 18a 내지 18d는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나를 보여준다. 도 18a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 18b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 18c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 18d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 도 18e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 18f는 또 다른 실시예의 도 1의 라인 B-B를 따라 취해진 단면도이다.
아래의 발명개시는 발명의 여러 피처들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들에 제한되지 않지만, 프로세스 조건들 및/또는 디바이스의 원하는 특성들에 의존할 수 있다. 뿐만 아니라, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에 개재하여 형성될 수 있는 실시예들을 포함할 수 있다. 다양한 피처들은 단순하고 명료하게 하기 위해 상이한 스케일들로 임의적으로 도시될 수 있다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다. 또한, "~로 만들어진"이라는 용어는 "포함하는” 또는 "~로 구성되는"을 의미할 수 있다. 본 명세서에서, 문구 "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C)를 의미하며, 달리 설명되지 않는 한, A로부터의 하나의 엘리먼트, B로부터의 하나의 엘리먼트, C로부터의 하나의 엘리먼트를 의미하지는 않는다.
본 개시물에서, GAA FET 및 적층 채널 FET를 제조하기 위한 방법이 제공된다. 본 개시물에서, 소스 및 드레인은 상호교환가능하게 사용되고 그 구조는 실질적으로 동일하다는 것에 유념한다.
도 1은 본 개시물의 실시예에 따른 제조 프로세스의 스테이지들 중 하나를 보여주는 GAA FET 반도체 디바이스의 등각투영도를 보여준다. X-방향으로 연장되는 하나 이상의 게이트 전극(100)은 Y-방향으로 연장되는 하나 이상의 핀 구조물(35) 위에 배치된다. X-방향은 실질적으로 Y-방향에 수직하다. 핀 구조물들(35)는 반도체 기판(10) 상에 형성된다. 핀 구조물(35)의 하부 부분은 격리 절연 층(45)에 임베딩되고, 게이트 전극(100)은 반도체 나노와이어들(20)을 감싼다.
도 2 내지 도 18f는 본 개시물의 실시예들에 따른 GAA FET를 제조하기 위한 예시적인 순차적 프로세스들을 보여준다. 도 2 내지 도 18f에 도시된 프로세스들 이전, 프로세스들 동안 및 프로세스들 이후에 부가적인 동작들이 제공될 수 있으며, 방법의 추가적 실시예들에 대해 아래에 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호교환가능할 수 있다.
도 2는 본 개시물의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지들 중 하나의 스테이지의 단면도를 보여준다. 도 2에 도시된 바와 같이, 반도체 기판(10)이 제공된다. 몇몇 실시예들에서, 기판(10)은 적어도 그 표면 부분 상에 단결정 반도체 층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은(그러나 이에 제한되는 것은 아님) 단결정 반도체 재료를 포함할 수 있다. 특정 실시예들에서, 기판(10)은 결정질 Si로 이루어진다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼 층(미도시)을 포함할 수 있다. 버퍼 층들은 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수까지 점진적으로 격자 상수를 변화시키는 역할을 할 수 있다. 버퍼 층들은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은(그러나 이에 제한되는 것은 아님) 에피택셜하게 성장된 단결정 반도체 재료로부터 형성될 수 있다.
도 2에 도시된 바와 같이, 불순물 이온들(도펀트들)(12)이 실리콘 기판(10)에 주입되어 웰 영역을 형성한다. 이온 주입은 펀치 스루(punch-through) 효과를 방지하기 위해 수행된다. 기판(10)은 불순물들(예를 들어, p 타입 또는 n 타입 전도도)로 적절하게 도핑된 다양한 영역들을 포함할 수 있다. 도펀트들(12)은 예를 들어, n 타입 Fin FET의 경우는 붕소(BF2), p 타입 FinFET의 경우는 인이다.
그 후, 도 3에 도시된 바와 같이, 제1 반도체 층(15)이 기판(10) 위에 형성된다. 몇몇 실시예들에서, 제1 반도체 층(15)은 제1 반도체 재료로 형성된다. 몇몇 실시예들에서, 제1 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함한다. IV족 원소들은 C, Si, Ge, Sn 및 Pb로 구성되는 그룹으로부터 선택된다. 몇몇 실시예들에서, 제1 Ⅳ족 원소는 Si이고, 제2 Ⅳ족 원소는 Ge이다. 특정 실시예들에서, 제1 반도체 재료는 Si1-xGex이고, 여기서 0.3 ≤ x ≤ 0.9이고, 다른 실시예들에서는 0.4 ≤ x ≤ 0.7이다.
도 4에 도시된 바와 같이, 제2 반도체 층(20)이 그 뒤에 제1 반도체 층(15) 위에 형성된다. 몇몇 실시예들에서, 제2 반도체 층(20)은 제2 반도체 재료로 형성된다. 몇몇 실시예들에서, 제2 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함한다. 몇몇 실시예들에서, 제1 Ⅳ족 원소는 Si이고, 제2 Ⅳ족 원소는 Ge이다. 몇몇 실시예들에서, 제1 반도체 재료에서의 제1 IV족 원소 및 상기 제2 IV족 원소의 양은 제2 반도체 재료에서와 상이하다. 몇몇 실시예들에서, 제1 반도체 재료에서 Ge의 양은 제2 반도체 재료에서의 Ge의 양을 초과한다. 특정 실시예들에서, 제2 반도체 재료는 Si1-yGey이고, 여기서 0.1 ≤ y ≤ 0.5이고, x > y이며, 다른 실시예들에서는 0.2 ≤ y ≤ 0.4이다.
다음으로, 도 5에 도시된 바와 같이, 또 다른 제1 반도체 층(15)이 제2 반도체 층(20) 위에 형성된다. 또 다른 제1 반도체 층(15)이 도 3을 참조하여 상기 개시된 것과 동일한 재료로 형성된다. 제3 반도체 층(25)은 또 다른 제1 반도체 층(15) 위에 형성된다. 몇몇 실시예들에서, 제3 반도체 층(25)은 IV족 원소로 이루어진다. 몇몇 실시예들에서, 제3 반도체 층(25)은기판(10)과 동일한 재료로 이루어진다.
제1 반도체 층(15), 제2 반도체 층(20) 및 제3 반도체 층(25)은 몇몇 실시예들에서 상이한 격자 상수들을 갖는 재료들로 이루어지며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다. 몇몇 실시예들에서, 제1 반도체 층들(15), 제2 반도체 층(20) 및 제3 반도체 층들(25)은 상이한 재료들로 이루어진다. 일 실시예에서, 제1 반도체 층들(15)은 Si1-xGex로 이루어지고, 여기서 0.3 ≤ x ≤ 0.7이고, 제2 반도체 층(20)은 Si1-yGey로 이루어지고, 여기서 0.2 ≤ y ≤ 0.5이고, x > y이며, 제3 반도체 층(25)은 Si로 이루어진다.
몇몇 실시예들에서, 제1 반도체 층(15)의 두께는 약 0.5 nm 내지 약 5 nm이고, 제2 반도체 층(20)의 두께는 약 3 nm 내지 약 20 nm이고, 제3 반도체 층(25)의 두께는 약 2 nm 내지 약 18 nm이다. 다른 실시예들에서, 제1 반도체 층(15)의 두께는 약 0.5 nm 내지 약 2 nm이고, 제2 반도체 층(20)의 두께는 약 5 nm 내지 약 15 nm이고, 제3 반도체 층(25)의 두께는 약 3 nm 내지 약 12 nm이다. 몇몇 실시예들에서, 제2 반도체 층(20)의 두께는 제3 반도체 층(25)의 두께를 초과하며, 제3 반도체 층(25)의 두께는 제1 반도체 층(15)의 두께를 초과한다.
제1 반도체 층(15), 제2 반도체 층(20) 및 제3 반도체 층(25)은 하나 이상의 에피택시 또는 에피택셜(에피(epi)) 프로세스들에 의해 형성될 수 있다. 에피택시 프로세스들은 CVD 증착 기법들(예를 들어, 기상 에피택시(VPE, Vapor-Phase Epitaxy) 및/또는 초고진공 CVD(UHV-CVD, Ultra-High Vacuum CVD)), 분자 빔 에피택시, 및/또는 다른 적절한 프로세스들을 포함한다.
다음으로, 몇몇 실시예들에서, 추가의 제1 반도체 층들(A)(15), 제2 반도체 층들(B)(20) 및 제3 반도체 층들(C)(25)은 도 6a에 도시된 바와 같이 반복 시퀀스 ABAC로 적층된다. 도 6a에서 반도체 층들의 3번의 반복 시퀀스 ABAC가 도시되어 있지만, 반복 시퀀스들의 수는 3번으로 제한되지 않고, 1(각각의 층)만큼 작을 수 있고, 몇몇 실시예들에서, 2 내지 10번의 반복 시퀀스 ABAC가 형성된다. 다른 실시예들에서, 도 3b에 도시된 바와 같이, ACAB의 반복 시퀀스들이 형성된다. 적층된 층들의 개수를 조정함으로써, GAA FET 디바이스의 구동 전류는 조정될 수 있다.
기판(10)이 제3 반도체 층들(25)과는 상이한 재료로 이루어지는 몇몇 실시예들에서, 기판(10) 상에 형성된 최하단 반도체 층은 제3 반도체 층(C)(25)이다. 제3 반도체 층(C)(25)의 초기 층의 형성 후에, 도 6c에 도시된 바와 같이, 제1 반도체 층(A)(15), 제2 반도체 층(B)(20), 제1 반도체 층(A)(15), 제3 반도체 층(C)(25)의 반복 시퀀스들 ABAC가 형성된다.
몇몇 실시예들에서, 도 7에서 도시된 바와 같이, 마스크 층(30)이 최상단 반도체 층 위에 형성된다. 마스크 층(30)은 제1 마스크 층(32) 및 제2 마스크 층(35)을 포함한다. 제1 마스크 층(32)은 열 산화 또는 화학 기상 증착(CVD)에 의해 형성될 수 있는 실리콘 산화물로 이루어진 패드 산화물 층이다. 제2 마스크 층(16B)은 저압 CVD(LPCVD, low pressure CVD) 및 플라즈마 강화 CVD(PECVD, plasma enhanced CVD)를 포함하는 CVD, 물리 기상 증착(PVD, physical vapor deposition), 원자 층 증착(ALD, atomic layer deposition), 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물로 이루어진다. 마스크 층(30)은 포토리소그래피 및 에칭을 포함하는 패터닝 동작들을 사용함으로써 마스크 패턴으로 패터닝된다.
다음으로, 도 8에 도시된 바와 같이, 패터닝된 마스크 층(16)을 사용함으로써 제1, 제2 및 제3 반도체 층들(15, 20, 25)의 적층된 층들은 패터닝되어, 적층된 층들은 Y 방향으로 연장되는 핀 구조물들(35)로 형성된다. 도 8에서, 2개의 핀 구조물들(35)은 X 방향으로 배열된다. 그러나, 핀 구조물들의 개수는 2개로 제한되지 않고, 1개만큼 적거나 또는 3개 이상일 수 있다. 몇몇 실시예들에서, 하나 이상의 더미 핀 구조물은 핀 구조물들(35)의 양 측면 상에 형성되어 패터닝 동작들에서 패턴 충실도를 향상시킨다. 도 8에 도시된 바와 같이, 핀 구조물들(35)은 적층된 반도체 층들(15, 20, 25) 및 웰(well) 부분들(40)에 의해 구성된 상부 부분들을 갖는다.
핀 구조물의 상부 부분의 X 방향을 따른 폭(W1)은 몇몇 실시예들에서 약 5 nm 내지 약 40 nm의 범위이고, 다른 실시예들에서는 약 10 nm 내지 약 30 nm의 범위이다. 몇몇 실시예들에서, 핀 구조물의 Z 방향을 따른 높이(H1)는 약 100 nm 내지 약 200 nm의 범위이다.
적층된 핀 구조물(35)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 구조물들은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 적층된 핀 구조물(35)을 패터닝하는데 사용될 수 있다.
핀 구조물들(35)이 형성된 후에, 절연 재료의 하나 이상의 층을 포함하는 절연 재료 층이 기판 위에 형성되어, 핀 구조물들이 절연 층에 완전히 임베딩된다. 절연 층을 위한 절연 재료는 LPCVD(low pressure chemical vapor deposition), 플라즈마 CVD 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 또는 로우-k 유전체 재료를 포함할 수 있다. 어닐링 동작은 절연 층의 형성 이후에 수행될 수 있다. 그 후, 화학 기계적 연마(CMP, chemical mechanical polishing) 방법 및/또는 에치-백(etch-back) 방법과 같은 평탄화 동작이 수행되어, 최상부 제3 반도체 층(25)의 상부면이 절연 재료 층으로부터 노출된다. 몇몇 실시예들에서, 핀 라이너 층(50)은 절연 재료 층을 형성하기 이전에 핀 구조물들 위에 형성된다. 핀 라이너 층(50)은 Si3N4 또는 실리콘 질화물계 재료(예를 들어, SiON, SiCN 또는 SiOCN)로 이루어진다.
몇몇 실시예들에서, 핀 라이너 층들(50)은 핀 구조물들(35)의 하단부의 측벽들 및 기판(10) 위에 형성된 제1 핀 라이너 층, 및 제1 핀 라이너 층 상에 형성된 제2 핀 라이너 층을 포함한다. 몇몇 실시예들에서, 라이너 층들 각각은 약 1nm 내지 약 20nm의 두께를 갖는다. 몇몇 실시예들에서, 제1 핀 라이너 층은 실리콘 산화물을 포함하고 약 0.5nm 내지 약 5nm의 두께를 갖고, 제2 핀 라이너 층은 실리콘 질화물을 포함하고 약 0.5nm 내지 약 5nm의 두께를 갖는다. 라이너 층은 물리 기상 증착(PVD), 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)과 같은 하나 이상의 프로세스를 통해 성막될 수 있으나, 수용가능한 임의의 프로세스가 이용될 수도 있다.
그 후, 도 9에 도시된 바와 같이, 절연 재료 층은 격리 절연 층(45)을 형성하기 위해 리세스되어, 핀 구조물들(35)의 상부 부분들이 노출된다. 이 동작으로, 핀 구조물들(35)은 얕은 트렌치 격리(STI, Shallow Trench Isolation)라고도 불리는 격리 절연 층(45)에 의해 서로 전기적으로 분리된다.
도 9에 도시된 실시예에서, 절연 재료 층(45)은 웰 영역(40)의 상부 부분이 노출될 때까지 리세스된다. 다른 실시예들에서, 웰 영역(40)의 상부 부분은 노출되지 않는다.
격리 절연 층(45)이 형성된 이후에, 도 10a 및 도 10b에 도시된 바와 같이, 희생(더미) 게이트 구조물(52)이 형성된다. 도 10a는 X-방향(라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 10b는 Y-방향(라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 10a 내지 도 10c는 희생 게이트 구조물(52)이 노출된 핀 구조물들(35) 위에 패터닝된 후의 구조를 예시한다. 희생 게이트 구조물(52)은 채널 영역이 될 핀 구조물들(35)의 일부분 위에 형성된다. 희생 게이트 구조물(52)은 GAA FET의 채널 영역을 정의한다. 희생 게이트 구조물(52)은 희생 게이트 유전체 층(55) 및 희생 게이트 전극 층(60)을 포함한다. 희생 게이트 유전체 층(55)은 실리콘 산화물계 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 몇몇 실시예들에서, 희생 게이트 유전체 층(55)의 두께는 약 1nm 내지 약 5nm의 범위이다.
희생 게이트 구조물(52)은 핀 구조물들 위에 희생 게이트 유전체 층을 먼저 블랭킷 증착함으로써 형성된다. 희생 게이트 전극 층은 그 후 희생 게이트 유전체 층 상에 그리고 핀 구조들 위에 블랭킷 증착되어, 핀 구조물이 희생 게이트 전극 층에 완전히 매립된다. 희생 게이트 전극 층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 몇몇 실시예들에서, 희생 게이트 전극 층의 두께는 약 100nm 내지 약 200nm의 범위이다. 몇몇 실시예들에서, 희생 게이트 전극 층은 평탄화 동작을 받게 된다. 희생 게이트 유전체 층 및 희생 게이트 전극 층은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD 또는 다른 적절한 프로세스를 사용하여 성막된다. 후속하여, 희생 게이트 전극 층 위에 마스크 층(62)이 형성된다. 마스크 층(62)은 패드 실리콘 질화물 층(65) 및 실리콘 산화물 마스크 층(70)을 포함한다.
다음으로, 도 10a 및 도 10b에 도시된 바와 같이, 패터닝 동작이 마스크 층(62)에 대해 수행되고, 희생 게이트 전극 층(60)은 희생 게이트 전극(52)으로 패터닝된다. 희생 게이트 구조물(52)은 희생 게이트 유전체 층(55), 희생 게이트 전극 층(60)(예를 들어, 폴리실리콘), 및 실리콘 질화물 패드 층(65)과 실리콘 산화물 마스크 층(65)을 포함하는 마스크 층(62)을 포함한다. 희생 게이트 구조물을 패터닝함으로써, 제1, 제2 및 제3 반도체 층들의 적층된 층들은 희생 게이트 구조물의 양측 상에서 부분적으로 노출되어, 소스/드레인(S/D) 영역들을 규정한다. 본 개시물에서, 소스 및 드레인은 상호교환가능하게 사용되고, 그 구조들은 실질적으로 동일하다. 도 10a 및 도 10b에서, 하나의 희생 게이트 구조물(52)이 형성되지만, 희생 게이트 구조물들의 수는 하나로 제한되지 않는다. 몇몇 실시예들에서, 2개 이상의 희생 게이트 구조물들이 핀 구조물들의 Y 방향으로 배열된다. 특정 실시예들에서, 하나 이상의 더미 희생 게이트 구조물들이 패턴 충실도를 향상시키기 위해 희생 게이트 구조물들의 양 측면 상에 형성된다.
희생 게이트 구조물(52)이 형성된 후, 도 11a 내지 도 11d에 도시된 바와 같이, 절연 재료로 이루어진 커버 층(75)이 노출된 핀 구조물들(35) 및 희생 게이트 구조물(52) 위에 컨포멀하게 형성된다. 도 11a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 11b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 11c는 도 1의 라인 C-C을 따라 취해진 단면도이다. 도 11d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 커버 층(75)은 컨포멀 방식으로 성막되어, 이것은 희생 게이트 구조물의 측벽들, 수평면들 및 상단부와 같은 수직 표면 상에 각각 실질적으로 동일한 두께를 갖도록 형성된다. 몇몇 실시예들에서, 커버 층(75)은 약 2 nm 내지 약 20 nm 범위의 두께를 가지며, 다른 실시예들에서, 커버 층(75)은 약 5 nm 내지 약 15 nm 범위의 두께를 갖는다.
몇몇 실시예들에서, 커버 층(75)은 제1 커버 층 및 제2 커버 층을 포함한다. 제1 커버 층은 SiOC 및/또는 SiOCN, 또는 임의의 다른 적합한 유전체 재료와 같은 로우-k 유전체 재료를 포함할 수 있고, 제2 커버 층(53)은 Si3N4, SiON, 및 SiCN, 또는 임의의 다른 적합한 유전체 재료 중 하나 이상을 포함할 수 있다. 제1 커버 층 및 제2 커버 층은 몇몇 실시예들에서 상이한 재료들로 이루어져, 이들은 선택적으로 에칭될 수 있다. 제1 커버 층 및 제2 커버 층은 ALD 또는 CVD, 또는 임의의 다른 적합한 방법에 의해 형성될 수 있다.
다음으로, 도 12a 내지 도 12d에 도시된 바와 같이, 몇몇 실시예들에서, 소스/드레인 영역들 및 실리콘 산화물 마스크 층(70) 위에 형성된 커버 층(75)을 제거하기 위해 커버 층(75)은 이방성 에칭 처리되고, 그 후소스/드레인 영역들 내의 기판(10)의 상부 부분 및 제3 반도체 층들(25)은 격리 절연 층(45)의 상부면까지 제거된다. 도 12a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 12b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 12c는 도 1의 라인 C-C을 따라 취해진 단면도이다. 도 12d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 제3 반도체 층들(25) 및 기판의 상부 부분은 적합한 에칭 동작을 사용하여 제거된다. 예를 들어, 제3 반도체 층들(25)이 Si이고 제1 및 제2 반도체 층들(15, 20)이 Ge 또는 SiGe인 경우, 제3 반도체 층들(25)은 암모늄 하이드록사이드(NH4OH), 테트라메틸암모늄 하이드록사이드(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 포타슘 하이드록사이드(KOH) 용액들과 같은(그러나 이에 제한되는 것은 아님) 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 몇몇 실시예들에서, 제3 반도체 층들(25)은 p-타입 pFET를 형성 할 때 제거된다.
도 12c에 도시된 바와 같이, 커버 층(75) 및 희생 게이트 유전체 층(55)은 적합한 리소그래피 및 에칭 기법들을 사용하여 소스/드레인 영역들에서 완전히 제거된다.
다른 실시예들에서,도 12e에 도시된 바와 같이, 소스/드레인 영역들의 핀 구조물들은 격리 절연 층(45)의 상부면까지 리세스된다. 다시 말해, 소스/드레인 영역들에서 모든 제1, 제2 및 제3 반도체 층들 및 기판(10)의 상부 부분은 제거된다. 도 12e는 도 1의 라인 B-B를 따라 취해진 단면도이다. 핀 구조물들은 몇몇 실시예들에서 적합한 에천트들을 사용하는 리세스 에칭 동작에 의해 리세스된다. 몇몇 실시예들에서, 리세스 에칭 동작은 건식 에칭 동작이다. 몇몇 실시예들에서, 핀 구조물들은 n-타입 pFET를 형성할 때 소스/드레인 영역들에서 리세스된다.
후속하여, 도 13a 내지 도 13d에 도시된 바와 같이, 소스/드레인 에피택셜 층(80)이 형성된다.. 도 13a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 13b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 13c는 도 1의 라인 C-C을 따라 취해진 단면도이다. 도 13d는 도 1의 라인 D-D를 따라 취해진 단면도이다.
소스/드레인 에피택셜 층(80)은 n-채널 FET를 위한 Si, SiP, SiC 및 SiCP 또는 p-채널 FET를 위한 Si, SiGe, Ge의 하나 이상의 층을 포함한다. P-채널 FET의 경우, 붕소(B)가 또한 소스/드레인에 포함될 수 있다. 소스/드레인 에피택셜 층들(80)은 CVD, ALD, 또는 분자 빔 에피택시(MBE, molecular beam epitaxy)를 사용하는 에피택셜 성장 방법에 의해 형성된다. 도 13c에 도시된 바와 같이, 몇몇 실시예들에서, 소스/드레인 에피택셜 층들(80)은 핀 구조물들 둘레에서 성장하고, 성장된 에피택셜 층들은 격리 절연 층(45) 위에 통합되고, 이어서 공극(82)을 형성한다. 소스/드레인 에피택셜 층(80)은 도 13d에 도시된 바와 같이 희생 게이트 구조물(52)의 측면들 위에 배치된 커버 층(75)과 접촉하여 형성된다.
몇몇 실시예들에서, 소스/드레인 에피택셜 층(80)은 단면이 다이아몬드 형상, 육각형 형상, 다른 다각형 형상, 또는 반원 형상을 갖는다.
도 13e 및 도 13f는 소스/드레인 에피택셜 층(80)이 도 12e의 구조물 상에 형성되는 또 다른 실시예를 도시한다. 도 13e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 13f는 도 1의 라인 B-B를 따라 취해진 단면도이다.
후속하여, 도 14a 내지 도 14d에 도시된 바와 같이, 층간 유전체(ILD) 층(85)이 형성된다.. 도 14a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 14b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 14c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 14d는 도 1의 라인 D-D를 따라 취해진 단면도이다.
ILD 층(85)을 위한 재료들은 실리콘 산화물, SiCOH, 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물들을 포함한다. 중합체들과 같은 유기 재료들이 ILD 층(85)에 대해 사용될 수 있다. ILD 층(85)이 형성된 이후, 화학 기계적 연마(CMP)와 같은 평탄화 동작이 수행되어, 희생 게이트 전극 층(60)의 상부 부분이 노출된다. CMP는 또한 희생 게이트 전극 층(60)의 상부면을 커버하는 마스크 층(62) 및 커버 층(75)의 일부를 제거한다.
도 14e 및 도 14f는 ILD 층(85)이 도 13e 및 도 13f의 구조물 상에 형성되는 또 다른 실시예를 도시한다. 도 14e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 14f는 도 1의 라인 B-B를 따라 취해진 단면도이다.
그 후, 희생 게이트 전극 층(60) 및 희생 게이트 유전체 층(55)은 제거되어, 도 15a 내지 도 15d에 도시된 바와 같이, 핀 구조물들의 채널 영역들이 노출되는 게이트 공간(90)을 형성한다. 도 15a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 15b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 15c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 15d는 도 1의 라인 D-D를 따라 취해진 단면도이다.
ILD 층(85)은 희생 게이트 구조물들의 제거 동안 S/D 구조물들(80)을 보호한다. 희생 게이트 구조물들은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(60)이 폴리실리콘이고 ILD 층(85)이 실리콘 산화물인 경우, 희생 게이트 전극 층(60)을 선택적으로 제거하기 위해 테트라메틸암모늄 하이드록사이드(TMAH) 용액과 같은 습식 에칭제가 사용될 수 있다. 그 후에, 희생 게이트 유전체 층(55)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
도 15e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 15f는 도 14의 희생 게이트 전극 층(60) 및 희생 게이트 유전체 층이 제거된 또 다른 실시예의 도 1의 라인 B-B를 따라 취해진 단면도이다.
도 15g는 본 개시물의 실시예에 따른 핀 구조물의 상세한 단면도이다. 일 실시예에서 도 15g에 도시된 바와 같이, 제1 반도체 층(15)은 약 0.5 nm 내지 약 5 nm의 두께(Z)를 갖는 Si0.5Ge0.5로 이루어진다. 제2 반도체 층(20)은 약 3 nm 내지 약 20 nm의 두께(B)를 갖는 Si0.7Ge0.3으로 이루어진다. 제3 반도체 층(25)은 약 2 nm 내지 약 18 nm의 두께(A)를 갖는 Si로 이루어진다. 두께 A, B, 및 Z는 B > A > Z에 의해 관련된다.
희생 게이트 구조물이 제거된 후, 핀 구조물들 내의 제3 반도체 층들(25)은 제거되어, 도 16a 내지 도 16d에 도시된 바와 같이, 제2 반도체 층들(20)을 샌드위칭하는 제1 반도체 층들(15)의 쌍을 포함하는 나노와이어들을 형성한다. 도 16a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 16b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 16c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 16d는 도 1의 라인 D-D를 따라 취해진 단면도이다.
제3 반도체 층들(25)은 제1 및 제2 반도체 층들(15, 20)에 대해 제1 반도체 층(25)을 선택적으로 에칭하는 에천트를 사용하여 제거 또는 에칭될 수 있다. 제3 반도체 층들(25)이 Si이고 제1 및 제2 반도체 층들(15, 20)이 Ge 또는 SiGe인 경우, 제3 반도체 층들(25)은 암모늄 하이드록사이드(NH4OH), 테트라메틸암모늄 하이드록사이드(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 포타슘 하이드록사이드(KOH) 용액들과 같은(그러나 이에 제한되는 것은 아님) 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 제3 반도체 층(25)이 Si이고 기판(10)이 실리콘 기판인 경우, 제3 반도체 층(25)의 에칭은 또한 최하부 제1 반도체 층(15) 아래 놓이는 핀 구조물의 일부를 제거한다. 제3 반도체 층(25) 및 기판(10)이 상이한 재료로 제조될 때, 몇몇 실시예들에서, 도 16a 및 도 16b에 도시된 구조물을 제공하기 위해 최하부 제1 반도체 층(25) 아래 놓이는 핀 구조물의 일부를 제거하기 위해 추가 에칭 동작이 수행된다. 다른 실시예들에서, 제3 반도체 층(25) 및 기판(10)이 상이한 재료들로 제조되는 경우, 도 6c에 도시된 바와 같이, 기판(10) 상에 초기 제3 반도체 층(25)이 형성되고, 이는 도 16a 및 도 16b에 도시된 구조물을 제공하기 위해 다른 제3 반도체 층들(25)과 제거된다.
도 16e 및 도 16f는 제3 반도체 층들(25)이 도 15f의 구조물로부터 제거되는 또 다른 실시예를 도시한다. 도 16e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 16f는 도 1의 라인 B-B를 따라 취해진 단면도이다.
몇몇 실시예들에서, 건식 에칭 기법들과 습식 에칭 기법들의 조합이 제3 반도체 층(25)을 제거하기 위해 사용된다.
또 다른 실시예에서, 제1 및 제2 반도체 층들(15, 20)은 적절한 에칭 기법들을 사용함으로써 제거되고, 제3 반도체 층(25)으로 이루어진 나노와이어들이 얻어진다.
채널 영역 내의 반도체 나노와이어들(15, 20)의 단면 형상은 직사각형으로 도시되어 있지만, 임의의 다각형 형상(삼각형, 다이아몬드 등), 둥근 모서리들을 갖는 다각형 형상, 원형 또는 타원형(수직 또는 수평으로)일 수 있다.
제1 및 제2 반도체 층들(15, 20)의 반도체 나노와이어들이 형성된 후, 도 17a 내지 도 17d에 도시된 바와 같이, 각각의 채널 층들(제1 및 제2 반도체 층들(15, 20)의 와이어들) 주위에 게이트 유전체 층(95)이 형성되고, 게이트 유전체 층(95) 상에 게이트 전극 층(100)이 형성된다. 도 17a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 17b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 17c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 17d는 도 1의 라인 D-D를 따라 취해진 단면도이다.
도 17e 및 도 17f는 게이트 유전체 층(95) 및 게이트 전극 층(100)이 도 16f의 구조물 상에 형성되는 또 다른 실시예를 도시한다. 도 17e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 17f는 도 1의 라인 B-B를 따라 취해진 단면도이다.
특정 실시예들에서, 게이트 유전체 층(95)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료와 같은 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합들의 하나 이상의 층을 포함한다. 하이k 유전체 물질의 예시들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료들, 및/또는 이들의 조합을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층(95)은 채널 층들과 유전체 재료 사이에 형성된 계면 층을 포함한다.
게이트 유전체 층(95)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(95)은 각각의 채널 층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 고도로 컨포멀한 성막 프로세스를 사용하여 형성된다. 몇몇 실시예들에서, 게이트 유전체 층(95)의 두께는 약 1 nm 내지 약 6 nm의 범위이다. 몇몇 실시예들에서, 게이트 유전체 층(95)은 또한 노출된 소스/드레인 에피택셜 층들(80) 상에 형성된다.
게이트 전극 층(100)은 각각의 채널 층을 둘러싸도록 게이트 유전체 층(95) 상에 형성된다. 게이트 전극(100)은 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적합한 재료들, 및/또는 이들의 조합들과 같은 도전성 재료의 하나 이상의 층을 포함한다.
게이트 전극 층(100)은 CVD, ALD, 전기 도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극 층은 또한 ILD 층(85)의 상부면 위에 성막된다. ILD 층(85) 위에 형성된 게이트 유전체 층 및 게이트 전극 층은 그 후 ILD 층(85)의 상부면이 드러날 때까지 예를 들어 CMP를 사용함으로써 평탄화된다. 몇몇 실시예들에서, 평탄화 동작 후에, 게이트 전극 층은 리세스되고, 캡 절연 층(미도시)은 리세스된 게이트 전극 위에 형성된다. 캡 절연 층은 Si3N4과 같은 실리콘 질화물계 재료의 하나 이상의 층을 포함한다. 캡 절연 층은 절연 재료를 성막하고 이어서 평탄화 동작을 수행함으로써 형성될 수 있다.
본 개시물의 특정 실시예들에서, 하나 이상의 일함수 조정 층(미도시)이 게이트 유전체 층(95)과 게이트 전극(100) 사이에 개재된다. 일함수 조정 층들은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC의 단일 층 또는 이들 재료들 중 둘 이상의 다층과 같은 도전성 재료로 이루어진다. n-채널 FET의 경우에, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정 층으로서 사용되고, p-채널 FET의 경우에 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정 층으로서 사용된다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정 층은 상이한 금속 층들을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수 있다.
다른 실시예들에서, 게이트 유전체 층(95) 및 게이트 전극 층(100)을 형성하기 이전에, 제2 반도체 층(20)의 양측 상에 배치된 제1 반도체 층들(15)이 제거되어, 도 18a 내지 도 18d에 도시된 구조를 초래한다. 제1 반도체 층(15)은 HF : HNO3 : H2O를 사용하는 습식 에칭과 같은 적합한 에칭 동작에 의해 제거될 수 있다. 도 18a는 X-방향(도 1의 라인 A-A)으로 게이트 전극을 따라 취해진 단면도이다. 도 18b는 Y-방향(도 1의 라인 B-B)으로 핀 구조물을 따라 취해진 단면도이다. 도 18c는 도 1의 라인 C-C를 따라 취해진 단면도이다. 도 18d는 도 1의 라인 D-D를 따라 취해진 단면도이다. 제2 반도체 층(20)의 양측 상에 배치된 제1 반도체 층들(15)은 적합한 에칭 기법을 사용함으로써 단지 채널 영역 내에서 제거된다. 따라서, 이 실시예에서 제1 반도체 층들은 제1 소스/드레인 영역들(80) 내에 남아있다.
도 18e 및 도 18f는, 도 12e에 도시된 바와 같이, 소스/드레인 영역들 내의 핀 구조물들이 격리 절연 층(45)의 상부면까지 리세스되고, 소스/드레인 영역들(80)이 리세스 내에 형성되는 또 다른 실시예를 도시한다. 도 18e는 도 1의 라인 C-C를 따라 취해진 단면도이고, 도 18f는 도 1의 라인 B-B를 따라 취해진 단면도이다.
이어서, 건식 에칭을 사용함으로써 ILD 층(85)에 콘택 홀들(미도시)이형성될 수 있다. 몇몇 실시예들에서, S/D 에피택셜 층(80)의 상부 부분은 에칭된다. 몇몇 실시예들에서, 실리사이드 층은 S/D 에피택셜 층(80) 위에 형성된다. 실리사이드 층은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 하나 이상을 포함한다. 그리고, 콘택 홀들 내에 도전성 재료(미도시)가 형성된다. 도전성 재료는 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상을 포함한다. GAA FET들은 콘택들/비아들, 상호접속 금속 층들, 유전체 층들, 패시베이션 층들 등과 같은 다양한 피처들을 형성하기 위해 추가의 CMOS 프로세스들을 겪을 수 있다는 것을 이해해야 한다.
도 18a 내지 도 18f에 도시된 몇몇 실시예들에서, 복수의 나노와이어들(20) 각각은 도 17a 내지 도 17f의 복수의 나노와이어들(15, 20) 각각보다 나노와이어 적층 방향으로 더 먼 거리만큼 분리되어 있다.
특정 실시예들에서, 반도체 디바이스는 n-타입 GAA FET이다. 다른 실시예들에서, 반도체 디바이스는 p-타입 GAA FET이다. 몇몇 실시예들에서, 하나 이상의 n-타입 GAA FET 및 하나 이상의 p-타입 GAA FET가 동일한 기판(10) 상에 제공된다.
본 개시물의 실시예들에서, 제2 반도체 층의 양측 상에 배치된 제1 반도체 층은 채널 영역 내의 제3 반도체 층을 제거하기 위해 에칭 동안 제2 반도체 층을 보호한다. 몇몇 실시예들에서, 제2 SiGe 반도체 층보다 더 높은 Ge 농도를 갖는 제1 SiGe 반도체 층은 Si 제3 반도체 층을 제거하는데 사용되는 에천트에 대해 높은 내성을 가지므로, 제3 반도체 층 에칭 동작 동안 씨닝으로부터 제2 SiGe 반도체 층을 보호한다. 본 개시물에 따라 형성된 반도체 디바이스들은 나노와이어 릴리즈 에칭의 개선된 프로세스 윈도우를 가져, 더 높은 디바이스 수율을 유도한다.
본 개시물의 양상들을 본 발명분야의 당업자들이 보다 잘 이해할 수 있도록 앞에서는 여러 실시예들의 피처들을 약술하였다. 본 발명분야의 당업자들은 여기서 소개한 실시예 또는 예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기반으로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
본 개시물의 실시예는 반도체 디바이스를 제조하는 방법이며, 이 방법은, 반도체 기판 위에 제1 조성을 갖는 제1 반도체 층을 형성하는 단계, 및 제1 반도체 층 위에 제2 조성을 갖는 제2 반도체 층을 형성하는 단계를 포함한다. 제2 반도체 층 위에 제1 조성을 갖는 또 다른 제1 반도체 층이 형성된다. 또 다른 제1 반도체 층 위에 제3 조성을 갖는 제3 반도체 층이 형성된다. 핀 구조물을 형성하도록 제1 반도체 층들, 제2 반도체 층, 및 제3 반도체 층은 패터닝된다. 제3 반도체 층의 일부는 제거되어, 제2 반도체 층을 포함하는 나노와이어를 형성하고, 나노와이어를 둘러싸는 도전성 재료가 형성된다. 제1 반도체 층들, 제2 반도체 층, 및 제3 반도체 층은 상이한 재료들을 포함한다. 실시예에서, 제1 반도체 층을 형성하는 단계, 제2 반도체 층을 형성하는 단계, 또 다른 제1 반도체 층을 형성하는 단계, 및 제3 반도체 층을 형성하는 단계를 차례로 반복함으로써, 교번하는 제1 반도체 층들, 제2 반도체 층들, 또 다른 제1 반도체 층들, 및 제3 반도체 층들의 스택이 형성된다. 실시예에서, 제3 반도체 층의 일부를 제거하기 전에, 핀 구조물 위에 희생 게이트 구조물이 형성된다. 실시예에서, 제3 반도체 층의 일부를 제거하기 전에, 희생 게이트 구조물에 의해 커버되지 않는 핀 구조물의 일부는 제거되어, 소스/드레인 공간을 형성한다. 실시예에서, 소스/드레인 공간 내에 소스/드레인 영역들이 형성된다. 실시예에서, 나노와이어를 형성할 때, 반도체 기판의 일부는 제거된다. 실시예에서, 제3 반도체 층 및 반도체 기판은 동일한 재료로 형성된다. 실시예에서, 동일한 재료는 실리콘이다. 실시예에서, 제1 반도체 재료는 Si1-xGex이고, 제2 반도체 재료는 Si1-yGey이며, 여기서 x > y이다.
본 개시물의 또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 제1 반도체 층들(A), 제2 반도체 층들(B), 및 제3 반도체 층들(C)이 반복 시퀀스 ABAC로 적층되는 반도체 기판 위에 핀 구조물을 형성하는 단계를 포함한다. 제1 반도체 층들, 제2 반도체 층들, 및 제3 반도체 층들은 상이한 재료들을 포함한다. 희생 게이트 구조물은 핀 구조물 위에 게이트 영역을 규정한다. 희생 게이트 구조물에 의해 커버되지 않는 핀 구조물의 소스/드레인 영역들로부터 제3 반도체 층들이 제거된다. 소스/드레인 영역들 내에 소스/드레인 에피택셜 층들이 형성된다. 희생 게이트 구조물은 제거되고, 게이트 영역으로부터 제3 반도체 층들이 제거된다. 게이트 영역 내에 게이트 전극 구조물이 형성되고, 게이트 전극 구조물은 제1 및 제2 반도체 층들을 감싼다. 실시예에서, 제3 반도체 층들이 제거될 때, 반도체 기판의 일부는 제거된다. 실시예에서, 제3 반도체 층 및 반도체 기판은 동일한 재료로 형성된다. 실시예에서, 동일한 재료는 IV족 원소이다. 실시예에서, 제1 반도체 재료는 Si1-xGex이고, 제2 반도체 재료는 Si1-yGey이며, 여기서 x > y이다. 실시예에서, 0.3 ≤ x ≤ 0.9 이고, 0.1 ≤ y ≤ 0.5이다. 실시예에서, 제1 반도체 층들 및 제2 반도체 층들은 에피택셜하게 형성되고, 에피택셜 동작 동안, 제1 반도체 층을 형성하기 위해 Ge 농도는 증가되고, 제2 반도체 층을 형성하기 위해 Ge 농도는 감소된다. 실시예에서, 제2 반도체 층의 두께는 제3 반도체 층의 두께를 초과한다.
본 개시물의 실시예에서, 반도체 디바이스를 제조하는 방법은 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계를 포함하고, 제1 핀 구조물 및 제2 핀 구조물 모두 내에 제1 반도체 층들 및 제2 반도체 층들이 교번하여 적층된다. 제1 희생 게이트 구조물은 제1 핀 구조물 위에 형성되고, 제2 희생 게이트 구조물은 제2 핀 구조물 위에 형성된다. 제2 핀 구조물 및 제2 희생 게이트 구조물 위에 제1 보호 층이 형성된다. 제1 희생 게이트 구조물에 의해 커버되지 않는 제1 핀 구조물의 소스/드레인 영역 내에 제1 반도체 층들은 제거되어, 제1 소스/드레인 공간을 형성한다. 제1 소스/드레인 에피택셜 층이 제1 소스/드레인 공간 내에 형성되어, 제1 구조물을 형성한다. 제2 핀 구조물 및 제2 희생 게이트 구조물 위에 제2 보호 층이 형성된다. 제2 희생 게이트 구조물에 의해 커버되지 않는 제2 핀 구조물의 소스/드레인 영역 내에 제2 반도체 층들은 제거되어, 제2 소스/드레인 공간을 형성한다. 제2 소스/드레인 공간 내의 제2 소스/드레인 에피택셜 층이 제거되어, 제2 구조물을 형성한다. 제1 게이트 공간을 형성하기 위해 제1 게이트 영역에서 제1 희생 게이트 구조물 및 제1 반도체 층은 제거된다. 제2 게이트 공간을 형성하기 위해 제2 게이트 영역 내의 제2 희생 게이트 구조물 및 제2 반도체 층은 제거된다. 제1 게이트 전극 구조물 및 제2 게이트 전극 구조물은 각각 제1 게이트 공간 및 제2 게이트 공간 내에 형성된다. 제1 반도체 층은 제1 서브층 및 제1 서브층의 양측 상에 배치된 제2 서브층들을 포함하고, 제1 서브층은 제1 IV족 원소 및 제2 IV족 원소를 포함하는 합금으로 형성되고, 제2 서브층은 제1 IV족 원소 및 제2 IV족 원소를 포함하는 합금으로 형성된다. 제1 IV족 원소 및 제2 IV족 원소의 양은 제1 서브층 및 제2 서브층들에서 상이하다. 실시예에서, 제1 Ⅳ족 원소는 Si이고, 제2 Ⅳ족 원소는 Ge이다. 실시예에서, 제1 서브층의 조성은 Si1-yGey이고, 여기서 0.1 ≤ y ≤ 0.5이고, 제2 서브층의 조성은 Si1-xGex이며, 여기서 0.3 ≤ x ≤ 0.9이다.
본 개시물의 실시예에서, 반도체 디바이스는, 반도체 기판 위에 배치되는 적어도 하나의 반도체 나노와이어, 및 적어도 하나의 반도체 나노와이어를 감싸는 게이트 구조물을 포함한다. 게이트 구조물의 양측 상의 반도체 기판 위에 소스/드레인 구조물들이 배치된다. 적어도 하나의 반도체 나노와이어는, 제1 반도체 재료와는 상이한 제2 반도체 재료의 층을 샌드위칭하는, 제1 반도체 재료로 구성된 2개의 대향 제1 층들을 포함한다. 실시예에서, 제1 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함하고, 제2 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함하며, 제1 IV족 원소 및 제2 IV족 원소의 양은 제1 반도체 재료 및 제2 반도체 재료에서 상이하다. 실시예에서, 제1 Ⅳ족 원소는 Si이고, 제2 Ⅳ족 원소는 Ge이다. 실시예에서, 제1 반도체 재료는 Si1-xGex이고, 제2 반도체 재료는 Si1-yGey이며, x > y이다. 실시예에서, 0.3 ≤ x ≤ 0.9 이고, 0.1 ≤ y ≤ 0.5이다. 실시예에서, 제1 층들의 두께는 0.5 nm 내지 2 nm이고, 제2 층들의 두께는 3 nm 내지 15 nm이다. 실시예에서, 소스/드레인 구조물들은 적어도 하나의 나노와이어를 감싼다. 실시예에서, 절연 측벽들이 소스/드레인 구조물들과 게이트 구조물 사이에 배치된다. 실시예에서, 게이트 구조물은 하이-k유전체 층 및 금속 게이트 전극 층을 포함한다.
본 개시물의 실시예에서, 반도체 디바이스는 기판 위에 제 1 방향을 따라 배열되는 스택으로 배치된 복수의 반도체 와이어들을 포함하고, 제 1 방향은 기판의 메인 표면에 실질적으로 수직으로 연장된다. 제1 소스/드레인 영역은 제1 반도체 와이어들의 단부들과 접촉한다. 게이트 유전체 층은 제1 반도체 와이어들의 각각의 채널 영역 상에 배치되고 그 주위를 감싼다. 게이트 전극 층은 게이트 유전체 층 상에 배치되고, 각각의 채널 영역을 감싼다. 적어도 하나의 반도체 나노와이어는 제1 반도체 재료와는 상이한 제2 반도체 재료의 제2 층을 샌드위칭하는 제1 반도체 재료로 구성된 2개의 대향하는 제1 층들을 포함하고, 제1 층들 및 제2 층은 제1 방향을 따라 배열된다. 실시예에서, 제1 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함하고, 제2 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함하며, 제1 IV족 원소 및 제2 IV족 원소의 양은 제1 반도체 재료 및 제2 반도체 재료에서 상이하다. 실시예에서, 제1 Ⅳ족 원소는 Si이고, 제2 Ⅳ족 원소는 Ge이다. 실시예에서, 제1 반도체 재료는 Si1-xGex이고, 제2 반도체 재료는 Si1-yGey이며, x > y이다. 실시예에서, 제1 층들의 두께는 0.5 nm 내지 2 nm이고, 제2 층의 두께는 3 nm 내지 15 nm이다. 실시예에서, 소스/드레인 구조물들은 나노와이어들 각각을 감싼다. 실시예에서, 절연 측벽들이 소스/드레인 영역과 게이트 전극 층 사이에 포함된다.
본 개시물의 실시예에서, 반도체 디바이스는 제1 나노와이어 구조물 및 제2 나노와이어 구조물을 포함하며, 여기서 제1 나노와이어 구조물 및 제2 나노와이어 구조물 모두는 제1 방향을 따라 연장되고 제1 방향에 실질적으로 수직인 제2 방향을 따라 적층되는 복수의 나노와이어들을 포함한다. 제1 및 제2 게이트 전극들은 각각 제1 및 제2 나노와이어 구조물들 위에 배치되며, 제1 및 제2 전극들은 각각 제1 및 제2 나노와이어들 중의 나노와이어들을 감싼다. 제1 나노와이어들은 제1 반도체 재료를 포함하는 제1 반도체 층, 및 제2 반도체 재료를 포함하고 제1 서브층의 양측 상에 배치된 제2 서브층들로 구성된다. 제2 나노와이어들은 제3 반도체 재료로 구성되고, 제1, 제2 및 제3 반도체 재료들은 상이한 재료들이다. 실시예에서, 제1 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함하는 합금이고, 제2 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함하는 합금이고, 제3 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소 중 하나이며, 제1 IV족 원소 및 제2 IV족 원소의 양은 제1 반도체 재료 및 제2 반도체 재료에서 상이하다. 실시예에서, 제1 Ⅳ족 원소는 Si이고, 제2 Ⅳ족 원소는 Ge이다. 실시예에서, 제1 반도체 재료의 조성은 Si1-yGey이고, 여기서 0.1 ≤ y ≤ 0.5이고, 제2 반도체 재료의 조성은 Si1-xGex이며, 여기서 0.3 ≤ x ≤ 0.9이다.
본 개시물의 실시예에서, 반도체 디바이스를 제조하는 방법은, 첫번째 제1 반도체 층, 첫번째 제2 반도체 층, 제3 반도체 층, 두번째 제2 반도체 층, 및 두번째 제1 반도체 층을 이 순서대로 배치하여 포함하는 핀 구조물을 형성하는 단계를 포함한다. 핀 구조물 위에 놓이는, 희생 게이트 유전체 층 및 희생 게이트 전극 층을 포함하는 희생 게이트 구조물이 형성된다. 희생 게이트 구조물의 양측 상의 핀 구조물 위에 소스 및 드레인 영역들이 형성된다. 소스/드레인 영역들 위에 층간 유전체 층이 형성된다. 희생 게이트 구조물은 제거된다. 제1 반도체 층들 및 제2 반도체 층들은 디바이스의 채널 영역에서 제거되어, 제3 반도체 층의 나노와이어를 형성한다. 채널 영역 내의 나노와이어를 감싸는 하이-k 게이트 유전체 층 및 금속 게이트 전극이 형성된다.
모든 이점이 본 명세서에서 반드시 논의되지는 않았으며, 모든 실시예들 또는 예들에 대해 특별한 이점이 요구되지 않으며, 다른 실시예들 또는 예들은 상이한 장점을 제공할 수 있음을 이해할 것이다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에 제1 조성을 갖는 제1 반도체 층을 형성하는 단계;
상기 제1 반도체 층 위에 제2 조성을 갖는 제2 반도체 층을 형성하는 단계;
상기 제2 반도체 층 위에 상기 제1 조성을 갖는 또 다른 제1 반도체 층을 형성하는 단계;
상기 또 다른 제1 반도체 층 위에 제3 조성을 갖는 제3 반도체 층을 형성하는 단계;
핀 구조물을 형성하도록 상기 제1 반도체 층들, 제2 반도체 층, 및 제3 반도체 층을 패터닝하는 단계;
상기 제3 반도체 층의 일부를 제거하여, 상기 제2 반도체 층을 포함하는 나노와이어를 형성하는 단계; 및
상기 나노와이어를 둘러싸는 도전성 재료를 형성하는 단계
를 포함하며,
상기 제1 반도체 층들, 제2 반도체 층, 및 제3 반도체 층은 상이한 재료들을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 반도체 층을 형성하는 단계, 상기 제2 반도체 층을 형성하는 단계, 상기 또 다른 제1 반도체 층을 형성하는 단계, 및 상기 제3 반도체 층을 형성하는 단계를 차례로 반복함으로써, 교번하는 제1 반도체 층들, 제2 반도체 층들, 또 다른 제1 반도체 층들, 및 제3 반도체 층들의 스택이 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제3 반도체 층의 일부를 제거하기 전에, 상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제3 반도체 층의 일부를 제거하기 전에, 상기 희생 게이트 구조물에 의해 커버되지 않는 상기 핀 구조물의 일부를 제거하여, 소스/드레인 공간을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 4에 있어서,
상기 소스/드레인 공간 내에 소스/드레인 영역들을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서,
상기 나노와이어를 형성할 때, 상기 반도체 기판의 일부를 제거하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 1에 있어서,
상기 제3 반도체 층 및 상기 반도체 기판은 동일한 재료로 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 7에 있어서,
상기 동일한 재료는 실리콘인 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 반도체 재료는 Si1-xGex이고, 상기 제2 반도체 재료는 Si1-yGey이며, 여기서 x > y인 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 반도체 디바이스를 제조하는 방법에 있어서,
제1 반도체 층들(A), 제2 반도체 층들(B), 및 제3 반도체 층들(C)이 반복 시퀀스 ABAC로 적층되는 반도체 기판 위에 핀 구조물을 형성하는 단계 ― 상기 제1 반도체 층들, 제2 반도체 층들, 및 제3 반도체 층들은 상이한 재료들을 포함함 ― ;
상기 핀 구조물 위에 게이트 영역을 규정하는 희생 게이트 구조물을 형성하는 단계;
상기 희생 게이트 구조물에 의해 커버되지 않는 상기 핀 구조물의 소스/드레인 영역들로부터 상기 제3 반도체 층들을 제거하는 단계;
상기 소스/드레인 영역들 내에 소스/드레인 에피택셜 층들을 형성하는 단계;
상기 희생 게이트 구조물을 제거하는 단계;
상기 게이트 영역으로부터 상기 제3 반도체 층들을 제거하는 단계; 및
상기 게이트 영역 내에 게이트 전극 구조물을 형성하는 단계 ― 상기 게이트 전극 구조물은 상기 제1 및 제2 반도체 층들을 감쌈 ―
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서,
상기 제3 반도체 층들을 제거할 때, 상기 반도체 기판의 일부를 제거하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 10에 있어서,
상기 제3 반도체 층 및 상기 반도체 기판은 동일한 재료로 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 12에 있어서,
상기 동일한 재료는 IV족 원소인 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 10에 있어서,
상기 제1 반도체 재료는 Si1-xGex이고, 상기 제2 반도체 재료는 Si1-yGey이고, 상기 제3 반도체 재료는 실리콘이며, 여기서 x > y인 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 14에 있어서,
0.3 ≤ x ≤ 0.9 이고, 0.1 ≤ y ≤ 0.5인 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 및 제2 반도체 층들은 에피택셜하게 형성되고, 상기 에피택셜 동작 동안, 상기 제1 반도체 층을 형성하기 위해 상기 Ge 농도는 증가되고, 상기 제2 반도체 층을 형성하기 위해 상기 Ge 농도는 감소되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 10에 있어서,
상기 제2 반도체 층의 두께는 상기 제3 반도체 층의 두께를 초과하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 반도체 디바이스에 있어서,
반도체 기판 위에 배치되는 적어도 하나의 반도체 나노와이어;
상기 적어도 하나의 반도체 나노와이어를 감싸는 게이트 구조물; 및
상기 게이트 구조물의 양측 상의 상기 반도체 기판 위에 배치되는 소스/드레인 구조물들
을 포함하며,
상기 적어도 하나의 반도체 나노와이어는, 제1 반도체 재료와는 상이한 제2 반도체 재료의 층을 샌드위칭하는, 상기 제1 반도체 재료로 구성된 2개의 대향 층들을 포함하는 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 제1 반도체 재료는 제1 IV족 원소 및 제2 IV족 원소를 포함하고, 상기 제2 반도체 재료는 상기 제1 IV족 원소 및 상기 제2 IV족 원소를 포함하며, 상기 제1 IV족 원소 및 상기 제2 IV족 원소의 양은 상기 제1 반도체 재료 및 상기 제2 반도체 재료에서 상이한 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 제1 IV족 원소는 Si이고, 상기 제2 IV족 원소는 Ge인 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 제1 조성을 갖는 제1 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 위에 제2 조성을 갖는 제2 반도체 층을 형성하는 단계;
    상기 제2 반도체 층 위에 상기 제1 조성을 갖는 또 다른 제1 반도체 층을 형성하는 단계;
    상기 또 다른 제1 반도체 층 위에 제3 조성을 갖는 제3 반도체 층을 형성하는 단계;
    핀 구조물을 형성하도록 상기 제1 반도체 층들, 제2 반도체 층, 및 제3 반도체 층을 패터닝하는 단계;
    상기 제3 반도체 층의 일부를 제거하여, 상기 제2 반도체 층 및 상기 제2 반도체 층을 샌드위칭하는 상기 제1 반도체 층들을 포함하는 나노와이어를 형성하는 단계로서, 상기 나노와이어는 채널 부분과 소스/드레인 부분을 포함하는 것인, 상기 나노와이어를 형성하는 단계;
    상기 나노와이어의 소스/드레인 부분 내의 상기 제2 반도체 층과 상기 제1 반도체 층들 주위를 감싸는 소스/드레인 에피택셜 층을 형성하는 단계;
    상기 나노와이어의 채널 부분으로부터 상기 제1 반도체 층들을 제거하는 단계; 및
    상기 나노와이어의 채널 부분 내의 상기 제2 반도체 층을 둘러싸는 도전성 재료를 형성하는 단계
    를 포함하며,
    상기 제1 반도체 층들, 제2 반도체 층, 및 제3 반도체 층은 상이한 재료들을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 층을 형성하는 단계, 상기 제2 반도체 층을 형성하는 단계, 상기 또 다른 제1 반도체 층을 형성하는 단계, 및 상기 제3 반도체 층을 형성하는 단계를 차례로 반복함으로써, 교번하는 제1 반도체 층들, 제2 반도체 층들, 또 다른 제1 반도체 층들, 및 제3 반도체 층들의 스택이 형성되는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제3 반도체 층의 일부를 제거하기 전에, 상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 나노와이어를 형성할 때, 상기 반도체 기판의 일부를 제거하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서,
    상기 제3 반도체 층 및 상기 반도체 기판은 동일한 재료로 형성되는 것인, 반도체 디바이스를 제조하는 방법.
  8. 제1항에 있어서,
    상기 제1 조성은 Si1-xGex이고, 상기 제2 조성은 Si1-yGey이며, 여기서 x > y인 것인, 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 반도체 층들(A), 제2 반도체 층들(B), 및 제3 반도체 층들(C)이 반복 시퀀스 ABAC로 적층되는 반도체 기판 위에 핀 구조물을 형성하는 단계 - 상기 제1 반도체 층들, 상기 제2 반도체 층들, 및 상기 제3 반도체 층들은 상이한 재료들을 포함함 - ;
    상기 핀 구조물 위에 게이트 영역을 규정하는 희생 게이트 구조물을 형성하는 단계;
    상기 희생 게이트 구조물에 의해 커버되지 않는 상기 핀 구조물의 소스/드레인 영역들로부터 상기 제3 반도체 층들을 제거하는 단계로서, 상기 핀 구조물의 상기 소스/드레인 영역들은 제1 및 제2 반도체 층들을 포함하고, 상기 소스/드레인 영역들 내에서 상기 제2 반도체 층들 각각은 한 쌍의 상기 제1 반도체 층들 사이에서 샌드위치되는 것인, 상기 제3 반도체 층들을 제거하는 단계;
    상기 소스/드레인 영역들 내에 소스/드레인 에피택셜 층들을 형성하는 단계로서, 상기 소스/드레인 에피택셜 층들은 상기 제1 반도체 층들 및 상기 제2 반도체 층들 주위를 감싸는 것인, 상기 소스/드레인 에피택셜 층들을 형성하는 단계;
    상기 희생 게이트 구조물을 제거하는 단계;
    상기 게이트 영역으로부터 상기 제3 반도체 층들을 제거하는 단계;
    상기 게이트 영역으로부터 상기 제1 반도체 층들을 제거하는 단계; 및
    상기 게이트 영역 내에 게이트 전극 구조물을 형성하는 단계 - 상기 게이트 전극 구조물은 상기 제2 반도체 층들을 감쌈 -
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    반도체 기판 위에 배치되는 적어도 하나의 반도체 나노와이어로서, 상기 적어도 하나의 반도체 나노와이어 각각은 채널 부분과 소스/드레인 부분들을 포함하는 것인, 상기 적어도 하나의 반도체 나노와이어;
    상기 적어도 하나의 반도체 나노와이어의 상기 채널 부분을 감싸는 게이트 구조물; 및
    상기 게이트 구조물의 양측 상의 상기 반도체 기판 위에 배치되며, 상기 적어도 하나의 반도체 나노와이어의 소스/드레인 부분들 주위를 감싸는 소스/드레인 구조물들
    을 포함하며,
    상기 적어도 하나의 반도체 나노와이어의 소스/드레인 부분들은, 제1 반도체 재료와는 상이한 제2 반도체 재료의 층을 샌드위칭하는, 상기 제1 반도체 재료로 구성된 2개의 대향 층들을 포함하고,
    상기 적어도 하나의 반도체 나노와이어의 채널 부분은, 상기 제1 반도체 재료를 포함하는 상기 2개의 대향 층들 없이, 상기 제2 반도체 재료의 층을 포함하는 것인, 반도체 디바이스.
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