CN115274445A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供基底；在基底上形成沟道结构，沟道结构包括一个或多个堆叠的沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，牺牲层包括两层第一牺牲层和夹于两层第一牺牲层之间的第二牺牲层，沿沟道结构的延伸方向上，沟道结构包括沟道区，其中，第二牺牲层的耐刻蚀度小于第一牺牲层的耐刻蚀度；刻蚀去除沟道区的牺牲层；刻蚀去除沟道区的牺牲层后，在沟道区中，形成栅极结构，包括环绕覆盖沟道层的栅介质层，以及位于栅介质层上的栅电极层。刻蚀去除牺牲层的过程中，第二牺牲层易于被先去除，露出第一牺牲层在水平方向的表面，增大第一牺牲层与刻蚀介质的接触面积，有利于加快第一牺牲层的被刻蚀速率。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸 持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也 相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也 随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off) 沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓 的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始 从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极 (Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围 沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的 控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体 结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括： 提供基底；在所述基底上形成沟道结构，所述沟道结构包括一个或多个堆叠的 沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲 层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层，沿所述 沟道结构的延伸方向上，所述沟道结构包括沟道区，其中，所述第二牺牲层的 耐刻蚀度小于所述第一牺牲层的耐刻蚀度；刻蚀去除所述沟道区的牺牲层；刻 蚀去除所述沟道区的牺牲层后，在所述沟道区中，形成栅极结构，所述栅极结 构包括环绕覆盖所述沟道层的栅介质层，以及位于所述栅介质层上的栅电极层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的形成方法中，所述牺牲层包括两层第一牺牲层和夹于 两层所述第一牺牲层之间的第二牺牲层，其中，所述第二牺牲层的耐刻蚀度小 于所述第一牺牲层的耐刻蚀度，刻蚀去除所述沟道区的牺牲层；本发明实施例 中，所述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺 牲层，所述第二牺牲层的耐刻蚀度小于所述第一牺牲层的耐刻蚀度，则在刻蚀 去除所述沟道区的牺牲层的过程中，所述第二牺牲层易于被先去除，相应的， 所述第一牺牲层能够在去除第二牺牲层的过程中对沟道层起到保护作用，同时， 去除所述第二牺牲层后，能够露出所述第一牺牲层在水平方向的表面，从而增 大了所述第一牺牲层与刻蚀介质的接触面积，有利于加快所述第一牺牲层的被 刻蚀速率，且还能够沿所述第一牺牲层的厚度方向刻蚀第一牺牲层，相应提高 了对第一牺牲层的刻蚀速率均一性，且有利于减小沟道结构的宽度对第一牺牲 层的刻蚀速率的影响，进而减小去除第一牺牲层的过程对沟道层的损伤，相应 有利于提高所述半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构 示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析 其性能有待提高的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10包括用于形成第一器件的第一器件区 10A、以及用于形成第二器件的第二器件区10B，所述第一器件的沟道宽度小 于所述第二器件的沟道宽度，在所述基底10上形成沟道结构40，所述沟道结 构40包括一个或多个堆叠的沟道叠层31，所述沟道叠层31包括牺牲层21和 位于所述牺牲层21上的沟道层30。
结合参考图2和图3，去除所述牺牲层21。
去除所述牺牲层21，使得所述沟道层30的各个表面都得以暴露，从而使 后续形成的所述栅极结构能够环绕覆盖所述沟道层30的各个表面。
参考图4，去除所述牺牲层21后，形成环绕覆盖所述沟道层30的栅极结 构50。
但是，在去除所述牺牲层21的过程中，所述牺牲层21只有侧面能够与刻 蚀介质相接触，则所述牺牲层21与刻蚀介质的接触面积较小，且刻蚀的横向纵 深比较大，因此，需要较长的刻蚀时间。尤其对于宽度较大的沟道结构40，刻 蚀所述牺牲层21所需的刻蚀时间相比宽度较小的沟道结构40会更长，而通常 在沟道释放工序中，会同时将不同宽度尺寸的沟道层30之间的牺牲层21一同 去除，因此，将沟道宽度较小的第一器件区10A的牺牲层21去除干净之后， 沟道宽度较大的第二器件区10B还未能将所述牺牲层21完全去除(如图2所示)。
为了保证不同区域的所述牺牲层21都被完全去除，需要延长刻蚀的时间以 保证所述第二器件区10B的牺牲层21没有残留，从而导致对第一器件区10A 的沟道层30造成过刻蚀。如图3所示，图3中虚线框标示第一器件区10A的 沟道层30的初始轮廓，对第一器件区10A的沟道层30造成过刻蚀的问题，则 容易导致所述第一器件区10A的沟道层30受到损伤而厚度降低，沟道层30作 为器件的关键结构，沟道层30的尺寸稳定性对半导体结构性能的影响较大，且 后续还需要形成包覆所述沟道层30的栅极结构50，则所述沟道层30的厚度降低，引起相邻沟道层30之间的间隙尺寸增大，从而在所述沟道层30之间填充 栅极结构50时，导致最终器件的性能和预期设计产生较大的偏差，进而影响所 述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法， 包括：提供基底；在所述基底上形成沟道结构，所述沟道结构包括一个或多个 堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所 述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层， 沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区，其中，所述第二牺 牲层的耐刻蚀度小于所述第一牺牲层的耐刻蚀度；刻蚀去除所述沟道区的牺牲 层；刻蚀去除所述沟道区的牺牲层后，在所述沟道区中，形成栅极结构，所述 栅极结构包括环绕覆盖所述沟道层的栅介质层，以及位于所述栅介质层上的栅 电极层。
本发明实施例提供的形成方法中，所述牺牲层包括两层第一牺牲层和夹于 两层所述第一牺牲层之间的第二牺牲层，其中，所述第二牺牲层的耐刻蚀度小 于所述第一牺牲层的耐刻蚀度，刻蚀去除所述沟道区的牺牲层；本发明实施例 中，所述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺 牲层，所述第二牺牲层的耐刻蚀度小于所述第一牺牲层的耐刻蚀度，则在刻蚀 去除所述沟道区的牺牲层的过程中，所述第二牺牲层易于被先去除，相应的， 所述第一牺牲层能够在去除第二牺牲层的过程中对沟道层起到保护作用，同时， 去除所述第二牺牲层后，能够露出所述第一牺牲层在水平方向的表面，从而增 大了所述第一牺牲层与刻蚀介质的接触面积，有利于加快所述第一牺牲层的被 刻蚀速率，且还能够沿所述第一牺牲层的厚度方向刻蚀第一牺牲层，相应提高 了对第一牺牲层的刻蚀速率均一性，且有利于减小沟道结构的宽度对第一牺牲 层的刻蚀速率的影响，进而减小去除第一牺牲层的过程对沟道层的损伤，相应 有利于提高所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对 本发明的具体实施例做详细的说明。
图5至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构 示意图。
参考图5，提供基底100。
所述基底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所 述半导体结构包括全包围栅极(gate-all-around，GAA)晶体管和叉型栅极 (Forksheet)晶体管。
所述基底100包括衬底(未标示)。
本实施例中，所述衬底的材料为硅，在其他实施例中，所述衬底的材料还 可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为 绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料 可以是适宜于工艺需要或易于集成的材料。
本实施例中，以所述半导体结构为全包围栅极晶体管为例，所述基底100 包括用于形成第一器件的第一器件区100A、以及用于形成第二器件的第二器件 区100B，所述第一器件的沟道宽度小于所述第二器件的沟道宽度。
结合参考图5至图7，在所述基底100上形成沟道结构400(如图6所示)， 所述沟道结构400包括一个或多个堆叠的沟道叠层310(如图6所示)，所述沟 道叠层310包括牺牲层200(如图6所示)和位于所述牺牲层200上的沟道层 300(如图6所示)，所述牺牲层200包括两层第一牺牲层210(如图6所示) 和夹于两层所述第一牺牲层210之间的第二牺牲层220(如图6所示)，沿所述 沟道结构400的延伸方向上，所述沟道结构400包括沟道区400c(如图7所示)， 其中，所述第二牺牲层220的耐刻蚀度小于所述第一牺牲层210的耐刻蚀度。
所述沟道结构400中的沟道层300用于提供晶体管的沟道，所述牺牲层200 用于为后续实现所述沟道层300的悬空设置提供工艺基础，也用于为后续形成 的栅极结构占据空间位置。后续制程中，去除所述沟道区400c的牺牲层200， 使得沟道区400c的沟道层300悬空，在所述沟道层300与所述基底100之间， 以及相邻所述沟道层300之间形成栅极结构，从而使得栅极结构环绕覆盖沟道 区400c的沟道层300。
沟道层300中被栅极结构所覆盖的顶部和侧壁用来作为沟道，本实施例中， 所述沟道层300的顶部、底部和侧壁均能够作为沟道，增大了沟道层300中用 于作为沟道的面积，从而增大了所述半导体结构的工作电流。
结合参考图7，图7是任一个沟道结构400的俯视图，沿所述沟道结构400 的延伸方向上，所述沟道结构400包括沟道区400c。所述沟道区400c的沟道 层300用于作为晶体管的沟道。
本实施例中，所述沟道层300的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体 材料。作为一种示例，所述沟道层300的材料为硅。在其他实施例中，所述沟 道层的材料根据晶体管的类型和性能决定。
需要说明的是，在本实施例中，所述沟道层300和基底100的材料相同， 在其他实施例中，所述沟道层和基底的材料还可以不相同。
本实施例中，所述牺牲层200为叠层结构，包括两层第一牺牲层210和夹 于两层所述第一牺牲层210之间的第二牺牲层220，所述第二牺牲层220的耐 刻蚀度小于所述第一牺牲层210的耐刻蚀度，则在后续去除所述牺牲层200的 过程中，易于将所述第二牺牲层220先去除，露出所述第一牺牲层210在水平 方向的表面，从而易于加快所述第一牺牲层210的刻蚀速率，减小去除所述牺 牲层200的制程对所述沟道层300的损伤。
需要说明的是，在后续去除所述牺牲层200的步骤中，所述牺牲层200与 所述沟道层300之间具有较高的刻蚀选择比。相应的，所述第一牺牲层210与 所述沟道层300之间具有较高的刻蚀选择比。
本实施例中，所述沟道层300的材料为硅，因此，所述第一牺牲层210的 材料为锗化硅。
所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述第一牺牲 层210，并减少对沟道层300的损伤。
在其他实施例中，可以根据沟道层的材料，选取与沟道层具有刻蚀选择比 的相适宜的材料，以便后续去除第一牺牲层时，减小对沟道层的损伤。
同理，所述第二牺牲层220与所述沟道层300之间也具有较高的刻蚀选择 比。
而且，所述第二牺牲层220的耐刻蚀度小于所述第一牺牲层210的耐刻蚀 度。
本实施例中，所述第一牺牲层210的材料包括锗化硅，因此，所述第二牺 牲层220的材料包括锗或锗化硅。其中，当所述第二牺牲层220的材料也包括 锗化硅时，所述第二牺牲层220中锗的原子百分比含量大于所述第一牺牲层210 中锗的原子百分比含量。
在锗化硅层中，锗的原子百分比含量越高，所述锗化硅层的被刻蚀速率越 快。也就是说，在所述锗化硅与硅具有较高的刻蚀选择比的同时，所述锗化硅 中锗的含量越高，所述锗化硅被去除的速率越快。
而且，本实施例中，在沟道释放的刻蚀工艺中，需要采用能够实现锗化硅 和硅之间具有高刻蚀选择比的刻蚀工艺，所述刻蚀工艺对锗含量越高的第二牺 牲层220的刻蚀速率越快。
因此，本实施例中，所述第二牺牲层220的材料包括锗或锗化硅。相比于 现有技术中仅包括锗化硅的牺牲层，本实施例中的牺牲层200具有较高的锗含 量，提高了所述牺牲层200被刻蚀的速率。
本实施例中，所述沟道层300的材料为硅，因此，所述第二牺牲层220的 材料为锗，更有利于使得所述第二牺牲层220的耐刻蚀度小于所述第一牺牲层 210的耐刻蚀度。
所述锗与硅能形成较大的刻蚀选择比，有利于后续去除所述第二牺牲层 220，并减少对沟道层300的损伤，同时，所述锗的耐刻蚀度小于锗化硅的耐刻 蚀度，有利于将所述第二牺牲层220先去除，露出所述第一牺牲层210在水平 方向的表面，从而易于加快所述第一牺牲层210的刻蚀速率，减小刻蚀工艺对 所述沟道层300的损伤。
在其他实施例中，可以根据沟道层的材料，选取与沟道层具有刻蚀选择比 的第一牺牲层的材料，并选取与沟道层具有刻蚀选择比且耐刻蚀度小于第一牺 牲层的相适宜的材料，以便后续去除第二牺牲层时，减小对沟道层的损伤。
需要说明的是，所述第二牺牲层220的厚度d占牺牲层200总厚度d0的比 例不能过大，也不能过小。如果所述第二牺牲层220的厚度d占牺牲层200总 厚度d0的比例过大，所述第二牺牲层220通过外延生长形成，则容易因晶格尺 寸适配影响所述第二牺牲层220的外延质量，并产生额外的应力问题，而且， 第二牺牲层220的厚度d占牺牲层200总厚度d0的比例过大，相应导致第一牺 牲层210的厚度占牺牲层200总厚度d0的比例过小，而本实施例中，所述沟道 层300的材料为硅，所述第一牺牲层210的材料为锗化硅，所述第二牺牲层220的材料为锗，则在形成所述沟道结构400时，所述沟道层300与第二牺牲层220 之间锗含量的浓度梯度过大，难以形成质量较高的所述沟道结构400，同时， 所述第一牺牲层210的厚度占牺牲层200总厚度d0的比例过小，容易使得所述 第二牺牲层220中的锗元素扩散至所述沟道层300中，影响所述沟道层300的 质量；如果所述第二牺牲层220的厚度d占牺牲层200总厚度d0的比例过小， 则所述第一牺牲层210的厚度占牺牲层200总厚度d0的比例相应过大，后续去 除所述第二牺牲层220之后，难以提高去除所述第一牺牲层210的速率，仍需要较长时间以去除第一牺牲层210，从而增大了部分区域的沟道层300受到过 刻蚀的概率，且所述第二牺牲层220厚度d过小，则去除所述第二牺牲层220 后，两层第一牺牲层210之间的间隙过小，难以使得刻蚀介质完全进入间隙并 与所述第一牺牲层210露出的表面完全接触，从而难以提高去除所述第一牺牲 层210的速率。因此，本实施例中，所述第二牺牲层220的厚度d占牺牲层200 总厚度d0的比例为10％至90％。
具体地，参考图5，形成所述沟道结构400的步骤包括：在所述基底100 上形成沟道结构材料层401，所述沟道结构材料层401包括一个或多个堆叠的 沟道叠层材料层311，所述沟道叠层材料层311包括牺牲材料层201和位于所 述牺牲材料层201上的沟道材料层301，所述牺牲材料层201包括两层第一牺 牲材料层211和夹于两层所述第一牺牲材料层211之间的第二牺牲材料层221， 其中，所述第二牺牲材料层221的耐刻蚀度小于所述第一牺牲材料层211的耐 刻蚀度。
所述沟道结构材料层401用于形成沟道结构400，本实施例中，所述沟道 结构材料层401用于同时在多个区域形成多个沟道结构400，简化了工艺流程， 提高了工艺效率，节约了工艺成本。
其中，所述沟道叠层材料层311用于形成沟道叠层310，所述牺牲材料层 201用于形成牺牲层200，所述沟道材料层301用于形成沟道层300，所述第一 牺牲材料层201用于形成第一牺牲层210，所述第二牺牲材料层221用于形成 第二牺牲层220。
所述沟道材料层301包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料，用于直接 形成沟道层300，所述第一牺牲层211的材料包括锗化硅，用于直接形成第一 牺牲层210，所述第二牺牲层221的材料包括锗，用于直接形成第二牺牲层220， 且所述第二牺牲材料层221的耐刻蚀度小于所述第一牺牲材料层211的耐刻蚀 度，使得所述第二牺牲层220耐刻蚀度小于所述第一牺牲层210耐刻蚀度。
本实施例中，在同一工序中形成所述沟道结构材料层401，简化了工艺流 程，提高了工艺效率，节约了工艺成本。
具体地，在同一工序中形成所述沟道结构材料层401指的是：所述沟道结 构材料层401的形成是在同一道工序的同一个机台中完成的，不需要增加新的 工序。
本实施例中，采用外延生长工艺形成所述沟道结构材料层401。
所述外延生长工艺能够较好地控制工艺参数，工艺可控性较高，易于获得 较精准的膜层厚度尺寸，而且，所述外延生长工艺易于形成杂质较少的膜层， 使得所述沟道结构材料层401的质量较高，此外，所述第一牺牲材料层211的 材料硅，所述第二牺牲材料层221的材料为锗，所述沟道材料层301的材料为 硅，通过上述材料设置，则采用外延生长工艺能够在所述沟道材料层301上生 长出第一牺牲材料层211，在所述第一牺牲材料层211上生长出第二牺牲材料 层221，在所述第二牺牲材料层221上生长出第一牺牲材料层211，在所述第一 牺牲材料层211上生长出沟道材料层301，从而使得所述沟道结构材料层401 在同一工序中形成。
参考图6，图形化所述沟道结构材料层401，在所述基底100上形成沟道结 构400。
图形化所述沟道结构材料层401，使得在所述第一器件区100A和第二器件 区100B同时形成沟道结构400，简化了工艺流程，提高了工艺效率，节约了工 艺成本。
本实施例中，在所述基底100上形成沟道结构400的过程中，在所述第一 器件区100A和第二器件区100B的基底100上形成所述沟道结构400，且与所 述沟道结构400延伸方向相垂直的方向上，所述第一器件区100A中的沟道结 构400宽度w1小于所述第二器件区100B中的沟道结构400宽度w2。
所述第一器件的沟道宽度小于所述第二器件的沟道宽度，所述沟道宽度指 的是，与所述沟道结构400延伸方向相垂直的方向上，所述沟道结构400的宽 度，则与所述沟道结构400延伸方向相垂直的方向上，所述第一器件区100A 中的沟道结构400宽度w1小于所述第二器件区100B中的沟道结构400宽度 w2。
需要说明的是，所述沟道宽度对去除所述牺牲层200的速率有所影响，所 述第一器件区100A中的沟道结构400宽度w1小于所述第二器件区100B中的 沟道结构400宽度w2，则所述第一器件区100A中牺牲层200的体积小于所述 第二器件区100B中牺牲层200的体积，因此，后续去除所述牺牲层200的过 程，去除所述第一器件区100A中牺牲层200的时间小于去除所述第二器件区 100B中牺牲层200的时间，也就是说，去除所述第一器件区100A中牺牲层200 更快。
还需要说明的是，在图形化沟道结构材料层401后，还可以包括：继续图 形化所述基底100，形成凸立于剩余基底100上的鳍部(未标示)。
本实施例中，形成沟道结构400和鳍部后，还包括：在沟道结构400和鳍 部露出的剩余基底100上形成隔离层(未标示)，所述隔离层覆盖鳍部的整个侧 壁或部分侧壁。
所述隔离层用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通 常会在NMOS晶体管和PMOS晶体管之间形成隔离层。
参考图8，形成所述沟道结构400之后，还包括：在所述基底100上形成 横跨所述沟道结构400的伪栅结构600，所述伪栅结构600覆盖所述沟道区400c 的沟道结构400的顶部和侧壁。
具体地，在形成隔离层之后，形成伪栅结构600。
所述伪栅结构600用于为后续形成栅极结构占据空间位置。
具体地，所述伪栅结构600为叠层结构，包括伪栅氧化层(未示出)以及 覆盖所述伪栅氧化层的伪栅层(未示出)。
所述伪栅层可以为单层结构或叠层结构，所述伪栅层的材料包括无定形硅 和多晶硅中的一种或两种。在其他实施例中，所述伪栅层的材料还可以包括氧 化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳中的一种 或多种。
本实施例中，所述伪栅层为单层结构，所述伪栅层的材料为无定形硅。无 定形硅不具有晶向，因此，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较 佳，从而提高后续对所述伪栅层的去除效果。
作为一种示例，所述伪栅氧化层的材料为氧化硅。
参考图9，所述形成方法还包括：在所述基底100上形成覆盖所述沟道结 构400的层间介质层610，所述层间介质层610还覆盖所述伪栅结构600的侧 壁且露出所述伪栅结构600的顶部。
所述层间介质层610用于相邻器件之间起到隔离作用，所述层间介质层610 还用于为后续去除所述伪栅结构600形成栅极开口提供工艺基础。
所述层间介质层610的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、 碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
参考图10，所述形成方法还包括：去除所述伪栅结构600，在所述层间介 质层610中形成栅极开口620所述栅极开口620露出所述沟道区400c的沟道结 构400。
所述栅极开口620为后续形成栅极结构提供空间位置，且所述栅极开口620 露出所述沟道区400c的沟道结构400，为后续去除所述牺牲层200做准备。
结合参考图11和图12，刻蚀去除所述沟道区400c的牺牲层200。
本发明实施例中，所述牺牲层200包括两层第一牺牲层210和夹于两层所 述第一牺牲层210之间的第二牺牲层220，所述第二牺牲层220的耐刻蚀度小 于所述第一牺牲层210的耐刻蚀度，则在去除所述牺牲层200的过程中，所述 第二牺牲层220易于被先去除，相应的，所述第一牺牲层210能够在去除第二 牺牲层220的过程中对沟道层200起到保护作用，同时，去除所述第二牺牲层 220后，能够露出所述第一牺牲层210在水平方向的表面212(如图11所示)， 从而增大了所述第一牺牲层210与刻蚀介质的接触面积，有利于加快所述第一 牺牲层210的被刻蚀速率，且还能够沿所述第一牺牲层210的厚度方向刻蚀第 一牺牲层210，相应提高了对第一牺牲层210的刻蚀速率均一性，且有利于减 小沟道结构400的宽度对第一牺牲层210的刻蚀速率的影响，进而减小去除第 一牺牲层210的过程对沟道层300的损伤，相应有利于提高所述半导体结构的 性能。
具体到本实施例中，增大了所述第二区域100B中牺牲层200的刻蚀速率， 从而较大程度上减小了所述第一器件区100A中沟道层300被过刻蚀的概率。
本实施例中，刻蚀去除所述沟道区400c的牺牲层200的过程中，依次去除 所述第二牺牲层220和第一牺牲层210，则去除所述第二牺牲层220之后，所 述第一器件区100A和第二器件区100B中，有利于使得剩余所述第一牺牲层 210在垂直于所述基底表面的方向上需要被刻蚀的厚度一致，从而有利于减小 在去除所述第一牺牲层210的过程中，降低所述第一器件区100A中的沟道层 300被过刻蚀的概率。
本实施例中，通过所述栅极开口620，刻蚀去除所述沟道区400c的牺牲层 200，实现所述沟道层300的悬空设置，也为后续形成的栅极结构提供空间位置。
本实施例中，刻蚀去除所述沟道区400c的牺牲层200的步骤中，在同一工 序中，依次去除所述第二牺牲层220和第一牺牲层210，简化了工艺流程，提 高了工艺效率，节约了工艺成本。
具体地，在同一工序中，依次去除所述第二牺牲层220和第一牺牲层210 指的是：在同一道工序的同一个机台中，去除所述第二牺牲层220和第一牺牲 层210，不需要额外改变工艺或增加新的工序。
本实施例中，采用各向同性的干法刻蚀工艺刻蚀去除所述牺牲层200。
所述各向同性的刻蚀工艺有利于将所述牺牲层200去除干净。
本实施例中，所述各向同性的刻蚀工艺包括Certas刻蚀工艺或SiCoNi刻蚀 工艺。
所述Certas刻蚀工艺或SiCoNi刻蚀工艺具有较好的各向同性特性，有利于 去除干净所述牺牲层200，且所述Certas刻蚀工艺或SiCoNi刻蚀工艺对于所述 牺牲层200和所述沟道层300具有较好的刻蚀选择比。
本实施例中，所述各向同性的刻蚀工艺为Certas刻蚀工艺，所述Certas刻 蚀工艺的刻蚀气体包括HF气体。
在其他实施例中，也可以采用湿法刻蚀工艺刻蚀去除所述牺牲层。
需要说明的是，本实施例中，在同一刻蚀步骤中去除所述第二牺牲层220 和第一牺牲层210，但由于第二牺牲层220的耐刻蚀度更低，因此，第二牺牲 层220先被去除，从而达到了依次去除第二牺牲层220和第一牺牲层210的效 果。
参考图13，刻蚀去除所述沟道区400c的牺牲层200后，在所述沟道区400c 中，形成栅极结构500，所述栅极结构500包括环绕覆盖所述沟道层300的栅 介质层510，以及位于所述栅介质层510上的栅电极层520。
所述栅极结构500用于控制所述晶体管的沟道的开启和关断。
所述栅极结构500环绕覆盖所述沟道层300，因此，所述沟道层300的顶 部、底部和侧壁均能够作为沟道，增大了沟道层300中用于作为沟道的面积， 从而增大了所述半导体结构的工作电流。
本实施例中，在所述栅极开口620中形成栅极结构500。
所述栅介质层510用于隔离栅电极层520与沟道层300。
所述栅介质层510的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、 HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
本实施例中，所述栅极结构500为金属栅极结构，因此，所述栅介质层510 包括高k栅介质层(图未示)，高k栅介质层的材料包括高k介质材料。其中， 高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地， 所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、 HfZrO或Al2O3等。作为一种示例，所述高k栅介质层的材料为HfO2。
本实施例中，所述栅介质层510还可以包括位于高k栅介质层和沟道层300 之间的栅氧化层(图未示)。作为一种示例，所述栅氧化层的材料为氧化硅。
所述栅电极层520用于将金属栅极结构的电性引出。
本实施例中，形成所述栅电极层520的步骤中，所述栅电极层520环绕覆 盖所述栅介质层510，从而所述栅电极层520环绕覆盖所述沟道层300。
本实施例中，所述栅电极层520的材料包括TiN、TaN、Ta、Ti、TiAl、W、 AL、TiSiN和TiAlC中的一种或多种。
本实施例中，所述栅极结构500为金属栅极结构，因此，所述栅电极层520 包括功函数层(图未示)、以及位于功函数层上的电极层(图未示)，或者，栅 电极层520也可以仅包括功函数层。其中，所述功函数层用于调节晶体管的阈 值电压。
需要说明的是，在另一些实施例中，根据工艺需求，所述栅极结构也可以 为多晶硅栅结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在 不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范 围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区，其中，所述第二牺牲层的耐刻蚀度小于所述第一牺牲层的耐刻蚀度；
刻蚀去除所述沟道区的牺牲层；
刻蚀去除所述沟道区的牺牲层后，在所述沟道区中，形成栅极结构，所述栅极结构包括环绕覆盖所述沟道层的栅介质层，以及位于所述栅介质层上的栅电极层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括用于形成第一器件的第一器件区、以及用于形成第二器件的第二器件区，所述第一器件的沟道宽度小于所述第二器件的沟道宽度；
在所述基底上形成沟道结构的过程中，在所述第一器件区和第二器件区的基底上形成所述沟道结构，且与所述沟道结构延伸方向相垂直的方向上，所述第一器件区中的沟道结构宽度小于所述第二器件区中的沟道结构宽度。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟道结构的步骤包括：在所述基底上形成沟道结构材料层，所述沟道结构材料层包括一个或多个堆叠的沟道叠层材料层，所述沟道叠层材料层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层，所述牺牲材料层包括两层第一牺牲材料层和夹于两层所述第一牺牲材料层之间的第二牺牲材料层，其中，所述第二牺牲材料层的耐刻蚀度小于所述第一牺牲材料层的耐刻蚀度；
图形化所述沟道结构材料层，在所述基底上形成沟道结构。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在同一工序中形成所述沟道结构材料层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，采用外延生长工艺形成所述沟道结构材料层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除所述沟道区的牺牲层的步骤中，在同一工序中，依次去除所述第二牺牲层和第一牺牲层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺刻蚀去除所述沟道区的牺牲层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料包括锗化硅，所述第二牺牲层的材料包括锗；
或者，所述第一牺牲层的材料包括锗化硅，所述第二牺牲层的材料包括锗化硅，且所述第二牺牲层中锗的原子百分比含量大于所述第一牺牲层中锗的原子百分比含量。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道层的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二牺牲层的厚度占牺牲层总厚度的比例为10％至90％。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟道结构之后，依次去除所述沟道区的第二牺牲层和第一牺牲层之前，还包括：在所述基底上形成横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道区的沟道结构的顶部和侧壁；
在所述基底上形成覆盖所述沟道结构的层间介质层，所述层间介质层还覆盖所述伪栅结构的侧壁且露出所述伪栅结构的顶部；
去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出所述沟道区的沟道结构；
通过所述栅极开口，刻蚀去除所述沟道区的牺牲层；
刻蚀去除所述沟道区的牺牲层后，在所述栅极开口中形成栅极结构。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
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