CN111627918A - 一种3d nand存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种3D NAND存储器及其制造方法，该方法在衬底上形成包括底部牺牲层及形成在底部牺牲层上方的交替层叠的牺牲层和绝缘层的堆叠结构，将底部牺牲层替换为源极层，并对所述源极层进行氧化处理，在源极层的表面形成第一隔离层，实现背部选择栅氧化物的功能。该方法有利于控制第一隔离层的厚度，提高第一隔离层的均匀性，从而有利于源极层的均匀反型，在存储器的读写操作中保证电子的沟道。解决了由于背部选择栅氧化物层的厚度问题带来的源极层的厚度及均匀性问题，可以实现P型阱的连续和擦除过程中空穴的补给。源极层同时在堆叠方向上形成在沟道结构中，增加了源极层与沟道层的接触面积，增强源极层与沟道层的电性连接。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种3D NAND存储器及其制造方法。
背景技术
随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。3D存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层、96层、128层或更多层数据单元的堆叠。随着堆叠层数的增加，贯穿堆叠结构的存储结构的引出面临越来越大的挑战。
传统的实现沟道结构与衬底连通的方法通常面临外延结构均匀性以及连续性上的缺陷，或者背部选择栅氧化物的厚度难以控制的问题。在多层沟道孔工艺中还会面临堆叠结构的刻蚀难度增加的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND存储器及其制造方法，该方法中，堆叠结构中的底部牺牲层包括第一牺牲材料层以及第二牺牲材料层，第二牺牲层上方交替形成牺牲层以及绝缘层。将所述第一牺牲材料以及第二牺牲材料层替换为源极层，并且对所述源极层进行氧化处理，在其表面形成第一隔离层。该方法可以实现P型阱的连续以及擦除过程中空穴的补给；有利于提高背部选择栅氧化物层的均匀性，有利于背部选择栅的均匀反型，并且有利于增加源极层与沟道层的电性连接。
为实现上述目的及其它相关目的，本发明提供了一种3D NAND存储器制造方法，包括以下步骤：
提供衬底，在所述衬底上形成堆叠结构，所述堆叠结构包括底部牺牲层以及交替层叠的牺牲层及绝缘层；
形成贯穿所述堆叠结构的沟道结构；
形成贯穿所述堆叠结构并暴露所述底部牺牲层的栅线缝隙；
替换所述底部牺牲层形成源极层；
在所述源极层的表面形成第一隔离层；
在所述堆叠结构的所述绝缘层之间形成栅极。
可选地，提供衬底，在所述衬底上形成堆叠结构，还包括以下步骤：
在所述衬底上形成阻挡层；
在所述阻挡层上方形成第一牺牲材料层以及第二牺牲材料层；
在所述第二牺牲材料层上方交替形成所述牺牲层及绝缘层。
可选地，替换所述底部牺牲层形成源极层之前，还包括以下步骤：
在所述栅线缝隙的侧壁及底部形成栅线间隔层；
去除所述栅线缝隙底部的栅线间隔层至暴露所述底部牺牲层。
可选地，替换所述底部牺牲层形成源极层，还包括以下步骤：
去除所述第一牺牲材料层，暴露所述阻挡层、所述第二牺牲材料层以及所述沟道结构的电荷阻挡层；
去除所述衬底上的所述阻挡层以及暴露的所述电荷阻挡层，以暴露所述沟道结构的电荷俘获层；
去除所述第二牺牲材料层，以及暴露的所述电荷俘获层和所述电荷俘获层所覆盖的遂穿层，暴露所述沟道结构的沟道层，以形成沟槽；
在所述沟槽中填充导电材料形成源极层。
可选地，在所述沟槽中填充导电材料形成源极层包括：在所述沟槽中填充P型多晶硅。
可选地，去除所述第二牺牲材料层，以及暴露的所述电荷俘获层和所述电荷俘获层所覆盖的遂穿层，暴露所述沟道结构的沟道层，以形成沟槽，还包括以下步骤：
去除所述第二牺牲材料层，形成所述沟槽的第一部分；
去除所述电荷俘获层及所述电荷俘获层所覆盖的所述遂穿层，形成所述沟槽的第二部分，并且在所述堆叠结构的堆叠方向上，所述第二部分的宽度大于所述第一部分的宽度。
可选地，在所述源极层的表面形成第一隔离层，还包括以下步骤：
经所述栅线缝隙在所述源极层中形成开口，所述开口暴露所述衬底；
经所述栅线缝隙去除所述堆叠结构的所述牺牲层，形成栅极沟槽；
对所述源极层进行氧化处理，在所述源极层的表面及所述开口的侧壁和底部形成所述第一隔离层。
可选地，在所述源极层的表面形成第一隔离层，还包括以下步骤：
经所述栅线缝隙在所述源极层中形成开口，所述开口暴露所述衬底；
经所述栅线缝隙去除所述堆叠结构的所述牺牲层，形成栅极沟槽；
在所述栅极沟槽暴露的所述源极层的表面沉积氧化物层以形成所述第一隔离层。
可选地，在所述堆叠结构的所述绝缘层之间形成栅极，还包括以下步骤：
在所述栅极沟槽的侧壁上形成介电层；
在所述栅极沟槽中填充栅极导电材料。
可选地该3D NAND存储器制造方法还包括以下步骤：
在所述栅线缝隙的侧壁上形成第二隔离层；
在所述栅线缝隙中形成与所述衬底连通的共源极。
可选地，该3D NAND存储器制造方法还包括：
对所述栅极导电材料进行回蚀刻；
对所述开口底部的所述介电层及所述第一隔离层进行刻蚀以暴露所述衬底。
可选地，形成贯穿所述堆叠结构的沟道结构还包括以下步骤：
形成贯穿所述堆叠结构的沟道孔；
在所述沟道孔的侧壁上依次形成电荷阻挡层、电荷捕获层以及遂穿层；
在所述沟道孔中形成沟道层；
在所述沟道孔中间形成介质层。
本发明还提供了一种3D NAND存储器，该3D NAND存储器，包括：
衬底；
形成在所述衬底上方的堆叠结构，所述堆叠结构包括形成在所述衬底上的源极层、形成在所述源极层上方的第一隔离层以及形成在所述第一隔离层上方的交替层叠的栅极层和绝缘层；
贯穿所述堆叠结构的沟道结构；
共源极，所述共源极贯穿所述堆叠结构并且与所述衬底连通；
其中，所述源极层包括位于所述堆叠结构下方的第一部分以及形成在所述沟道结构中与所述沟道结构连通的第二部分，并且，在所述堆叠结构的堆叠方向上，所述第二部分的宽度大于所述第一部分的宽度。
可选地，所述沟道结构包括：
贯穿所述堆叠结构的阵列排布的沟道孔；
依次形成在所述沟道孔的侧壁上的电荷阻挡层、电荷捕获层以及隧穿层；
形成在所述沟道孔内的沟道层；以及
形成在所述沟道孔中间的介质层。
可选地，所述共源极包括：
贯穿所述堆叠结构的栅线缝隙；
形成在所述栅线缝隙侧壁上的第二隔离层；
形成在所述第二隔离层表面及所述栅线缝隙底部与所述衬底连通的共源极材料层；以及
形成在所述栅线缝隙中的共源极接触材料层。
可选地，所述共源极与所述源极层之间还形成有所述第一隔离层、介电层以及所述第二隔离层。
可选地，所述栅极层与所述绝缘层及所述第二隔离层之间还包括介电层。
可选地，所述源极层为P型多晶硅层。
如上所述，本发明提供的3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明的3D NAND存储器制造方法在衬底上形成堆叠结构，该堆叠结构中的底部牺牲层包括第一牺牲材料层和第二牺牲材料层，将上述底部牺牲层替换为源极层，并在源极层的表面形成第一隔离层，例如对所述源极层进行氧化处理，以在源极层表面形成氧化物层，或者在源极层表面沉积氧化物层，该氧化物层形成第一隔离层，实现背部选择栅氧化物的功能。另外，该方法有利于提高第一隔离层的均匀性，从而有利于源极层的均匀反型，在存储器的读写操作中保证电子的沟道。该方法通过对源极层进行处理在表面形成上述第一隔离层，解决了由于背部选择栅氧化物层的厚度问题带来的源极层的厚度及均匀性问题，可以实现P型阱的连续和擦除过程中空穴的补给，提高器件的寿命。
在本发明的方法中，去除上述第二牺牲材料层以及底部牺牲层和衬底之间的阻挡层时，同时去除沟道结构的电荷阻挡层、电荷捕获层以及遂穿层，并且在堆叠方向上进一步去除电荷捕获层及遂穿层，增加了后续形成的源极层与所述沟道结构连通的接触面积，增强源极层与沟道层的电性连接。
本发明的3D NAND存储器由上述方法制备，因此同样具备上述有益效果。
附图说明
图1a和图1b显示为现有技术中形成沟道结构及源极层的结构示意图。
图2显示为本发明提供的3D NAND存储器制造方法的流程图。
图3显示为本实施例提供的衬底以及形成在衬底上的堆叠结构的结构示意图。
图4显示为在图3所示的堆叠结构中形成沟道结构的结构示意图。
图5显示为在图4所示结构中形成栅线缝隙的结构示意图。
图6显示为在图5所示的栅线缝隙的侧壁上形成栅线间隔层的示意图。
图7显示为去除图6所示的栅线缝隙的底部的栅线间隔层的结构示意图。
图8显示为经图7所示的栅线缝隙去除底部牺牲层中的第一牺牲材料层的结构示意图。
图9显示为经图8所示的栅线缝隙去除衬底上的阻挡层的结构示意图。
图10显示为经图9所示的栅线缝隙去除底部牺牲层中的第二牺牲材料层，形成沟槽的结构示意图。
图11显示为在图10所示的沟槽中填充导电材料形成源极层的结构示意图。
图12显示为经图11所示的栅线缝隙在源极层中形成开口的结构示意图。
图13显示为去除堆叠结构中的其余牺牲层形成栅极沟槽的结构示意图。
图14显示为在源极层的表面形成氧化物层的结构示意图。
图15显示为在栅极沟槽的侧壁上形成介电层的结构示意图。
图16显示为在图15所示的栅极沟槽中形成字线层的结构示意图。
图17显示为在图16所示的栅线缝隙中形成共源极的结构示意图。
元件标号说明
010 衬底 1031 电荷阻挡层
011 源极层 1032 电荷捕获层
012 背部选择栅氧化层 1033 遂穿层
013 选择性外延结构 1034 沟道层
014 沟道层 1035 介质层
020 衬底 104 栅线缝隙
021 源极层 1041 栅线间隔层
022 背部选择栅氧化层 105 沟槽
023 沟道层 1051 沟槽的第一部分
100 衬底 1052 沟槽的第二部分
101 底部牺牲层 106 源极层
1011 阻挡层 107 开口
1012 第一牺牲材料层 108 栅极沟槽
1013 第二牺牲材料层 109 氧化物层
102 堆叠结构 110 介电层
1021 牺牲层 111 栅极
1022 绝缘层 112 第二隔离层
103 沟道结构 113 源极材料层
114 源极接触层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
随着3D NAND存储器层数的增加，沟道结构的引出工艺挑战越来越大。现有技术中，通常采用图1a和1b所示的两种方法形成沟道结构。
如图1a所示，通常在形成沟道孔之后在沟道孔底部形成选择性外延结构013，然后在沟道孔中形成存储器层和沟道层，沟道层014与选择性外延结构013连通；之后形成栅极层，实现源极层与选择性外延结构连通。对着层数的增加，这样的方法不利于选择性外延结构的均匀性，通常会存在选择性外延结构与衬底及源极层之间的接触不良等问题。随着层数的增加，通常还会面临堆叠结构的刻蚀难题，尤其对于多层沟道孔的情况，刻蚀难题尤为突出。
如图1b所示，在另外的方法中，首先在沟道孔中依次形成存储器层和沟道层023，然后通过栅线缝隙去除存储器层并填充例如多晶硅或者外延硅形成源极层021，将沟道层023与衬底020连通。这种方法同样存在多晶硅或外延硅的均匀性问题；另外，源极层021如果采用P型多晶硅，会存在与衬底结合性较差的问题，同时由于原来的背部选择栅氧化物层022的存在以及其厚度问题，P型多晶硅通常会存在厚度及均匀性问题；如果源极层021采用N型多晶硅，就必须采用GIDL(Gate-Induced Drain Leakage，栅诱导漏极泄漏电流)数据擦除方式来进行数据擦除，而GIDL数据擦除方式需要在漏极层接入较高的电压，因此容易对器件造成损坏，从而降低存储器的使用寿命。
针对现有技术中的上述缺陷，本发明提供一种3D NAND存储器及其制造方法，以解决上述缺陷。现通过下面的具体实施例并结合附图详细描述本发明。
实施例一
本实施例提供一种3D NAND存储器的制造方法，如图2所示，该方法包括如下步骤：
步骤S101：提供衬底，在所述衬底上形成堆叠结构，所述堆叠结构包括交替层叠的牺牲层及绝缘层；
参照图3，首先提供一衬底100，在衬底100上形成堆叠结构102。在本实施例中衬底100可以是硅、单晶绝缘体上硅或者其他适合材料的衬底。并且衬底100中还可以形成位于衬底100顶部的P型阱以及位于P型阱下方的N型阱(在此未详细示出)。该堆叠结构102可以是64层、96层、128层甚至更多层。
仍然参照图3，形成上述堆叠结构102时，首先在衬底100上方形成底部牺牲层101，然后在底部牺牲层上方交替形成牺牲层1021和绝缘层1022。牺牲层1021可以是氧化硅，绝缘层1022可以是氮化硅，即层叠结构形成氧化硅和氮化硅交替排列的ONO层叠结构。形成上述底部牺牲层101具体包括：首先在衬底100的表面形成阻挡层1011，在阻挡层上方形成第一牺牲材料层1012，然后在第一牺牲材料层1012上方形成第二牺牲材料层1013。优选地，该第一牺牲材料层1012和第二牺牲材料层1013为不同的材料层。例如，第一牺牲材料层为多晶硅层，而第二牺牲材料层1013为氮化硅层。该第二牺牲材料层1013的氮化硅层可以是与牺牲层1021的氮化硅层相同或者不同的氮化硅层。例如，在本实施例中，第二牺牲材料层1013是掺杂的氮化硅层，该掺杂的氮化硅层具有比牺牲层1021的氮化硅层更高的蚀刻选择比。
步骤S102：形成贯穿所述堆叠结构的沟道结构；
参照图4，形成堆叠结构102之后，形成贯穿堆叠结构102的沟道结构103。可以采用本领域常用的技术手段形成该沟道结构。例如，首先刻蚀衬底100上的堆叠结构102形成贯穿堆叠结构102沟道孔，在优选实施例中，同时刻蚀部分衬底100，使得沟道孔延伸至衬底中。然后在沟道孔的侧壁上依次形成电荷阻挡层1031、电荷捕获层1032以及遂穿层1033，然后在沟道孔中形成沟道层1034，还可以在沟道孔的中央填充介质层1035。
在优选实施例中，电荷阻挡层的材料可以是高k电介质。高k电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高k电介质可以例如是氧化铝，氧化铪，氧化锆等。电荷阻挡层可以是单层的介电氧化物，亦可是多层模型，如高k氧化物及氧化硅等。电荷捕获层1032可以由SiN制成。在另一个实施例中，电荷捕获层1032可以是多层结构，例如SiN/SiON/SiN的多层结构。在一些实施例中，隧穿层1033同样可以是多层结构，例如SiO/SiON/SiO多层结构。沟道层1034可以由多晶硅经由炉低压化学气相沉积(CVD)工艺制成。
步骤S203：形成贯穿所述堆叠结构并暴露所述底部牺牲层的栅线缝隙；
如图5所示，在堆叠结构102中形成栅线缝隙104。如图5所示，刻蚀堆叠结构102至暴露底部牺牲层101，形成栅线缝隙104。在优选实施例中刻蚀堆叠结构102至底部牺牲层101的部分第一牺牲材料层1012，暴露第一牺牲材料层1012。
步骤S204：替换所述底部牺牲层形成源极层；
如图11所示，形成上述栅线缝隙104之后，通过栅线缝隙104去除底部牺牲层101，并将底部牺牲层替换为源极层106。在优选实施例中，该源极层106为多晶硅层。该源极层形成在衬底上方，与衬底及沟道结构的沟道层1034连通。
如图6所示，在优选实施例中，去除底部牺牲层101之前还包括在栅线缝隙104的侧壁及底部形成栅线间隔层1041，以在后续替换底部牺牲层时，保护堆叠结构中的牺牲层和绝缘层免受损伤。该栅线间隔层1041可以是多层结构，例如可以是SiO/SiON/SiO形成的多层结构。形成上述栅线间隔层1041之后，如图7所示，对栅线缝隙底部(即形成在底部牺牲层的第一牺牲材料层上)的栅线间隔层1041去除，再次打开栅线缝隙，暴露底部牺牲层101的第一牺牲材料层1012。
如图8～图10所示，在另一优选实施例中，去除底部牺牲层101具体为：
如图8所示，首先，通过栅线缝隙104去除底部牺牲层101中的第一牺牲材料层1012，去除该第一牺牲材料层1012之后，暴露出沟道结构的电荷阻挡层1031。然后如图9所示，去除衬底上方的阻挡层1011，在优选实施例中，该阻挡层1011与电荷阻挡层1031同为氧化物层，例如均为氧化硅层，因此，在去除该阻挡层1011的同时，暴露的电荷阻挡层1031同时被去除，此时，暴露出沟道结构103的电荷捕获层1032。然后，如图10所示，去除底部牺牲层101中的第二牺牲材料层1013，此时形成了沟槽105的第一部分1051，由于第二牺牲材料层为SiN层，与电荷捕获层及遂穿层材料相同或相似，因此在去除该第二牺牲材料层1013的同时，暴露的电荷捕获层1032及该部分电荷捕获层所覆盖的隧穿层同样被去除，在优选实施例中，在堆叠方向上继续刻蚀电荷捕获层及遂穿层，暴露出沟道结构的沟道层1034，由此形成沟槽105的第二部分1052，第一部分1051和第二部分1052形成贯通的沟槽105。由图10可以看出，在堆叠结构的堆叠方向上，沟槽105的上述第二部分1052的宽度大于第一部分1051的宽度。
形成上述沟槽105之后，在沟槽105中沉积多晶硅，形成源极层106，在更加优选的实施例中，该多晶硅为P型掺杂的多晶硅。由于底部牺牲层101上方形成的是堆叠结构中的牺牲层，不存在背部选择栅氧化层，也就不存在由于背部选择栅养护层厚度对沉积多晶硅造成的影响，因此，本实施例的方法，能够保证沉积的源极层的均匀性。同时实现了P型阱的连续以及擦除过程中空穴的补给。另外，由于沟槽的第二部分1052的宽度大于第一部分1051的宽度，因此，在沟槽的第二部分1052和第一部分1051中形成的该源极层106的第二部分1062的宽度大于第一部分1061的宽度，由此能够增大源极层与沟道层的接触面积，增强二者的电连接性。
步骤S205：在所述源极层的表面形成第一隔离层；
如图14所示，对源极层106进行氧化处理，在源极层表面形成第一隔离层109。如图11所示，沉积上述源极层106之后，如图12所示，经栅线缝隙104对源极层106进行回蚀刻，在源极层106中形成开口107，该开口暴露衬底100。与此同时，沉积在栅线缝隙侧壁上的多晶硅也同时被去除。
然后如图13所示，去除堆叠结构中的牺牲层1021，形成栅极沟槽108，源极层106上方的栅极沟槽108暴露源极层106的表面。例如可以采用本领域常用的酸液腐蚀法，酸液通过栅线缝隙104进入到堆叠结构中，对牺牲层进行腐蚀并最终去除牺牲层，在牺牲层的位置处形成栅极沟槽108，形成栅极沟槽之后，最下方一层栅极沟槽暴露出源极层的表面。可以理解的是，在去除上述牺牲层1021之前，首先去除栅线缝隙104侧壁上残留的栅线间隔层1041，暴露堆叠结构的牺牲层及绝缘层。
在一可选实施例中，对源极层106进行氧化处理，在源极层表面形成氧化硅层，即第一隔离层。例如，可利用高温炉管氧化工艺(high temperature oxidation)氧化多晶硅源极层106。，可在650-1100℃的反应温下，控制反应时间范围在30秒-60分钟之间，反应气体可以是氧气(O2)或其他氧化气体，例如臭氧(O3)等，并且控制反应气体的流量范围在50sccm～10s1m、反应压力范围在50mtorr-1000torr。选择并控制上述各参数，对源极层106的上表面进行氧化，形成厚度均匀性优良的第一隔离层109，即，氧化多晶硅层的上表面，形成厚度均匀性优良的多晶硅氧化层。在本实施例的一优选实施例中，以P型掺杂的多晶硅形成的源极层为例，控制反应温度为900℃、反应时间为60秒，反应气体氧气的流量选择为10s1m，反应压力选择1000torr。将图13所示的结构置于炉管中，首先将炉管温度升温至设定的温度900℃，然后向炉管中通入反应气体氧气，在该反应温度下保持反应时间60秒，在多晶硅表面形成厚度大约为10nm～50nm的氧化硅层，该氧化硅层作为第一隔离层109。通过控制氧化气体的通入量、以及氧化温度、氧化时间等参数，可以精确控制形成的第一隔离层的厚度及均匀性。从而形成期望厚度及均匀性的第一隔离层。
在另一可选实施例中，形成栅极沟槽108，暴露源极层106的表面之后，通过沉积工艺在源极层106表面形成第一隔离层109。例如通过等离子体化学气相沉积工艺或原子层沉积工艺，在源极层106表面沉积度大约为10nm～50nm的氧化硅层。沉积工艺中，同样可以通过控制沉积温度、沉积时间等参数，精确控制形成的第一隔离层的厚度及均匀性。从而形成期望厚度及均匀性的第一隔离层。
步骤S206：在所述堆叠结构的所述绝缘层之间形成栅极；
形成上述栅极沟槽108之后，如图16所示，在沟槽108填充导电材料，例如金属材料，形成栅极111。在优选实施例中，如图15所示，首先在栅极沟槽的侧壁上形成介电层110，即在形成栅极沟槽108的绝缘层的表面形成包绕该绝缘层的介电层110。该介电层优选为高k介电层，例如氧化铝，氧化给，氧化锆等。进一步减少栅极漏电，同时保持器件的良好性能。
在本实施例的优选实施例中，该3D NAND存储器制备方法还包括形成共源极的步骤。如图17所示，形成栅极111之后，首先经栅线缝隙对栅极111进行回蚀刻，同时对开口107底部的介电层110及第一隔离层109进行刻蚀，至暴露衬底110，或者刻蚀部分衬底100以暴露衬底100。然后在栅线缝隙的侧壁上形成第二隔离层112，该第二隔离层112同时形成在回蚀刻栅极111形成的空腔中，以增强与栅极111的隔离。该第二隔离层同样可以是高k介电材料层。然后在栅线缝隙中填充共源极材料层113，该共源极材料层与衬底100连通。例如该共源极材料层也可以是多晶硅层。然后在栅线缝隙中填充共源极接触材料层114，该共源极接触材料层可以是金属材料，例如钨等。
实施例二
本实施例提供一种3D NAND存储器，可同样参照图3～图17，该存储器包括：
衬底；形成在所述衬底上方的堆叠结构，所述堆叠结构包括形成在所述衬底上的源极层、形成在所述源极层上方的第一隔离层以及形成在所述第一隔离层上方的交替层叠的栅极层和绝缘层；
贯穿所述堆叠结构的沟道结构；
共源极，所述共源极贯穿所述堆叠结构并且与所述衬底连通；
其中，所述源极层包括位于所述堆叠结构下方的第一部分以及形成在所述沟道结构中与所述沟道结构连通的第二部分，并且，在所述堆叠结构的堆叠方向上，所述第二部分的宽度大于所述第一部分的宽度。
参照图3～图17，在本实施例中衬底100可以是硅、单晶绝缘体上硅或者其他适合材料的衬底。并且衬底100中还可以形成位于衬底100顶部的P型阱以及位于P型阱下方的N型阱(在此未详细示出)。该堆叠结构102可以是64层、96层、128层甚至更多层。衬底100上方形成有堆叠结构102。该堆叠结构102包括形成在衬底100上的源极层106，形成在源极层106上方的第一隔离层109以及形成在第一隔离层109上方的交替层叠的栅极层111和绝缘层1022。在优选实施例中，该源极层106为多晶硅层，通过对多晶硅层进行氧化处理，在源极层106表面形成氧化层，该氧化层即第一隔离层109。该第一隔离层在后续形成栅极之后，起到背部选择栅氧化层的作用，由于该第一隔离层具有良好的均匀性，因此有利于背部选择栅的均匀反型，在读写操作时保证电子的沟道。
如上面实施例一所述，利用高温炉管氧化工艺(high temperature oxidation)氧化多晶硅源极层106。具体的，采用高温炉管氧化法并通入氧气(O2)或其他氧化气体，例如臭氧(O3)，来氧化源极层106的上表面，形成厚度大约为10nm～50nm的氧化硅层，即，第一隔离层109。通过控制氧化气体的通入量、以及氧化温度、氧化时间等参数，可以精确控制形成的第一隔离层的厚度及均匀性。从而形成期望厚度及均匀性的第一隔离层。
也可以通过上述实施例所述的沉积工艺在源极层106表面形成第一隔离层109。例如通过等离子体化学气相沉积工艺或原子层沉积工艺，在源极层106表面沉积度大约为10nm～50nm的氧化硅层。沉积工艺中，同样可以通过控制沉积温度、沉积时间等参数，精确控制形成的第一隔离层的厚度及均匀性。从而形成期望厚度及均匀性的第一隔离层。
另外，如图17所示，源极层106的第二部分1062的宽度大于第一部分1061的宽度，由此增加了与沟道层1034的接触面积，增强二者的电连接性。
同样参照图4，该存储器的沟道结构103包括贯穿所述堆叠结构的阵列排布的沟道孔，依次形成在所述沟道孔的侧壁上的电荷阻挡层1031、电荷捕获层1032以及隧穿层1033；形成在所述沟道孔内的沟道层1034；以及形成在所述沟道孔中间的介质层1035。在优选实施例中，电荷阻挡层的材料可以是高k电介质。高k电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高k电介质可以例如是氧化铝，氧化给，氧化锆等。电荷阻挡层可以是单层的介电氧化物，亦可是多层模型，如高k氧化物及氧化硅等。电荷捕获层1032可以由SiN制成。在另一个实施例中，电荷捕获层1032可以是多层结构，例如SiN/SiON/SiN的多层结构。在一些实施例中，隧穿层1033同样可以是多层结构，例如SiO/SiON/SiO多层结构。沟道层1034可以由多晶硅经由炉低压化学气相沉积(CVD)工艺制成。
参照图16及图17，所述共源极包括：贯穿所述堆叠结构的栅线缝隙104；形成在所述栅线缝隙侧壁上的第二隔离层112；形成在所述第二隔离层表面及所述栅线缝隙底部与所述衬底连通的共源极材料层113；以及形成在所述栅线缝隙中的共源极接触材料层114。同样参照图17，共源极材料层113与所述源极层106之间还形成有所述第一隔离层109、介电层110以及第二隔离层112。同样如图17所示，栅极层111与所述绝缘层1022及第二隔离层112之间还包括介电层110。
本实施例的3D NAND存储器的源极层均匀性良好，能够可以实现P型阱的连续和擦除过程中空穴的补给。通过对多晶硅层进行氧化处理，在源极层106表面形成氧化层，该氧化层即第一隔离层109。该第一隔离层在后续形成栅极之后，起到背部选择栅氧化层的作用，由于该第一隔离层具有良好的均匀性，因此有利于背部选择栅的均匀反型，在读写操作时保证电子的沟道。
如上所述，本发明提供的本发明提供的3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明的3D NAND存储器制造方法在衬底上形成堆叠结构，该堆叠结构中的底部牺牲层包括第一牺牲材料层和第二牺牲材料层，将上述底部牺牲层替换为源极层，并对所述源极层进行处理，例如进行氧化处理，在源极层的表面形成第一隔离层，实现背部选择栅氧化物的功能。另外，该方法有利于提高第一隔离层的均匀性，从而有利于源极层的均匀反型，在存储器的读写操作中保证电子的沟道。该方法通过对源极层进行处理在表面形成上述第一隔离层，解决了由于背部选择栅氧化物层的厚度问题带来的源极层的厚度及均匀性问题，可以实现P型阱的连续和擦除过程中空穴的补给，提高器件的寿命。
在本发明的方法中，去除上述第二牺牲材料层以及底部牺牲层和衬底之间的阻挡层时，同时去除沟道结构的电荷阻挡层、电荷捕获层以及遂穿层，并且在堆叠方向上进一步去除电荷捕获层及遂穿层，增加了后续形成的源极层与所述沟道结构连通的接触面积，增强源极层与沟道层的电性连接。
本发明的3D NAND存储器由上述方法制备，因此同样具备上述有益效果。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种3D NAND存储器制造方法，其特征在于，包括如下步骤：
提供衬底，在所述衬底上形成堆叠结构，所述堆叠结构包括底部牺牲层以及交替层叠的牺牲层及绝缘层；
形成贯穿所述堆叠结构的沟道结构；
形成贯穿所述堆叠结构并暴露所述底部牺牲层的栅线缝隙；
替换所述底部牺牲层形成源极层；
在所述源极层的表面形成第一隔离层；
在所述堆叠结构的所述绝缘层之间形成栅极。
2.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，提供衬底，在所述衬底上形成堆叠结构，还包括以下步骤：
在所述衬底上形成阻挡层；
在所述阻挡层上方形成第一牺牲材料层以及第二牺牲材料层；
在所述第二牺牲材料层上方交替形成所述牺牲层及绝缘层。
3.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，替换所述底部牺牲层形成源极层之前，还包括以下步骤：
在所述栅线缝隙的侧壁及底部形成栅线间隔层；
去除所述栅线缝隙底部的栅线间隔层至暴露所述底部牺牲层。
4.根据权利要求2所述的3D NAND存储器制造方法，其特征在于，替换所述底部牺牲层形成源极层，还包括以下步骤：
去除所述第一牺牲材料层，暴露所述阻挡层、所述第二牺牲材料层以及所述沟道结构的电荷阻挡层；
去除所述衬底上的所述阻挡层以及暴露的所述电荷阻挡层，以暴露所述沟道结构的电荷俘获层；
去除所述第二牺牲材料层，以及暴露的所述电荷俘获层和所述电荷俘获层所覆盖的遂穿层，暴露所述沟道结构的沟道层，以形成沟槽；
在所述沟槽中填充导电材料形成源极层。
5.根据权利要求4所述的3D NAND存储器制造方法，其特征在于，在所述沟槽中填充导电材料形成源极层包括：在所述沟槽中填充P型多晶硅。
6.根据权利要求4所述的3D NAND存储器制造方法，其特征在于，去除所述第二牺牲材料层，以及暴露的所述电荷俘获层和所述电荷俘获层所覆盖的遂穿层，暴露所述沟道结构的沟道层，以形成沟槽，还包括以下步骤：
去除所述第二牺牲材料层，形成所述沟槽的第一部分；
去除所述电荷俘获层及所述电荷俘获层所覆盖的所述遂穿层，形成所述沟槽的第二部分，并且在所述堆叠结构的堆叠方向上，所述第二部分的宽度大于所述第一部分的宽度。
7.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，在所述源极层的表面形成第一隔离层，还包括以下步骤：
经所述栅线缝隙在所述源极层中形成开口，所述开口暴露所述衬底；
经所述栅线缝隙去除所述堆叠结构的所述牺牲层，形成栅极沟槽；
对所述源极层进行氧化处理，在所述源极层的表面及所述开口的侧壁和底部形成所述第一隔离层。
8.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，在所述源极层的表面形成第一隔离层，还包括以下步骤：
经所述栅线缝隙在所述源极层中形成开口，所述开口暴露所述衬底；
经所述栅线缝隙去除所述堆叠结构的所述牺牲层，形成栅极沟槽；
在所述栅极沟槽暴露的所述源极层的表面沉积氧化物层以形成所述第一隔离层。
9.根据权利要求7或8所述的3D NAND存储器制造方法，其特征在于，在所述堆叠结构的所述绝缘层之间形成栅极，还包括以下步骤：
在所述栅极沟槽的侧壁上形成介电层；
在所述栅极沟槽中填充栅极导电材料。
10.根据权利要求9所述的3D NAND存储器制造方法，其特征在于，还包括以下步骤：
在所述栅线缝隙的侧壁上形成第二隔离层；
在所述栅线缝隙中形成与所述衬底连通的共源极。
11.根据权利要求10所述的3D NAND存储器制造方法，其特征在于，还包括：
对所述栅极导电材料进行回蚀刻；
对所述开口底部的所述介电层及所述第一隔离层进行刻蚀以暴露所述衬底。
12.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，形成贯穿所述堆叠结构的沟道结构还包括以下步骤：
形成贯穿所述堆叠结构的沟道孔；
在所述沟道孔的侧壁上依次形成电荷阻挡层、电荷捕获层以及遂穿层；
在所述沟道孔中形成沟道层；
在所述沟道孔中间形成介质层。
13.一种3D NAND存储器，其特征在于，包括：
衬底；
形成在所述衬底上方的堆叠结构，所述堆叠结构包括形成在所述衬底上的源极层、形成在所述源极层上方的第一隔离层以及形成在所述第一隔离层上方的交替层叠的栅极层和绝缘层；
贯穿所述堆叠结构的沟道结构；
共源极，所述共源极贯穿所述堆叠结构并且与所述衬底连通；
其中，所述源极层包括位于所述堆叠结构下方的第一部分以及形成在所述沟道结构中与所述沟道结构连通的第二部分，并且，在所述堆叠结构的堆叠方向上，所述第二部分的宽度大于所述第一部分的宽度。
14.根据权利要求13所述的3D NAND存储器，其特征在于，所述沟道结构包括：
贯穿所述堆叠结构的阵列排布的沟道孔；
依次形成在所述沟道孔的侧壁上的电荷阻挡层、电荷捕获层以及隧穿层；
形成在所述沟道孔内的沟道层；以及
形成在所述沟道孔中间的介质层。
15.根据权利要求13所述的3D NAND存储器，其特征在于，所述共源极包括：
贯穿所述堆叠结构的栅线缝隙；
形成在所述栅线缝隙侧壁上的第二隔离层；
形成在所述第二隔离层表面及所述栅线缝隙底部与所述衬底连通的共源极材料层；以及
形成在所述栅线缝隙中的共源极接触材料层。
16.根据权利要求15所述的3D NAND存储器，其特征在于，所述共源极与所述源极层之间还形成有所述第一隔离层、介电层以及所述第二隔离层。
17.根据权利要求13所述的3D NAND存储器，其特征在于，所述栅极层与所述绝缘层及所述第二隔离层之间还包括介电层。
18.根据权利要求13所述的3D NAND存储器，其特征在于，所述源极层为P型多晶硅层。
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