CN107293544A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。该半导体器件可以包括：多层源极层、导电图案、层间绝缘层、以及沟道柱。多层源极层可以包括：下源极层、层间源极层、以及上源极层。导电图案和层间绝缘层可以交替地设置于多层源极层上。沟道柱可以穿透导电图案。层间绝缘层、上源极层、以及层间源极层、沟道柱可以延伸到下源极层。沟道柱可以与层间源极层接触。具有各种结构的掺杂区可以形成在沟道柱的下部，从而提高半导体器件的操作可靠性。

Description

半导体器件及其制造方法
技术领域
本公开的一方面总体上涉及一种半导体器件及其制造方法，更具体地涉及一种包括沟道柱的半导体器件及其制造方法。
背景技术
半导体器件可以制造成集成电路。这种集成电路的示例可以包括具有多个存储单元的半导体存储器装置，该存储单元能够在其中储存数据。多个存储单元可以以三维模式布置在半导体衬底顶部。例如，多个存储单元可以沿着置于衬底上的沟道柱堆叠起来，从而形成三维存储器装置。
三维半导体存储器装置非常适于获得高集成度。三维半导体存储器装置可以通过产生栅极诱导漏极泄漏(GIDL)电流，来执行擦除操作。近来，正在开发用于提高三维半导体存储器装置的操作可靠性的各种技术。
发明内容
根据本公开的一方面，提供了一种半导体器件，该半导体器件包括：多层源极层、导电图案、层间绝缘层、以及沟道柱。多层源极层可以包括：下源极层、层间源极层、以及上源极层。导电图案和层间绝缘层可以交替地设置于多层源极层上。沟道柱可以穿透导电图案、层间绝缘层、上源极层、以及层间源极层。沟道柱可以延伸到下源极层。沟道柱可以与层间源极层接触。
沟道柱可以包括：第一掺杂区和第二掺杂区。第一掺杂区可以与层间源极层交叠并包括第一掺杂剂。第二掺杂区可以与导电图案中从最低层开始的至少一层交叠并包括第二掺杂剂。
另选地，沟道柱可以包括：掺杂区，该掺杂区与层间源极层和导电图案中从最低层开始的至少一层交叠，和存储单元沟道区，该存储单元沟道区设置在掺杂区上面，相比于掺杂区，该存储单元沟道区具有更低的阈值电压。
根据本公开的一方面，提供了一种用于制造半导体器件的方法。该方法可以包括顺序地堆叠包括第一掺杂剂的下源极层、牺牲层、以及包括第二掺杂剂的上源极层的步骤。该方法可以包括交替地将第一材料层和第二材料层堆叠在上源极层上的步骤。该方法可以包括形成穿透第一材料层、第二材料层、上源极层、以及牺牲层的沟道柱的步骤。沟道柱可以延伸到下源极层。该方法可以包括在沟道柱之间形成穿透第一材料层、第二材料层、以及上源极层的狭缝的步骤，通过该狭缝使牺牲层暴露。该方法可以包括通过狭缝移除牺牲层，来使沟道柱暴露的步骤。该方法可以包括形成在牺牲层被移除的区域内与沟道柱、下源极层、以及上源极层接触的层间源极层的步骤。该方法可以包括将来自下源极层和上源极层的第一掺杂剂及第二掺杂剂扩散到层间源极层和沟道柱的步骤。
根据本公开的一方面，提供了一种制造半导体器件的方法。该方法可以包括顺序地堆叠包括第一掺杂剂的下源极层、牺牲层、以及包括第一掺杂剂的上源极层的步骤。该方法可以包括交替地将第一材料层和第二材料层堆叠在上源极层上的步骤。该方法可以包括形成穿透第一材料层、第二材料层、上源极层，以及牺牲层的沟道柱的步骤，沟道柱延伸到下源极层的内部。该方法可以包括在沟道柱之间形成穿透第一材料层、第二材料层、以及上源极层的狭缝的步骤，通过该狭缝使牺牲层暴露。该方法可以包括通过狭缝移除牺牲层，来使沟道柱暴露的步骤。该方法可以包括在牺牲层被移除的区域内形成层间源极层的步骤。层间源极层可以与沟道柱、下源极层、以及上源极层接触，并且可以包括第二掺杂剂。该方法可以包括将来自层间源极层的第二掺杂剂扩散到每个沟道柱的掺杂区的步骤。
根据本公开的一方面，提供了一种制造半导体器件的方法。该方法可以包括顺序地堆叠下源极层、牺牲层和上源极层的步骤。该方法可以包括交替地将第一材料层和第二材料层堆叠在上源极层上的步骤。该方法可以包括形成穿透第一材料层、第二材料层、上源极层，以及牺牲层的沟道柱，沟道柱延伸到下源极层。该方法可以包括在沟道柱之间形成穿透第一材料层、第二材料层、以及上源极层的狭缝的步骤，通过该狭缝使牺牲层暴露。该方法可以包括通过狭缝移除牺牲层，来使沟道柱暴露的步骤。该方法可以包括在牺牲层被移除的区域内形成层间源极层的步骤。层间源极层可以包括与沟道柱、下源极层、以及上源极层接触的下部区域。下部区域可以包括第一掺杂剂，而上部区域可以包括第二掺杂剂。该方法可以包括将来自层间源极层的第一及第二掺杂剂扩散到沟道柱的步骤。
根据本公开的一方面，提供了一种制造半导体器件的方法。该方法可以包括顺序地堆叠下源极层、牺牲层、以及上源极层的步骤。该方法可以包括交替地将第一材料层和第二材料层堆叠在上源极层上的步骤。该方法可以包括形成穿透第一材料层、第二材料层、上源极层、以及牺牲层的沟道柱的步骤。沟道柱可以延伸到下源极层。该方法可以包括在沟道柱的下部掺杂掺杂剂，从而在每个沟道柱的下部形成掺杂区的步骤。该方法可以包括在沟道柱之间形成穿透第一材料层、第二材料层、以及上源极层的狭缝的步骤，通过该狭缝使牺牲层暴露。该方法可以包括通过狭缝移除牺牲层，来使沟道柱暴露的步骤。该方法可以包括在牺牲层被移除的区域内形成与沟道柱、下源极层、以及上源极层接触的层间源极层的步骤。
附图说明
图1是例示了根据本公开的实施方式的半导体器件的截面图。
图2A到图2D是例示了根据本公开的实施方式的沟道柱的源极侧沟道区域的各种结构的截面图。
图3A到图3F是例示了图2A所示的半导体器件的制造方法的截面图。
图4是例示了图2B所示的半导体器件的制造方法的截面图。
图5是例示了图2C所示的半导体器件的制造方法的截面图。
图6是例示了图2D所示的半导体器件的制造方法的截面图。
图7是例示了根据本公开的实施方式的存储器系统的配置的图。
图8是例示了根据本公开的实施方式的计算系统的配置的图。
具体实施方式
下文中将参照附图更详细地描述示例性实施方式；然而，它们可以以不同形式体现，并不应被认为限制成本文陈述的实施方式。而是提供这些实施方式使得此公开内容将是透彻和完整的并且将示例性实施方式的范围完全传达给本领域技术人员。
在附图中，为清楚起见，放大了尺寸。应当理解的是，当某元件被称为介于两元件“之间”时，它可以是两元件之间的唯一元件，或者还可能存在一个或多个居间元件。在整个附图中，相同附图标记指代相同元件。
将参照附图描述本公开的示例性实施方式。然而，本公开的示例性实施方式可以以多种不同形式实施，并且不应当被理解为局限于文中所给出的示例性实施方式。而是提供示例性实施方式使得此公开内容将是透彻和完整的并且将本公开的范围完全传达给本领域技术人员。本公开的示例性实施方式的特征可用于各种和许多实施方式而不偏离本公开的范围。在附图中，为清楚起见，可能对层和区域的尺寸及相对尺寸进行扩大。附图未按照比例绘制。在整个附图中，相同附图标记指代相同元件。
实施方式提供具有改进的操作可靠性的半导体器件及其制造方法。
图1是例示了根据本公开的实施方式的半导体器件的截面图。
参照图1，根据本公开的实施方式的半导体器件可以包括：多层源极层SL、堆叠结构STA、沟道柱CH、狭缝绝缘层SI、以及侧壁绝缘层SWI。虽然未例示，但是构成用于驱动半导体器件的存储单元串的电路的驱动晶体管(未示出)可以置于多层源极层SL下面。此外，某些驱动晶体管和多层源极层SL可以通过置于驱动晶体管和多层源极层SL之间的布线(未示出)或连接插头(未示出)彼此电连接。
多层源极层SL可以包括顺序堆叠的下源极层LS、层间源极层IS、以及上源极层US。下源极层LS、层间源极层IS、以及上源极层US可以由不同的导电材料形成。
上源极层US可以置于下源极层LS上方。上源极层US可以与下源极层LS间隔开。层间源极层IS可以置于下源极层LS和上源极层US之间。
下源极层LS和上源极层US可以由能够作为生长种子的材料形成。下源极层LS和上源极层US可以由彼此相同的材料形成。例如，下源极层LS和上源极层US可以包括硅。下源极层LS、层间源极层IS以及上源极层US中的至少一个可以包括掺杂剂。
层间源极层IS可以是从下源极层LS和上源极层US生长的材料层。层间源极层IS可以包括硅。另选地，层间源极层IS可以使用诸如沉积工艺这样的涂覆方法形成。层间源极层IS的底面可以与下源极层LS接触，而层间源极层IS的上表面可以与上源极层US接触。
堆叠结构STA可以置于多层源极层SL上。堆叠结构STA可以包括交替堆叠的层间绝缘层ILD和导电图案CP。导电图案CP可作为存储单元MC的栅电极和选择晶体管SST和DST的栅电极。层间绝缘层ILD可以用于将导电图案CP彼此隔离。导电图案CP可以包括多晶硅、金属、以及金属硅化物中的至少一个。层间绝缘层ILD可以包括氧化物。
堆叠结构STA可以被狭缝SA穿透。狭缝SA可以与多层源极层SL交叠，并可以形成以穿透多层源极层SL的上源极层US。侧壁绝缘层SWI和狭缝绝缘层SI可以形成在狭缝SA内。侧壁绝缘层SWI可以形成在狭缝SA的侧壁上，并且可以使用狭缝绝缘层SI，来填充侧壁绝缘层SWI上的狭缝SA的未用空间。相比于侧壁绝缘层SWI，狭缝绝缘层SI可以更深地延伸到堆叠结构STA/多层源极层SL。例如，形成在狭缝SA中的狭缝绝缘层SI可以延伸到层间源极层IS的上部分。可以形成侧壁绝缘层SWI，以保护层间绝缘层ILD、导电图案CP、以及上源极层US免受蚀刻过程影响，并且可以由与层间绝缘层ILD、导电图案CP和上源极层US不同的材料形成。侧壁绝缘层SWI可以由单层或多层形成。侧壁绝缘层SWI可以由氮化物层形成。
每个沟道柱CH穿透堆叠结构STA和上源极层US，并且可以延伸到下源极层LS。每个沟道柱CH可以以包围核心绝缘层CO的管型形成。在这种情况下，核心绝缘层CO的高度可以低于沟道柱CH。还可以在核心绝缘层CO上面形成覆盖层CAP。覆盖层CAP可以由任一沟道柱CH的上端围绕。沟道柱CH和覆盖层CAP可以由半导体材料形成。虽然未例示，但是可能未形成覆盖层CAP和核心绝缘层CO。在这种情况下，可以形成每个沟道柱CH，使得放置沟道柱CH的孔填充有形成沟道柱CH的半导体材料。每个沟道柱CH可用作存储单元串的沟道区。狭缝SA可以置于相邻沟道柱CH之间。
导电图案CP可以包括：至少一个源极选择线、字线、以及至少一个漏极选择线。源极选择线可以对应于置于字线下的一个或多个导电图案层。漏极选择线可以对应于置于字线上面的一个或多个导电图案层。
存储单元MC可以形成在沟道柱CH和字线的交叉部分。源极选择晶体管SST可以形成在沟道柱CH和源极选择线的交叉部分。漏极选择晶体管DST可以形成在沟道柱CH和漏极选择线的交叉部分。彼此串连联接的源极选择晶体管SST、存储单元MC、以及漏极选择晶体管DST可以形成存储单元串。
源极选择线可以连接到源极选择晶体管SST的栅极。每个字线可以连接到与其对应的存储元件MC的栅极。漏极选择线可以连接到漏极选择晶体管DST的栅极。源极选择晶体管SST可以堆叠在多层源极层SL上面的单层结构或多层结构中。存储单元MC可以堆叠在源极选择晶体管SST上面。漏极选择晶体管DST可以堆叠在存储单元MC上面的单层结构或多层结构中。
每个沟道柱CH可以包括：源极侧沟道区Ps，该源极侧沟道区Ps与源极选择晶体管SST交叠；存储单元沟道区Pm，该存储单元沟道区Pm置于源极侧沟道区Ps上面，该存储单元沟道区Pm与存储单元MC交叠；以及漏极侧沟道区Pd，该漏极侧沟道区Pd置于存储单元沟道区Pm上面，且该漏极侧沟道区Pd与漏极选择晶体管DST交叠。
源极侧沟道区Ps可以具有比存储单元沟道区Pm更高的阈值电压。为此，可以将掺杂剂插入到源极侧沟道区Ps中。源极侧沟道区内的掺杂区可以形成为各种结构，这将在下文中参照图2A到图2D详细地描述。
源极侧沟道区Ps可以与层间源极层IS接触。源极侧沟道区Ps可以通过上源极层US延伸到层间源极层IS。例如，源极侧沟道区Ps可以穿过上源极层US和层间源极层IS。源极侧沟道区Ps可以在向上方向上延伸，以与导电图案CP中从最低层开始的至少一层导电图案交叠。与源极侧沟道区Ps交叠的下导电图案可以是源极选择线。源极侧沟道区Ps可以延伸到下源极层LS。
第一多层图案ML1可以置于每个沟道柱CH和堆叠结构STA之间。第一多层图案ML1可以包围每个沟道柱CH的外壁，并且可以沿着上源极层US的侧壁延伸。第一多层图案ML1可以包括：第一隧道绝缘图案TI1、包围第一隧道绝缘图案TI1的第一数据存储图案DS1、以及包围第一数据存储图案DS1的第一阻挡绝缘图案BI1。
第二多层图案ML2可以置于每个沟道柱CH和下源极层LS之间。第二多层图案ML2可以包括：包围每个沟道柱CH的外壁的第二隧道绝缘图案TI2、包围第二隧道绝缘图案TI2的第二数据存储图案DS2、以及包围第二数据存储图案DS2的第二阻挡绝缘图案BI2。
第一多层图案ML1和第二多层图案ML2可以通过层间源极层IS分隔开。第一隧道绝缘图案TI1和第二隧道绝缘图案TI2可以是通过层间源极层IS分隔开的部分的隧道绝缘层。第一数据存储图案DS1和第二数据存储图案DS2可以是通过层间源极层IS分隔开的部分的数据存储层。第一阻挡绝缘模式BI1和第二阻挡绝缘模式BI2可以是通过层间源极层IS分隔开的部分的阻挡绝缘层。数据存储层可以包括：硅、氮化物、相可变材料、纳米点等。隧道绝缘层可以包括硅氧化物层，通过硅氧化物层，电荷可以“隧穿”。阻挡绝缘层可以包括可阻挡电荷的氧化物层。
与源极侧沟道区Ps和漏极侧沟道区Pd交叠的部分的第一多层图案ML1可用作源极选择晶体管SST的栅极绝缘层和漏极选择晶体管DST的栅极绝缘层。
在本公开的实施方式中，形成了掺杂区结构，该掺杂区结构在源极侧沟道区Ps具有比在存储单元沟道区Pm更高的阈值电压。
图2A到图2D是例示了根据本公开的实施方式的沟道柱的源极侧沟道区域的各种结构的截面图。具体地，图2A到图2D是例示了图1所示区域X的放大截面图。
参照图2A到图2D，源极侧沟道区Ps可以穿透用作源极选择线的导电图案CP和在导电图案CP下面的层间绝缘层ILD，并且可以延伸到多层源极层SL。源极侧沟道区Ps和上源极层US可以彼此间隔开，同时第一多层图案ML1介于其间。第一多层图案ML1可以沿着层间绝缘层ILD和导电图案CP的侧壁延伸。源极侧沟道区Ps的下端和下源极层LS可以彼此间隔开，同时第二多层图案ML2介于其间。源极侧沟道区Ps可以与层间源极层IS接触。
参照图2A，源极侧沟道区Ps可以包括：第一掺杂区A1，该第一掺杂区A1包括第一掺杂剂D1；和第二掺杂区A2，该第二掺杂区A2包括第二掺杂剂D2。第一掺杂区A1可以与层间源极层IS交叠，并且相比于上源极层US，可以延伸到处于更高高度的源极侧沟道区Ps。第二掺杂区A2置于第一掺杂区A1上面，并且可以延伸以与连接到源极选择晶体管的导电图案CP交叠。例如，第二掺杂区A2可以与导电图案CP中从最低层开始的至少一层交叠。
下源极层LS可以包括第一掺杂剂D1。更具体地，下源极层LS可以是包括第一掺杂剂D1的掺杂的硅层。
上源极层US可以包括第二掺杂剂D2。更具体地，上源极层US可以是包括第二掺杂剂D2的掺杂的硅层。
层间源极层IS可以包括：下部区域，该下部区域包括第一掺杂剂D1；和上部区域，该上部区域包括第二掺杂剂D2。层间源极层IS可以是包括第一掺杂剂D1和第二掺杂剂D2的掺杂的硅层。
层间源极层IS和源极侧沟道区Ps内的第一掺杂剂D1可以是从下源极层LS扩散的掺杂剂。层间源极层IS和源极侧沟道区Ps内的第二掺杂剂D2可以是从上源极层US扩散的掺杂剂。
源极侧沟道区Ps的第二掺杂区A2具有比设置在第二掺杂区A2上面的存储单元沟道区(图1的Pm)更高的阈值电压。为了提高第二掺杂区A2的阈值电压，扩散到第二掺杂区A2的第二掺杂剂D2可以是P型。P型掺杂剂可以包括硼(B)。存储单元沟道区(图1的Pm)其中可以包括：未掺杂层或N型掺杂层。
第一掺杂剂D1是与第二掺杂剂D2不同的类型。更具体地，第一掺杂剂D1是N型。N型掺杂剂可以包括磷(P)。通过其中包括N型第一掺杂剂D1的第一掺杂区A1和包括P型第二掺杂剂D2的第二掺杂区A2，PN结二极管结构可以形成在源极侧沟道区Ps内。
PN结二极管结构可以形成在多层源极层SL内，使得包括N型第一掺杂剂D1的下源极层LS、包括N型第一掺杂剂D1和P型第二掺杂剂D2的层间源极层IS、以及包括P型第二掺杂剂D2的上源极层US一个摞着一个地堆叠。
参照图2B，源极侧沟道区Ps可以包括第二掺杂区A2，该第二掺杂区A2包括第二掺杂剂D2。第二掺杂区A2可以与层间源极层IS交叠，并且可以延伸，以与连接到源极选择晶体管的导电图案CP交叠。例如，第二掺杂区A2可以与导电图案CP中从最低层开始的至少一层交叠。
下源极层LS和上源极层US可以包括第一掺杂剂D1。更具体地，下源极层LS和上源极层US可以是掺杂的硅层，该掺杂的硅层其中包括第一掺杂剂D1。
层间源极层IS可以包括第二掺杂剂D2。更具体地，层间源极层IS可以是掺杂的硅层，该掺杂的硅层其中包括第二掺杂剂D2。
在源极侧沟道区Ps内的第二掺杂剂D2可以是从层间源极层IS扩散的掺杂剂。
扩散到第二掺杂区A2的第二掺杂剂D2可以是P型。相应地，设置在源极侧沟道区Ps的第二掺杂区A2上面的存储单元沟道区(图1的Pm)可以具有比第二掺杂区A2更低的阈值电压。P型掺杂剂可以包括硼(B)。存储单元沟道区(图1的Pm)其中可以包括：未掺杂层或N型掺杂层。
第一掺杂剂D1为与第二掺杂剂D2不同的类型。更具体地，第一掺杂剂D1可以是N型。N型掺杂剂可以包括磷(P)。第二掺杂区A2和层间源极层IS(包括P型第二掺杂剂D2)以及上源极层US和下源极层LS(包括N型第一掺杂剂D1)可以形成为PN结二极管结构。
参照图2C，源极侧沟道区Ps可以包括：第一掺杂区A1和第二掺杂区A2，两者都具有如图2A所示的相同结构。
层间源极层IS可以包括：包括第一掺杂剂D1的下部区域和包括第二掺杂剂D2的上部区域。因此，层间源极层IS可以形成PN结二极管结构。层间源极层IS可以是包括第一掺杂剂D1及第二掺杂剂D2的掺杂的硅层。
在源极侧沟道区Ps内的第一掺杂剂D1可以是从层间源极层IS的下部区域扩散的掺杂剂。在源极侧沟道区Ps内的第二掺杂剂D2可以是从层间源极层IS的上部区域扩散的掺杂剂。
源极侧沟道区Ps的第二掺杂区A2可以具有比设置在第二掺杂区A2上面的存储单元沟道区(图1的Pm)高的阈值电压。为了增加第二掺杂区A2的阈值电压，扩散到第二掺杂区A2的第二掺杂剂D2可以是P型。P型掺杂剂可以包括硼(B)。存储单元沟道区(图1的Pm)其中可以包括：未掺杂层或N型掺杂层。
第一掺杂剂D1为与第二掺杂剂D2不同的类型。更具体地，第一掺杂剂D1可以是N型。N型掺杂剂可以包括磷(P)。在源极侧沟道区Ps中，包括N型第一掺杂剂D1的第一掺杂区A1和包括P型第二掺杂剂D2的第二掺杂区A2可以形成PN结二极管结构。
参照图2D，源极侧沟道区Ps可以是包括第二掺杂剂D2的掺杂区。也就是说，第二掺杂剂D2可以被引入到整个源极侧沟道区Ps。因此，源极侧沟道区Ps的掺杂区可以与层间源极层IS交叠，与连接到源极选择晶体管的导电图案CP交叠，并与上源极层US和下源极层LS交叠。源极侧沟道区Ps的掺杂区可以与导电图案CP中从最低层开始的至少一层交叠。
下源极层LS、层间源极层IS、以及上源极层US中的至少一个可以包括第一掺杂剂。更具体地，下源极层LS、层间源极层IS、以及上源极层US中的至少一个可以是包括第一掺杂剂的掺杂的硅层。
第二掺杂剂D2可以被引入源极侧沟道区Ps。第二掺杂剂D2可以是P型。相应地，设置在源极侧沟道区Ps上面的存储单元沟道区(图1的Pm)可以具有比源极侧沟道区Ps低的阈值电压。P型掺杂剂可以包括硼(B)。存储单元沟道区(图1的Pm)可以包括：未掺杂层或N型掺杂层。
包括在下源极层LS、层间源极层IS以及上源极层US中的至少一个中的第一掺杂剂可以是与第二掺杂剂D2不同的类型。更具体地，第一掺杂剂可以是N型。N型掺杂剂可以包括磷(P)。包括P型第二掺杂剂D2的至少一个源极侧沟道区Ps和包括N型第一掺杂剂的下源极层LS、层间源极层IS、以及上源极层US中的至少一个可以形成PN结二极管结构。
如上所述，本公开的某些实施方式可以包括具有不同结构的掺杂区域，使得源极侧沟道区Ps可以具有比存储单元沟道区(图1的Pm)高的阈值电压。相应地，在本公开的某些实施方式中，能够减少源极选择晶体管的关断电流泄漏并提高擦除特性。
图3A到图3F是例示了图2A所示的半导体器件的制造方法的截面图。
参照图3A，可以在包括下部结构的衬底(未示出)上形成初步源极堆叠结构PSA。虽然未例示，但是下部结构可以包括构成电路的、用于驱动半导体器件的存储单元串的驱动晶体管以及电连接到驱动晶体管的布线和连接插头。初步源极堆叠结构PSA可以通过顺序地堆叠下源极层123、牺牲层127、以及上源极层131形成。
下源极层123可以包括第一掺杂剂。例如，下源极层123可用作后续处理中层间源极层的外延生长的晶种层。下源极层123可以是包括第一掺杂剂的掺杂的硅层。
上源极层131可以包括第二掺杂剂。例如，上源极层131可用作后续处理中层间源极层的外延生长的晶种层。上源极层131可以是包括第二掺杂剂的掺杂的硅层。
第一掺杂剂和第二掺杂剂彼此不同。更具体地，第一掺杂剂可以是N型，而第二掺杂剂可以是P型。
牺牲层127可以由后续处理中选择地可去除的材料形成。更具体地，牺牲层127可以由具有与下源极层123和上源极层131不同的刻蚀选择比的材料形成。牺牲层127可以由无掺杂的多晶硅层形成。
初步源极堆叠结构PSA还可以包括：第一保护层125和第二保护层129。在形成牺牲层127之前可以沉积第一保护层125，而在形成牺牲层127之后可以沉积第二保护层129，从而牺牲层127可以置于第一保护层125和第二保护层129之间。第一保护层125可以置于牺牲层127和下源极层123之间，而第二保护层129可以置于牺牲层127和上源极层131之间。第一保护层125及第二保护层129可以由具有与下源极层123、牺牲层127、以及上源极层131不同的刻蚀选择比的材料形成。例如，第一保护层125和第二保护层129可以由氧化物层形成。
第一材料层141和第二材料层143可以交替地堆叠在初步源极堆叠结构PSA上。
第二材料层143可以由与第一材料层141不同的材料形成。例如，第一材料层141可以由层间绝缘层的绝缘材料形成，而第二材料层143可以由导电图案的导电材料形成。
另选地，第一材料层141可以由层间绝缘层的绝缘材料形成。第二材料层143可用作牺牲层，并且可以由具有与第一材料层141不同的刻蚀选择比的牺牲绝缘材料形成。在这种情况下，第一材料层141可以由二氧化硅层形成，而第二材料层143可以由氮化硅层形成。当第一材料层141和第二材料层143两者均由绝缘材料形成时，能够降低用于形成沟道穴或狭缝的蚀刻工艺的难度。
另选地，第一材料层141可用作牺牲层，并且可以由具有与第二材料层143不同刻蚀选择比的牺牲导电材料形成。第二材料层143可以由用于导电图案的导电材料形成。在这种情况下，第一材料层141可以由无掺杂的多晶硅层形成，而第二材料层143可以由掺杂的多晶硅层形成。当第一材料层141和第二材料层143两者均由硅基材料形成时，能够降低用于形成沟道穴或狭缝的蚀刻工艺的难度。
参照图3B，形成了穿透第一材料层141和第二材料层143的沟道穴H和初步源极堆叠结构PSA。沟道穴H可以延伸，以完全穿透初步源极堆叠结构PSA的上源极层131、第二保护层129、牺牲层127、以及第一保护层125。沟道穴H可以延伸到初步源极堆叠结构PSA的下源极层123。
随后，由多层构成层ML围绕的沟道柱CH可以分别形成在沟道穴H内。多层构成层ML可以通过顺序地堆叠阻挡绝缘层BI、数据存储层DS、以及隧道绝缘层TI来形成。阻挡绝缘层BI、数据存储层DS、以及隧道绝缘层TI可以形成在每个沟道穴H的表面上。每个沟道柱CH可以形成在隧道绝缘层TI上。可以形成沟道柱CH，以充分填充每个沟道穴H。另选地，可以形成沟道柱CH，以打开每个沟道穴H的中心区。当每个沟道穴H的中心区由于沟道柱CH的形成而开放时，核心绝缘层CO可以填充每个沟道穴H的中心区。核心绝缘层CO可以形成为低于每个沟道穴H。在这种情况下，覆盖层CAP进一步形成在核心绝缘层CO上，以填充每个沟道穴H的上端。
参照图3C，可以刻蚀置于沟道柱CH之间的第一材料层141和第二材料层143，以形成穿透第一材料层141和第二材料层143的狭缝SA。
当第一材料层141由层间绝缘层的绝缘材料形成，而第二材料层143由牺牲绝缘材料形成时，可以通过狭缝SA选择性地移除第二材料层143，以在导电图案区CPA处形成开放部分。此时，沟道柱CH由初步源极堆叠结构PSA支撑，因此可以稳定地维持沟道柱CH的结构。
随后，每个导电图案区CPA可以填充有通过狭缝SA提供的导电图案CP的材料。也就是说，导电图案CP的材料可以通过狭缝SA提供，并且第二材料层143可以替换为导电图案CP。导电图案CP可以包括钨等。虽然未例示，但是在形成导电图案CP前，可以沿着每个导电图案区CPA的表面进一步形成势垒层和阻挡绝缘层中的至少一个。
不同于图3C，当第一材料层(图3B的141)由层间绝缘层的绝缘材料形成，而第二材料层(图3B的143)由导电图案的导电材料形成时，第二材料层(图3B的143)可以通过狭缝SA分隔成导电图案CP。
另选地，当第一材料层(图3B的141)由牺牲导电材料形成而第二材料层(图3B的143)由导电图案的导电材料形成时，第一材料层(图3B的141)可以分别被替换为通过狭缝SA提供的层间绝缘层的材料，而第二材料层(图3B的143)可以通过狭缝SA分隔成导电图案CP。
参照图3D，可以刻蚀通过狭缝SA而暴露的上源极层131，从而形成穿透上源极层131的下狭缝SH1。在这种情况下，第二保护层129可用作刻蚀停止层，该刻蚀停止层在上源极层131和第二保护层129之间使用不同的刻蚀选择比。
此后，具有与牺牲层127不同的刻蚀选择比的侧壁绝缘层151可以形成在狭缝SA和下狭缝SH1的侧壁上。例如，侧壁绝缘层151可以由氮化物层形成。侧壁绝缘层151可以保护导电图案CP和上源极层131，同时正在执行移除牺牲层127的后续处理。
参照图3E，通过下狭缝SH1刻蚀一部分的第二保护层(图3D的129)，从而使牺牲层(图3D的127)暴露。随后，移除所暴露的牺牲层。在移除牺牲层(图3D的127)的同时，第一保护层(图3D的125)和第二保护层(图3D的129)可用作刻蚀停止层，该刻蚀停止层在牺牲层(图3D的127)和第一保护层(图3D的125)和第二保护层(图3D的129)之间使用不同的刻蚀选择比。相应地，在移除牺牲层(图3D的127)的同时，能够防止下源极层123和上源极层131的损失。
部分的多层构成层(图3D的ML)可以通过牺牲层(图3D的127)被移除的区域而暴露。
随后，可以通过狭缝SA和下狭缝SH1移除多层构成层(图3D的ML)的暴露部分，从而将多层构成层分隔成第一多层图案ML1和第二多层图案ML2。在移除多层构成层的暴露部分的同时，可以移除第一保护层(图3D的125)和第二保护层(图3D的129)。因此，源极区(OPS)(通过该区域，使每个沟道柱CH的局部区域暴露)可以形成在下源极层123和上源极层131之间。
源极区OPS可以将阻挡绝缘层(图3D的BI)分隔成第一阻挡绝缘图案BI1和第二阻挡绝缘图案BI2，将数据存储层(图3D的DS)分隔成第一数据存储图案DS1和第二数据存储图案DS2，并将隧道绝缘层(图3D的TI)分隔成第一隧道绝缘图案TI1和第二隧道绝缘图案TI2。
参照图3F，层间源极层153可以形成在源极区OPS中。此后，可以将来自下源极层123的第一掺杂剂D1和来自上源极层131的第二掺杂剂D2扩散到层间源极层153和沟道柱CH。
层间源极层153可以通过选择性外延生长工艺从下源极层123、上源极层131、以及沟道柱CH生长。另选地，层间源极层153可以通过诸如沉积工艺这样的涂覆工艺来形成。层间源极层153可以形成为与下源极层123、上源极层131、以及沟道柱CH接触。
可以通过热处理将第一掺杂剂D1和第二掺杂剂D2扩散到层间源极层153和沟道柱CH。第一掺杂剂D1可以是N型，而第二掺杂剂D2可以是P型，以形成图2A所示的结构。可以将第一掺杂剂D1扩散到每个沟道柱CH的第一掺杂区，该第一掺杂区与层间源极层153交叠，并且可以将第二掺杂剂D2扩散到每个沟道柱CH的第二掺杂区，该第二掺杂区设置在第一掺杂区上面。如图2A所示的第二掺杂区可以延伸，以与导电图案CP当中的最低导电图案交叠或者进一步与堆叠在最低导电图案上面的至少一个导电图案层交叠。
狭缝和下狭缝(图3E的SA和SH1)可以填充有狭缝绝缘层SI。
图4是例示了图2B所示的半导体器件的制造方法的截面图。
在执行图4所示的处理之前，可以执行如下处理。
首先，可以形成初步源极堆叠结构，其中，如图3A所示，将下源极层223、牺牲层(未示出)、以及上源极层231堆叠起来。然而，在本公开的实施方式中，下源极层223和上源极层231可以包括第一掺杂剂D1。第一掺杂剂D1可以是N型。更具体地，下源极层223和上源极层231可以是N型掺杂的硅层。
此后，第一材料层(未示出)和第二材料层(未示出)可以交替地堆叠在如图3A所示的初步源极堆叠结构上。
随后，可以执行与参照图3B到图3E所述的处理相同的处理，从而形成沟道柱CH、第一多层图案ML1、第二多层图案ML2、导电图案CP、以及侧壁绝缘层251。
此后，在下源极层223和上源极层231之间的源极区OPS可以填充有层间源极层253。层间源极层253可以包括第二掺杂剂D2。第二掺杂剂D2可以是P型。更具体地，层间源极层253可以通过沉积P型掺杂的硅层来形成。层间源极层253可以形成为与下源极层223、上源极层231、以及沟道柱CH接触。
随后，如图4所示，将来自层间源极层253的第二掺杂剂D2扩散到布置在每个沟道柱CH中的掺杂区。可以通过热处理将第二掺杂剂D2扩散到沟道柱CH。可以将第二掺杂剂D2扩散到直至导电图案CP当中的最低导电图案被放置的高度，或者可将第二掺杂剂D2扩散到直至高于最低导电图案的高度，从而可以形成图2B所示的结构。因此，包括第二掺杂剂D2的掺杂区可以与导电图案CP中从最低层开始的至少一层交叠。此外，包括第二掺杂剂D2的掺杂区可以与层间源极层253交叠。可以控制第二掺杂剂D2的扩散距离，从而可以将掺杂区置于具有相对低阈值电压的沟道柱CH的存储单元沟道区下面。
此后，狭缝绝缘层SI可以形成在狭缝中。
图5是例示了图2C所示的半导体器件的制造方法的截面图。
在执行图5所示的处理之前，可以执行如下处理。
首先，可以形成初步源极堆叠结构，其中，如图3A所示，将下源极层323、牺牲层(未示出)、以及上源极层331堆叠起来。
此后，如图3A所示，可以将第一材料层(未示出)和第二材料层(未示出)交替地堆叠在初步源极堆叠结构上。
随后，可以执行与参照图3B到图3E所述的那些处理相同的处理，从而形成沟道柱CH、第一多层图案ML1、第二多层图案ML2、导电图案CP、以及侧壁绝缘层251。
此后，下源极层323和上源极层331之间的源极区OPS可以填充有掺杂有第二掺杂剂的导电层。例如，可以通过沉积P型掺杂的硅层来用P型掺杂的硅层填充源极区OPS。
随后，如图5所示，源极区OPS可以填充有导电层，并且包括第二掺杂剂的导电层的下部区域可作为靶，使用第一掺杂剂D1进行掺杂。因此，形成了层间源极层353，该层间源极层353被划分为：包括第一掺杂剂D1的下部区域和包括第二掺杂剂的上部区域。第一掺杂剂D1可以是N型，而第二掺杂剂可以是P型。
此后，将来自层间源极层353的第一掺杂剂D1和第二掺杂剂D2扩散到沟道柱CH，从而可以形成具有如图2C所示结构的第一掺杂区和第二掺杂区。更具体地，可以将第一掺杂剂D1扩散到与层间源极层353交叠的第一掺杂区，并且可以将第二掺杂剂扩散到设置在第一掺杂区上面的第二掺杂区。通过热处理，可以将第一掺杂剂D1和第二掺杂剂扩散到沟道柱CH。
随后，可以执行诸如形成狭缝绝缘层的处理这样的后续处理。
图6是例示了图2D所示的半导体器件的制造方法的截面图。
在执行图6所示的处理之前，可以执行如下处理。
首先，可以形成初步源极堆叠结构PSA，其中，如图3A所示，将下源极层423、第一保护层425、牺牲层427、第二保护层429、以及上源极层431堆叠起来。下源极层423和上源极层431中的至少一个可以包括第一掺杂剂。第一掺杂剂可以是N型。
此后，如图3A所示，第一材料层441和第二材料层443可以交替地堆叠在初步源极堆叠结构PSA上。
随后，形成了沟道穴H，该沟道穴H完全地穿透上源极层431、第二保护层429、牺牲层427、以及第一保护层425。这里，沟道穴H可以延伸到下源极层423。
此后，依次堆叠阻挡绝缘层BI、数据存储层DS以及隧道绝缘层DS的多层构成层ML可以形成在每个沟道穴H内。随后，沟道柱CH可以分别形成在沟道穴H内。每个沟道柱CH可以形成在多层构成层ML上。沟道柱CH可以形成为完全地填充每个沟道穴H，或者可以形成为打开每个沟道穴H的中心区。
随后，可以将第二掺杂剂D2插入到每个沟道柱CH的下部区域中，从而形成每个沟道柱CH的下部区域处的掺杂区。可以通过热处理来扩散第二掺杂剂D2，使得掺杂区可以与初步源极堆叠结构PSA和第二材料层443当中的至少一层交叠。掺杂区对应于图2D所示的源极侧沟道区。将掺杂区设置在具有相对低阈值电压的每个沟道柱CH的存储单元沟道区下面。第二掺杂剂D2可以是P型。
此后，还可以执行诸如图3B所述的形成核心绝缘层的处理和形成覆盖层的处理这样的后续处理。随后，依次执行了图3C和图3E所示的形成狭缝的处理、形成导电图案的处理、以及打开源极区的处理，以将多层图案ML分隔成第一多层图案和第二多层图案。然后，源极区填充有层间源极层。层间源极层可以包括第一掺杂剂。
如上所述，在本公开的某些实施方式中，能够通过使用各种方法将掺杂剂插入到每个沟道柱CH的源极侧沟道区，来增加源极侧沟道区的阈值电压。
在本公开的实施方式中，掺杂区可以形成在多层源极层附近的沟道柱的下部分，从而与存储单元沟道区的阈值电压相比，源极侧沟道区的阈值电压可能升高。因此，能够降低源极选择晶体管的关断电流泄漏并提高半导体器件的擦除特性。
在本公开的某些实施方式中，能够通过使用稳定地运行的源极选择晶体管，来提高半导体器件的运行可靠性。
图7是例示了根据本公开的实施方式的存储器系统的配置的图。
参照图7，根据本公开的实施方式的存储器系统1100包括：存储器装置1120和存储控制器1110。
存储器装置1120可以包括具有如图2A到图2D所述的结构的沟道柱。此外，存储器装置1120可以是由多个闪存芯片形成的多芯片封装。
存储控制器1110可以控制存储器装置1120，并且可以包括：静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、误差校正码(ECC)1114、以及存储器接口1115。SRAM1111可用作CPU 1112的操作存储器。CPU 1112可以执行用于存储控制器1110数据交换的控制操作。主机接口1113可以包括连接到存储系统1100的主机的数据传输协议。ECC 1114可以检测并校正包括在从存储器装置1120读取的数据中的错误。存储器接口1115可以提供存储器装置1120和另一装置之间的接口。此外，存储控制器1110还可以包括用于存储用于与主机交互的编码数据的只读存储器(ROM)等。
如上所述配置的存储系统1100可以是存储卡或固态硬盘(SSD)，其中，存储器装置1120与控制器1110结合。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术配件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小硬盘接口(ESDI)协议，以及集成驱动电子(IDE)协议这样的各种接口协议之一与外部设备或用户(例如，主机)进行通信。
图8是例示了根据本公开的实施方式的计算系统的配置的图。
参照图8，根据本公开的实施方式的计算系统1200可以包括：CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250、以及电连接到系统总线1260的存储器系统1210。当计算系统1200是移动装置时，还可以包括用于将工作电压供应到计算系统1200的电池，并且还可以包括应用芯片组、照相机图像处理器(CIS)、移动DRAM等。
如参照图7所述的存储系统1210可以包括：存储器装置1212和存储控制器1211。
在此已对示例性实施方式进行了公开，而且尽管采用了特定术语，但是仅以一般意义和说明性意义使用和解释它们，而没有限制性意义。在某些情况下，对本领域技术人员而言显而易见的是，本申请的提交、特征、特性、和/或结合具体实施方式所述的要素可以单独使用或者结合其它实施方式所述的特征、特性、和/或要素组合使用，另有具体指明除外。因此，本领域技术人员应当理解，在不脱离所附权利要求列出的本公开的精神和范围的情况下，可以在形式上和细节上做出各种变化。
本申请要求于2016年3月31日提交的韩国专利申请第10-2016-0039150号的优先权，其全部公开内容被并入本文以作参考。

Claims (9)

1.一种半导体器件，所述半导体器件包括：
多层源极层，所述多层源极层包括下源极层、层间源极层和上源极层；
导电图案和层间绝缘层，所述导电图案和所述层间绝缘层交替地布置在所述多层源极层上；以及
沟道柱，所述沟道柱穿透所述导电图案、所述层间绝缘层、所述上源极层以及所述层间源极层，所述沟道柱延伸到所述下源极层，所述沟道柱与所述层间源极层接触，
其中，所述沟道柱包括：第一掺杂区，所述第一掺杂区包括第一掺杂剂并与所述层间源极层交叠，以及第二掺杂区，所述第二掺杂区包括第二掺杂剂，并且与所述导电图案中的从最低层开始的至少一层交叠。
2.根据权利要求1所述的半导体器件，其中，所述第一掺杂剂是N型，而所述第二掺杂剂是P型。
3.根据权利要求1所述的半导体器件，其中，所述层间源极层包括：下部区域，所述下部区域包括所述第一掺杂剂；以及上部区域，所述上部区域包括所述第二掺杂剂。
4.根据权利要求1所述的半导体器件，其中，所述下源极层包括所述第一掺杂剂，而所述上源极层包括所述第二掺杂剂。
5.根据权利要求1所述的半导体器件，其中，所述沟道柱还包括布置在所述第二掺杂区上面的存储单元沟道区，并且所述第二掺杂区的阈值电压高于所述存储单元沟道区的阈值电压。
6.一种半导体器件，所述半导体器件包括：
多层源极层，所述多层源极层包括下源极层、层间源极层和上源极层的堆叠结构；
导电图案和层间绝缘层，所述导电图案和所述层间绝缘层交替地布置于所述多层源极层上；以及
沟道柱，所述沟道柱穿透所述导电图案、所述层间绝缘层、所述上源极层以及所述层间源极层，所述沟道柱延伸到所述下源极层，所述沟道柱与所述层间源极层接触，
其中，所述沟道柱包括：掺杂区，所述掺杂区与所述层间源极层和所述导电图案中从最低层开始的至少一层交叠；以及存储单元沟道区，所述存储单元沟道区布置于所述掺杂区上，并且具有比所述掺杂区的阈值电压更低的阈值电压。
7.根据权利要求6所述的半导体器件，其中，所述掺杂区包括P型掺杂剂。
8.根据权利要求7所述的半导体器件，其中，所述层间源极层包括所述P型掺杂剂，而所述下源极层和所述上源极层包括N型掺杂剂。
9.根据权利要求7所述的半导体器件，其中，所述下源极层、所述层间源极层和所述上源极层中的至少一个包括N型掺杂剂。
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