KR20170139331A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 소스 및 벌크용 도전막; 상기 소스 및 벌크용 도전막 상의 서브 채널막; 상기 소스 및 벌크용 도전막과 상기 서브 채널막의 사이에 개재되고, 상기 서브 채널막과 상기 소스 및 벌크용 도전막을 연결시키는 불순물 영역을 포함하는 정공 소스막; 상기 서브 채널막 상의 소스 선택 라인들; 및 상기 소스 선택 라인들을 관통하여 상기 서브 채널막과 접하는 소스 채널막들을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 소스 및 벌크용 도전막; 상기 소스 및 벌크용 도전막 상의 서브 채널막; 상기 소스 및 벌크용 도전막과 상기 서브 채널막의 사이에 개재되고, 상기 서브 채널막과 상기 소스 및 벌크용 도전막을 연결시키는 불순물 영역을 포함하는 정공 소스막; 상기 서브 채널막 상의 소스 선택 라인들; 및 상기 소스 선택 라인들을 관통하여 상기 서브 채널막과 접하는 소스 채널막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소스 선택 라인들을 형성하는 단계; 상기 소스 선택 라인들을 관통하는 제1 개구부들을 형성하는 단계; 상기 제1 개구부들 내에 소스 채널막들을 형성하는 단계; 상기 소스 선택 라인들 상에 희생막을 형성하는 단계; 상기 희생막 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 및 상기 적층물 및 상기 희생막을 관통하고 상기 소스 채널막들 내부로 확장된 셀 채널막들을 형성하는 단계를 포함한다.
소스 및 벌크용 도전막 상에 정공 소스막 및 서브 채널막을 위치시키고, 정공 소스막 내의 불순물 영역으로 소스 및 벌크용 도전막과 서브 채널막을 연결시킨다. 따라서, 전류가 흐르는 경로와 정공이 공급되는 경로를 분리할 수 있으며, 하나의 도전막이 소스 라인 및 벌크 라인으로서 역할을 할 수 있다. 또한, 벌크 방식 또는 GIDL(Gate Induced Drain Leakage) 방식을 선택하여 소거 동작을 실시할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 수직 메모리 스트링의 구조를 나타낸 단면도이다.
도 1c는 본 발명의 일 실시예에 따른 더미 셀 채널막의 구조를 나타낸 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 구동 방식을 설명하기 위한 단면도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 소스 및 벌크용 도전막(12), 정공 소스막(13), 서브 채널막(14), 소스 선택 라인들(16) 및 소스 채널막들(19)을 포함한다.
도전막(12)은 소스 라인, 벌크 라인 등으로 사용되는 다기능 도전막일 수 있다. 도전막(12)은 폴리실리콘막이거나 금속막일 수 있다. 예를 들어, 도전막(12)은 폴리실리콘, 텅스텐(W), 텅스텐질화물(WNx), 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 코발트실리사이드(CoSix), 니켈실리사이드(NiSix), 텅스텐실리사이드(WNx) 등을 포함한다. 또한, 도전막(12)은 층간절연막(11)을 관통하여 하부의 회로(미도시됨)와 연결되거나, 슬릿(SL)을 통해 상부의 배선(미도시됨)과 연결될 수 있다.
정공 소스막(13)은 도전막(12) 상에 위치되며, 도전막(12)과 서브 채널막(14)의 사이에 개재될 수 있다. 정공 소스막(13)은 정공(hole)을 공급하기 위한 정공 소스(13A) 및 전류 경로를 제공하기 위한 불순물 영역(13B)을 포함할 수 있다. 여기서, 정공 소스막(13)은 폴리실리콘막일 수 있으며, 영역에 따라 상이한 타입의 불순물을 포함할 수 있다. 예를 들어, 정공 소스(13A)는 P타입의 불순물을 포함하고 불순물 영역(13B)은 N타입의 불순물을 포함한다.
서브 채널막(14)은 정공 소스막(13) 상에 위치되며 소스 채널막들(19)과 직접 접한다. 따라서, 서브 채널막(14)을 통해 소스 채널막들(19)과 도전막(12) 간의 전류 경로를 제공할 수 있다. 예를 들어, 서브 채널막(14)은 언도프드 폴리실리콘막일 수 있다.
소스 선택 라인들(16)은 서브 채널막(14) 상에 위치되며, 실질적으로 동일한 레벨에 위치되거나 다층으로 적층될 수 있다. 이웃한 소스 선택 라인들(16)은 절연 패턴들(28)에 의해 상호 절연된다. 또한, 서브 채널막(14)과 소스 선택 라인들(16)의 사이에는 절연막(15)이 개재되어 상호 절연될 수 있다. 여기서, “실질적으로 동일한”은 수치가 동일한 것뿐만 아니라, 공정 상의 오차를 포함한 범위 내에 속하는 것을 의미한다.
소스 채널막들(19)은 소스 선택 라인들(16) 및 절연막(15)을 관통하여 서브 채널막(14)과 접한다. 따라서, 도전막(12), 정공 소스막(13), 서브 채널막(14) 및 소스 채널막들(19)이 차례로 접하고, 이들 간에 전류 경로가 형성될 수 있다.
소스 채널막들(19)과 소스 선택 라인들(16) 사이에는 게이트 절연 패턴(27)이 개재된다. 게이트 절연 패턴(27)은 산화물을 포함할 수 있으며, 예를 들어, Al2O3막일 수 있다. 또한, 소스 채널막들(19)은 내부에 고립된 더미 메모리 패턴(20)을 포함할 수 있다.
반도체 장치는 소스 선택 라인들(16)의 상부에 위치된 적층물(ST)을 더 포함할 수 있다. 적층물(ST)은 교대로 적층된 도전막들(17) 및 절연막들(18)을 포함한다. 여기서, 도전막들(17)은 워드라인 또는 드레인 선택 라인일 수 있다. 예를 들어, 도전막들(17) 중 최상부 적어도 하나의 도전막(17)은 드레인 선택라인이고 나머지 도전막들(17)은 워드라인일 수 있다. 적층물(ST)과 소스 선택 라인(16)의 사이에는 절연막(29)이 개재될 수 있다.
반도체 장치는 적층물(ST)을 적층 방향으로 관통하는 셀 채널막들(21) 및 더미 셀 채널막들(24)을 더 포함할 수 있다. 셀 채널막들(21)은 적층 방향으로 적층물(ST)을 관통하며, 소스 채널막(19)의 내부로 확장될 수 있다. 여기서, 소스 채널막(19)의 내부로 확장된 영역은 더미 메모리 패턴(20)의 내부에 위치될 수 있다. 셀 채널막들(21)의 측벽에는 메모리막들(22)이 형성될 수 있고, 셀 채널막들(21) 내에는 갭필막들(23)이 채워질 수 있다. 예를 들어, 메모리막(22)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 실리콘 등의 플로팅 게이트 물질, 질화물 등의 전해트랩물질, 상변화 물질, 나노 닷 등을 포함할 수 있다.
더미 셀 채널막들(24)은 이웃한 셀 채널막들(21)의 사이에 위치되며, 셀 채널막들(21)과 유사한 구조로 형성될 수 있다. 단, 더미 셀 채널막들(24)은 셀 채널막들(21)에 비해 얕은 깊이로 형성되며, 소스 선택 라인들(16)을 관통하지 않는 깊이로 형성될 수 있다. 예를 들어, 더미 셀 채널막들(24)은 절연 패턴(28)의 상부에 위치될 수 있다. 더미 셀 채널막들(24)의 측벽에는 더미 메모리막들(25)이 형성될 수 있고, 더미 셀 채널막들(24) 내에는 더미 갭필막들(26)이 채워질 수 있다. 예를 들어, 더미 메모리막(25)은 메모리막(22)과 유사한 구조를 가질 수 있으며, 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다.
적층물(ST)은 슬릿(SL)을 포함할 수 있다. 슬릿(SL)은 적층 방향으로 적층물(ST)을 관통하며, 슬릿(SL)의 하부에 절연 패턴(28) 및 불순물 영역(13B)이 위치될 수 있다. 슬릿(SL) 내에는 슬릿 절연막(30)이 형성될 수 있다. 또한, 적층물(ST) 상에는 층간 절연막(31)이 형성될 수 있다. 여기서, 슬릿 절연막(30)과 층간 절연막(31)은 일체로 연결된 하나의 막일 수 있다.
도 1b는 본 발명의 일 실시예에 따른 수직 메모리 스트링의 구조를 나타낸 단면도이다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 수직 메모리 스트링은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 또한, 복수의 메모리 셀들(MC)이 수직으로 적층될 수 있으며, 수직 메모리 스트링은 수직으로 배열될 수 있다.
여기서, 셀 채널막(21)은 메모리 셀(MC) 또는 드레인 선택 트랜지스터(DST)의 채널로 사용되는 채널 영역(21B), 비트라인(미도시됨)과의 연결을 위한 콘택 패드로 사용되는 패드 영역(21C) 및 소스 채널막(19A) 내로 함입된 더미 영역(21A)을 포함한다. 갭필막(23)은 채널 영역(21B)의 내부에 형성될 수 있으며, 더미 영역(21A)의 내부에도 형성될 수 있다. 도전막(17)은 메모리 셀(MC)의 게이트 전극(17A) 또는 드레인 선택 트랜지스터(DST)의 게이트 전극(17B)일 수 있다.
소스 채널막(19)은 채널 패턴(19A), 채널 패턴(19A)과 셀 채널막(21)을 연결시키는 연결 패턴(19B) 및 채널 패턴(19A) 내의 더미 메모리 패턴(20을 포함할 수 있다. 여기서, 채널 패턴(19A) 및 더미 메모리 패턴(20)은 볼(bowl) 형태를 가질 수 있다.
또한, 셀 채널막(21) 중 더미 영역(21A)이 소스 선택 트랜지스터(SST) 내에 위치되므로, 더미 영역(21A)이 소스 채널막(19)의 일부인 더미 채널 패턴일 수 있고 볼(bowl) 형태를 가질 수 있다. 따라서, 소스 채널막(19)이 채널 패턴(19A), 더미 메모리 패턴(20), 더미 채널 패턴(21A) 및 연결 패턴(19B)을 포함할 수 있다. 또한, 더미 메모리 패턴(20)이 연결 패턴(19B), 채널 패턴(19A) 및 더미 채널 패턴(21A)에 의해 완전히 감싸지게 되며, 고립된 형태를 갖게 된다.
이러한 구조에 따르면, 소스 선택 트랜지스터(SST)가 소스 채널막(19A)과 게이트 전극(16) 사이에 개재된 게이트 절연 패턴(27)을 포함한다. 따라서, 메모리 셀(MC)과 달리 소스 채널막(19A)과 게이트 전극(16)의 사이에 메모리막이 개재되지 않는다.
도 1c는 본 발명의 일 실시예에 따른 더미 셀 채널막의 구조를 나타낸 단면도이다.
도 1c를 참조하면, 더미 셀 채널막(24)은 적층물(ST)을 관통하는 관통 영역(24A) 및 관통 영역(24A)의 외벽으로부터 돌출된 돌출 영역(24B)을 포함한다. 여기서, 돌출 영역(24B)은 앞서 설명한 연결 패턴(19B)과 실질적으로 동일한 레벨에 위치될 수 있다. 더미 메모리막(25)은 더미 셀 패턴막(24)의 관통 영역(24A)을 감싸는 제1 영역(25A)과 관통 영역(24A)의 하부에 위치된 제2 영역(25B)을 포함할 수 있다. 또한, 제1 영역(25A)과 제2 영역(25B)은 돌출 영역(24B)에 의해 상호 분리될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 구동 방식을 설명하기 위한 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 영역(CELL) 및 셀 영역(CELL)의 하부에 위치된 주변 영역(PERI)을 포함할 수 있다. 셀 영역(CELL)에는 앞서 도 1a 내지 도 1c를 참조하여 설명한 적층물(ST)이 위치될 수 있다. 주변 영역(PERI)에는 메모리 스트링들을 구동하기 위한 회로가 위치된다.
회로는 기판(35) 상에 위치된 트랜지스터(36), 레지스터, 캐패시터 등을 포함하며, 인터커넥션(38)에 의해 회로와 메모리 스트링들이 전기적으로 연결된다. 예를 들어, 기판(35) 내의 소자분리막(37)에 의해 활성 영역이 정의되고, 기판(35)의 활성 영역에 트랜지스터(36)가 위치된다. 트랜지스터(36)는 기판(26) 상의 게이트 전극(36B), 기판(35)과 게이트 전극(36B)의 사이에 개재된 게이트 절연막(36A) 및 기판(35) 내의 정션(36C)을 포함할 수 있다. 또한, 인터커넥션(38)은 트랜지스터(36)의 게이트 전극(36B) 또는 정션(36C)과 연결된 콘택 플러그들(38A) 및 배선들(38B)을 포함할 수 있다.
트랜지스터(36)는 리드 동작 또는 프로그램 동작 시에 도전막(12)에 바이어스를 공급하거나 도전막(12)을 접지시키기 위한 것이다. 도전막(12)은 인터커넥션(38)에 의해 트랜지스터(36)의 정션(36C)과 전기적으로 연결된다. 따라서, 리드 동작 시에, 트랜지스터(36)를 턴온시켜 도전막(12)을 접지시킬 수 있다. 예를 들어, 트랜지스터(36)를 턴온시키면, 소스 채널막(19), 서브 채널막(14), 불순물 영역(13B), 도전막(12), 인터커넥션(38) 및 정션(36C)을 통하는 전류 경로가 형성된다.
도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 슬릿(SL)을 통해 도전막(12)과 전기적으로 연결된 인터커넥션(33)을 포함할 수 있다. 인터커넥션(33)은 적층물(ST)의 상부에 위치된 배선(33A) 및 배선(33A)과 도전막(12)을 전기적으로 연결시키는 수직 구조물(33B)을 포함할 수 있다. 여기서, 수직 구조물(33B)은 플러그 형태, 라인 형태 등의 다양한 형태를 가질 수 있으며, 슬릿(SL) 내에 위치될 수 있다. 따라서, 소거 동작시, 인터커넥션(33)을 통해 도전막(12)에 소거 바이어스가 인가되면, 도전막(12)과 접한 정공 소스(13A)로부터 정공이 생성되고, 정공이 연결막(14)을 통해 채널 패턴(18)으로 공급된다.
전술한 바와 같은 구동 방식에 따르면, 프로그램 또는 리드 동작 시에 도전막(12)이 전류 경로를 형성하기 위한 소스막으로 기능한다. 또한, 소거 동작 시에 도전막(12)이 소거 전압이 인가되는 벌크로서 기능한다. 이와 같이, 소거 동작시 정공이 공급되는 경로와 리드 동작시 전류가 흐르는 경로를 분리함으로써, 하나의 도전막(12)을 소스 및 벌크로 사용할 수 있다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 절연막(41) 상에 도전막(42)을 형성한다. 도전막(42)은 소스 및 벌크로 사용하기 위한 것으로, 절연막(41)을 관통하는 콘택 플러그를 통해 절연막(41) 하부의 회로와 전기적으로 연결될 수 있다. 도전막(42)은 금속막 및 금속막을 감싸는 베리어 메탈을 포함할 수 있으며, 금속막은 텅스텐을 포함하고 베리어 메탈은 티타늄질화물을 포함할 수 있다.
이어서, 도전막(42) 상에 정공 소스막(43), 서브 채널막(44), 절연막(45) 및 소스 선택 라인용 도전막(46)을 차례로 형성한다. 여기서, 정공 소스막(43)은 P타입의 불순물을 포함하는 폴리실리콘막일 수 있고, 서브 채널막(44)은 언도프드 폴리실리콘막일 수 있고, 절연막(45)은 산화막일 수 있고, 소스 선택 라인용 도전막(46)은 금속막일 수 있다.
도 3b를 참조하면, 소스 선택 라인용 도전막(46) 상에 마스크 패턴(47)을 형성한다. 마스크 패턴(47)은 포토레지스트 패턴일 수 있다. 이어서, 마스크 패턴(47)을 베리어로 이용하여 소스 선택 라인용 도전막(46)을 식각하여, 소스 선택 라인들(46A)을 형성한다. 이어서, 이웃한 소스 선택 라인들(46A) 사이의 갭을 통해 정공 소스막(43) 내에 불순물을 도핑하여 불순물 영역(43B)을 형성한다. 예를 들어, 정공 소스막(43)이 P타입의 불순물을 포함하는 경우, N타입의 불순물을 포함하는 불순물 영역(43B)을 형성한다. 이를 통해, 정공 소스막(43)이 P타입의 정공 소스(43A) 및 N타입의 불순물 영역(43B)을 포함하게 된다.
도 3c를 참조하면, 이웃한 소스 선택 라인들(46A) 사이의 갭이 채워지도록 절연막(48)을 형성한다. 절연막(48)은 소스 선택 라인들(46A)의 상부에도 형성될 수 있다. 이어서, 절연막(48)이 플랫한 상부면을 갖도록 절연막(48)을 평탄화한다.
이어서, 소스 선택 라인들(46A)을 관통하는 제1 개구부들(OP1)을 형성한다. 제1 개구부들(OP1)은 절연막(45)을 관통하여 희생막(44)을 노출시킬 수 있다. 또한, 제1 개구부들(OP1)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다. 이어서, 제1 개구부들(OP1)을 포함하는 소스 선택 라인들(46A)의 프로파일을 따라 게이트 절연막(49) 및 보호막(50)을 형성한다. 여기서, 게이트 절연막(49)은 Al2O3 등과 같은 고유전 상수의 유전 물질을 포함할 수 있다. 또한, 보호막(50)은 초저온에서 형성된 산화물, 예를 들어, ULTO(Ultra Low Temperature Oxide)를 포함할 수 있으며, 게이트 절연막(49)에 비해 두꺼운 두께로 형성될 수 있다.
도 3d를 참조하면, 보호막(50)을 일부 식각하여 제1 개구부들(OP1)의 내벽에 스페이서(50A)를 형성한다. 예를 들어, 에치백(etch back) 공정을 이용하여 보호막(50) 중 제1 개구부들(OP1) 저면에 형성된 영역을 식각하여, 스페이서(50A)를 형성한다. 이를 통해, 게이트 절연막(49) 중 제1 개구부들(OP1)의 저면에 형성된 영역은 노출되고, 제1 개구부들(OP1)의 내벽에 형성된 영역은 스페이서(50A)에 의해 보호된다.
도 3e를 참조하면, 스페이서(50A)를 베리어로 게이트 절연막(49)을 식각하여 제1 개구부들(OP1)의 내벽에 게이트 절연 패턴들(49A)을 형성한다. 이어서, 스페이서(50A)를 제거한다. 예를 들어, 습식 식각 공정으로 게이트 절연막(49)을 식각한 후, 세정 공정으로 스페이서(50A)를 제거한다.
이어서, 게이트 절연 패턴들(49A)이 형성된 제1 개구부들(OP1)의 프로파일을 따라 소스 선택 트랜지스터용 채널막(51)을 형성한다. 예를 들어, 소스 선택 트랜지스터용 채널막(51)은 폴리실리콘을 포함할 수 있다. 이어서, 제1 개구부들(OP1)이 채워지도록 희생막(52)을 형성한다. 희생막(52)은 소스 선택 트랜지스터용 채널막(51)에 대해 식각 선택비가 높은 물질을 포함할 수 있으며, 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN) 등을 포함할 수 있다.
도 3f를 참조하면, 절연막(48)의 상부면이 노출될 때까지 희생막(52) 및 소스 선택 트랜지스터용 채널막(51)을 평탄화하여, 제1 개구부들(OP1) 내에 희생 패턴들(52) 및 소스 채널막들(51A)을 형성한다. 예를 들어, 평탄화 공정은 CMP(Chemical Mechanical Planarization) 공정을 이용하여 수행될 수 있다. 또한, 소스 채널막들(51A)은 볼(bowl) 형태를 가질 수 있다.
이어서, 희생막(53)을 형성한다. 희생막(53)은 단일막 또는 단층막으로 형성될 수 있다. 예를 들어, 희생막(53)은 차례로 적층된 버퍼막(53A), 희생막(53B) 및 식각정지막(53C)을 포함한다. 여기서, 버퍼막(53A)은 산화막이고, 희생막(53B)은 폴리실리콘막이고, 식각정지막(53C)은 알루미늄산화막(Al2O3)일 수 있다.
이어서, 희생막(53) 상에 제1 물질막들(55) 및 제2 물질막들(56)이 교대로 적층된 적층물(ST)을 형성한다. 제1 물질막들(55)은 워드라인, 드레인 선택 라인 등의 도전막들을 형성하기 위한 것이고, 제2 물질막들(56)은 적층된 도전막들을 상호 절연시키기 위한 것일 수 있다.
여기서, 제1 물질막들(55)은 제2 물질막들(56)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(55)은 질화물 등의 희생 물질을 포함하고, 제2 물질막들(56)은 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(55)은 폴리실리콘, 텅스텐 등의 도전 물질을 포함하고, 제2 물질막들(56)은 산화물 등의 절연 물질을 포함할 수 있다. 또 다른 예로, 제1 물질막들(55)은 도프드 폴리실리콘 등의 도전 물질을 포함하고, 제2 물질막들(56)은 언도프드 폴리실리콘 등의 희생 물질을 포함할 수 있다.
도 3g를 참조하면, 적층물(ST)을 관통하고 희생 패턴들(52A)을 노출시키는 제2 개구부들(OP2)을 형성한다. 이어서, 제2 개구부들(OP2)을 통해 희생 패턴들(52A)을 제거하여, 소스 채널막들(51A)을 노출시킨다. 이를 통해, 적층물(ST) 및 소스 선택 라인들(46A)을 관통하는 제2 개구부들(OP2)이 형성된다.
이때, 적층물(ST)을 식각하여 식각정지막(53C)을 노출시키는 제2 개구부들(OP2)을 형성한 후, 세정 공정으로 식각정지막(53C)을 제거하여 희생 패턴들(52A)을 노출시킬 수 있다. 따라서, 제2 개구부들(OP2)이 균일한 깊이를 갖게 된다.
또한, 제2 개구부들(OP2)의 사이에 위치된 더미 개구부(D_OP)를 형성할 수 있다. 더미 개구부(D_OP)는 제2 개구부들(OP2)에 비해 얕은 깊이를 가질 수 있다. 예를 들어, 더미 개구부(D_OP)는 이웃한 소스 선택 라인들(46A)의 사이에 위치되고, 소스 선택 라인들(46A) 사이의 절연막(48)을 노출시킬 수 있다. 이러한 경우, 더미 개구부(D_OP)를 통해서는 희생 패턴들(52A)이 제거되지 않으므로, 제2 개구부들(OP2)에 비해 얕은 깊이를 갖게 된다. 여기서, 더미 개구부(D_OP)는 제2 개구부들(OP2) 형성 시에 함께 형성될 수 있다.
참고로, 적층물(ST) 및 제2 개구부들(OP2)을 복수 횟수로 나누어 형성하는 것도 가능하다. 예를 들어, 제1 물질막들(55) 및 제2 물질막들(56)을 관통하는 제2 개구부들(OP2)을 형성한 후, 제2 개구부들(OP2) 내에 희생막들을 채운다. 여기서, 희생막들은 제1 및 제2 물질막들(55, 56)에 대해 식각 선택비가 큰 물질을 포함할 수 있으며, 텅스텐막 및 텅스텐막을 감싸는 티타늄 질화막을 포함할 수 있다. 이어서, 제1 물질막들(55) 및 제2 물질막들(56)을 형성한 후, 기 형성된 제2 개구부들(OP2)과 연결된 제2 개구부들(OP2)을 추가로 형성한다. 이어서, 추가로 형성된 제2 개구부들(OP2)을 통해 희생막들을 제거한다. 본 도면에서는 적층물(ST) 및 제2 개구부들(OP2)을 2회로 나누어 형성하는 경우에 대해 도시하였으나, 3회 이상으로 나누어 형성하는 것도 가능하다. 또한, 최종적으로 형성된 제2 개구부들(OP2) 내에 턱이 존재하는 경우, 제2 개구부들(OP2)이 균일한 폭을 갖도록 에치백 공정을 실시할 수 있다.
도 3h를 참조하면, 제2 개구부들(OP2) 내에 셀 채널막들(58)을 형성한다. 이때, 셀 채널막들(58)을 형성하기 전에 메모리막들(57)을 형성할 수 있다. 메모리막들(57)은 셀 채널막들(58)의 외면을 감싸고, 셀 채널막들(58)과 소스 채널막들(51A)의 사이에 개재된다. 또한, 셀 채널막들(58)은 오픈된 중심 영역을 포함하고, 오픈된 중심 영역에 갭필 절연막들(59)이 채워질 수 있다. 갭필 절연막들(59)은 PSZ(Poly Silazane)를 포함할 수 있다. 이를 통해, 적층물(ST)을 관통하는 채널 영역 및 소스 채널막들(51A)의 내부로 함입된 더미 영역을 포함하는 셀 채널막들(58)이 형성된다.
또한, 더미 개구부(D_OP) 내에 더미 셀 채널막(58'), 더미 셀 채널막(58')의 외면을 감싸는 더미 메모리막(57') 및 더미 셀 채널막(58') 내의 더미 갭필막(59')을 포함할 수 있다. 여기서, 더미 셀 채널막(58')은 셀 채널막(58)과 동시에 형성되고, 더미 메모리막(57')은 메모리막(57)과 동시에 형성되고, 더미 갭필막(59')은 갭필막(59)과 동시에 형성될 수 있다.
이어서, 적층물(ST) 상에 층간절연막(60)을 형성한 후, 층간절연막(60) 및 적층물(ST)을 관통하는 슬릿들(SL)을 형성한다. 예를 들어, 식각정지막(53C)이 노출되도록 제1 및 제2 물질막들(55, 56)을 식각하여 슬릿들(SL)을 형성한다.
이어서, 슬릿들(SL)을 통해 제1 물질막들(55) 또는 제2 물질막들(56)을 제3 물질막들(57)로 대체한다. 일 예로, 제1 물질막들(55)이 희생막이고 제2 물질막들(56)이 절연막이면, 제1 물질막들(55)을 도전막으로 대체한다. 다른 예로, 제1 물질막들(55)이 도전막이고 제2 물질막들(56)이 절연막이면, 제1 물질막들(55)을 금속실리사이드막으로 대체한다. 이때, 제1 물질막들(55)의 일부를 실리사이드화하는 것도 가능하다. 또 다른 예로, 제1 물질막들(55)이 도전막이고 제2 물질막들(56)이 희생막이면, 제2 물질막들(56)을 절연막으로 대체한다. 참고로, 제1 물질막들(55)이 희생막이고 제2 물질막들(56)이 절연막인 경우, 제1 물질막들(55)을 제거하는 과정에서 희생막(53) 중 식각정지막(53C)이 함께 제거될 수 있다. 이러한 경우, 식각정지막(53C)이 제거된 영역에 제3 물질막(57)이 형성될 수 있고. 희생막(53')은 버퍼막(53A) 및 희생막(53B)을 포함하게 된다.
이어서, 슬릿(SL)의 내벽에 스페이서(61)를 형성한다. 예를 들어, 슬릿(SL)이 형성된 적층물(ST)의 프로파일을 따라 절연막을 형성한 후, 에치백 공정을 실시하여 스페이서(61)를 형성한다.
도 3i를 참조하면, 슬릿들(SL)을 통해 희생막(53')을 제거하여 제3 개구부(OP3)를 형성한다. 이어서, 제3 개구부(OP3)를 통해 노출된 메모리막(57)을 식각하여, 메모리 패턴(57A) 및 더미 메모리 패턴(57B)을 형성한다. 예를 들어, 희생막(53B)을 제거하여 제3 개구부(OP3)를 형성한 후, 제3 개구부(OP3)를 통해 노출된 버퍼막(53A) 및 메모리막(57)을 제거한다. 이를 통해, 제3 개구부(OP3) 내에 셀 채널막(58)이 노출된다. 참고로, 제3 개구부(OP3) 형성 시에 잔류하는 식각정지막(53C)이 함께 제거되거나, 식각정지막(53C)을 대체하여 형성된 제3 물질막(57)이 함께 제거될 수 있다.
또한, 제3 개구부(OP3)를 통해 더미 셀 채널막(58')을 감싸는 더미 메모리막(57')이 노출될 수 있으며, 메모리막(57) 제거 시에 더미 메모리막(57')도 함께 제거되어 더미 셀 채널막(58')이 노출될 수 있다.
도 3j를 참조하면, 제3 개구부(OP3)를 통해 노출된 소스 채널막(51A) 및 셀 채널막(58)을 연결시킨다. 예를 들어, 소스 채널막(51A) 및 셀 채널막(58)으로부터 채널막(62)을 선택적으로 성장시키거나 선택적으로 증착하여, 소스 채널막(51A)과 셀 채널막(58)을 연결시킨다. 이때, 제3 개구부(OP3) 내에 노출된 더미 셀 채널막(58') 상에도 더미 채널막(62')이 선택적으로 성장되거나 선택적으로 증착될 수 있다.
이어서, 제3 개구부(OP3) 및 슬릿들(SL)을 채우는 절연막(63)을 형성한다. 절연막(63)은 산화물을 포함할 수 있으며, 적층물(ST)의 상부에도 형성될 수 있다.
전술한 바와 같은 공정에 따르면, 소스 선택 라인과 워드라인을 별도의 공정으로 형성하므로, 소스 선택 트랜지스터의 채널 길이를 임의로 조절할 수 있다. 따라서, 소스 선택 트랜지스터의 누설 전류를 제어할 수 있다.
또한, 소스 선택 트랜지스터의 게이트 절연 패턴이 전하 트랩물질을 포함하지 않으므로, 프로그램/소거가 반복되더라도 게이트 절연 패턴에 전하가 트랩되는 것을 방지할 수 있다. 따라서, 소스 선택 트랜지스터의 문턱 전압이 변동되는 것을 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 메모리 장치(1200)는 소스 및 벌크용 도전막; 상기 소스 및 벌크용 도전막 상의 서브 채널막; 상기 소스 및 벌크용 도전막과 상기 서브 채널막의 사이에 개재되고, 상기 서브 채널막과 상기 소스 및 벌크용 도전막을 연결시키는 불순물 영역을 포함하는 정공 소스막; 상기 서브 채널막 상의 소스 선택 라인들; 및 상기 소스 선택 라인들을 관통하여 상기 서브 채널막과 접하는 소스 채널막들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 소스 및 벌크용 도전막; 상기 소스 및 벌크용 도전막 상의 서브 채널막; 상기 소스 및 벌크용 도전막과 상기 서브 채널막의 사이에 개재되고, 상기 서브 채널막과 상기 소스 및 벌크용 도전막을 연결시키는 불순물 영역을 포함하는 정공 소스막; 상기 서브 채널막 상의 소스 선택 라인들; 및 상기 소스 선택 라인들을 관통하여 상기 서브 채널막과 접하는 소스 채널막들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 소스 및 벌크용 도전막; 상기 소스 및 벌크용 도전막 상의 서브 채널막; 상기 소스 및 벌크용 도전막과 상기 서브 채널막의 사이에 개재되고, 상기 서브 채널막과 상기 소스 및 벌크용 도전막을 연결시키는 불순물 영역을 포함하는 정공 소스막; 상기 서브 채널막 상의 소스 선택 라인들; 및 상기 소스 선택 라인들을 관통하여 상기 서브 채널막과 접하는 소스 채널막들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 소스 및 벌크용 도전막; 상기 소스 및 벌크용 도전막 상의 서브 채널막; 상기 소스 및 벌크용 도전막과 상기 서브 채널막의 사이에 개재되고, 상기 서브 채널막과 상기 소스 및 벌크용 도전막을 연결시키는 불순물 영역을 포함하는 정공 소스막; 상기 서브 채널막 상의 소스 선택 라인들; 및 상기 소스 선택 라인들을 관통하여 상기 서브 채널막과 접하는 소스 채널막들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 층간절연막 12: 도전막
13: 정공 소스막 14: 서브 채널막
15: 절연막 16: 소스 선택 라인들
17: 도전막 18: 절연막
19: 소스 채널막 20: 더미 메모리 패턴
21: 셀 채널막 22: 메모리막
23: 갭필막 24: 더미 셀 채널막
25: 더미 메모리막 26: 더미 갭필막
27: 게이트 절연 패턴 28: 절연 패턴
29: 절연막 30: 슬릿 절연막
31: 층간 절연막

Claims (23)

  1. 소스 및 벌크용 도전막;
    상기 소스 및 벌크용 도전막 상의 서브 채널막;
    상기 소스 및 벌크용 도전막과 상기 서브 채널막의 사이에 개재되고, 상기 서브 채널막과 상기 소스 및 벌크용 도전막을 연결시키는 불순물 영역을 포함하는 정공 소스막;
    상기 서브 채널막 상의 소스 선택 라인들; 및
    상기 소스 선택 라인들을 관통하여 상기 서브 채널막과 접하는 소스 채널막들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    각각의 상기 소스 채널막들은,
    상기 서브 채널막과 접하는 채널 패턴;
    상기 채널 패턴 내의 더미 메모리 패턴;
    상기 더미 메모리 패턴 내의 더미 채널 패턴; 및
    상기 더미 메모리 패턴을 고립시키도록 상기 채널 패턴과 상기 더미 채널 패턴을 연결시키는 연결 패턴을 포함하는
    반도체 장치.
  3. 제2항에 있어서,
    각각의 상기 소스 채널막들은 상기 더미 채널 패턴 내의 갭필막을 포함하는
    반도체 장치.
  4. 제2항에 있어서,
    상기 채널 패턴, 상기 메모리 패턴 및 상기 더미 채널 패턴은 볼(Bowl) 형태를 갖는
    반도체 장치.
  5. 제1항에 있어서,
    상기 소스 채널막들과 상기 소스 선택 라인들 사이에 개재된 게이트 절연 패턴
    을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 게이트 절연 패턴은 Al2O3를 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 소스 선택 라인들 상에 적층된 워드라인들; 및
    상기 워드라인들을 관통하는 채널 영역 및 상기 소스 채널막들 내부로 함입된 더미 영역을 포함하는 셀 채널막들
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 워드라인들을 관통하고 상기 셀 채널막들의 사이에 위치되며, 상기 셀 채널막들에 비해 얕은 깊이를 갖는 더미 셀 채널막
    을 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 소스 및 벌크용 도전막은 금속막이고, 상기 정공 소스막은 P타입의 불순물을 포함하는 폴리실리콘막이고, 상기 서브 채널막은 언도프드 폴리실리콘막이고, 상기 불순물 영역은 N타입의 불순물을 포함하는
    반도체 장치.
  10. 제1항에 있어서,
    리드 동작시, 상기 소스 채널막, 상기 서브 채널막, 상기 불순물 영역 및 상기 소스 및 벌크용 도전막을 통해 전류가 흐르는
    반도체 장치.
  11. 제1항에 있어서,
    소거 동작시, 상기 소스 및 벌크용 도전막에 소거 전압이 인가되고, 상기 정공 소스막으로부터 상기 소스 채널막들로 정공이 공급되는
    반도체 장치.
  12. 소스 선택 라인들을 형성하는 단계;
    상기 소스 선택 라인들을 관통하는 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들 내에 소스 채널막들을 형성하는 단계;
    상기 소스 선택 라인들 상에 희생막을 형성하는 단계;
    상기 희생막 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 및
    상기 적층물 및 상기 희생막을 관통하고 상기 소스 채널막들 내부로 확장된 셀 채널막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 소스 선택 라인들을 형성하기 전에,
    소스 및 벌크용 도전막을 형성하는 단계;
    상기 소스 및 벌크용 도전막 상에 정공 소스막을 형성하는 단계; 및
    상기 정공 소스막 상에 서브 채널막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 정공 소스막 내에, 상기 서브 채널막 및 상기 소스 및 벌크용 도전막과 접하는 불순물 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 불순물 영역을 형성하는 단계는,
    상기 소스 선택 라인들 사이의 갭을 통해 불순물을 주입하여 상기 불순물 영역을 형성하는
    반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 소스 채널막들을 형성하는 단계는,
    상기 제1 개구부들 내에 볼(Bowl) 형태의 상기 소스 채널막들을 형성하는 단계; 및
    상기 소스 채널막들 내에 희생 패턴들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 셀 채널막들을 형성하는 단계는,
    상기 적층물을 관통하고 상기 희생 패턴들을 노출시키는 제2 개구부들을 형성하는 단계;
    상기 제2 개구부들을 통해 상기 희생 패턴들을 제거하는 단계; 및
    상기 제2 개구부들 내에 상기 셀 채널막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 희생막을 제거하여 제3 개구부를 형성하는 단계; 및
    상기 제3 개구부 내에 노출된 상기 셀 채널막들과 상기 소스 채널막들을 각각 연결시키는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 셀 채널막들을 형성하기 전에, 상기 적층물 및 상기 희생막을 관통하는 메모리막들을 형성하는 단계; 및
    상기 셀 채널막이 노출되도록, 상기 제3 개구부를 통해 노출된 상기 메모리막들의 일부 영역을 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 메모리막들의 일부 영역을 제거하는 단계는,
    상기 제3 개구부 내에 노출된 상기 메모리막들을 일부 식각하여, 상기 소스 패턴들 내에 고립된 볼(Bowl) 형태의 더미 메모리 패턴들 및 상기 셀 채널막들의 측벽을 감싸는 메모리 패턴들을 형성하는
    반도체 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 셀 채널막들과 상기 소스 채널막들을 각각 연결시키는 단계는,
    상기 셀 채널막들 및 상기 소스 채널막들로부터 채널막을 선택적으로 성장시키는
    반도체 장치의 제조 방법.
  22. 제12항에 있어서,
    상기 소스 채널막들을 형성하기 전, 상기 제1 개구부들 내에 게이트 절연 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 게이트 절연 패턴들을 형성하는 단계는,
    상기 제1 개구부들이 형성된 상기 소스 선택 라인의 프로파일을 따라 Al2O3막을 형성하는 단계;
    상기 Al2O3막 상에 ULTO(Ultra Low Temperature Oxide)막을 형성하는 단계;
    상기 ULTO막을 에치백하여 ULTO 스페이서를 형성하는 단계; 및
    상기 ULTO 스페이서를 베리어로 이용하여 상기 Al2O3막을 식각하여, 상기 게이트 절연 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728246B2 (en) 2020-10-12 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device having a stack including electrodes vertically stacked on a substrate and electronic system including the same
US11903200B2 (en) 2021-02-09 2024-02-13 SK Hynix Inc. Semiconductor memory device and method for fabricating the semiconductor memory device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991280B2 (en) 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
KR102608180B1 (ko) * 2016-06-01 2023-12-01 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102442214B1 (ko) * 2017-10-12 2022-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102521282B1 (ko) 2017-10-12 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102467452B1 (ko) * 2017-10-13 2022-11-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
CN109119424B (zh) * 2018-08-20 2020-08-25 长江存储科技有限责任公司 3d存储器件及其制造方法
JP7458380B2 (ja) * 2018-09-14 2024-03-29 長江存儲科技有限責任公司 三次元メモリデバイス及びその形成方法
KR20200070610A (ko) * 2018-12-10 2020-06-18 삼성전자주식회사 수직형 메모리 장치
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR20200073702A (ko) 2018-12-14 2020-06-24 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR20200106785A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210027696A (ko) 2019-09-02 2021-03-11 삼성전자주식회사 3차원 반도체 메모리 소자
US11233043B2 (en) 2019-09-02 2022-01-25 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR20210110086A (ko) * 2020-02-28 2021-09-07 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20220028916A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100034612A (ko) * 2008-09-24 2010-04-01 주식회사 하이닉스반도체 3차원 구조의 플래시 메모리소자의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101933665B1 (ko) * 2011-05-19 2018-12-31 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
KR20130070158A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
KR20150116510A (ko) * 2014-04-07 2015-10-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102179284B1 (ko) 2014-05-12 2020-11-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
KR20160102740A (ko) * 2015-02-23 2016-08-31 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
CN106252355B (zh) * 2015-06-15 2021-03-09 爱思开海力士有限公司 半导体器件及其制造方法
KR102568886B1 (ko) * 2015-11-16 2023-08-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102550575B1 (ko) 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100034612A (ko) * 2008-09-24 2010-04-01 주식회사 하이닉스반도체 3차원 구조의 플래시 메모리소자의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728246B2 (en) 2020-10-12 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device having a stack including electrodes vertically stacked on a substrate and electronic system including the same
US11903200B2 (en) 2021-02-09 2024-02-13 SK Hynix Inc. Semiconductor memory device and method for fabricating the semiconductor memory device

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