KR20160102740A - 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 리드 환경을 인덱스로하며 멀티 레벨 셀에 대한 복수개의 하드 리드 전압 레벨에 대한 하드 리드 전압 값을 정의하는 리드 리트라이 테이블에 기초한 제1 하드 디시젼 리드를 수행하는 제1단계; 및 상기 제1 하드 디시젼 리드가 실패한 경우에, 상기 리드 리트라이 테이블의 하드 리드 전압 값에 기초하여 상기 복수개의 하드 리드 전압 레벨을 각각 독립적으로 변경하며 제2 하드 디시젼 리드를 수행하는 제2단계를 포함하는 메모리 컨트롤러의 동작 방법이 개시된다.

Description

컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법{CONTROLLER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 그리고 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. MLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱전압 분포(threshold voltage distribution)를 형성한다. 각각의 문턱전압 분포는 k개의 비트에 의해 생성될 수 있는 2k개의 데이터 값 각각에 대응된다.
그러나 문턱전압 분포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 분포들 간의 거리는 줄어들게 되고, 인접한 문턱전압 분포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 분포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도1은 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도2는 3 비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
MLC 비휘발성 메모리 장치, 예를 들어 MLC 플래시 메모리의 싱글 메모리 셀에 k개의 비트를 프로그램하면, 2**k 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 3 비트 MLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도1A는 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터에 대한 최적의 리드 전압을 결정할 수 있는 기술이 요구된다.
본 발명의 일실시예는 메모리 셀에 저장된 데이터에 대한 최적의 리드 전압을 결정할 수 있는 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 메모리 컨트롤러의 동작 방법에 있어서, 반도체 메모리 장치의 리드 환경을 인덱스로하며 멀티 레벨 셀에 대한 복수개의 하드 리드 전압 레벨에 대한 하드 리드 전압 값을 정의하는 리드 리트라이 테이블에 기초한 제1 하드 디시젼 리드를 수행하는 제1단계; 및 상기 제1 하드 디시젼 리드가 실패한 경우에, 상기 리드 리트라이 테이블의 하드 리드 전압 값에 기초하여 상기 복수개의 하드 리드 전압 레벨을 각각 독립적으로 변경하며 제2 하드 디시젼 리드를 수행하는 제2단계를 포함하는 메모리 컨트롤러의 동작 방법을 제공한다.
바람직하게는, 상기 제2단계는 상기 복수개의 하드 리드 전압 레벨 각각을 상기 리드 리트라이 테이블의 상기 인덱스에 대응하는 상기 하드 리드 전압 값으로 순차 변경하며 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제2단계는 상기 복수개의 하드 리드 전압 레벨을 순차적으로 변경하며 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제2단계는 상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 변경하는 동안에는 나머지 하드 리드 전압 레벨들은 고정할 수 있다.
바람직하게는, 상기 제2단계는 상기 나머지 하드 리드 전압 레벨들을 상기 리드 리트라이 테이블이 정의하는 상기 하드 리드 전압 값으로 고정할 수 있다.
바람직하게는, 상기 제2단계는 상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 상기 리드 리트라이 테이블의 대응 하드 리드 전압 값으로 순차 변경하며 수행한 상기 제2 하드 디시젼 리드가 모두 실패인 경우에 상기 복수개의 하드 리드 전압 레벨 중 제2 하드 리드 전압 레벨에 대하여 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제1단계는 상기 복수개의 하드 리드 전압 레벨을 초기 하드 리드 전압으로 설정하여 수행한 하드 디시젼 리드가 실패한 경우에 수행할 수 있다.
바람직하게는, 상기 리드 리트라이 테이블의 상기 하드 리드 전압 전부에 대하여 수행된 상기 제2 하드 디시젼 리드가 실패한 경우에, 소프트 디시젼 리드를 수행하는 제3단계를 더 포함할 수 있다.
바람직하게는, 상기 제1 하드 디시젼 리드, 제2 하드 디시젼 리드, 및 소프트 디시젼 리드 중에서 하나 이상은 Low Density Parity Check(LDPC) 디코딩에 기초할 수 있다.
바람직하게는, 상기 리드 환경은 적어도 상기 반도체 메모리 장치의 리텐션(retention) 특성 및 리드 디스터브(read disturb) 특성 중에서 하나 이상을 포함할 수 있다.
본 발명의 일실시예에 따르면, 메모리 컨트롤러에 있어서, 반도체 메모리 장치의 리드 환경을 인덱스로하며 멀티 레벨 셀에 대한 복수개의 하드 리드 전압 레벨에 대한 하드 리드 전압 값을 정의하는 리드 리트라이 테이블에 기초한 제1 하드 디시젼 리드를 수행하는 제1수단; 및 상기 제1 하드 디시젼 리드가 실패한 경우에, 상기 리드 리트라이 테이블의 하드 리드 전압 값에 기초하여 상기 복수개의 하드 리드 전압 레벨을 각각 독립적으로 변경하며 제2 하드 디시젼 리드를 수행하는 제2수단을 포함하는 메모리 컨트롤러를 제공할 수 있다.
바람직하게는, 상기 제2수단은 상기 복수개의 하드 리드 전압 레벨 각각을 상기 리드 리트라이 테이블의 상기 인덱스에 대응하는 상기 하드 리드 전압 값으로 순차 변경하며 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제2수단은 상기 복수개의 하드 리드 전압 레벨을 순차적으로 변경하며 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제2수단은 상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 변경하는 동안에는 나머지 하드 리드 전압 레벨들은 고정할 수 있다.
바람직하게는, 상기 제2수단은 상기 나머지 하드 리드 전압 레벨들을 상기 리드 리트라이 테이블이 정의하는 상기 하드 리드 전압 값으로 고정할 수 있다.
바람직하게는, 상기 제2수단은 상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 상기 리드 리트라이 테이블의 대응 하드 리드 전압 값으로 순차 변경하며 수행한 상기 제2 하드 디시젼 리드가 모두 실패인 경우에 상기 복수개의 하드 리드 전압 레벨 중 제2 하드 리드 전압 레벨에 대하여 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제1수단은 상기 복수개의 하드 리드 전압 레벨을 초기 하드 리드 전압으로 설정하여 수행한 하드 디시젼 리드가 실패한 경우에 상기 리드 리트라이 테이블에 기초한 상기 제1 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 리드 리트라이 테이블의 상기 하드 리드 전압 전부에 대하여 수행된 상기 제2 하드 디시젼 리드가 실패한 경우에, 소프트 디시젼 리드를 수행하는 제3수단을 더 포함할 수 있다.
바람직하게는, 상기 제1 하드 디시젼 리드, 제2 하드 디시젼 리드, 및 소프트 디시젼 리드 중에서 하나 이상은 Low Density Parity Check(LDPC) 디코딩에 기초할 수 있다.
바람직하게는, 상기 리드 환경은 적어도 상기 반도체 메모리 장치의 리텐션(retention) 특성 및 리드 디스터브(read disturb) 특성 중에서 하나 이상을 포함할 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 시스템에 있어서, 반도체 메모리 장치; 및 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 리드 환경을 인덱스로하며 멀티 레벨 셀에 대한 복수개의 하드 리드 전압 레벨에 대한 하드 리드 전압 값을 정의하는 리드 리트라이 테이블에 기초한 제1 하드 디시젼 리드를 수행하는 제1수단; 및 상기 제1 하드 디시젼 리드가 실패한 경우에, 상기 리드 리트라이 테이블의 하드 리드 전압 값에 기초하여 상기 복수개의 하드 리드 전압 레벨을 각각 독립적으로 변경하며 제2 하드 디시젼 리드를 수행하는 제2수단을 포함하는 반도체 메모리 시스템을 제공할 수 있다.
바람직하게는, 상기 제2수단은 상기 복수개의 하드 리드 전압 레벨 각각을 상기 리드 리트라이 테이블의 상기 인덱스에 대응하는 상기 하드 리드 전압 값으로 순차 변경하며 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제2수단은 상기 복수개의 하드 리드 전압 레벨을 순차적으로 변경하며 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제2수단은 상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 변경하는 동안에는 나머지 하드 리드 전압 레벨들은 고정할 수 있다.
바람직하게는, 상기 제2수단은 상기 나머지 하드 리드 전압 레벨들을 상기 리드 리트라이 테이블이 정의하는 상기 하드 리드 전압 값으로 고정할 수 있다.
바람직하게는, 상기 제2수단은 상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 상기 리드 리트라이 테이블의 대응 하드 리드 전압 값으로 순차 변경하며 수행한 상기 제2 하드 디시젼 리드가 모두 실패인 경우에 상기 복수개의 하드 리드 전압 레벨 중 제2 하드 리드 전압 레벨에 대하여 상기 제2 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 제1수단은 상기 복수개의 하드 리드 전압 레벨을 초기 하드 리드 전압으로 설정하여 수행한 하드 디시젼 리드가 실패한 경우에 상기 리드 리트라이 테이블에 기초한 상기 제1 하드 디시젼 리드를 수행할 수 있다.
바람직하게는, 상기 리드 리트라이 테이블의 상기 하드 리드 전압 전부에 대하여 수행된 상기 제2 하드 디시젼 리드가 실패한 경우에, 소프트 디시젼 리드를 수행하는 제3수단을 더 포함할 수 있다.
바람직하게는, 상기 제1 하드 디시젼 리드, 제2 하드 디시젼 리드, 및 소프트 디시젼 리드 중에서 하나 이상은 Low Density Parity Check(LDPC) 디코딩에 기초할 수 있다.
바람직하게는, 상기 리드 환경은 적어도 상기 반도체 메모리 장치의 리텐션(retention) 특성 및 리드 디스터브(read disturb) 특성 중에서 하나 이상을 포함할 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 장치의 메모리 셀에 저장된 데이터에 대한 최적의 리드 전압을 효율적으로 결정할 수 있다.
도1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도4A는 도3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도4B는 도4A에 도시된 메모리 블록을 나타내는 블록도이다.
도5는 도4A에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도6은 도4A에 도시된 메모리 컨트롤러에 저장될 수 있는 리드 리트라이 테이블을 나타내는 개념도이다.
도7A 및 도7B는 리드 에러를 나타내는 개념도이다.
도7C는 리드 리트라이 과정을 나타내는 개념도다.
도8A는 비교예에 따른 하드 리드 전압의 결정 과정을 나타내는 흐름도이다.
도8B는 본 발명의 일실시예에 따른 하드 리드 전압의 결정 과정을 나타내는 흐름도이다.
도8C는 본 발명의 일실시예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도9 내지 도13은 본 발명에 따른 3차원 비휘발성 메모리 장치를 나타내는 도면이다.
도14 내지 도16은 본 발명의 일실시예에 따른 3차원 비휘발성 메모리 장치를 나타내는 도면이다.
도17은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도18은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도19는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도20은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도21은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도22는 도21에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도3는 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도4A는 도3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도4B는 도4A에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도3 내지 도5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 에러 비트를 정정하는 ECC 부(130)를 포함할 수 있다. ECC 부(130)는 ECC 인코더(131) 및 ECC 디코더(132)를 포함할 수 있다.
ECC 인코더(131)는 반도체 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더(133)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더(133)는 ECC 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC 부(130)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으며 이에 한정되는 것은 아니다. ECC 부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
본 발명의 일실시예에 따르면, ECC 부(130)는 하드 디시젼 데이터 및 소프트 디시젼 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도4A를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다. 예를 들어, 저장부(110)는 후술되는 리드 리트라이 테이블(read retry table; RRT)을 저장할 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC 부(130)는 앞서 설명한 바와 같이 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱 할 수 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도4B를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도4B는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도4A로 돌아와, 제어 회로(220)는 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도4A 및 도5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 제1 ECC 디코딩 단계(S510)로 구성되며, 제2 ECC 디코딩 단계(S530)가 추가적으로 구성될 수 있다.
예를 들어, 상기 제1 ECC 디코딩 단계(S510)는 하드 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 코드워드에 대한 하드 디시젼 ECC 디코딩 단계일 수 있다. 상기 제1 ECC 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 제2 ECC 디코딩 단계(S530)는, 상기 제1 ECC 디코딩 단계(S510)에서 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 리드 전압(VHD)에 대하여 소프트 디시젼 데이터를 형성하여 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다. 상기 제2 ECC 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
단계 S511에서, 하드 리드 전압들(VHD)로 상기 메모리 장치(200)로부터 데이터(코드워드)가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 메모리 장치(200)로 전송할 수 있다. 상기 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 하드 리드 전압들(VHD)로 상기 메모리 장치(200)로부터 데이터(코드워드)를 리드할 수 있다. 상기 리드된 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 ECC 디코딩으로서 상기 하드 디시젼 ECC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 메모리 장치(200)로부터 상기 하드 리드 전압들(VHD)을 이용하여 리드된 데이터(이하에서, 하드 리드 데이터)를 에러 정정 코드를 이용하여 하드 디시젼 ECC 디코딩을 수행할 수 있다.
단계 S515에서, 상기 하드 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 하드 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S513의 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 상기 제2 ECC 디코딩 단계(S530)가 수행될 수 있다.
단계 S531에서, 소프트 리드 전압들(VSD)로 상기 메모리 장치(200)로부터 데이터(코드워드)가 리드될 수 있다. 예를 들어, 상기 하드 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 소프트 리드 전압들(VSD)은 상기 하드 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2ECC 디코딩으로서 상기 소프트 디시젼 ECC 디코딩이 수행될 수 있다. 상기 소프트 디시젼 ECC 디코딩은 상기 하드 리드 데이터에 상기 소프트 리드 전압들(VSD)을 이용하여 리드된 데이터가 추가된 소프트 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 리드 전압들(VHD)과 소프트 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 하드 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 소프트 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 하드 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 리드 전압(VHD)으로 리드된 데이터 값과 소프트 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 리드 전압(VHD)으로 리드된 데이터 값과 소프트 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 하드 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보(예를 들어, 테일 셀들에 대한 정보)가 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, ECC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 리드 전압(VHD)으로 리드된 하드 리드 데이터와 상기 소프트 리드 전압(VSD)으로 리드된 소프트 리드 데이터를 이용하여 상기 소프트 디시전 ECC 디코딩을 수행할 수 있다.
단계 S535에서, 상기 소프트 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 패리티 검사 행렬의 연산, 그리고 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 패리티 검사 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 소프트 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S533의 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 소프트 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도6은 도4A에 도시된 메모리 컨트롤러에 저장될 수 있는 리드 리트라이 테이블(TAB1 to TAB3)을 나타내는 개념도이다.
도6을 참조하면, 상기 리드 리트라이 테이블(TAB1 to TAB3)은, 상기 반도체 메모리 시스템(10)의 리드 환경을 인덱스로 가질 수 있다. 상기 반도체 메모리 시스템(10)의 리드 환경은 상기 반도체 메모리 장치(200)의 리텐션(retention) 특성 또는 리드 디스터브(read disturb) 특성 등과 같이, 상기 반도체 메모리 장치(200)에 프로그램된 데이터의 리드에 영향을 미치는 특성을 말한다. 예를 들어, 리텐션 또는 리드 디스터브에 의해, 프로그램된 데이터와 다른, 잘못된 데이터가 리드될 수 있다. 상기 리드 리트라이 테이블은 상기 메모리 컨트롤러(100)의 상기 저장부(110)에 저장될 수 있다.
상기 리드 리트라이 테이블(TAB1 to TAB3) 각각은 n개의 인덱스(1 to n)을 가지며, 각 인덱스는 상기 리드 환경을 나타낼 수 있다. 예를 들어, 인덱스 1은 리드 디스터브에 대한 제1 상태, 인덱스 2는 리드 디스터브에 대한 제2 상태일 수 있다. 예를 들어, 인덱스 n은 리텐션에 대한 제1 상태일 수 있다.
상기 리드 리트라이 테이블(TAB1 to TAB3) 각각은 각 인덱스마다 리드 전압 값(RVij)을 포함할 수 있다. 상기 리드 전압 값(RVij)은 상기 다수의 메모리 블록(211) 중에서 선택 메모리 블록에 포함되는 페이지에 대한 리드 리트라이 동작 과정에서 상기 페이지로 인가되는 하드 리드 전압의 레벨을 나타낼 수 있다. 리드 리트라이 동작은 상기 반도체 메모리 장치(200)에 프로그램된 데이터를 초기 하드 리드 전압으로 리드하였으나 ECC 디코딩 페일에 의해 리드 페일된 경우에 상기 반도체 메모리 장치(200)에서 수행될 수 있다. 즉, 초기 하드 리드 전압에 의한 하드 데이터의 오류가 정정되지 못함으로써 리드 페일된 경우에, 상기 리드 리트라이 테이블(TAB1 to TAB3)의 리드 전압 값(RVij)에 따라 리드 전압을 변경하여 다시 리드 동작을 수행하는 것이 리드 리트라이 동작이다. 상기 리드 리트라이 동작은 상기 ECC 부(130)에 의해 상기 하드 디시젼 ECC 디코딩으로서 수행될 수 있다.
상기 ECC 부(130)는 하드 리드 데이터의 오류가 정정될 때까지 상기 리드 리트라이 테이블(TAB1 to TAB3)에 포함된 복수의 하드 리드 전압 레벨(RLEV1 to RLEV3)의 리드 전압 값(RVij)을 인덱스에 따라 순차 변경하며 리드 리트라이 동작을 수행할 수 있다.
상기 리드 리트라이 테이블(TAB1 to TAB3) 각각은 상기 반도체 메모리 장치(200)에 포함된 메모리 셀이 가질 수 있는 문턱 전압 분포에 따라 상기 복수의 하드 리드 전압 레벨(RLEV1 to RLEV3)을 포함할 수 있다. 예를 들어, 도1에 도시된 8개의 상태를 구분하기 위해서는 7개의 서로 다른 하드 리드 전압 레벨이 요구될 수 있다. 도6은 3개의 하드 리드 전압 레벨(RLEV1 to RLEV3)을 포함하는 리드 리트라이 테이블(TAB1 to TAB3)을 예시적으로 보이고 있다. 또한, 도6은 상기 복수의 하드 리드 전압 레벨(RLEV1 to RLEV3)의 인덱스 1에 대응하는 3개의 리드 전압 값(RV11 to RV13)을 예시적으로 보이고 있다.
예를 들어, 상기 ECC 부(130)는 상기 리드 리트라이 테이블(TAB1 to TAB3) 중 제1 리드 리트라이 테이블(TAB1)의 인덱스 1에 대응하는 3개의 하드 리드 전압 값(RV11, RV12 및 RV13)으로 리드 리트라이 동작을 시작한다. 상기 ECC 부(130)는 제1 리드 리트라이 테이블(TAB1)의 인덱스 1에 대응하는 3개의 하드 리드 전압 값(RV11, RV12 및 RV13)으로 리드한 하드 리드 데이터의 오류가 정정되지 아니하면, 상기 제1 리드 리트라이 테이블(TAB1)의 다음 인덱스, 즉 인덱스 2에 대응하는 3개의 하드 리드 전압 값(RV21, RV22 및 RV23)으로 리드 리트라이 동작을 수행한다. 예를 들어, 상기 ECC 부(130)는 하드 리드 데이터의 오류가 정정될 때까지, 상기 제1 리드 리트라이 테이블(TAB1)의 마지막 인덱스, 즉 인덱스 n까지 순차적으로 대응하는 3개의 하드 리드 전압 값(RVi1, RVi2 및 RVi3)으로 리드 리트라이 동작을 반복한다.
상기 ECC 부(130)는 리드 리트라이 동작 과정에서 하드 리드 전압 값(RVi1, RVi2 및 RVi3)을 설정함에 있어서, 상기 리드 리트라이 테이블(TAB1 to TAB3) 중 어느 하나를 선택할 수 있다. 도6에 도시된 바와 같이, 예를 들어 상기 저장부(110)에 3개의 리드 리트라이 테이블(TAB1 to TAB3)이 저장되어 있다면, 상기 ECC 부(130)는 상기 리드 리트라이 테이블(TAB1 to TAB3) 중에서 어느 하나를 선택할 수 있다. 도6은 상기 리드 리트라이 테이블(TAB1 to TAB3)의 하드 리드 전압 값(RVi1, RVi2 및 RVi3)을 동일한 부호로 표시하고 있으나, 그 값은 상기 리드 리트라이 테이블(TAB1 to TAB3)별로 서로 상이할 수 있다.
상기 리드 리트라이 테이블(TAB1 to TAB3)은 상기 반도체 메모리 장치(200)의 인듀어런스(endurance)에 대응할 수 있다. 상기 반도체 메모리 장치(200)의 인듀어런스는 프로그램/소거 사이클(Program/Erase Cycle)에 대응할 수 있다. 예를 들어, 상기 제1 리드 리트라이 테이블(TAB1)은 상기 반도체 메모리 장치(200)의 메모리 셀 어레이(210)에 포함된 메모리 블록(211)의 프로그램/소거 사이클이 1K 미만인 경우에 이용될 수 있는 리드 리트라이 테이블이고, 상기 제2 리드 리트라이 테이블(TAB2)은 상기 반도체 메모리 장치(200)의 메모리 셀 어레이(210)에 포함된 메모리 블록(211)의 프로그램/소거 사이클이 1K 이상 2K 미만인 경우에 이용될 수 있는 리드 리트라이 테이블이며, 상기 제3 리드 리트라이 테이블(TAB3)은 상기 반도체 메모리 장치(200)의 메모리 셀 어레이(210)에 포함된 메모리 블록(211)의 프로그램/소거 사이클이 2K 이상 3K 미만인 경우에 이용될 수 있는 리드 리트라이 테이블일 수 있다. 상기 프로그램/소거 사이클과 상기 리드 리트라이 테이블(TAB1 to TAB3)의 대응 관계는 설계에 따라 다양하게 설정될 수 있다.
도7A 및 도7B는 리드 에러를 나타내는 개념도이며, 도7C는 리드 리트라이 과정을 나타내는 개념도다.
도7A에 도시된 바와 같이 초기에는 소정 리드 전압 값(RV0)의 초기 하드 리드 전압에 의해 두 개 셀 산포(S1, S2)의 식별이 가능하였으나, 상기 반도체 메모리 장치(200)의 리드 환경의 변화에 의해 셀 산포가 도7B에 도시된 바와 같이 변형되면서 상기 초기 하드 리드 전압에 의해서는 잘못된 하드 리드 데이터가 센싱되는 리드 에러가 발생할 수 있다. 즉, 도7B을 참조하면, 산포의 변형에 의해 제1 셀 산포(S1)가 제2 셀 산포(S2) 방향으로 이동한 경우(S1')에, 상기 초기 리드 전압 값(RV0)의 초기 하드 리드 전압으로 메모리 셀을 리드하게 되면, 변형된 제1 셀 산포(S1') 중에서 상기 이니셜 리드 전압 값(RV0)보다 높은 전압 레벨의 빗금친 영역에 대응하는 메모리 셀에 대해서는 프로그램 된 데이터와 다른 데이터가 센싱되는 리드 에러가 발생할 수 있다. 이러한 리드 에러는 종국에는 리드 페일을 야기할 수 있다. 상기 리드 환경의 변화는 플래시 메모리의 리텐션(retention) 특성 또는 리드 디스터브(read disturb) 현상 등에 의해 야기될 수 있다.
상기 메모리 컨트롤러(100)는 소정 리드 전압 값(RV0)의 상기 초기 하드 리드 전압에 의한 하드 리드 데이터의 오류를 정정하지 못한 경우에 상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용하여 상기 리드 리트라이 동작을 수행할 수 있다.
도7C를 참조하면, 상기 변형된 제1 셀 산포(S1') 및 제2 셀 산포(S2)를 식별하기 위한 리드 전압 레벨이 제1 하드 리드 전압 레벨(RLEV1)인 경우에, 상기 제1 하드 리드 전압 레벨(RLEV1)의 초기 리드 전압 값(RV01)에 의해서는 앞서 설명된 바와 같이 리드 에러가 발생할 수 있다. 상기 ECC 부(130)가 상기 제1 하드 리드 전압 레벨(RLEV1)을 인덱스 1의 리드 전압 값(RV11)으로 설정하여 상기 리드 리트라이 동작을 수행해도 리드 에러가 발생하는 경우, 도6을 참조하여 설명된 바와 같이 상기 ECC 부(130)는 상기 제1 하드 리드 전압 레벨(RLEV1)을 순차적으로 다음 인덱스, 즉 인덱스 2 및 3의 리드 전압 값(RV21 및 RV31)으로 설정하여 상기 리드 리트라이 동작을 수행할 수 있다. 도7C는 상기 ECC 부(130)가 상기 제1 하드 리드 전압 레벨(RLEV1)을 인덱스 3의 리드 전압 값(RV31)으로 설정하여 상기 리드 리트라이 동작을 수행하여 에러를 정정하는 경우를 도시하고 있다.
도8A는 비교예에 따른 하드 리드 전압의 결정 과정을 나타내는 흐름도이다.
도8B는 본 발명의 일실시예에 따른 하드 리드 전압의 결정 과정을 나타내는 흐름도이다.
앞서 설명된 바와 같이, 상기 메모리 컨트롤러(100)는 소정 리드 전압 값(RV0)의 상기 초기 하드 리드 전압에 의한 하드 리드 데이터의 오류를 정정하지 못한 경우에 상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용하여 상기 리드 리트라이 동작을 수행할 수 있다.
상기 리드 리트라이 동작 동안, 상기 ECC 부(130)는 하드 리드 데이터의 오류가 정정될 때까지 상기 리드 리트라이 테이블(TAB1 to TAB3) 각각에 포함된 복수의 하드 리드 전압 레벨(RLEV1 to RLEV3)의 리드 전압 값(RVij)을 상기 인덱스에 따라 순차 변경하며 리드 리트라이 동작을 수행할 수 있다.
상기 리드 리트라이 동작에 의해서도 상기 하드 리드 전압에 의한 데이터 리드가 성공하지 못한 경우에, 상기 ECC 부(130)는 상기 복수의 하드 리드 전압 레벨(RLEV1 to RLEV3) 각각을 독립적으로 변경하며 상기 하드 디시젼 ECC 디코딩을 수행하는 스캔 리드 동작을 수행할 수 있다.
예를 들어, 상기 스캔 리드 동작 동안, 상기 ECC 부(130)가 상기 복수, 예를 들어 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN) 각각을 독립적으로 변경하며 상기 하드 디시젼 ECC 디코딩을 수행할 경우에, 상기 N의 하드 리드 전압 레벨(RLEV1 to RLEVN) 각각(RLEVj)에 설정할 수 있는 하드 리드 전압 값(RVij)이 n개(RV1j to RVnj)라면, 도8A에 도시된 바와 같이 비교예에 따르면, 상기 스캔 리드 동작동안, 최대 nN회의 하드 디시젼 ECC 디코딩이 수행되어야 한다. 나아가, 이러한 비교예에 따르면, 상기 스캔 리드 동작 동안, 상기 N의 하드 리드 전압 레벨(RLEV1 to RLEVN) 각각(RLEVj)에 설정할 수 있는 하드 리드 전압 값(RVij)은 상기 반도체 메모리 장치(200)의 상기 리드 환경을 반영하지 않고 있기 때문에 상기 하드 디시젼 ECC 디코딩의 실패율이 높다.
그러나, 도8B에 도시된 바와 같이 본 발명의 일실시예에 따르면, 상기 스캔 리드 동작 동안, 상기 리드 리트라이 테이블(TAB1 to TAB3)에 저장된 n개의 하드 리드 전압 값(RV1j to RVnj)을 이용하되, 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN) 중에서 어느 하나의 하드 리드 전압 레벨(RLEVj)에 대한 하드 리드 전압 값(RVij)을 설정하는 동안에는 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN) 중에서 나머지 하드 리드 전압 레벨(RLEV1 to RLEVj-1 and RLEVj+1 to RLEVN)에 대한 하드 리드 전압 값(RVij)은 고정시키고 상기 하드 디시젼 ECC 디코딩을 수행할 수 있다.
이로써, 본 발명의 일실시예에 따르면, 상기 스캔 리드 동작 동안, 최대 n*N회의 하드 디시젼 ECC 디코딩만이 수행될 수 있으며, 따라서 상기 하드 디시젼 ECC 디코딩의 수행 회수를 감소시킬 수 있다.
나아가, 본 발명의 일실시예에 따르면, 상기 스캔 리드 동작 동안, 상기 N의 하드 리드 전압 레벨(RLEV1 to RLEVN) 각각(RLEVj)에 설정할 수 있는 하드 리드 전압 값(RVij)을 상기 리드 리트라이 테이블(TAB1 to TAB3)에서 정의되어 있는 하드 리드 전압 값, 즉 상기 반도체 메모리 장치(200)의 상기 리드 환경을 반영하고 있는 하드 리드 전압 값을 이용하기 때문에 상기 하드 디시젼 ECC 디코딩의 실패율을 감소시킬 수 있다.
도8C는 본 발명의 일실시예에 따른 상기 메모리 컨트롤러(100)의 동작 방법을 나타내는 흐름도이다.
도4A 및 도8A를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용한 제1 ECC 디코딩 단계(S810)와 상기 스캔 리드 동작에 의한 제2 ECC 디코딩 단계(S820)로 구성되며, 상기 소프트 디시젼 ECC 디코딩 단계(S830)가 추가적으로 구성될 수 있다.
나아가, 상기 메모리 컨트롤러(100)의 동작 방법은 상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용한 제1 ECC 디코딩 단계(S810) 이전에, 상기 도6 내지 도7C를 참조하여 설명된 소정 리드 전압 값(RV0)의 상기 초기 하드 리드 전압에 의한 하드 디시젼 ECC 디코딩 단계가 추가적으로 구성될 수 있다.
상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용한 제1 ECC 디코딩 단계(S810) 및 상기 스캔 리드 동작에 의한 제2 ECC 디코딩 단계(S820)는 도5를 참조하여 설명된 상기 제1 ECC 디코딩 단계(S510)에 대응할 수 있으며, 상기 소프트 디시젼 ECC 디코딩 단계(S830)는 상기 제2 ECC 디코딩 단계(S530)에 대응할 수 있다.
예를 들어, 상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용한 제1 ECC 디코딩 단계(S810)는, 도6 내지 도7C를 참조하여 설명된 바와 같이, 상기 리드 리트라이 테이블(TAB1 to TAB3)이 정의하는 상기 n개의 하드 리드 전압 값(RV1j to RVnj)으로 설정되는 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN)로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 코드워드에 대한 하드 디시젼 ECC 디코딩 단계일 수 있다. 상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용한 제1 ECC 디코딩 단계(S810)는 단계 S811 내지 단계 S815로 구성될 수 있다.
예를 들어, 상기 스캔 리드 동작에 의한 제2 ECC 디코딩 단계(S820)는, 도8A 및 도8B를 참조하여 설명된 바와 같이, 상기 리드 리트라이 테이블(TAB1 to TAB3)에 저장된 n개의 하드 리드 전압 값(RV1j to RVnj)을 이용하되, 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN) 중에서 어느 하나의 하드 리드 전압 레벨(RLEVj)에 대한 하드 리드 전압 값(RVij)을 설정하는 동안에는 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN) 중에서 나머지 하드 리드 전압 레벨(RLEV1 to RLEVj-1 and RLEVj+1 to RLEVN)에 대한 하드 리드 전압 값(RVij)은 고정시키고 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 코드워드에 대한 하드 디시젼 ECC 디코딩 단계일 수 있다. 상기 스캔 리드 동작에 의한 제2 ECC 디코딩 단계(S820)는 단계 S821 내지 단계 S847로 구성될 수 있다.
예를 들어, 상기 소프트 디시젼 ECC 디코딩 단계(S830)는, 상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용한 제1 ECC 디코딩 단계(S810) 및 상기 스캔 리드 동작에 의한 제2 ECC 디코딩 단계(S820)에서 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 리드 전압(VSD)에 대하여 소프트 디시젼 데이터를 형성하여 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다.
상기 리드 리트라이 테이블(TAB1 to TAB3)을 이용한 제1 ECC 디코딩 단계(S810)의 단계 S811에서, 도6 내지 도7C를 참조하여 설명된 상기 리드 리트라이 테이블(TAB1 to TAB3)이 정의하는 상기 n개의 하드 리드 전압 값(RV1j to RVnj)으로 상기 메모리 장치(200)로부터 데이터(코드워드)가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 메모리 장치(200)로 전송할 수 있다. 상기 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 리드 리트라이 테이블(TAB1 to TAB3)이 정의하는 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN)에 대한 상기 n개의 하드 리드 전압 값(RV1j to RVnj)으로 상기 메모리 장치(200)로부터 데이터(코드워드)를 리드할 수 있다. 상기 리드된 하드 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S813에서, 제1 하드 디코딩으로서 상기 하드 디시젼 ECC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 메모리 장치(200)로부터 상기 리드 리트라이 테이블(TAB1 to TAB3)이 정의하는 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN)에 대한 상기 n개의 하드 리드 전압 값(RV1j to RVnj)을 이용하여 리드된 하드 리드 데이터를 에러 정정 코드를 이용하여 하드 디시젼 ECC 디코딩을 수행할 수 있다.
단계 S815에서, 상기 하드 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S815에서는 상기 단계 S813에서 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S815의 판단 결과, 상기 단계 S813의 하드 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S840에서는 상기 단계 S811의 상기 리드 리트라이 테이블(TAB1 to TAB3)이 정의하는 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN)에 대한 상기 n개의 하드 리드 전압 값(RV1j to RVnj)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
상기 단계 S815의 판단 결과, 상기 단계 S813의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 상기 스캔 리드 동작에 의한 제2 ECC 디코딩 단계(S820)가 수행될 수 있다.
여기서, 도6을 참조하여 설명된 바와 같이, 상기 ECC 부(130)는 하드 리드 데이터의 오류가 정정될 때까지 상기 리드 리트라이 테이블(TAB1 to TAB3) 각각에 포함된 복수의 하드 리드 전압 레벨(RLEV1 to RLEVN)의 리드 전압 값(RVij)을 인덱스에 따라 순차 변경하며 리드 리트라이 동작을 수행할 수 있다. 예를 들어, 상기 ECC 부(130)는 제1 리드 리트라이 테이블(TAB1)의 인덱스 1에 대응하는 3개의 하드 리드 전압 값(RV11, RV12 및 RV13)으로 리드한 하드 리드 데이터의 오류가 정정되지 아니하면, 상기 제1 리드 리트라이 테이블(TAB1)의 다음 인덱스, 즉 인덱스 2에 대응하는 3개의 하드 리드 전압 값(RV21, RV22 및 RV23)으로 리드 리트라이 동작을 수행할 수 있다. 예를 들어, 상기 ECC 부(130)는 하드 리드 데이터의 오류가 정정될 때까지, 상기 제1 리드 리트라이 테이블(TAB1)의 마지막 인덱스, 즉 인덱스 n까지 순차적으로 대응하는 3개의 하드 리드 전압 값(RVi1, RVi2 및 RVi3)으로 리드 리트라이 동작을 반복할 수 있다. 예를 들어, 상기 스캔 리드 동작에 의한 제2 ECC 디코딩 단계(S820)는 상기 제1 리드 리트라이 테이블(TAB1)의 마지막 인덱스, 즉 인덱스 n까지 순차적으로 대응하는 3개의 하드 리드 전압 값(RVi1, RVi2 및 RVi3)으로 리드 리트라이 동작이 수행되었음에도 불구하고, 상기 단계 S815의 판단 결과, 상기 단계 S813의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우에 수행될 수 있다.
상기 스캔 리드 동작에 의한 제2 ECC 디코딩 단계(S820)의 단계 S821은 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN) 각각에 대하여 순차적으로 수행될 수 있다. 즉, 상기 단계 S821은 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN)의 제1 하드 리드 전압 레벨(RLEV1)부터 제N 하드 리드 전압 레벨(RLEVN)까지 순차적으로 수행될 수 있다.
상기 단계 S821에 포함된 단계 S831에서, 상기 메모리 컨트롤러(100)는 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN) 중에서 현재 하드 리드 전압 레벨(RLEVj)을 제외한 나머지 하드 리드 전압 레벨(RLEV1 to RLEVj-1 and RLEVj+1 to RLEVN)에 대한 하드 리드 전압 값(RVij)을 고정시킬 수 있다. 여기서, 상기 고정되는 하드 리드 전압 값(RVij)은 상기 리드 리트라이 테이블(TAB1 to TAB3)이 정의하는 상기 나머지 하드 리드 전압 레벨(RLEV1 to RLEVj-1 and RLEVj+1 to RLEVN) 각각의 소정 인덱스에 대응하는 하드 리드 전압 값(RVij)일 수 있다.
다음, 상기 단계 S821에 포함된 단계 S833은 상기 현재 하드 리드 전압 레벨(RLEVj)에 대한 상기 리드 리트라이 테이블(TAB1 to TAB3)의 n개 인덱스(1 to n)에 대응하는 n개의 하드 리드 전압 값(RV1j to RVnj) 각각에 대하여 순차적으로 수행될 수 있다. 즉, 상기 단계 S833은 상기 현재 하드 리드 전압 레벨(RLEVj)에 대한 상기 리드 리트라이 테이블(TAB1 to TAB3)의 n개 인덱스(1 to n)에 대응하는 n개의 하드 리드 전압 값(RV1j to RVnj)의 인덱스 1에 대응하는 하드 리드 전압 값(RV1j)부터 인덱스 n에 대응하는 하드 리드 전압 값(RVnj)까지 순차적으로 수행될 수 있다.
상기 단계 S833에 포함된 단계 S841에서, 상기 메모리 컨트롤러(100)는 상기 현재 하드 리드 전압 레벨(RLEVj)을 상기 리드 리트라이 테이블(TAB1 to TAB3)의 인덱스 i에 대응하는 하드 리드 전압 값(RVij)으로 설정한다.
다음, 단계 S843에서, 상기 리드 리트라이 테이블(TAB1 to TAB3)의 인덱스 i에 대응하는 하드 리드 전압 값(RVij)으로 설정된 상기 단계 S841의 상기 현재 하드 리드 전압 레벨(RLEVj)과, 상기 리드 리트라이 테이블(TAB1 to TAB3)의 소정 인덱스에 대응하는 하드 리드 전압 값(RVij)으로 고정된 상기 단계 S831의 상기 나머지 하드 리드 전압 레벨(RLEV1 to RLEVj-1 and RLEVj+1 to RLEVN)로 상기 메모리 장치(200)로부터 데이터(코드워드)가 리드될 수 있다. 상기 리드된 하드 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
다음, 단계 S845에서, 제2 하드 디코딩으로서 상기 하드 디시젼 ECC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 단계 S843에서 리드된 하드 리드 데이터를 에러 정정 코드를 이용하여 하드 디시젼 ECC 디코딩을 수행할 수 있다.
단계 S847에서, 상기 하드 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S847에서는 상기 단계 S845에서 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S847의 판단 결과, 상기 단계 S847의 하드 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S840에서는 상기 단계 S847에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
상기 단계 S847의 판단 결과, 상기 단계 S847의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 상기 메모리 컨트롤러(100)는 상기 단계 S841의 상기 현재 하드 리드 전압 레벨(RLEVj)을 상기 리드 리트라이 테이블(TAB1 to TAB3)에서 다음 인덱스 i에 대응하는 하드 리드 전압 값(RVij)으로 설정하여 상기 단계 S841 내지 상기 단계 S847을 반복하며, 이러한 반복을 상기 리드 리트라이 테이블(TAB1 to TAB3)에서 상기 현재 하드 리드 전압 레벨(RLEVj)의 인덱스 n에 대응하는 상기 하드 리드 전압 값(RVnj)까지 순차적으로 수행할 수 있다.
또한, 인덱스 n에 대응하는 상기 하드 리드 전압 레벨(RLEVj)의 하드 리드 전압 값(RVnj)까지 순차적으로 수행했음에도 불구하고, 상기 단계 S847의 판단 결과, 상기 단계 S847의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우에, 상기 메모리 컨트롤러(100)는 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN) 중에서 다음 하드 리드 전압 레벨(RLEVj)에 대하여 상기 단계 S831 및 단계 S833을 반복하며, 이러한 반복을 상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN)의 제N 하드 리드 전압 레벨(RLEVN)까지 순차적으로 수행할 수 있다.
상기 N개의 하드 리드 전압 레벨(RLEV1 to RLEVN)의 제N 하드 리드 전압 레벨(RLEVN)까지 순차적으로 수행했음에도 불구하고, 상기 단계 S847의 판단 결과, 상기 단계 S847의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우에, 상기 메모리 컨트롤러(100)는 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 것으로 평가하고 상기 소프트 디시젼 ECC 디코딩 단계(S830)를 수행할 수 있다. 상기 소프트 디시젼 ECC 디코딩 단계(S830)는 도5를 참조하여 설명된 상기 제2 ECC 디코딩 단계(S530)에 대응할 수 있다.
도9 내지 도13은 본 발명에 따른 3차원 비휘발성 메모리 장치를 나타내는 도면이다. 도9 내지 도13은 본 발명에 따른 반도체 메모리 장치, 예를 들어 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다.
도9는 도4B에 도시된 메모리 셀 어레이(210)를 보여주는 블록도이다.
도9를 참조하면, 메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다.
각 메모리 블록(BLK)은 제2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제1 및 제3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결될 수 있다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 수 있다.
도10은 도9의 메모리 블록(BLKi)을 예시적으로 보여주는 사시도이고, 도11은 도10의 메모리 블록(BLKi)의 선(I-I')에 따른 단면도이다.
도10 및 도11을 참조하면, 메모리 블록(BLKi)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다.
우선, 기판(1111)이 제공될 수 있다. 예시적으로, 기판(1111)은 제1 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(1111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p 타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(1111)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(1111)은 p 타입 실리콘으로 한정되지 않는다.
기판(1111) 상에, 제1 방향을 따라 신장된 복수의 도핑 영역들(1311 to 1314)이 제공될 수 있다. 예를 들면, 복수의 도핑 영역들(1311 to 1314)은 기판(1111)과 상이한 제2 타입을 가질 수 있다. 예를 들면, 복수의 도핑 영역들(1311 to 1314)은 n 타입을 가질 수 있다. 이하에서, 제1 내지 제4 도핑 영역들(1311 to 1314)은 n 타입인 것으로 가정한다. 그러나 제1 내지 제4 도핑 영역들(1311 to 1314)은 n 타입인 것으로 한정되지 않는다.
제1 및 제2 도핑 영역들(1311, 1312) 사이에 대응하는 기판(1111) 상의 영역에서, 제1 방향을 따라 신장되는 복수의 절연 물질들(1112)이 제2 방향을 따라 순차적으로 제공될 수 있다. 예를 들면, 복수의 절연 물질들(1112) 및 기판(1111)은 제2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예를 들면, 복수의 절연 물질들(112)은 각각 제2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이에 대응하는 기판(1111) 상의 영역에서, 제1 방향을 따라 순차적으로 배치되며 제2 방향을 따라 절연 물질들(1112)을 관통하는 복수의 필라들(1113)이 제공될 수 있다. 예시적으로, 복수의 필라들(1113) 각각은 절연 물질들(1112)을 관통하여 기판(1111)과 연결될 수 있다. 예시적으로, 각 필라(1113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 제1 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 기판(1111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(1113)의 표면층(1114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(1113)의 표면층(1114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(1113)의 내부층(1115)은 절연 물질로 구성될 수 있다. 예를 들면, 각 필라(1113)의 내부층(1115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이의 영역에서, 절연 물질들(1112), 필라들(1113), 그리고 기판(1111)의 노출된 표면을 따라 절연막(1116)이 제공될 수 있다. 예시적으로, 절연막(1116)의 두께는 절연 물질들(1112) 사이의 거리의 1/2 보다 작을 수 있다. 즉, 절연 물질들(1112) 중 제1 절연 물질의 하부 면에 제공되는 절연막(1116)과, 절연 물질들(1112) 중 제2 절연 물질의 상부 면에 제공되는 절연막(1116) 사이에, 절연 물질들(1112) 및 절연막(1116) 이외의 물질이 배치될 수 있는 영역이 제공될 수 있다. 상기 절연 물질들(1112) 중에서 상기 제1 절연 물질은 상기 제2 절연 물질의 상부에 배치될 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이의 영역에서, 절연막(1116)의 노출된 표면 상에 도전 물질들(1211 to 1291)이 제공될 수 있다. 예를 들면, 기판(1111)에 인접한 절연 물질(1112) 및 기판(1111) 사이에 제1 방향을 따라 신장되는 도전 물질(1211)이 제공될 수 있다. 더 상세하게는, 기판(1111)에 인접한 절연 물질(1112)의 하부 면에 배치되는 절연막(1116) 및 기판(1111) 상에 배치되는 절연막(1116) 사이에, 제1 방향으로 신장되는 도전 물질(1211)이 제공될 수 있다.
절연 물질들(1112) 중 제1 특정 절연 물질의 상부 면에 배치되는 절연막(1116) 및 상기 절연 물질들(1112) 중 상기 제1 특정 절연 물질의 상부에 배치되는 제2 특정 절연 물질의 하부 면에 배치되는 절연막(1116) 사이에, 제1 방향을 따라 신장되는 도전 물질이 제공될 수 있다. 예시적으로, 절연 물질들(1112) 사이에, 제1 방향으로 신장되는 복수의 도전 물질들(1221 to 1281)이 제공될 수 있다. 또한, 최상위 절연 물질들(1112) 상에서 제1 방향을 따라 신장되는 도전 물질(1291)이 제공될 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질들(1211 to 1291)은 금속 물질일 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질들(1211 to 1291)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
제2 및 제3 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 및 제2 도핑 영역들(1311, 1312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제2 및 제3 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 방향으로 신장되는 복수의 절연 물질들(1112), 제1 방향을 따라 순차적으로 배치되며 제3 방향을 따라 복수의 절연 물질들(1112)을 관통하는 복수의 필라들(1113), 복수의 절연 물질들(1112) 및 복수의 필라들(1113)의 노출된 표면에 제공되는 절연막(1116), 그리고 제1 방향을 따라 신장되는 복수의 도전 물질들(1212 to 1292)이 제공될 수 있다.
제3 및 제4 도핑 영역들(1313, 1314) 사이의 영역에서, 제1 및 제2 도핑 영역들(1311, 1312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제3 및 제4 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 방향으로 신장되는 복수의 절연 물질들(1112), 제1 방향을 따라 순차적으로 배치되며 제3 방향을 따라 복수의 절연 물질들(1112)을 관통하는 복수의 필라들(1113), 복수의 절연 물질들(1112) 및 복수의 필라들(1113)의 노출된 표면에 제공되는 절연막(1116), 그리고 제1 방향을 따라 신장되는 복수의 도전 물질들(1213 to 1293)이 제공될 수 있다.
복수의 필라들(1113) 상에 드레인들(1320)이 각각 제공될 수 있다. 예시적으로, 드레인들(1320)은 제2 타입으로 도핑된 실리콘 물질들일 수 있다. 예를 들면, 드레인들(1320)은 n 타입으로 도핑된 실리콘 물질들일 수 있다. 이하에서, 드레인들(1320)는 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(1320)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(1320)의 폭은 대응하는 필라(1113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(1320)은 대응하는 필라(1113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(1320) 상에, 제3 방향으로 신장된 도전 물질들(1331 to 1333)이 제공될 수 있다. 도전 물질들(1331 to 1333)은 제1 방향을 따라 순차적으로 배치될 수 있다. 도전 물질들(1331 to 1333) 각각은 대응하는 영역의 드레인들(1320)과 연결될 수 있다. 예시적으로, 드레인들(1320) 및 제3 방향으로 신장된 도전 물질(1333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 금속 물질일 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
도10 및 도11에서, 각 필라(1113)는 절연막(1116)의 인접한 영역 및 제1 방향을 따라 신장되는 복수의 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293) 중 인접한 영역과 함께 스트링을 형성할 수 있다. 예를 들면, 각 필라(1113)는 절연막(1116)의 인접한 영역 및 제1 방향을 따라 신장되는 복수의 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성할 수 있다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
도12는 도11의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도10 내지 도12를 참조하면, 절연막(1116)은 제1 내지 제3 서브 절연막들(1117, 1118, 1119)을 포함할 수 있다.
필라(1113)의 p 타입 실리콘(1114)은 바디(body)로 동작할 수 있다. 필라(1113)에 인접한 제1 서브 절연막(1117)은 터널링 절연막으로 동작할 수 있다. 예를 들면, 필라(1113)에 인접한 제1 서브 절연막(1117)은 열산화막을 포함할 수 있다.
제2 서브 절연막(1118)은 전하 저장막으로 동작할 수 있다. 예를 들면, 제2 서브 절연막(1118)은 전하 포획층으로 동작할 수 있다. 예를 들면, 제2 서브 절연막(1118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질(1233)에 인접한 제3 서브 절연막(1119)은 블로킹 절연막으로 동작할 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질(1233)과 인접한 제3 서브 절연막(1119)은 단일층 또는 다층으로 형성될 수 있다. 제3 서브 절연막(1119)은 제1 및 제2 서브 절연막들(1117, 1118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(1233)은 게이트(또는 제어 게이트)로 동작할 수 있다. 즉, 게이트(또는 제어 게이트, 1233), 블로킹 절연막(1119), 전하 저장막(1118), 터널링 절연막(1117), 그리고 바디(1114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 수 있다. 예시적으로, 제1 내지 제3 서브 절연막들(1117 to 1119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(1113)의 p 타입 실리콘(1114)을 제2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(1113)을 포함할 수 있다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함할 수 있다. 더 상세하게는, 메모리 블록(BLKi)은 제2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다.
각 낸드 스트링(NS)은 제2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작할 수 있다.
게이트들(또는 제어 게이트들)은 제1 방향으로 신장된 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)에 대응할 수 있다. 즉, 게이트들(또는 제어 게이트들)은 제1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성할 수 있다.
제3 방향으로 신장된 도전 물질들(1331 to 1333)은 낸드 스트링들(NS)의 일단에 연결될 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 비트 라인들(BL)로 동작할 수 있다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결될 수 있다.
제1 방향으로 신장된 제2 타입 도핑 영역들(1311 to 1314)이 낸드 스트링들(NS)의 타단에 제공될 수 있다. 제1 방향으로 신장된 제2 타입 도핑 영역들(1311 to 1314)은 공통 소스 라인들(CSL)로 동작할 수 있다.
요약하면, 메모리 블록(BLKi)은 기판(1111)에 수직한 방향(제2 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작할 수 있다.
도10 내지 도12에서, 제1 방향으로 신장되는 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제1 방향으로 신장되는 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링(NS)에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
도10 내지 도12에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)의 수 및 공통 소스 라인들(1311 to 1314)의 수 또한 조절될 수 있다.
도10 내지 도12에서, 제1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(1331 to 1333)의 수 또한 조절될 수 있다.
도13은 도10 내지 도12를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다.
도10 내지 도13을 참조하면, 제1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11 to NS31)이 제공될 수 있다. 제1 비트 라인(BL1)은 제3 방향으로 신장된 도전 물질(1331)에 대응할 수 있다. 제2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공될 수 있다. 제2 비트 라인(BL2)은 제3 방향으로 신장된 도전 물질(1332)에 대응할 수 있다. 제3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 제3 비트 라인(BL3)은 제3 방향으로 신장된 도전 물질(1333)에 대응할 수 있다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결될 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공될 수 있다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의할 수 있다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성할 수 있다. 예를 들면, 제1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11 to NS31)은 제1 열에 대응할 수 있다. 제2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12 to NS32)은 제2 열에 대응할 수 있다. 제3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13 to NS33)은 제3 열에 대응할 수 있다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성할 수 있다. 예를 들면, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11 to NS13)은 제1 행을 형성할 수 있다. 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21 to NS23)은 제2 행을 형성할 수 있다. 제3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31 to NS33)은 제3 행을 형성할 수 있다.
각 낸드 스트링(NS)에서, 높이가 정의될 수 있다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 기판(111)을 기준으로 증가할 수 있다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC6)의 높이는 8이다. 높이 8은 상기 접지 선택 트랜지스터(GST)의 높이보다 8배 크다는 것을 의미한다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결될 수 있다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유할 수 있다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유할 수 있다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인들(DWL)은 공통으로 연결될 수 있다.
예시적으로, 워드 라인들(WL) 또는 더미 워드 라인들(DWL)은 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)이 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유할 수 있다. 즉, 낸드 스트링들(NS11 to NS13, NS21 to NS23, NS31 to NS33)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결될 수 있다. 예를 들면, 기판(1111) 상의 활성 영역에서, 제1 내지 제4 도핑 영역들(1311 to 1314)이 연결될 수 있다. 예를 들면, 제1 내지 제4 도핑 영역들(1311 to 1314)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1 내지 제4 도핑 영역들(1311 to 1314)이 공통으로 연결될 수 있다.
도13에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결될 수 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 수 있다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결될 수 있다. 따라서, 스트링 선택 라인들(SSL1 to SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1 to BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1 to SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1 to BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공될 수 있다. 도13은 각 낸드 스트링(NS)에서 제3 메모리 셀(MC3)과 제4 메모리 셀(MC4) 사이에 제공되는 더미 메모리 셀(DMC)을 보여주고 있다. 더미 메모리 셀(DMC) 및 접지 선택 라인(GST) 사이에 제1 내지 제3 메모리 셀들(MC1 to MC3)이 제공될 수 있다.
더미 메모리 셀(DMC) 및 스트링 선택 라인(SST) 사이에 제4 내지 제6 메모리 셀들(MC4 to MC6)이 제공될 수 있다. 이하에서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할되는 것으로 가정한다. 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1 to MC3)을 하부 메모리 셀 그룹이라 부르기로 한다. 그리고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4 to MC6)을 상부 메모리 셀 그룹이라 부르기로 한다.
도9 내지 도13을 참조하여 메모리 컨트롤러에 연결된 기판과 수직방향으로 배열되고 메모리 셀들, 스트링 선택 트랜지스터와 접지 선택 트랜지스터를 포함하는 셀 스트링을 적어도 하나 이상 가지는 반도체 메모리 장치의 동작 방법을 설명하면, 예를 들어, 반도체 메모리 장치는 제1 리드 명령어를 제공 받고, 제1 하드 리드 전압 및 상기 제1 하드 리드 전압과 상이한 제2 하드 리드 전압을 사용하여 제1 및 제2 하드 디시젼 리드를 수행하며, 하드 디시젼 데이터를 형성하고, 하드 디시젼 데이터들의 에러 비트 상태를 기초로, 다수의 하드 리드 전압 중에 특정 하드 리드 전압을 선택하고, 선택된 데이터의 하드 리드 전압에서 소정의 전압차이가 있는 소프트 리드 전압을 사용하여, 소프트 디시젼 데이터를 형성하여, 메모리 컨트롤러(100)로 제공할 수 있다.
도14 내지 도16은 본 발명에 따른 3차원 비휘발성 메모리 장치를 나타내는 도면이다. 도14 내지 도16은 본 발명에 따른 반도체 메모리 장치, 예를 들어 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다.
도14는 도5에 도시된 메모리 셀 어레이(210)에 포함될 수 있는 메모리 블록(BLKj)을 예시적으로 보여주는 사시도이고, 도15는 도14의 메모리 블록(BLKj)의 선(VII-VII')에 따른 단면도이다.
도14 및 도15를 참조하면, 상기 메모리 블록(BLKj)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다.
우선, 기판(6311)이 제공될 수 있다. 예들 들어, 기판(6311)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(6311)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p 타입 웰을 둘러싸는 n 타입 웰을 더 포함할 수 있다. 이하에서, 기판(6311)은 p 타입 실리콘인 것으로 가정하지만, 기판(6311)은 p 타입 실리콘으로 한정되지 않는다.
기판(6311) 상에, x 축 방향 및 y 축 방향으로 신장되는 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)이 제공된다. 여기서, 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)은 z 축 방향을 따라 특정 거리만큼 이격되어 제공된다.
또한, 기판(6311) 상에 x 축 방향 및 y 축으로 신장되는 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)이 제공된다. 여기서, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 z 축 방향을 따라 특정 거리만큼 이격되어 제공된다. 그리고, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 y 축 방향을 따라 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)과 이격되어 제공된다.
아울러, 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)을 관통하는 복수의 하부 필라(DP)들이 제공된다. 각 하부 필라(DP)는 z 축 방향을 따라 신장된다. 또한, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)을 관통하는 복수의 상부 필라(UP)들이 제공된다. 각 상부 필라(UP)는 z 축 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(6361), 중간층(6362) 및 표면층(6363)을 포함한다. 여기서, 도10 및 도11에서 설명된 바와 유사하게, 중간층(6362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(6363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(6311) 내에 배치될 수 있으며, 일 예로, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, x 축 방향 및 y 축 방향으로 신장되는 제 2 타입의 도핑 물질(6312)이 제공된다. 예들 들어, 제2타입의 도핑 물질(6312)은 n 타입의 실리콘 물질을 포함할 수 있다. 제2타입의 도핑 물질(6312)은 공통 소스라인(CSL)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(6340)이 제공된다. 예들 들어, 드레인(6340)은 n 타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 y 축 방향으로 신장되는 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)이 제공된다.
제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 x 축 방향을 따라 이격되어 제공된다. 예들 들어, 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 금속으로서 형성될 수 있으며, 일 예로, 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 각각 제1비트라인 및 제2비트라인들(BL1, BL2)로 동작한다.
제1도전 물질(6321)은 소스 선택라인(SSL)으로 동작하고, 제2도전 물질(6322)은 제1더미 워드라인(DWL1)으로 동작하며, 제3도전 물질 및 제4도전 물질들(6323, 6324)은 각각 제1메인 워드라인 및 제2메인 워드라인들(MWL1, MWL2)로 동작한다. 그리고, 제5도전 물질 및 제6도전 물질들(6325, 6326)은 각각 제3메인 워드라인 및 제4메인 워드라인들(MWL3, MWL4)로 동작하고, 제7도전 물질(6327)은 제2더미 워드라인(DWL2)으로 동작하며, 제8도전 물질(6328)은 드레인 선택라인(DSL)로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)에 연결된다. 상부 스트링의 일단은 드레인(6320)을 통해 해당 비트라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 상기 공통 소스 라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)과, 비트라인으로 동작하는 상기 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352) 중 대응하는 도전 물질 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제1더미 메모리 셀(DMC1), 그리고 제1메인 메모리셀 및 제2메인 메모리셀들(MMC1, MMC2)을 포함할 것이다. 그리고, 상부 스트링은 제3메인 메모리 셀 및 제4메인 메모리 셀들(MMC3, MMC4), 제2더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
한편, 도14 및 도15를 참조하면, 상부 스트림 및 하부 스트링은, 낸드 스트링(NS)을 형성할 수 있으며, 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 상기 트랜지스터 구조는, 도12에서 설명된 바와 유사하다.
도16은 도14 및 도15를 참조하여 설명된 메모리 블록(BLKj)의 등가 회로를 보여주는 회로도이다. 도16은 상기 메모리 블록(BLKj)에 포함된 제1, 2 스트링만을 도시하고 있다.
도16을 참조하면, 상기 메모리 블록(BLKj)은, 도14 및 도15에서 설명된, 하나의 상부 스트링과 하나의 하부 스트링이 파이프 게이트(PG)를 통해 연결되어 형성되는 하나의 셀 스트링을 복수개 포함할 수 있다.
상기 메모리 블록(BLKj)에서, 제1채널(CH1)을 따라 적층된 메모리 셀들, 예들 들어, 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 상기 제1스트링(ST1)을 형성하고, 제2채널(CH2)을 따라 적층된 메모리 셀들, 예들 들어, 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 상기 제2스트링(ST2)을 형성한다.
상기 제1스트링(ST1)과 제2스트링(ST2)은, 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결된다. 제1스트링(ST1)은 제1비트라인(BL1)에 연결되고, 제2스트링(ST2)은 제2비트라인(BL2)에 연결된다.
도16은 상기 제1, 2 스트링들(ST1, ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되는 경우를 예시하고 있으나, 제1, 2 스트링들(ST1, ST2)이 동일한 소스 선택라인(SSL) 및 동일한 비트라인(BL)에 연결될 수도 있다. 이 경우, 제1스트링(ST1)은 제1드레인 선택라인(DSL1)에 연결되고 제2스트링(ST2)은 제2드레인 선택라인(DSL2)에 연결될 수 있다. 또는 제1, 2 스트링들(ST1, ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 비트라인(BL)에 연결될 수도 있다. 이 경우, 제1스트링(ST1)은 제1소스 선택라인(SSL1)에 연결되고 제2스트링(ST2)은 제2소스 선택라인(SSL2)에 연결될 수도 있다.
도17은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도17을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도3 내지 도13을 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 도3 내지 도13을 참조하여 설명된 메모리 컨트롤러에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도18은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도3 내지 도13을 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도18을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도19는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도3 내지 도13을 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도19를 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도19의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도20은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도3 내지 도13을 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도20을 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도21은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도3 내지 도13을 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도21을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도22는 도21에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도21 및 도22를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도21에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.

Claims (20)

  1. 메모리 컨트롤러의 동작 방법에 있어서,
    반도체 메모리 장치의 리드 환경을 인덱스로하며 멀티 레벨 셀에 대한 복수개의 하드 리드 전압 레벨에 대한 하드 리드 전압 값을 정의하는 리드 리트라이 테이블에 기초한 제1 하드 디시젼 리드를 수행하는 제1단계; 및
    상기 제1 하드 디시젼 리드가 실패한 경우에, 상기 리드 리트라이 테이블의 하드 리드 전압 값에 기초하여 상기 복수개의 하드 리드 전압 레벨을 각각 독립적으로 변경하며 제2 하드 디시젼 리드를 수행하는 제2단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  2. 제1항에 있어서,
    상기 제2단계는
    상기 복수개의 하드 리드 전압 레벨 각각을 상기 리드 리트라이 테이블의 상기 인덱스에 대응하는 상기 하드 리드 전압 값으로 순차 변경하며 상기 제2 하드 디시젼 리드를 수행하는
    메모리 컨트롤러의 동작 방법.
  3. 제2항에 있어서,
    상기 제2단계는
    상기 복수개의 하드 리드 전압 레벨을 순차적으로 변경하며 상기 제2 하드 디시젼 리드를 수행하는
    메모리 컨트롤러의 동작 방법.
  4. 제3항에 있어서,
    상기 제2단계는
    상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 변경하는 동안에는 나머지 하드 리드 전압 레벨들은 고정하는
    메모리 컨트롤러의 동작 방법.
  5. 제4항에 있어서,
    상기 제2단계는
    상기 나머지 하드 리드 전압 레벨들을 상기 리드 리트라이 테이블이 정의하는 상기 하드 리드 전압 값으로 고정하는
    메모리 컨트롤러의 동작 방법.
  6. 제3항에 있어서,
    상기 제2단계는
    상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 상기 리드 리트라이 테이블의 대응 하드 리드 전압 값으로 순차 변경하며 수행한 상기 제2 하드 디시젼 리드가 모두 실패인 경우에 상기 복수개의 하드 리드 전압 레벨 중 제2 하드 리드 전압 레벨에 대하여 상기 제2 하드 디시젼 리드를 수행하는
    메모리 컨트롤러의 동작 방법.
  7. 제1항에 있어서,
    상기 제1단계는
    상기 복수개의 하드 리드 전압 레벨을 초기 하드 리드 전압으로 설정하여 수행한 하드 디시젼 리드가 실패한 경우에 수행하는
    메모리 컨트롤러의 동작 방법.
  8. 제1항에 있어서,
    상기 리드 리트라이 테이블의 상기 하드 리드 전압 전부에 대하여 수행된 상기 제2 하드 디시젼 리드가 실패한 경우에, 소프트 디시젼 리드를 수행하는 제3단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  9. 제8항에 있어서,
    상기 제1 하드 디시젼 리드, 제2 하드 디시젼 리드, 및 소프트 디시젼 리드 중에서 하나 이상은 Low Density Parity Check(LDPC) 디코딩에 기초하는
    메모리 컨트롤러의 동작 방법.
  10. 제1항에 있어서,
    상기 리드 환경은
    적어도 상기 반도체 메모리 장치의 리텐션(retention) 특성 및 리드 디스터브(read disturb) 특성 중에서 하나 이상을 포함하는
    메모리 컨트롤러의 동작 방법.
  11. 메모리 컨트롤러에 있어서,
    반도체 메모리 장치의 리드 환경을 인덱스로하며 멀티 레벨 셀에 대한 복수개의 하드 리드 전압 레벨에 대한 하드 리드 전압 값을 정의하는 리드 리트라이 테이블에 기초한 제1 하드 디시젼 리드를 수행하는 제1수단; 및
    상기 제1 하드 디시젼 리드가 실패한 경우에, 상기 리드 리트라이 테이블의 하드 리드 전압 값에 기초하여 상기 복수개의 하드 리드 전압 레벨을 각각 독립적으로 변경하며 제2 하드 디시젼 리드를 수행하는 제2수단
    을 포함하는 메모리 컨트롤러.
  12. 제11항에 있어서,
    상기 제2수단은
    상기 복수개의 하드 리드 전압 레벨 각각을 상기 리드 리트라이 테이블의 상기 인덱스에 대응하는 상기 하드 리드 전압 값으로 순차 변경하며 상기 제2 하드 디시젼 리드를 수행하는
    메모리 컨트롤러.
  13. 제12항에 있어서,
    상기 제2수단은
    상기 복수개의 하드 리드 전압 레벨을 순차적으로 변경하며 상기 제2 하드 디시젼 리드를 수행하는
    메모리 컨트롤러.
  14. 제13항에 있어서,
    상기 제2수단은
    상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 변경하는 동안에는 나머지 하드 리드 전압 레벨들은 고정하는
    메모리 컨트롤러.
  15. 제14항에 있어서,
    상기 제2수단은
    상기 나머지 하드 리드 전압 레벨들을 상기 리드 리트라이 테이블이 정의하는 상기 하드 리드 전압 값으로 고정하는
    메모리 컨트롤러.
  16. 제13항에 있어서,
    상기 제2수단은
    상기 복수개의 하드 리드 전압 레벨 중 제1 하드 리드 전압 레벨을 상기 리드 리트라이 테이블의 대응 하드 리드 전압 값으로 순차 변경하며 수행한 상기 제2 하드 디시젼 리드가 모두 실패인 경우에 상기 복수개의 하드 리드 전압 레벨 중 제2 하드 리드 전압 레벨에 대하여 상기 제2 하드 디시젼 리드를 수행하는
    메모리 컨트롤러.
  17. 제11항에 있어서,
    상기 제1수단은
    상기 복수개의 하드 리드 전압 레벨을 초기 하드 리드 전압으로 설정하여 수행한 하드 디시젼 리드가 실패한 경우에 상기 리드 리트라이 테이블에 기초한 상기 제1 하드 디시젼 리드를 수행하는
    메모리 컨트롤러.
  18. 제11항에 있어서,
    상기 리드 리트라이 테이블의 상기 하드 리드 전압 전부에 대하여 수행된 상기 제2 하드 디시젼 리드가 실패한 경우에, 소프트 디시젼 리드를 수행하는 제3수단
    을 더 포함하는 메모리 컨트롤러의 동작 방법.
  19. 제18항에 있어서,
    상기 제1 하드 디시젼 리드, 제2 하드 디시젼 리드, 및 소프트 디시젼 리드 중에서 하나 이상은 Low Density Parity Check(LDPC) 디코딩에 기초하는
    메모리 컨트롤러.
  20. 제11항에 있어서,
    상기 리드 환경은
    적어도 상기 반도체 메모리 장치의 리텐션(retention) 특성 및 리드 디스터브(read disturb) 특성 중에서 하나 이상을 포함하는
    메모리 컨트롤러.
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