CN111192617A - 存储装置及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储装置。该存储装置包括：存储器装置，被配置为对多个字线之中的选择的字线执行读取操作；以及存储器控制器，被配置为控制所述存储器装置以：执行读取操作；当读取操作失败时，通过改变读取电压电平，对所选择的字线执行读取重试操作；并且当读取重试操作失败时，根据选择的字线是否是设置字线，通过改变读取电压电平和与读取操作有关的电压施加时间，对选择的字线执行附加读取重试操作。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2018年11月15日提交的申请号为10-2018-0141145的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置，更具体地，涉及一种存储装置和操作该存储装置的方法。
背景技术
通常，存储装置在诸如计算机或智能电话的主机装置的控制下存储数据。存储装置可以包括：存储器装置，被配置为存储数据；以及存储器控制器，被配置为控制存储器装置。存储器装置主要分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置仅在向其供应电力时存储数据；当电源关闭时，存储在其中的数据会丢失。易失性存储器装置的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
存储在非易失性存储器装置中的数据即使在电源关闭时也会被保持。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪速存储器。
发明内容
本公开的各个实施例涉及一种能够提高对设置字线的读取操作的可靠性的存储装置，以及操作该存储装置的方法。
本公开的实施例可以提供一种存储装置，该存储装置包括：存储器装置，被配置为对多个字线之中的所选择的字线执行读取操作；以及存储器控制器，被配置为控制存储器装置以：执行读取操作；当读取操作失败时，通过改变读取电压电平，对所选择的字线执行读取重试操作；并且当读取重试操作失败时，根据所选择的字线是否是设置字线，通过改变读取电压电平和与读取操作有关的电压施加时间，对所选择的字线执行附加读取重试操作。
本公开的实施例可以提供一种操作存储装置的方法，该存储装置包括：存储器装置，被配置为对多个字线之中的所选择的字线执行读取操作；以及存储器控制器，被配置为控制存储器装置，该方法包括：当读取操作失败时，通过改变读取电压电平，执行读取重试操作；以及当读取重试操作失败时，根据所选择的字线是否是设置字线，通过改变读取电压电平和与读取操作有关的电压施加时间，执行附加读取重试操作。
本公开的实施例可以提供一种存储器控制器，该存储器控制器被配置为控制包括多个字线的存储器装置，该存储器控制器包括：读取操作控制器，被配置为控制存储器装置以对多个字线的选择的字线执行读取操作，当读取操作失败时，通过改变读取电压电平，执行读取重试操作，并且当读取重试操作失败时，根据选择的字线是否是设置字线，通过改变读取电压电平和与读取操作有关的电压施加时间，执行附加读取重试操作；以及读取重试表存储装置，被配置为存储从存储器装置接收的关于待被用于读取重试操作和附加读取重试操作的读取电压电平的信息以及关于电压施加时间的信息。
本公开的实施例可以提供一种存储装置，该存储装置包括：存储器装置，包括多个字线；以及存储器控制器，适于控制存储器装置以：基于选择的读取电压电平，对多个字线之中的选择的字线执行读取操作；当确定读取操作失败时，基于第一读取电压电平对所选择的字线执行读取重试操作，该第一读取电压电平不同于第一电压施加时间的选择的读取电压电平；当确定读取重试操作失败时，确定选择的字线是否是特定类型的字线，并且当确定选择的字线是特定类型的字线时，基于第二读取电压电平对选择的字线执行附加读取重试操作，第二读取电压电平不同于选择的读取电压电平和第二电压施加时间的第一电压电平，第二电压施加时间不同于第一电压施加时间。
附图说明
图1是示出根据本公开的实施例的存储装置的示图。
图2是示出诸如图1的存储器装置的配置的示图。
图3是示出图2的存储器单元阵列的实施例的示图。
图4是示出根据本公开的实施例的图3的存储块BLK1至BLKz的代表性存储块BLKa的电路图。
图5是示出根据本公开的实施例的图3的存储块BLK1至BLKz的代表性存储块BLKb的电路图。
图6是示出根据本公开的实施例的存储器控制器和存储器装置之间的操作的示图。
图7是示出根据本公开的实施例的在读取重试操作期间调整读取电压电平的示例的示图。
图8是示出根据本公开的实施例的读取重试表的示图。
图9是示出根据本公开的实施例的存储装置的操作的流程图。
图10是示出根据本公开的实施例的存储器控制器的示图。
图11是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
图12是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
图13是示出应用根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
本说明书中的具体结构和功能描述针对本公开的实施例。然而，本发明不限于所描述的说明或任何具体实施例。而且，在整个说明书中，对“实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
相反，本发明可以以许多不同的形式实施，这些形式可以是所公开的实施例的任意变型或修改。因此，本发明应被解释为涵盖落入本公开的精神和范围内的修改、等同方案和替代方案。
将理解的是，尽管本文可以使用术语“第一”、“第二”等来识别各个元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开，否则一个元件与另一元件具有相同或相似的名称。例如，在不脱离本公开的教导的情况下，在一个实例中的第一元件可以在另一个实例中被称为第二元件，反之亦然。
将理解的是，当元件被称为“联接”或“连接”到另一元件时，其可以直接联接或连接到另一元件，或者可以在其间存在一个或多个中间元件。相反，应该理解的是，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。解释元件之间的关系的其它表达，例如“在……之间”、“直接在……之间”、“与……相邻”或“与……直接相邻”应该以相同的方式进行解释。
本文使用的术语仅用于描述特定实施例的目的，并不旨在限制。在本公开中，除非上下文另有明确说明，否则单数形式旨在包括复数形式，反之亦然。将进一步理解的是，当在本说明书中使用时，术语“包含”、“包括”、“具有”等指定所陈述的特征、整数、步骤、操作、元件、组件和/或其组合的存在，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合。
除非另有定义，否则本文使用的包括技术和科学术语的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，本文使用的术语应被解释为具有与本说明书和相关领域的上下文中的含义一致的含义，并且除非在本文中明确定义，否则不以理想化或过于形式化的含义来解释。
省略对本领域技术人员公知的功能和结构的详细描述，以避免模糊本公开的主题。这旨在省略不必要的描述，以使本公开的主题清楚。
下面参照附图在各个实施例的上下文中详细解释本公开。
图1是示出根据本公开的实施例的存储装置50的示图。
参照图1，存储装置50可包括存储器装置100和被配置为控制存储器装置100的操作的存储器控制器200。存储装置50可以是被配置为在诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板电脑(PC)或车载信息娱乐系统的主机300的控制下存储数据的装置。
根据作为与主机300通信的系统的主机接口，存储装置50可以被配置为各种存储装置中的任意一种。例如，数据存储装置50可以被配置为固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)或微型MMC型的多媒体卡、安全数字(SD)、迷你-SD、微型-SD型的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-e或PCIe)型存储装置、紧凑型闪存(CF)卡、智能媒体卡和/或记忆棒。
存储装置50可以以各种封装类型中的任意一种的形式被制造，诸如堆叠封装(POP)型、系统级封装(SIP)型、片上系统(SOC)型、多芯片封装(MCP)型、板上芯片(COB)型、晶圆级制造封装(WFP)型和晶圆级堆叠封装(WSP)型。
存储器装置100可将数据存储在其中。存储器装置100可以在存储器控制器200的控制下进行操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括被配置为在其中存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。每个存储块可包括多个存储器单元。每个存储块可包括多个页面。在实施例中，每个页面可以是将数据存储在存储器装置100中或者从存储器装置100读取数据的单位。每个存储块可以是擦除数据的单位。在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。在本说明书中，通过示例的方式，假设存储器装置100是NAND闪速存储器。
存储器装置100可以从存储器控制器200接收命令和地址，并访问由该地址选择的存储器单元阵列的区域。换言之，存储器装置100可执行与关于由地址选择的区域的命令对应的操作。例如，存储器装置100可执行写入(或编程)操作、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以从由地址选择的区域擦除数据。
在实施例中，存储器装置100可以包括读取操作处理器131和读取重试表132。
读取操作处理器131可以在存储器控制器200的控制下对包括在存储器单元阵列中的多个字线的选择的字线执行读取操作。
可以根据对使用读取电压读取的数据的错误校正解码操作是通过还是失败来确定读取操作的通过或失败。如果错误校正解码操作通过，则读取操作可以通过。如果错误校正解码操作失败，则读取操作可能失败。
在存储器控制器200的控制下，读取操作处理器131可以对读取操作已失败的所选择的字线执行读取重试操作。读取重试操作可以是在改变与读取操作有关的条件的同时重新执行读取操作的操作。与读取操作有关的条件可以至少包括读取电压电平和与读取操作关的电压施加时间中的任意一个。在读取重试操作通过之前，可以重复执行读取重试操作直到例如在设置计数内的最大允许尝试次数。
在实施例中，只要读取重试计数小于读取重试阈值计数，读取操作处理器131就可以重复执行读取重试操作，直到读取重试操作超过读取重试阈值计数。读取重试计数可以是对读取操作已失败的所选择的字线已经重复执行读取操作的次数。读取重试阈值计数可以是可执行读取重试操作的最大迭代计数。可以设置读取重试阈值计数。
如果读取操作已失败的所选择的字线是设置字线，则读取操作处理器131可以执行附加读取重试操作。设置字线可以是可包括弱势(vulnerable)字线的特定类型的字线。由于字线的位置或结构特性，弱势字线可以是具有高电阻的字线。附加读取重试操作可以是在调整读取电压电平和与读取操作有关的电压施加时间的同时读取设置字线的操作。即使读取重试计数大于读取重试阈值计数，也可以执行附加读取重试操作。
在实施例中，在读取重试计数低于总阈值计数时，即使读取重试计数超过读取重试阈值计数，读取操作处理器131也可以执行附加读取重试操作。总阈值计数是附加读取重试阈值计数和读取重试阈值计数的总和。附加读取重试阈值计数可以是表示可以执行附加读取重试操作的最大迭代计数的设置值。
读取操作处理器131可以重复执行附加读取重试操作，直到附加读取重试操作超过附加读取重试阈值计数。总阈值计数可以表示可对所选择的字线执行的读取重试操作和附加读取重试操作的总数或汇总。在实施例中，附加读取重试阈值计数可以小于或等于或大于读取重试阈值计数。
读取重试表132可以包括读取重试信息。读取重试信息可以包括关于待被用于读取重试操作的读取电压电平的信息。读取电压电平可以是通过预测读取操作已失败的字线中包括的存储器单元的阈值电压分布的变化而获得的设置值。
读取重试表132可以包括附加读取重试信息。附加读取重试信息可以包括关于设置字线的信息，该设置字线可以是弱势字线。附加读取重试信息可以包括关于读取电压电平和与待被用于附加读取重试操作的读取操作有关的电压施加时间的信息。电压施加时间是指在读取操作中施加特定电压的时间。
存储器控制器200可以控制存储装置50的全部操作。
当向存储装置50供应电力时，存储器控制器200可执行固件。在存储器装置100是闪速存储器装置的情况下，存储器控制器200可以执行用于控制主机300和存储器装置100之间的通信的固件，诸如闪速转换层(FTL)。
在实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)。进一步地，存储器控制器200可以将LBA转换为指示数据待被存储到的存储器单元的地址的物理块地址(PBA)，存储器单元被包括在存储器装置100中。
存储器控制器200可以控制存储器装置100以响应于来自主机300的请求执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可向存储器装置100提供编程命令、PBA和数据。在读取操作期间，存储器控制器200可向存储器装置100提供读取命令和PBA。在擦除操作期间，存储器控制器200可向存储器装置100提供擦除命令和PBA。
在实施例中，存储器控制器200可以不管来自主机300的请求而自主地生成编程命令、地址和数据，并且将该编程命令、地址和数据传送到存储器装置100。例如，存储器控制器200可将命令、地址和数据提供到存储器装置100以执行诸如用于耗损均衡的编程操作和用于垃圾收集的编程操作的后台操作。
在实施例中，存储器控制器200可以控制至少两个或更多个存储器装置100。在这种情况下，存储器控制器200可以根据交织方案控制存储器装置100，以便提高操作性能。交织方案可以是至少两个或更多个存储器装置100的重叠操作时段的操作方案。
在实施例中，存储器控制器200可以包括读取操作控制器210和读取重试表存储装置220。
读取操作控制器210可以控制存储器控制器100以对包括在存储器装置100中的多个字线之中的所选择的字线执行读取操作。读取操作控制器210可以控制存储器装置100以对读取操作已失败的所选择的字线执行读取重试操作。读取重试操作可以是在改变与读取操作有关的条件的同时重新执行读取操作的操作。
详细地，读取操作控制器210可以控制存储器装置100以在读取重试阈值计数内重复执行读取重试操作，直到读取操作通过。
如果读取操作已失败的所选择的字线是设置字线，则读取操作控制器210可以控制存储器装置100以执行附加读取重试操作。附加读取重试操作可以是在调整读取电压电平和与读取操作有关的电压施加时间的同时读取设置字线的操作。设置字线可包括弱势字线。即使读取重试计数大于读取重试阈值计数，也可以执行附加读取重试操作。
在实施例中，在读取重试计数在附加读取重试阈值计数内时，即使读取重试计数超过读取重试阈值计数，读取操作控制器210也可以控制存储器装置100以执行附加读取重试操作。可以重复执行附加读取重试操作，直到附加读取重试操作通过。
当向存储器装置100供应电力时，读取重试表存储装置220可以从存储器装置100接收读取重试信息和附加读取重试信息。进一步地，读取重试表存储装置220可存储读取重试信息和附加读取重试信息。
详细地，当向存储器装置100供应电力时，读取重试表存储装置220可以从存储器装置100的读取重试表132接收读取重试信息和附加读取重试信息。进一步地，读取重试表存储装置220可存储读取重试信息和附加读取重试信息。
主机300可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和负载减小的DIMM(LRDIMM)通信方法的各种通信方法中的至少一种与存储装置50通信。
图2是示出根据本公开的实施例的图1的存储器装置100的配置的示图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。外围电路120可以包括地址解码器121、电压发生器122、读取和写入(读取/写入)电路123、数据输入和输出(输入/输出)电路124以及感测电路125。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。存储块BLK1至BLKz可以通过位线BL1至BLm联接到读取/写入电路123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接到多个存储器单元之中的相同字线的存储器单元被定义为一个页面。换言之，存储器单元阵列110由多个页面形成。在实施例中，包括在存储器单元阵列110中的存储块BLK1至BLKz中的每一个可包括多个虚设单元。本文中，一个或多个虚设单元可以串联联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的存储器单元中的每一个可以由能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)、或者能够存储四个数据位的四层单元(QLC)形成。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列110以执行编程操作、读取操作或擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。在实施例中，字线可包括正常字线和虚设字线。在实施例中，行线RL可进一步包括管道选择线。
地址解码器121可在控制逻辑130的控制下进行操作。地址解码器121可从控制逻辑130接收地址ADDR。
地址解码器121可以解码所接收的地址ADDR之中的块地址。地址解码器121可以根据所解码的块地址选择存储块BLK1至BLKz中的至少一个。地址解码器121可以对所接收的地址ADDR之中的行地址RADD进行解码。地址解码器121可以通过根据所解码的行地址RADD将从电压发生器122供应的电压施加到至少一个字线WL来选择所选择的存储块的至少一个字线WL。
在编程操作期间，地址解码器121可以将编程电压施加到所选择的字线，并将电平低于编程电压的电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选择的字线，并且将电平大于验证电压的电平的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可以将读取电压施加到所选择的字线，并且将电平大于读取电压的电平的读取通过电压施加到未选择的字线。
在实施例中，可以基于存储块执行存储器装置100的擦除操作。在擦除操作期间，待被输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以解码块地址并且根据解码的块地址选择对应的存储块。在擦除操作期间，地址解码器121可以将接地电压施加到与所选择的存储块联接的字线。
在本公开的实施例中，地址解码器121可以对传输的地址ADDR之中的列地址进行解码。所解码的列地址可被传输到读取/写入电路123。例如，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。
电压发生器122可以使用供应到存储器装置100的外部电源电压生成多个操作电压Vop。电压发生器122可在控制逻辑130的控制下进行操作。
在实施例中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以用作存储器装置100的操作电压。
在实施例中，电压发生器122可以使用外部电源电压或内部电源电压生成多个操作电压Vop。电压发生器122可以生成存储器装置100所需的各种电压。例如，电压发生器122可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
电压发生器122可以包括被配置为接收内部电源电压的多个泵浦电容器以便生成具有各种电压电平的多个操作电压Vop。电压发生器122可以通过在控制逻辑130的控制下选择性地启用多个泵浦电容器来生成多个操作电压Vop。
所生成的操作电压Vop可以通过地址解码器121提供给存储器单元阵列110。
读取/写入电路123可以包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm可分别通过第一至第m位线BL1至BLm被联接到存储器单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm可在控制逻辑130的控制下进行操作。
第一页面缓冲器PB1至第m页面缓冲器PBm可与数据输入/输出电路124进行数据通信。在编程操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm可通过数据输入/输出电路124和数据线DL接收待被存储的数据。
在编程操作期间，当编程脉冲施加到所选择的字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1到BLm将通过数据输入/输出电路124接收的数据DATA传送到所选择的存储器单元。基于传输的数据DATA对所选择的页面中的存储器单元进行编程。联接到施加编程启用电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以被保留。在编程验证操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1至BLm从所选择的存储器单元读取数据DATA。
在读取操作期间，读取/写入电路123可以通过位线BL从所选择的页面的存储器单元读取数据DATA，并将所读取的数据存储到第一页面缓冲器PB1至第m页面缓冲器PBm。
在擦除操作期间，读取/写入电路123可浮置位线BL。在实施例中，读取/写入电路123可包括列选择电路。
数据输入/输出电路124通过数据线DL联接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124可以在控制逻辑130的控制下进行操作。
数据输入/输出电路124可以包括用于接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(例如，图1的存储器控制器200)接收待被存储的数据DATA。在读取操作期间，数据输入/输出电路124可以向外部控制器输出从读取/写入电路123的第一页面缓冲器PB1至第m页面缓冲器PBm接收的数据DATA。
在读取操作或验证操作期间，感测电路125可响应于由控制逻辑130生成的启用位(VRYBIT)信号而生成参考电流。进一步地，感测电路125可以将从读取/写入电路123接收的感测电压VPB与由参考电流生成的参考电压进行比较，并将通过信号或失败信号输出到控制逻辑130。
控制逻辑130可以联接到地址解码器121、电压发生器122、读取/写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器装置100的全部操作。控制逻辑130可以响应从外部装置接收的命令CMD而进行操作。
控制电路130可以响应于命令CMD和地址ADD生成各种信号并控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADD生成操作信号OPSIG、行地址RADD、读取/写入电路控制信号PBSIGNALS和启用位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压发生器122，将行地址RADD输出到地址解码器121，将读取/写入控制信号PBSIGNALS输出到读取/写入电路123，并将启用位VRYBIT输出到感测电路125。此外，控制逻辑130可以响应于从感测电路125输出的通过信号PASS或失败信号FAIL，确定目标存储器单元在验证操作期间是通过验证还是未通过验证。
在实施例中，控制逻辑130可以包括读取操作处理器131和读取重试表132。
读取操作处理器131可以响应于从存储器控制器200接收的命令CMD和地址ADD对所选择的字线执行读取操作。
详细地，读取操作处理器131可以响应于从存储器控制器200接收的设置参数，改变与对读取操作已失败的所选择的字线的读取操作有关的条件。随后，响应于从存储器控制器200接收的读取命令，读取操作处理器131可以利用与读取操作有关的所改变的条件对所选择的字线执行读取操作。与读取操作有关的条件可以至少包括读取电压电平和与读取操作有关的电压施加时间中的任意一个。可以在设置计数内重复执行读取操作，直到读取操作通过。
在实施例中，如果读取重试计数在读取重试阈值计数内，则读取操作处理器131可以重复执行读取重试操作，直到读取重试操作通过。读取重试操作可以是在改变与读取操作有关的条件的同时重新执行读取操作的操作。
如果读取操作已失败的所选择的字线是设置字线，则读取操作处理器131可以执行附加读取重试操作。附加读取重试操作可以是在调整读取电压电平和与读取操作有关的电压施加时间的同时读取设置字线的操作。设置字线可包括弱势字线。即使读取重试计数大于读取重试阈值计数，也可以执行附加读取重试操作。
在实施例中，在读取重试计数在附加读取重试阈值计数内时，即使读取重试计数超过读取重试阈值计数，读取操作处理器131也可以执行附加读取重试操作。读取操作处理器131可以重复执行附加读取重试操作，直到附加读取重试操作通过。
读取重试表132可以包括读取重试信息。读取重试信息可以包括关于重新读取读取操作已失败的所选择的字线所需的读取电压电平的信息。读取电压电平可以是通过预测读取操作已失败的字线中包括的存储器单元的阈值电压分布的变化而获得的设置值。阈值电压分布的变化可能由多种因素引起，诸如存储器单元的劣化、相邻存储器单元之间的干扰效应、读取干扰和编程干扰。
读取重试表132可以包括附加读取重试信息。附加读取重试信息可以包括关于设置字线的信息。附加读取重试信息可以包括关于重新读取读取操作已失败的设置字线所需的读取电压电平和关于与读取操作有关的电压施加时间的信息。设置字线可包括弱势字线。
可选地，读取重试表132可以存储在存储块中，该存储块存储关于存储器装置100的操作的信息。
图3是示出根据本公开的实施例的例如图2的存储器单元阵列110的存储器单元阵列的示图。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。每个存储块具有三维结构。每个存储块可包括堆叠在衬底上的多个存储器单元。存储器单元沿+X方向、+Y方向和+Z方向布置。将参照图4和图5更详细地描述每个存储块的结构。
图4是示出根据本公开的实施例的图3的存储块BLK1至BLKz的代表性存储块BLKa的电路图。
参照图4，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和单元串CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，m个单元串可沿行方向(即，+X方向)布置。尽管图4示出了两个单元串沿列方向(即，+Y方向)布置，但是应该理解，可以沿列方向布置三个或更多个单元串。
多个单元串CS11至CS1m和单元串CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层以及阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱。在实施例中，可以在每个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层以及阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到单个源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上连续布置，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn沿+Z方向连续布置并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
单元串的管道晶体管PT的各个栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MCp+1至MCn之间。沿行方向布置的单元串联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
沿列方向布置的单元串可联接到沿列方向延伸的位线。在图4中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
联接到沿行方向布置的单元串中的相同字线的存储器单元形成单个页面。例如，第一行中的单元串CS11至CS1m之中的、联接到第一字线WL1的存储器单元形成单个页面。在第二行中的单元串CS21至CS2m之中的、联接到第一字线WL1的存储器单元形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任意一个时，可以选择沿单行方向布置的相应单元串。当选择字线WL1至WLn中的任意一个时，可以从所选择的单元串之中选择相应的单个页面。
在实施例中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。沿行方向布置的单元串CS11至CS1m或CS21至CS2m的偶数单元串可以联接到相应的偶数位线。沿行方向布置的单元串CS11至CS1m或CS21至CS2m的奇数编号的单元串可以联接到相应的奇数位线。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以设置虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可以设置虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚设存储器单元的数量增加时，可以增大存储块BLKa的操作可靠性，同时存储块BLKa的大小可增大。当虚设存储器单元的数量减少时，存储块BLKa的大小可减小，但是存储块BLKa的操作可靠性可能降低。
为了有效地控制虚设存储器单元，每个虚设存储器单元可具有所需的阈值电压。在执行对存储块BLKa的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。在执行编程操作之后执行擦除操作的情况下，通过控制待被施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图5是示出根据本公开的实施例的图3的存储块BLK1至BLKz的代表性存储块BLKb的电路图。
参照图5，存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿+Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及堆叠在衬底(未示出)上的至少一个漏极选择晶体管DST，该衬底被设置在存储块BLKb的下部。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到单个源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在相应的位线和存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管可联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可联接到第二漏极选择线DSL2。
因此，除了从每个单元串中排除管道晶体管PT之外，图5的存储块BLKb可以具有与图4的存储块BLKa类似的等效电路。
在实施例中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数单元串可以联接到相应的偶数位线，并且沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数单元串可以联接到相应的奇数位线。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以提供虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可以设置虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当虚设存储器单元的数量增加时，可以增大存储块BLKb的操作可靠性，同时存储块BLKb的大小可增大。当虚设存储器单元的数量减少时，存储块BLKb的大小可减小，但是存储块BLKb的操作可靠性可能降低。
为了有效地控制虚设存储器单元，每个虚设存储器单元可具有所需的阈值电压。在执行对存储块BLKb的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。在执行编程操作之后执行擦除操作的情况下，通过控制待被施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图6是示出根据本公开的实施例的例如存储器控制器200的存储器控制器与例如存储器装置100的存储器装置之间的操作的示图。
参照图6，存储器装置100可以包括读取操作处理器131和读取重试表132。存储器控制器200可以包括读取操作控制器210和读取重试表存储装置220。
读取操作处理器131可以在存储器控制器200的控制下对包括在存储器单元阵列中的多个字线的所选择的字线执行读取操作。
例如，读取操作处理器131可以响应于从读取重试操作控制器214提供的设置参数，改变与对读取操作已失败的所选择的字线的读取操作有关的条件。与读取操作有关的条件可以包括读取电压电平和施加与读取操作有关的电压的时间即电压施加时间中的至少一个。随后，响应于从读取重试操作控制器214提供的读取命令，读取操作处理器131可以利用与读取操作有关的改变的条件对所选择的字线重新执行读取操作。
读取重试表132可以包括读取重试信息。读取重试信息可以包括关于待被用于读取重试操作的读取电压电平和关于读取重试阈值计数的信息。
读取重试表132可以包括附加读取重试信息。附加读取重试信息可以包括关于设置字线的信息和关于附加读取重试阈值计数的信息。附加读取重试阈值计数可以是作为可以执行附加读取重试操作的最大迭代计数的设置值。附加读取重试信息可以包括关于读取电压电平和与待被用于附加读取重试操作的读取操作有关的电压施加时间的信息。设置字线可包括弱势字线。
在实施例中，读取操作控制器210可以包括读取失败传感器211、读取重试计数电路212、读取重试操作信息生成器213和读取重试操作控制器214。
读取操作控制器210可以控制读取操作处理器131以对包括在存储器单元阵列中的多个字线的所选择的字线执行读取操作。
读取失败传感器211可以感测由读取操作处理器131执行的读取操作是否已失败。本文中，读取操作可以包括读取重试操作或附加读取重试操作。
读取失败传感器211可以根据对使用读取电压读取的数据的错误校正解码操作是已通过还是已失败来感测读取操作是已通过还是已失败。如果错误校正解码操作通过，则读取操作可以通过。如果错误校正解码操作失败，则读取操作可能失败。在实施例中，存储器控制器200可以包括被配置为执行错误校正解码操作的错误校正码(ECC)解码器。
可以根据将使用读取电压读取的数据中的错误位的数量与可以由ECC解码器校正的错误位(可校正错误位)的数量进行比较的结果来确定错误校正解码操作的通过或失败。如果读取数据中的错误位的数量小于或等于可校正错误位的数量，则错误校正解码操作可以通过。如果读取数据中的错误位的数量超过可校正错误位的数量，则错误校正解码操作可能失败。
当感测到读取操作、读取重试操作或附加读取重试操作的失败时，读取失败传感器211可以生成失败信号。进一步地，读取失败传感器211可以将失败信号提供到读取重试操作信息生成器213。
读取重试计数电路212可以对读取重试操作进行计数。读取重试计数可以是在改变与读取操作有关的条件的同时，读取操作处理器131对读取操作已失败的所选择的字线重新执行读取操作的次数。与读取操作有关的条件可以包括读取电压电平和与读取操作有关的电压施加时间中的至少任意一个。
读取重试计数电路212可以将计数的读取重试计数提供到读取重试操作信息生成器213。
读取重试操作信息生成器213可以生成读取读取操作已失败的所选择的字线所需的信息。进一步地，读取重试操作信息生成器213可以将所生成的信息提供到读取重试操作控制器214。
在实施例中，如果接收到失败信号，则读取重试操作信息生成器213可以根据读取重试计数，使用存储在读取重试表存储装置220中的读取重试信息来生成读取重试操作信息。读取重试操作信息可以是读取重试操作控制器214控制读取操作处理器131使得读取操作处理器131执行读取重试操作所需的信息。
例如，当接收到失败信号时，读取重试操作信息生成器213可以将读取重试计数与读取重试阈值计数进行比较，并生成读取重试操作信息。如果读取重试计数在读取重试阈值计数内，则读取重试操作信息生成器213可以生成读取重试操作信息。
在实施例中，当接收到失败信号时，读取重试操作信息生成器213可以根据读取重试计数，使用存储在读取重试表存储装置220中的附加读取重试信息来生成附加读取重试操作信息。附加读取重试操作信息可以是读取重试操作控制器214控制读取操作处理器131使得读取操作处理器131执行附加读取重试操作所需的信息。
例如，当接收到失败信号并且读取重试计数大于读取重试阈值计数时，读取重试操作信息生成器213可以确定读取操作已失败的所选择的字线是否对应于设置字线。如果所选择的字线是设置字线并且读取重试计数小于或等于总阈值计数，则读取重试操作信息生成器213可以生成附加读取重试操作信息。总阈值计数是读取重试阈值计数和附加读取重试阈值计数的总和。
读取重试操作控制器214可以根据失败信号和读取重试计数生成用于读取重试操作或附加读取重试操作的控制命令。读取重试操作控制器214可以基于所生成的读取重试操作信息，生成用于指示读取操作处理器131执行读取重试操作的控制命令。具体地，读取重试操作控制器214可以根据将读取重试计数与读取重试阈值计数进行比较的结果，生成用于读取重试操作的控制命令。进一步地，读取重试操作控制器214可以将控制命令提供到读取操作处理器131。
读取重试操作控制器214可以基于所生成的附加读取重试操作信息，生成用于指示读取操作处理器131执行附加读取重试操作的控制命令。具体地，读取重试操作控制器214可以根据将读取重试计数与总阈值计数进行比较的结果，生成用于附加读取重试操作的控制命令。进一步地，读取重试操作控制器214可以将控制命令提供到读取操作处理器131。
读取重试操作控制器214可以向读取操作处理器131提供包括读取命令或设置参数命令的控制命令。详细地，读取重试操作控制器214可以使用设置参数命令来设置读取电压电平或与读取操作有关的电压施加时间。此后，读取重试操作控制器214可以使用读取命令指示读取操作处理器131对所选择的字线执行读取操作。
图7是示出根据本公开的实施例的在读取重试操作期间调整读取电压电平的示例的示图。
参照图7，存储器单元指能够在每个存储器单元中存储两位数据的多层单元(MLC)。多层单元可以具有擦除状态ER和第一编程状态PV1至第三编程状态PV3中的任意一种状态。
图(a)表示具有正常阈值电压分布的多层单元。在具有正常阈值电压分布的多层单元中，可以在对应于各个状态的阈值电压分布之间确保足够的读取余量。读取余量可以是阈值电压分布之间的距离，在阈值电压分布中，可以设置读取电压以识别彼此的相邻状态。
在图(a)中，第一默认读取电压Vr1至第三默认读取电压Vr3可以用于将擦除状态ER和第一编程状态PV1至第三编程状态PV3彼此区分开。第一默认读取电压Vr1可以将擦除状态ER和第一编程状态PV1彼此区分开。第二默认读取电压Vr2可以将第一编程状态PV1和第二编程状态PV2彼此区分开。第三默认读取电压Vr3可以将第二编程状态PV2和第三编程状态PV3彼此区分开。
图(b)示出与正常阈值电压分布相比，多层单元的阈值分布的右边缘向右移动的情况，这可能由诸如编程干扰和读取干扰的各种因素中的任意因素引起。在这种情况下，可能无法确保在对应于各个状态的阈值电压分布之间的足够的读取余量。
在使用参照图(a)描述的第一默认读取电压Vr1至第三默认读取电压Vr3读取多层单元的情况下，读取数据中的错误位的数量增加，使得读取操作失败的可能性增大。
可以根据对使用读取电压读取的数据的错误校正解码操作是已通过还是已失败来确定读取操作的通过或失败。如果错误校正解码操作通过，则读取操作可以通过。如果错误校正解码操作失败，则读取操作可能失败。
可以根据将使用读取电压读取的数据中的错误位的数量与可以由ECC解码器校正的错误位(可校正错误位)的数量进行比较的结果来确定错误校正解码操作的通过或失败。如果读取数据中的错误位的数量小于或等于可校正错误位的数量，则错误校正解码操作可以通过。如果读取数据中的错误位的数量超过可校正错误位的数量，则错误校正解码操作可能失败。
根据存储器单元的编程状态，错误位的数量表示当应被读取为on-cells时被错误地读取为off-cells的存储器单元的数量，或者当应被读取为off-cells时被错误地读取为on-cells的存储器单元的数量。可校正错误位的数量表示可由错误解码器恢复到其原始值(即，被校正)的错误位的数量。
为了降低读取操作失败的可能性，可以基于默认读取电压通过偏移电压来调整用于读取多层单元的读取电压的电平。偏移电压可以是加入到读取电压或从读取电压减去以便由于各种原因改变读取电压的电压值。
在实施例中，可以通过基于参照图(a)描述的第一默认读取电压Vr1至第三默认读取电压Vr3的正偏移电压来调整第一读取电压Vr1_1至第三读取电压Vr3_1。
在使用第一读取电压Vr1_1至第三读取电压Vr3_1读取具有与正常阈值电压分布相比右边缘已经向右移动的阈值电压分布的存储器单元的情况下，错误位的数量可以减少，从此可以减小读取操作失败的可能性。
图(c)示出与正常阈值电压分布相比，由于诸如存储器单元的劣化的各种因素中的任意因素，多层单元的阈值分布的左边缘向左移动的情况。在这种情况下，可能无法确保在对应于各个状态的阈值电压分布之间的足够的读取余量。
在使用参照图(a)描述的第一默认读取电压Vr1至第三默认读取电压Vr3读取多层单元的情况下，包括在读取数据中的错误位的数量增加，使得读取操作失败的可能性增大。
在实施例中，可以通过基于参照图(a)描述的第一默认读取电压Vr1至第三默认读取电压Vr3的负偏移电压来调整第一读取电压Vr1_2至第三读取电压Vr3_2。
在使用第一读取电压Vr1_2至第三读取电压Vr3_2读取具有与正常阈值电压分布相比左边缘已经向左移动的阈值电压分布的存储器单元的情况下，错误位的数量可以减少，由此可以减小读取操作失败的可能性。
图8是示出根据本公开的实施例的读取重试表的示图。
参照图8，联接到读取操作已失败的字线的每个存储器单元可以是能够存储两位数据的多层单元。在各个实施例中，如图7所示，多层单元可以具有擦除状态ER和第一编程状态PV1至第三编程状态PV3中的任意一个状态。第一默认读取电压Vr1至第三默认读取电压Vr3可以是默认读取电压，以用于将相邻状态(在擦除状态和第一至第三编程状态之中)彼此区分开。然而，待被存储在每个存储器单元中的数据位的数量以及彼此相邻的各个状态对的默认读取电压的数量不限于本实施例。存储两位以上数据位的存储器单元具有四种以上的可能状态，以及用于区分相邻状态对的更多默认读取电压。本发明的各方面也适用于这种较高存储容量的存储器单元。
读取重试表可以包括：针对执行读取重试操作的字线(读取重试WL)的每个读取重试计数(读取重试计数)，关于在读取操作中使用的读取电压电平(读取重试电平组)的信息和关于与读取操作有关的电压施加时间的信息(读取时间信息)。读取重试计数(读取重试计数)可以是对读取操作失败的字线重新执行读取操作的次数。
可以在读取重试阈值计数Th1内迭代地执行对正常字线(正常WL)和设置字线(预设WL)的读取重试操作，直到读取重试操作通过。读取重试阈值计数Th1可以是表示在改变读取电压电平的同时可以执行读取重试操作的最大迭代计数的设置值。尽管图8示出读取重试阈值计数Th1是5的情况，但是读取重试阈值计数Th1不限于5；可以使用其它合适的读取重试阈值计数。
读取电压电平组(读取电平组)可以是通过基于默认读取电压的偏移电压调整的读取电压，以便读取读取操作已失败的字线(正常WL和预设WL)。可以预先确定的偏移电压可以加入到读取电压或从读取电压减去，以便由于各种原因改变读取电压。
在第一读取重试操作期间，可以通过基于用于读取多层单元的第一默认读取电压Vr1至第三默认读取电压Vr3的偏移电压来调整读取电压Vr1_1至Vr3_1。在第二读取重试操作期间，可以通过基于用于读取多层单元的第一默认读取电压Vr1至第三默认读取电压Vr3的偏移电压来调整读取电压Vr1_2至Vr3_2。同样地，在第五读取重试操作期间，还可以通过基于第一默认读取电压Vr1至第三默认读取电压Vr3的偏移电压来调整读取电压Vr1_5至Vr3_5。
偏移电压被施加到每次读取重试操作期间使用的读取电压。偏移电压可以具有不同的值。
如果读取重试计数超过读取重试阈值计数Th1，则可以仅对设置字线(预设WL)执行附加读取重试操作。设置字线可包括弱势字线。由于字线的位置或结构特性，弱势字线可以是具有高电阻的字线。
附加读取重试阈值计数Th2可以是表示在改变与读取操作有关的条件的同时对设置字线WL执行附加读取重试操作的最大迭代计数的设置值。在本实施例中，附加读取重试阈值计数Th2是3，并且总阈值计数(Th1+Th2)是8。附加读取重试阈值计数Th2不限于3；可以使用Th2的任意合适的值。
可以仅对读取操作已失败的设置字线执行附加读取重试操作。可以重复执行附加读取重试操作，直到附加读取重试操作通过。当读取重试计数大于读取重试阈值计数Th1并且小于总阈值计数(Th1+Th2)时，可以执行附加读取重试操作。附加读取重试操作可以是在调整读取电压电平组和与读取操作有关的电压施加时间的同时读取设置字线的操作。这种电压施加时间，即在读取操作中施加这种电压的时间，可以针对不同的读取重试计数而不同。也就是说，分别为与读取重试计数6、7和8相关的电压施加时间的Timeinfo_1、Timeinfo_2和Timeinfo_3可以彼此不同。
例如，如果读取重试计数是6，则可以使用根据读取重试计数确定的第一读取电压Vr1_6至第三读取电压Vr3_6并使用与第一读取操作有关的电压施加时间Timeinfo_1执行读取读取操作已失败的设置字线的附加读取重试操作。同样地，如果读取重试计数在总阈值计数(Th1+Th2)为8的范围内，则可以重复执行附加读取重试操作，直到附加读取重试操作通过。
如果读取操作已失败的字线对应于正常字线，则可以在读取重试阈值计数的范围内重复执行读取重试操作。此后，可以执行另一数据恢复算法。
如果读取操作已失败的字线对应于设置字线，则可以在读取重试阈值计数的范围内重复执行读取重试操作。此后，可以执行附加读取重试操作，直到读取重试计数达到总阈值计数。如果读取重试计数超过总阈值计数，则可以对设置字线执行另一数据恢复算法。
图9是示出根据本公开的实施例的存储装置的操作的流程图。图9的操作可以由包括图1中的存储器装置100和存储器控制器200的存储装置50执行。
参照图9，在步骤S901中，存储装置50可以使用默认读取电压对包括在存储器装置100中的多个字线之中的所选择的字线执行读取操作。
在步骤S903中，存储装置50可以确定对读取操作的错误校正解码操作是否已通过。如果确定错误校正解码操作已通过(S903，是)，则终止进程。否则(S903，否)，则进程进行到步骤S905。
如果使用读取电压读取的数据中的错误位的数量小于或等于可由ECC解码器校正的错误位(可校正错误位)的数量，则错误校正解码操作可以通过。如果使用读取电压读取的数据中的错误位的数量超过可校正错误位的数量，则错误校正解码操作可能失败。
在步骤S905中，存储装置50可以确定读取重试计数是否大于读取重试阈值计数。如果确定读取重试计数大于读取重试阈值计数(S905，是)，则进程进行到步骤S911。否则(S905，否)，进程进行到步骤S907。读取重试计数可以表示对读取操作已失败的所选择的字线重复执行读取操作的次数。
在步骤S907中，在基于读取重试表调整读取电压电平之后，可以再次对读取操作已失败的所选择的字线执行读取操作。读取重试表可以包括关于根据读取重试计数在读取操作期间使用的读取电压电平的信息。
在步骤S909中，存储装置50可以将读取重试计数增加1。然后，进程返回到步骤S903，在步骤S903中，确定在步骤S907中执行的读取重试操作的错误校正解码操作是否已通过。重复步骤S903、S905、S907和S909，直到在步骤905中确定读取重试计数大于读取重试阈值计数，在这种情况下进程进行到步骤S911。
在步骤S911中，存储装置50可以确定所选择的字线是否是设置字线。如果确定所选择的字线是设置字线(S911，是)，则进程进行到S913。否则(S911，否)，进程进行到步骤S921。设置字线，例如特定类型的字线，可包括弱势字线。
在步骤S913中，存储装置50可以确定读取重试计数是否大于总阈值计数。如果确定读取重试计数大于总阈值计数(S913，是)，则进程进行到步骤S921。否则(S913，否)，进程进行到步骤S915。
在步骤S915中，存储装置50可以基于读取重试表来调整读取电压电平和与读取操作有关的电压施加时间。进一步地，存储装置50可以对读取操作已失败的所选择的字线执行读取操作。读取重试表可以包括关于根据读取重试计数在读取操作期间使用的读取电压电平的信息，以及关于与读取操作有关的电压施加时间的信息。
在步骤S917中，存储装置50可以将读取重试计数增加1。
在步骤S919中，存储装置50可以确定对读取操作的错误校正解码操作是否已通过。如果确定错误校正解码操作已通过(S919，是)，则进程终止。否则(S919，否)，进程进行到步骤S913。
在步骤S921中，存储装置50可以对所选择的字线执行另一数据恢复算法。
图10是示出存储器控制器1000的实施例的示图，存储器控制器1000可以与图1的存储器控制器200相同或类似地配置。
参照图10，存储器控制器1000联接到主机(例如，图1的主机300)和存储器装置(例如，图1的存储器装置100)。响应于来自主机300的请求，存储器控制器1000可以访问存储器装置100。例如，存储器控制器1000可以控制存储器装置100的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以提供存储器装置100和主机300之间的接口连接。存储器控制器1000可以驱动用于控制存储器装置100的固件。
存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正码(ECC)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的全部操作，并且执行逻辑操作。处理器1010可以通过主机接口1040与主机300通信，并且通过存储器接口1060与存储器装置100通信。另外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以使用作为操作存储器、高速缓存存储器或缓冲存储器的存储器缓冲器1020来控制存储装置50的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机300提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA并使用映射表将LBA转换为PBA。可以根据映射单位以各种方式修改使用FTL的地址映射方法。代表性地址映射方法可以包括页面映射方法、块映射方法和混合映射方法。
处理器1010可以随机化从主机300接收的数据。例如，处理器1010可以使用随机化种子以随机化从主机300接收的数据。随机化数据可被提供到存储器装置100作为待被存储的数据，并且可被编程到存储器单元阵列(例如，图2的存储器单元阵列110)。
在读取操作期间，处理器1010可以去随机化从存储器装置100接收的数据。例如，处理器1010可以使用去随机化种子以去随机化从存储器装置100接收的数据。可以将去随机化数据输出到主机300。
在实施例中，处理器1010可以驱动软件或固件以执行随机化操作或去随机化操作。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储待由处理器1010执行的代码和命令。存储器缓冲器1020可以存储待由处理器1010处理的数据。存储器缓冲器1020可以包括静态随机存取存储器(RAM)(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行错误校正。ECC电路1030可以基于待通过存储器接口1060写入存储器装置100的数据来执行ECC编码操作。ECC编码的数据可以通过存储器接口1060传输到存储器装置100。ECC电路1030可以对通过存储器接口1060从存储器装置100接收的数据执行ECC解码操作。例如，ECC电路1030可以包括在存储器接口1060中作为存储器接口1060的组件。
主机接口1040可以在处理器1010的控制下与主机300通信。主机接口1040可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和负载减小的DIMM(LRDIMM)通信方法的各种通信方法中的至少一种来执行通信。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器装置100通信。存储器接口1060可通过通道与存储器装置进行命令、地址和数据通信。
在实施例中，存储器控制器1000可以既不包括存储器缓冲器1020也不包括缓冲器控制电路1050。这些组件中的任一个可以单独设置，或者它们的一个或两个功能可以分布在存储器控制器1000中。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从存储器控制器1000中设置的非易失性存储器装置(例如，只读存储器)加载代码。可选地，处理器1010可以通过存储器接口1060从存储器装置100加载代码。
例如，存储器控制器1000的总线1070可以划分为控制总线和数据总线。数据总线可以在存储器控制器1000中传输数据。控制总线可以在存储器控制器1000中传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分开，以便不相互干扰也不相互影响。数据总线可以联接到主机接口1040、缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图11是示出应用根据本公开的实施例的存储装置的存储卡系统2000的框图。
参照图11，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以提供存储器装置2100和外部装置(例如，图1的主机300)之间的接口连接。存储器控制器2100可以驱动用于控制存储器装置2200的固件。存储器控制器2100可以以与参照图1描述的存储器控制器200相同的方式实施。
在实施例中，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口以及错误校正码(ECC)电路的组件。
存储器控制器2100可通过连接器2300与外部装置通信。存储器控制器2100可以基于特定通信协议与外部装置通信。在实施例中，存储器控制器2100可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和高速非易失性存储器(NVMe)协议的各种通信协议中的至少一种与外部装置通信。在实施例中，连接器2300可以由上述各种通信协议中的至少一种来限定。
在实施例中，存储器装置2200可以被实施为诸如电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)、自旋转移力矩磁性RAM(STT-MRAM)的各种非易失性存储器装置中的任意一种。
在实施例中，存储器控制器2100和存储器装置2200可集成到单个半导体装置中以形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、紧凑式闪存卡(CF)、智能媒体卡(例如，SM或SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或微型MMC)、安全数字(SD)卡(例如，SD、迷你SD、微型SD和SDHC)或通用闪存(UFS)。
图12是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统3000的框图。
参照图12，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电力PWR。SSD 3200可以包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可以执行上面参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙，和/或高速非易失性存储器(NVMe)接口的各种接口中的至少一种限定的信号。
辅助电源3230可以通过电源连接器3002联接到主机3100。辅助电源3230可以由主机3100供应电力PWR，并且可以由电力PWR充电。当不平稳地执行来自主机3100的电力供应时，辅助电源3230可以供应SSD 3200的电力。在实施例中，辅助电源3230可以位于SSD 3200的内部或外部。例如，辅助电源3230可以设置在主板中，并且可以向SSD 3200供应辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图13是示出应用根据本公开的实施例的存储装置的用户系统4000的框图。
参照图13，用户系统4000可包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400、用户接口4500。
应用处理器4100可以运行包括在用户系统4000的组件、操作系统(OS)或用户程序。在实施例中，应用处理器4100可以包括用于控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可被设置为片上系统(SoC)。
存储器模块4200可用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM和LPDDR3SDRAM的易失性RAM，或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可以基于堆叠封装(PoP)被封装，并且然后可以被设置为单个半导体封装。
网络模块4300可与外部装置通信。例如，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信。在实施例中，网络模块4300可以包括在应用处理器4100中。
存储模块4400可以在其中存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将存储在存储模块4400中的数据传输到应用处理器4100。在实施例中，存储模块4400可以被实施为非易失性半导体存储器装置，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可以被设置为可移动存储介质(即，可移动驱动器)，诸如存储卡或者用户系统4000的外部驱动器。
在实施例中，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置中的每一个可以以与上面参照图1描述的存储器装置100相同的方式操作。存储模块4400可以以与上面参照图1描述的存储装置50相同的方式操作。
用户接口4500可包括用于将数据或指令输入到应用处理器4100或用于将数据输出到外部装置的接口。在实施例中，用户接口4500可以包括用户输入界面，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500还可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
本公开的各个实施例可以提供一种能够提高对例如特定类型的字线的设置字线的读取操作的可靠性的存储装置，以及操作该存储装置的方法。
尽管已经公开了本公开的实施例，但是本领域技术人员将理解，根据本公开，能够在不脱离本公开的范围和精神的情况下，进行各种修改、添加和替换。因此，本发明包括所有这些修改、添加和替换，只要它们落入所附权利要求及其等同方案的范围内。
在上面讨论的实施例中，可以选择性地执行或跳过任何步骤。另外，可以不总是以常规顺序执行每个实施例中的步骤。此外，本文公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，可以进行各种修改。
应当根据本公开的精神来解释在说明书中使用的特定术语或词语，而不限制其主题。应当理解的是，本文描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同方案的精神和范围内。

Claims (20)

1.一种存储装置，包括：
存储器装置，对多个字线之中的选择的字线执行读取操作；以及
存储器控制器，控制所述存储器装置以：
执行所述读取操作，
当所述读取操作失败时，通过改变读取电压电平，对所述选择的字线执行读取重试操作，并且
当所述读取重试操作失败时，根据所述选择的字线是否是设置字线，通过改变所述读取电压电平和与所述读取操作有关的电压施加时间，对所述选择的字线执行附加读取重试操作。
2.根据权利要求1所述的存储装置，其中所述存储器装置包括：
读取操作处理器，执行所述读取重试操作和所述附加读取重试操作；以及
读取重试表，包括关于待被用于所述读取重试操作和所述附加读取重试操作的读取电压电平的信息以及关于每个电压施加时间的信息。
3.根据权利要求2所述的存储装置，其中所述存储器控制器包括：
读取重试表存储装置，存储从所述存储器装置接收的所述读取重试表；以及
读取操作控制器，使用所述读取电压电平控制所述读取操作处理器以执行所述读取重试操作，并使用所述读取电压电平和所述每个电压施加时间执行所述附加读取重试操作。
4.根据权利要求3所述的存储装置，其中所述读取操作控制器包括：
读取重试计数电路，对重新执行所述读取操作的次数进行计数以生成读取重试计数；
读取失败传感器，感测所述读取操作、所述读取重试操作和所述附加读取重试操作的处理失败，并生成与所述处理失败对应的失败信号；以及
读取重试操作控制器，根据所述失败信号和所述读取重试计数生成所述读取重试操作的第一控制命令和所述附加读取重试操作的第二控制命令，并将所生成的第一控制命令或第二控制命令提供到所述读取操作处理器。
5.根据权利要求4所述的存储装置，
其中所述读取重试表存储关于读取重试阈值计数的信息；
其中所述读取重试操作控制器根据所述读取重试计数与所述读取重试阈值计数的比较结果生成所述第一控制命令。
6.根据权利要求4所述的存储装置，
其中所述读取重试表存储关于附加读取重试阈值计数的信息，并且
其中当所述选择的字线是所述设置字线时，所述读取重试操作控制器根据所述读取重试计数与总阈值计数的比较结果生成所述第二控制命令，所述总阈值计数是所述读取重试阈值计数和所述附加读取重试阈值计数之和。
7.根据权利要求4所述的存储装置，其中当作为所述读取操作、所述读取重试操作和所述附加读取重试操作的结果的错误校正解码操作失败时，所述读取失败传感器生成所述失败信号。
8.根据权利要求7所述的存储装置，其中所述存储器控制器包括执行所述错误校正解码操作的错误校正码解码器，即ECC解码器。
9.根据权利要求4所述的存储装置，其中所述第一控制命令和所述第二控制命令中的至少一个包括设置参数命令。
10.一种操作存储装置的方法，所述存储装置包括：存储器装置，对多个字线之中的选择的字线执行读取操作；以及存储器控制器，控制所述存储器装置，所述方法包括：
当所述读取操作失败时，通过改变读取电压电平，执行读取重试操作；以及
当所述读取重试操作失败时，根据所述选择的字线是否是设置字线，通过改变所述读取电压电平和与所述读取操作有关的电压施加时间，执行附加读取重试操作。
11.根据权利要求10所述的方法，其中执行所述读取重试操作包括：基于所述读取重试计数与读取重试阈值计数的比较结果，使用基于读取重试计数确定的读取电压电平执行所述读取重试操作，所述读取重试计数表示已经重新执行所述读取操作的次数。
12.根据权利要求11所述的方法，其中执行所述读取重试操作包括：当所述读取重试计数小于或等于所述读取重试阈值计数时，重复执行所述读取重试操作，直到所述读取重试操作通过。
13.根据权利要求11所述的方法，其中执行所述附加读取重试操作包括：当所述选择的字线是设置字线时，使用基于所述读取重试计数确定的读取电压电平和所述电压施加时间，执行所述附加读取重试操作，并且
其中基于所述读取重试计数与总阈值计数的比较结果，执行所述附加读取重试操作，所述总阈值计数是所述读取重试阈值计数和附加读取重试阈值计数之和。
14.根据权利要求13所述的方法，其中执行所述附加读取重试操作包括：当所述读取重试计数小于或等于所述总阈值计数时，重复执行所述附加读取重试操作，直到所述附加读取重试操作通过。
15.一种存储器控制器，控制包括多个字线的存储器装置，所述存储器控制器包括：
读取操作控制器，控制所述存储器装置以对所述多个字线的选择的字线执行读取操作，当所述读取操作失败时，通过改变读取电压电平，执行读取重试操作，并且当所述读取重试操作失败时，根据所述选择的字线是否是设置字线，通过改变所述读取电压电平和与所述读取操作有关的电压施加时间，执行附加读取重试操作；以及
读取重试表存储装置，存储从所述存储器装置接收的关于待被用于所述读取重试操作和所述附加读取重试操作的读取电压电平的信息以及关于所述电压施加时间的信息。
16.根据权利要求15所述的存储器控制器，其中所述读取操作控制器包括：
读取重试计数电路，对重新执行所述读取操作的次数进行计数以生成读取重试计数；
读取失败传感器，当作为所述读取操作、所述读取重试操作或所述附加读取重试操作的结果的错误校正解码操作失败时，生成失败信号；并且
读取重试操作控制器，根据所述失败信号和所述读取重试计数生成所述读取重试操作的第一控制命令和所述附加读取重试操作的第二控制命令中的至少一个，并将所生成的第一控制命令或第二控制命令提供到所述存储器装置。
17.根据权利要求16所述的存储器控制器，其中所述读取重试操作控制器根据所述读取重试计数与所述读取重试阈值计数的比较结果生成所述第一控制命令。
18.根据权利要求16所述的存储器控制器，其中当所述选择的字线是所述设置字线时，所述读取重试操作控制器根据所述读取重试计数与总阈值计数的比较结果生成所述第二控制命令，所述总阈值计数是所述读取重试阈值计数和所述附加读取重试阈值计数之和。
19.根据权利要求16所述的存储器控制器，其中所述第一控制命令和所述第二控制命令中的至少一个包括设置参数命令。
20.一种存储装置，包括：
存储器装置，包括多个字线；以及
存储器控制器，控制所述存储器装置以：
基于选择的读取电压电平，对所述多个字线之中的选择的字线执行读取操作；
当所述读取操作失败时，基于第一读取电压电平对所述选择的字线执行读取重试操作，所述第一读取电压电平不同于第一电压施加时间的所述选择的读取电压电平；
当所述读取重试操作失败时，确定所述选择的字线是否是特定类型的字线；并且
当所述选择的字线是所述特定类型的字线时，基于第二读取电压电平对所述选择的字线执行附加读取重试操作，所述第二读取电压电平不同于所述选择的读取电压电平和第二电压施加时间的所述第一电压电平，所述第二电压施加时间不同于所述第一电压施加时间。
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