CN106531215A - 半导体存储器件及其操作方法 - Google Patents

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Abstract

本文提供了一种半导体存储器件及其操作方法，该半导体存储器件包括：存储单元阵列，包括多个存储单元；外围电路，被配置成执行对存储单元阵列的编程操作或擦除操作；以及控制逻辑，被配置成控制外围电路，使得在编程操作的第一编程操作期间施加给存储单元阵列的位线的第一编程容许电压与在编程操作的第二编程操作期间施加的第二编程容许电压彼此不同。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2015年9月14日提交的申请号为10-2015-0129935的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
本公开的各个实施例涉及一种电子器件，更具体而言，涉及一种半导体存储器件及其操作方法。
背景技术
半导体存储器件是利用诸如Si(硅)、Ge(锗)、GaAs(砷化镓)、InP(磷化铟)等半导体实现的存储器件。半导体存储器件可以大致分为易失性存储器件和非易失性存储器件。
易失性存储器件是一旦断电储存的数据就被擦除的存储器件。易失性存储器件的例子包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)。非易失性存储器件是即使断电时仍能保留储存的数据的存储器件。非易失性存储器件的例子包括ROM(只读取存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁RAM)、RRAM(阻变RAM)和FRAM(铁电RAM)。闪存器件可以分为NOR型闪存器件和NAND型闪存器件。
附图说明
通过参照附图详细描述实施例，对于本领域技术人员，本公开的上述和其它特征及优点将变得更加明显，在附图中：
图1是用于解释根据本公开的一个实施例的半导体存储器件的框图；
图2是说明图1的存储单元阵列的一个实施例的框图；
图3是用于描述根据本公开的存储块中所包括的存储串的三维视图；
图4是用于描述图3中所示的存储串的电路图；
图5是用于描述根据本公开的一个实施例的编程操作的流程图；
图6是用于描述根据本公开的一个实施例的施加编程电压的方法的电压波形图；
图7是用于描述根据本公开的另一个实施例的施加编程电压的方法的电压波形图；
图8是用于描述根据本公开的另一个实施例的施加编程电压的方法的电压波形图；
图9是用于描述根据本公开的一个实施例的擦除操作的流程图；
图10是用于描述根据本公开的一个实施例的施加擦除电压的方法的电压波形图；
图11是用于描述根据本公开的另一个实施例的施加擦除电压的方法的电压波形图；
图12是用于描述根据本公开的另一个实施例的施加擦除电压的方法的电压波形图；
图13是用于描述根据本公开的一个实施例的半导体存储器件的框图；
图14是用于描述根据本公开的一个实施例的半导体存储器件的框图；
图15是说明包括图1或图13或图14中的半导体存储器件的存储系统的框图；
图16是说明图15的存储系统的应用示例的框图；以及
图17是说明包括参照图16描述的存储系统的计算系统的框图。
具体实施方式
本公开的各个实施例针对提供一种半导体存储器件及其操作方法，所述半导体存储器件能改善编程操作期间存储单元的阈值电压分布。
根据本公开的一个实施例，提供了一种半导体存储器件，该半导体存储器件包括：存储单元阵列，包括多个存储单元；外围电路，被配置成执行对存储单元阵列的编程操作或擦除操作；以及控制逻辑，被配置成控制外围电路，使得在编程操作的第一编程操作期间施加给存储单元阵列的位线的第一编程容许电压与在编程操作的第二编程操作期间施加的第二编程容许电压彼此不同。
根据本公开的另一个实施例，提供了一种半导体存储器件的编程操作方法，所述方法包括：施加第一编程容许电压给包括多个存储单元的存储单元阵列的一个或更多个位线；施加设定编程电压给从存储单元阵列的多个字线之中选中的字线；施加第二编程容许电压给所述一个或更多个位线；以及继续施加正常编程电压给选中的字线。
根据本公开的另一个实施例，提供了一种半导体存储器件的擦除操作方法，所述方法包括：施加第一擦除控制电压给包括多个存储单元的存储单元阵列的字线；施加设定擦除电压给存储单元阵列的源极线；施加第二擦除控制电压给字线；以及继续施加正常擦除电压给源极线。
根据本公开的另一个实施例，提供了一种半导体存储器件，该半导体存储器件包括：存储单元阵列，包括多个存储单元；外围电路，被配置成执行对存储单元阵列的编程操作和擦除操作；以及控制逻辑，被配置成根据半导体存储器件的当前温度与预定温度之间的差，来控制外围电路调节在编程操作的第一编程操作期间施加给存储单元阵列的设定编程电压的电势电平或施加时间。
根据本公开的另一个实施例，提供了一种半导体存储器件，该半导体存储器件包括：存储单元阵列，包括多个存储单元；外围电路，被配置成执行对存储单元阵列的编程操作和擦除操作；以及控制逻辑，被配置成根据半导体存储器件的编程/擦除循环的当前计数与编程/擦除循环的预定计数之间的差，来控制外围电路调节在编程操作的第一编程操作期间施加给存储单元阵列的设定编程电压的电势电平或施加时间。
根据本公开的各种之前提及的实施例，在半导体存储器件的编程操作期间，可以通过调节初始编程电压和位线电势电平来将半导体存储器件的阈值电压编程得均匀。
在下文，将参照附图更加详细地描述实施例。在本文中参照作为实施例(和中间结构)的示意图示的截面图来描述实施例。如此，可以预期由于例如制造技术和/或容差而导致的图示形状的改变。因此，实施例不应当被理解为限于本文中所示出的特定形状或区域，而是可以包括由于例如制造导致的形状上的差异。在附图中，为了清楚，可以对层和区域的长度和尺寸进行夸大。相同的附图标记在附图中表示相同的元件。
诸如“第一”和“第二”的术语可以用来描述各种部件，但是这些术语不应限制所述各种部件。这些术语仅仅是用于将一个部件与另一个部件区分开来的目的。例如，在不脱离本公开的精神和范围的情况下，第一部件可以称为第二部件，而第二部件可以称为第一部件，诸如此类。另外，“和/或”可以包括提到的部件中的任一个或组合。
另外，“连接/访问”表示一个部件直接连接到另一个部件或被另一个部件直接访问，或者间接连接到另一个部件或被另一个部件间接访问。
在本说明书中，只要在句中没有另外明确提及，则单数形式可以包括复数形式。另外，本说明书中所使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作和元件。
另外，除非另外定义，否则本说明书中所使用的包括技术术语和科学术语的所有术语具有与相关领域技术人员所通常理解的意义相同的意义。在通用词典中定义的术语应理解为具有与相关技术背景下所解释的意义相同的意义，且除非在本说明书中另外明确定义，否则不应解释为具有理想的意义或过于形式主义的意义。
图1是用于解释根据本公开的半导体存储器件的框图。
参见图1，半导体存储器件100包括存储单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器150。
存储单元阵列110包括多个存储块(BLK1至BLKz)。多个存储块(BLK1至BLKz)经由字线(WL)连接到地址解码器120。多个存储块(BLK1至BLKz)经由位线(BL1至BLm)连接到读写电路130。多个存储块(BLK1至BLKz)中的每个包括多个存储单元。在一个实施例中，所述多个存储单元可以是非易失性存储单元，更具体地说，所述多个存储单元可以是基于电荷捕获器件的非易失性存储单元。在所述多个存储单元之中，连接到相同字线的存储单元被定义为一个页。即，存储单元阵列110包括多个页。另外，存储单元阵列110的所述多个存储块(BLK1至BLKz)中的每个包括多个串。所述多个串中的每个串包括串联连接在位线与源极线之间的漏极选择晶体管、多个存储单元和源极选择晶体管。
地址解码器120、读写电路130和电压发生器150作为驱动存储单元阵列110的外围电路180来操作。
地址解码器120经由字线(WL)连接到存储单元阵列110。地址解码器120被配置成响应于从控制逻辑140输出的控制信号(AD_signals)而操作。地址解码器120经由半导体存储器件100内部的输入/输出缓冲器(未示出)来接收地址(ADDR)。
在施加编程电压的操作期间，地址解码器120向存储单元阵列110的多个字线(WL)施加在电压发生器150中产生的设定编程电压(Vpgm1)、包括第一正常编程电压和第二正常编程电压的正常编程电压(Vpgm2)以及通过电压(Vpass)。另外，在验证编程的操作期间，地址解码器120向存储单元阵列110的多个字线(WL)施加在电压发生器150中产生的验证电压(Vverify)和通过电压(Vpass)。另外，在擦除操作期间，地址解码器120向存储单元阵列110的多个字线(WL)施加在电压发生器150中产生的第一擦除控制电压(Vset1)或第二擦除控制电压(Vset2)。
半导体存储器件100的编程操作以页为单位来执行。针对编程操作的请求所接收的地址(ADDR)包括块地址、线地址和行地址。地址解码器120根据块地址和线地址来选择一个存储块和一个字线。行地址(Yi)通过地址解码器120来解码且被提供给读写电路130。
可以以存储块为单位来执行半导体存储器件100的擦除操作。针对擦除操作的请求所接收的地址(ADDR)包括块地址，且地址解码器120根据块地址来选择至少一个存储块。
地址解码器120可以包括块解码器、线解码器、行解码器和地址缓冲器。
读写电路130包括多个页缓冲器(PB1至PBm)。所述多个页缓冲器(PB1至PBm)经由位线(BL1至BLm)连接到存储单元阵列110。所述多个页缓冲器(PB1至PBm)中的每个暂时储存在编程操作期间输入的数据(DATA)，并且根据暂时储存的数据来控制每个对应位线(BL1至BLm)的电势。另外，读写电路130通过将用于第一编程操作的第一编程容许电压和用于第二编程操作的第二编程容许电压设置为彼此不同，来控制位线(BL1至BLm)中的一个或更多个的电势。例如，可以将第一编程容许电压设置为具有比第二编程容许电压低的电势，其中第一编程操作将在第二编程操作之前执行。
读写电路130响应于从控制逻辑140输出的控制信号(PB_signals)而操作。
控制逻辑140连接到地址解码器120、读写电路130和电压发生器150。控制逻辑140经由半导体存储器件100的输入/输出缓冲器(未示出)来接收命令(CMD)。控制逻辑140被配置成响应于命令(CMD)来控制半导体存储器件100的总体操作。
控制逻辑140控制读写电路130，使得在第一编程操作期间施加给位线(BL1至BLm)中的一个或更多个位线的编程容许电压低于在第二编程操作期间施加给位线(BL1至BLm)中的一个或更多个位线的编程容许电压。
另外，控制逻辑140控制电压发生器150，使得在第一编程操作期间产生且被施加给字线(WL)的设定编程电压(Vpm1)具有比施加给第二编程操作的字线(WL)的第一正常编程操作(Vpgm2)更高的电势电平或更长的施加时间中的一种或更多种。
另外，控制逻辑140控制电压发生器150，使得在擦除操作的第一擦除操作期间施加给字线(WL)的第一擦除控制电压(Vset1)低于在第二擦除操作期间施加给字线(WL)的第二擦除控制电压(Vset2)。控制逻辑140控制电压发生器150，使得在第一擦除操作期间施加给存储单元阵列110的源极线的设定擦除电压(Verase1)具有比施加给存储单元阵列110的源极线(SL)的第二擦除操作中的第一正常擦除电压(Verase2)更高的电势电平或更长的施加时间中的至少一种。
电压发生器150响应于从控制逻辑140输出的控制信号(VG_signals)而操作。
电压发生器150在编程操作期间产生设定编程电压(Vpgm1)、正常编程电压(Vpgm2)、验证电压(Vverify)和通过电压(Vpass)，但是在编程操作的第一编程操作期间产生的设定编程电压(Vpgm1)具有比第二编程操作的第一正常编程电压(Vpgm2)更高的电势电平或更长的施加时间中的至少一种。
另外，电压发生器150在擦除操作期间根据控制逻辑140的控制来产生设定擦除电压(Verase1)和正常擦除电压(Verase2)。在擦除操作期间产生的设定擦除电压(Verase1)和正常擦除电压(Verase2)经由存储单元阵列110的源极线而被提供给在多个存储块(BLK1至BLKz)之中选择的存储块。电压发生器150在擦除操作的第一擦除操作期间产生设定擦除电压(Verase1)，使得设定擦除电压(Verase1)具有比第二擦除操作的第一正常擦除电压(Verase2)更高的电势电平或更长的施加时间中的至少一种。
图2是说明图1的存储单元阵列110的一个实施例的框图。
参见图2，存储单元阵列110包括多个存储块(BLK1至BLKz)。每个存储块具有三维结构。每个存储块包括沉积在衬底的顶部上的多个存储单元。这种多个存储单元沿+X方向、+Y方向和+Z方向布置。将参照图3和图4更详细地描述每个存储块的结构。
图3是根据本公开的用于描述存储块中所包括的存储串的三维视图。图4是用于描述该存储串的电路图。
参见图3和图4，在半导体衬底上形成源极线(SL)。在源极线(SL)上形成垂直沟道层(SP)。垂直沟道层(SP)的上部连接到位线(BL)。垂直沟道层(SP)可以由多晶硅制成。形成多个导电膜(SGS、WL0至WLn、SGD)以在不同高度覆盖垂直沟道层(SP)。在垂直沟道层(SP)的表面上，形成包括电荷储存膜的多层膜(未示出)，且所述多层膜还设置在垂直沟道层(SP)与导电膜(SGS、WL0至WLn、SGD)之间。多层膜可以被形成为顺序地层叠了氧化物膜、氮化物膜和氧化物膜的ONO结构。
最下方的导电膜成为源极选择线(或第一选择线)(SGS)，以及最上方的导电膜成为漏极选择线(或第二选择线)(SGD)。选择线(SGS、SGD)之间的导电膜成为字线(WL0至WLn)。换言之，在半导体衬底上形成多层的导电膜(SGS、WL0至WLn、SGD)，且穿通导电膜(SGS、WL0至WLn、SGD)的垂直沟道层(SP)垂直连接在位线(BL)与形成于半导体衬底上的源极线(SL)之间。
在最上方的导电膜(SGD)覆盖垂直沟道层(SP)的地方形成漏极选择晶体管(SDT)，以及在最下方的导电膜(SGS)覆盖垂直沟道层(SP)的地方形成源极选择晶体管(SST)。另外，在中间导电膜(WL0至WLn)覆盖垂直沟道层(SP)的地方形成存储单元(C0至Cn)。
通过前述结构，存储串包括垂直连接到衬底的源极选择晶体管(SST)、在源极线(SL)与位线(BL)之间的存储单元(C0至Cn)和漏极选择晶体管(SDT)。源极选择晶体管(SST)根据施加给第一选择线(SGS)的第一选择信号而将存储单元(C0至Cn)电连接到源极线(SL)。漏极选择晶体管(SDT)根据施加给第二选择线(SGD)的第二选择信号而将存储单元(C0至Cn)电连接到位线(BL)。
图5是用于描述根据本公开的一个实施例的编程操作的流程图。
图6是用于描述根据本公开的一个实施例的施加编程电压的方法的电压波形图。
图7是用于描述根据本公开的另一个实施例的施加编程电压的方法的电压波形图。
图8是用于描述根据本公开的另一个实施例的施加编程电压的方法的电压波形图。
参见图1至图8，将描述根据本公开的半导体存储器件的编程操作方法。
根据本公开的一个实施例的半导体存储器件的编程操作可以包括第一编程操作和第二编程操作。
第一编程操作包括设置位线电压的步骤(S510)、施加设定编程电压的步骤(S520)以及验证编程的步骤(S530)。
1)设置位线电压(S510)
当与编程操作相关联的命令(CMD)输入时，控制逻辑140控制读写电路130来暂时储存输入到多个页缓冲器(PB1至PBm)的程序数据(DATA)。
多个页缓冲器(PB1至PBm)根据暂时储存的程序数据(DATA)来控制对应位线的电势电平。即，多个页缓冲器(PB1至PBm)根据暂时储存的编程电压(DATA)来施加编程禁止电压或编程容许电压给对应的位线。第一编程操作中使用的编程容许电压定义为A。第一编程操作中使用的编程容许电压(A)具有比稍后要解释的第二编程操作中使用的编程容许电压(B)低的电势电平。编程容许电压(A)可以是负电压。
2)施加设定编程电压(S520)
控制逻辑140控制电压发生器150产生设定编程电压(Vpgm)。地址解码器120将由电压发生器150所产生的设定编程电压(Vpgm1)施加给多个字线(WL)之中的选中的字线。
如图6中所示，在第一编程操作期间施加给选中字线的设定编程电压(Vpgm1)可以具有比在第二编程操作期间施加的第一次出现的第一正常编程电压(Vpgm2)高的电势电平。
另外，如图7中所示，在第一编程操作期间施加的设定编程电压(Vpgm1)的施加时间(D)可以比在第二编程操作期间施加的第一正常编程电压(Vpgm2)的施加时间(C)长。
如图8中所示，可以改变在第一编程操作期间施加的设定编程电压(Vpgm1)的电势电平和施加时间，使得设定编程电压(Vpgm1)具有比在第二编程操作期间施加的第一正常编程电压(Vpgm2)高的电势电平和长的施加时间中的至少一种。
在施加设定编程电压(Vpgm1)给选中字线的同时，施加通过电压(Vpass)给其余的未选中字线。
3)验证编程(S530)
当设定编程电压的施加(S520)完成时，控制逻辑140控制电压发生器150来产生验证电压(Vverify)。地址解码器120将由电压发生器150所产生的验证电压(Vverify)施加给多个字线(WL)之中的选中的字线。
在验证电压(Vverify)被施加时，多个页缓冲器(PB1至PBm)感测对应位线(BL1至BLm)的电势电平并执行验证操作。
在施加验证电压(Vverify)给选中字线的同时，施加通过电压(Vpass)给其余的未选中字线。
第二编程操作包括设置位线电压的步骤(S540)、施加正常编程电压的步骤(S550)、验证编程的步骤(S560)以及增加正常编程电压的步骤(S570)。
4)设置位线电压(S540)
当前述的第一编程操作的验证编程的步骤(S530)的结果被确定为失败时，多个页缓冲器(PB1至PBm)根据暂时储存的程序数据(DATA)来控制对应位线的电势电平。即，多个页缓冲器(PB1至PBm)中的每个根据暂时储存的程序数据(DATA)来施加编程禁止电压或编程容许电压给对应的位线。第二编程操作中使用的编程容许电压被定义为B。第二编程操作中使用的编程容许电压(B)具有比前述第一编程操作中使用的编程容许电压(A)高的电势电平。
5)施加正常编程电压(S550)
控制逻辑140控制电压发生器150产生正常编程电压(Vpgm2)。地址解码器120将电压发生器150所产生的正常编程电压(Vpgm2)施加给多个字线(WL)之中的选中的字线。这里，产生的正常编程电压(Vpgm2)可以具有比在第一编程操作期间施加给选中字线的设定编程电压(Vpgm1)低的电势电平或短的电压施加时间。
在施加正常编程电压(Vpgm2)给选中字线的同时，施加通过电压(Vpass)给其余的未选中字线。
6)验证编程(S560)
当前述施加正常编程电压的步骤(S550)完成时，控制逻辑140控制电压发生器150产生验证电压(Vverify)。地址解码器120将电压发生器150所产生的验证电压(Vverify)施加给多个字线(WL)之中的选中字线。
在验证电压(Vverify)被施加时，多个页缓冲器(PB1至PBm)感测对应位线(BL1至BLm)的电势电平并执行验证操作。
在施加验证电压(Vverify)给选中字线的同时，施加通过电压(Vpass)给其余的未选中字线。
7)增加正常编程电压(S570)
当前述验证编程的步骤(S560)的结果被确定为失败时，控制逻辑140设置新的正常编程电压(Vpgm2)，所述新的正常编程电压比之前的施加正常编程电压的步骤(S550)中使用的正常编程电压(Vpgm2)增加了阶跃电压(Vstep)那么多，并且控制逻辑140控制外围电路180来从前述施加正常编程电压的步骤(S550)开始重新执行。如此，可以继续地施加正常编程电压(Vpgm2)给多个字线(WL)之中的选中字线。
在本公开的实施例中，虽然作为示例而解释了施加设定编程电压和验证编程的操作在第一编程操作期间执行一次，但是施加设定编程电压和验证编程的操作可以如图8中所述那样执行两次或更多次。
如所述的，在本公开的实施例中，在编程操作期间第一编程操作在第二编程操作之前执行，且在第一编程操作期间施加给位线的编程容许电压的电势电平被调节成比在第二编程操作期间施加给位线的编程容许电压的电势电平低。因此，在第一编程操作期间，可以在存储单元中储存大量的电荷。那么，当用增量阶跃脉冲编程(Increment Step PulseProgram，ISPP)方法来执行第二编程操作时，即使在第二编程操作的初始编程电压施加期间有少量的电荷隧穿到存储单元，存储单元的阈值电压分布仍可以通过在第一编程操作期间储存在存储单元中的电荷而改善。另外，在第一编程操作之后具有较宽分布的存储单元阈值电压分布将通过使用ISPP方法的第二编程操作而具有较窄的阈值电压分布。
图9是用于解释根据本公开的一个实施例的擦除操作的流程图。
图10是用于描述根据本公开的一个实施例的施加擦除电压的方法的波形图。
图11是用于描述根据本公开的另一个实施例的施加擦除电压的方法的电压波形图。
图12是用于描述根据本公开的另一个实施例的施加擦除电压的方法的电压波形图。
在下文中，将参照图1至图4和图9至图12解释根据本公开的一个实施例的半导体存储器件的擦除方法。
根据本公开的一个实施例的半导体存储器件的擦除操作可以分成第一擦除操作和第二擦除操作。
第一擦除操作包括设置字线电压的步骤(S910)、施加设定擦除电压的步骤(S920)以及验证擦除的步骤(S930)。
1)设置字线电压(S910)
当从控制逻辑140的外部输入用于擦除操作的命令(CMD)时，控制逻辑140将在擦除电压施加操作期间施加给选中的存储块的字线(WL)的电压设置为第一擦除控制电压(Vset1)。期望的是，第一擦除控制电压(Vset1)具有比第二擦除控制电压(Vset2)低的电势电平。第二擦除控制电压(Vset2)可以在稍后将解释的第二擦除操作期间的正常擦除电压施加操作期间使用。这里，第一擦除控制电压(Vset1)可以是负电压。
2)施加设定擦除电压(S920)
控制逻辑140控制电压发生器150产生设定擦除电压(Verase1)。电压发生器150中产生的设定擦除电压(Verase1)被施加给存储单元阵列110的源极线(SL)。
在第一擦除操作期间施加给源极线(SL)的设定擦除电压(Verase1)可以具有比在第二擦除操作期间施加的第一正常擦除电压(Verase2)高的电势电平，如图10中所示。
另外，如图11中所示，在第一擦除操作期间施加的设定擦除电压(Verase1)的施加时间(E)可以比在第二擦除操作期间施加的第一正常擦除电压(Verase2)的施加时间(F)长。
另外，如图12中所示，可以改变在第一擦除操作期间施加的设定擦除电压(Verase1)的电势电平和施加时间，使得第一擦除操作期间施加的设定擦除电压(Verase1)具有比第二擦除操作期间施加的第一正常擦除电压(Verase2)高的电势电平和长的施加时间中的至少一种。
当设定擦除电压(Verase1)被施加给存储单元阵列110的源极线(SL)时，电压发生器150产生在设置字线电压的步骤(S910)处设置的第一控制电压(Vset1)，且地址解码器120施加第一控制电压(Vset1)给存储块的选中字线(WL)。
3)验证擦除(S930)
当施加设定擦除电压的步骤(S920)完成时，控制逻辑140控制电压发生器150产生验证电压(Vverify)。地址解码器120将电压发生器150中所产生的验证电压(Vverify)施加给多个字线(WL)。
在验证电压(Vverify)被施加时，多个页缓冲器(PB1至PBm)感测对应位线(BL1至BLm)的电势电平并且执行擦除验证操作。
第二擦除操作包括设置字线电压的步骤(S940)、施加正常擦除电压的步骤(S950)、验证擦除的步骤(S960)以及增加正常擦除电压的步骤(S970)。
4)设置字线电压(S940)
当验证第一擦除操作的擦除的步骤(S930)的结果被确定为失败时，控制逻辑140将在擦除电压施加操作期间施加给选中的存储块的字线的电压设置为第二擦除控制电压(Vset2)。期望的是，第二擦除控制电压(Vset2)具有比第一擦除控制电压(Vset1)高的电势电平。
5)施加正常擦除电压(S950)
控制逻辑140控制电压发生器150产生正常擦除电压(Verase2)。电压发生器150中产生的正常擦除电压(Verase2)被施加给存储单元阵列110的源极线(SL)。在这里，产生的正常擦除电压(Verase2)可以具有比前述第一擦除操作期间产生的设定擦除电压(Verase1)低的电势电平或短的电压施加时间中的至少一种。
在这里，电压发生器150产生在设置字线电压的步骤(S940)处设置的第二擦除控制电压(Vset2)，且地址解码器120将第二擦除控制电压(Vset2)施加给选中的存储块的字线(WL)。
6)验证擦除(S960)
当施加正常擦除电压的步骤(S950)完成时，控制逻辑140控制电压发生器150产生验证电压(Vverify)。地址解码器将电压发生器150中产生的验证电压(Vverify)施加给选中的存储块的多个字线。
在验证电压(Vverify)被施加时，多个页缓冲器(PB1至PBm)感测对应位线(BL1至BLm)的电势电平并且执行验证操作。
7)增加正常擦除电压(S970)
当前述验证擦除的步骤(S960)的结果失败时，控制逻辑140设置新的正常擦除电压(Verase2)，所述新的正常擦除电压(Verase2)比在之前施加正常擦除电压的步骤(S950)中所使用的正常擦除电压(Verase2)增加了阶跃电压(Vstep1)那么多。控制逻辑140控制外围电路180来从施加正常擦除电压的步骤(S950)开始重新执行。如此，继续施加正常擦除电压(Verase2)给源极线(SL)。
在本公开的实施例中，作为示例解释了施加设定擦除电压的操作和验证擦除的操作在第一擦除操作期间执行一次，但是施加设定擦除电压的操作和验证擦除的操作可以如图12中所示那样执行两次或更多次。
如所述的，根据本公开的实施例，在半导体存储器件的擦除操作期间，第一擦除操作在第二擦除操作之前执行，且调节第一擦除操作中所使用的擦除电压的电势电平和施加时间中的至少一种，使得相比于第二擦除操作的第一擦除电压被施加时，更多的电荷能从存储单元流出。
那么，当用增量阶跃脉冲擦除(Increment Step Pulse Erase，ISPE)方法来执行第二擦除操作时，即使在第二擦除操作期间初始擦除电压被施加时少量的电荷从存储单元流出，存储单元的阈值电压分布仍可以通过第一擦除操作期间从存储单元流出的电荷而改善。另外，在第一擦除操作之后具有较宽分布的存储单元的阈值电压分布将通过使用ISPE方法的第二擦除操作而具有较窄宽度的阈值电压分布。
图13是用于描述根据本公开的另一个实施例的半导体存储器件的框图。
参见图13，半导体存储器件200包括存储单元阵列210、地址解码器220、读写电路230、控制逻辑240以及电压发生器250。
半导体存储器件200的存储单元阵列210、地址解码器220、读写电路230以及电压发生器250与图1中所示的半导体存储器件100的存储单元阵列110、地址解码器120、读写电路130以及电压发生器150相同地配置和相同地操作。因此，将省略对其的详细描述。
控制逻辑240连接到地址解码器220、读写电路230和电压发生器250。控制逻辑240经由半导体存储器件200的输入/输出缓冲器(未示出)接收命令(CMD)。控制逻辑240被配置成响应于命令(CMD)控制半导体存储器件200的总体操作。
控制逻辑240可以配置成包括温度检测器241。温度检测器241测量半导体存储器件200的当前温度，并且检测当前温度何时高于预定温度。另外，温度检测器241可以将半导体存储器件200的当前温度与预定温度进行比较，并检测当前温度与预定温度之间的差。
控制逻辑240控制读写电路230，使得在编程操作的第一编程操作期间施加给位线(BL1至BLm)中的一个或更多个位线的编程容许电压低于在第二编程操作期间施加给位线(BL1至BLm)中的一个或更多个位线的编程容许电压。另外，控制逻辑240可以控制读写电路230，使得在一个实施例中，第二编程操作在第一编程操作之后执行。
另外，控制逻辑240控制电压发生器250，使得在编程操作的第一编程操作期间产生的设定编程电压(Vpgm1)具有比第二编程操作的第一正常编程电压(Vpgm2)更高的电势电平或更长的施加时间中的至少一种。
在半导体存储器件200中，温度越高，在编程操作期间将阈值电压分布设置得越高。因此，第二编程操作的第一正常编程电压(Vpgm2)必须设置得足够低，以便对阈值电压分布均匀地编程。
因此，控制逻辑240可以根据在编程操作期间通过温度检测器241检测到的当前温度与预定温度之间的差，来调节第一编程操作的编程容许电压与第二编程操作的编程容许电压之间的差。另外，控制逻辑240可以根据在第一编程操作期间通过温度检测器241检测到的当前温度与预定温度之间的差，来控制外围电路280调节在第一编程操作期间施加给存储单元阵列210的设定编程电压(Vpgm1)的电势电平或施加时间中的至少一种。例如，当半导体存储器件200的当前温度高于预定温度时，当前温度与预定温度之间的差变大时，控制逻辑240可以减小第一编程操作的编程容许电压与第二编程操作的编程容许电压之间的差，并且减小在第一编程操作期间产生的设定编程电压(Vpgm1)的电势电平或施加时间中的至少一种。
另外，控制逻辑240控制电压发生器250，使得在第一擦除操作期间施加给字线(WL)的第一擦除控制电压(Vset1)比第二擦除操作期间施加给字线(WL)的第二擦除控制电压(Vset2)低。控制逻辑240控制电压发生器，使得在第一擦除操作期间施加给存储单元阵列210的源极线的设定擦除电压(Verase1)具有比第二擦除操作的第一正常擦除电压(Verase2)高的电势电平或长的施加时间中的至少一种。
半导体存储器件200的编程操作方法和擦除操作方法与参照图5和图9描述的编程操作方法和擦除操作方法相似。根据在编程操作期间通过温度检测器241所检测到的当前温度与预定温度之间的差，可以调节第一编程操作的编程容许电压与第二编程操作的编程容许电压之间的差以及在第一编程操作期间产生的设定编程电压(Vpgm1)的电势电平或施加时间以执行编程操作。
图14是用于解释根据本公开的另一个实施例的半导体存储器件的框图。
参见图14，半导体存储器件300包括存储单元阵列310、地址解码器320、读写电路330、控制逻辑340和电压发生器350。
半导体存储器件300的存储单元阵列310、地址解码器320、读写电路330和电压发生器350与图1所示的存储单元阵列110、地址解码器120、读写电路130和电压发生器150相同地配置和相同地操作。因此，省略对其的详细描述。
控制逻辑340连接到地址解码器320、读写电路330和电压发生器350。控制逻辑340经由半导体存储器件300的输入/输出缓冲器(未示出)接收命令(CMD)。控制逻辑340被配置成响应于命令(CMD)控制半导体存储器件300的总体操作。
控制逻辑340可以被配置成包括计数器341。计数器341对半导体存储器件300的编程/擦除循环的数量进行计数，并且检测预定计数高于当前计数的情况。另外，计数器341可以比较编程/擦除循环的当前计数与预定计数，并且检测当前计数与预定计数之间的差。
控制逻辑340控制读写电路330，使得在第一编程操作期间施加给位线(BL1至BLm)的第一编程容许电压比在第二编程操作期间施加给位线(BL1至BLm)中的一个或更多个位线的第二编程容许电压低。
另外，控制逻辑340控制电压发生器350，使得在第一编程操作期间产生的设定编程电压(Vpgm1)具有比第二编程操作的第一正常编程电压(Vpgm2)高的电势电平或长的施加时间中的至少一种。
执行编程/擦除循环的次数越多，在编程操作期间半导体存储器件的阈值电压分布被编程得越高。因此，第二编程操作的第一正常编程电压(Vpgm2)必须被设置得足够低，以对阈值电压分布均匀地编程。
因此，控制逻辑340可以根据在编程操作期间通过计数器341检测到的编程/擦除的计数与预定计数之间的差，来调节第一编程操作的编程容许电压与第二编程操作的编程容许电压之间的差。另外，控制逻辑340可以根据在编程操作期间通过计数器341检测到的编程/擦除的计数与预定计数之间的差，控制外围电路380来调节在第一编程操作期间施加给存储单元阵列310的设定编程电压(Vpgm1)的电势电平或施加时间中的至少一种。例如，当半导体存储器件300的编程/擦除的当前计数高于预定计数，编程/擦除的当前计数与预定计数之间的差变大时，控制逻辑340可以减小第一编程操作的编程容许电压与第二编程操作的编程容许电压之间的差。控制逻辑340还可以减小第一编程操作期间产生的设定编程电压(Vpgm1)的电势电平或施加时间。
另外，控制逻辑340控制电压发生器350，使得在第一擦除操作期间施加给字线(WL)的第一擦除控制电压(Vset1)比在第二擦除操作期间施加给字线(WL)的第二擦除控制电压(Vset2)低。控制逻辑340控制电压发生器，使得在第一擦除操作期间施加给存储单元阵列310的源极线的设定擦除电压(Verase1)具有比第二擦除操作的第一正常擦除电压(Verase2)高的电势电平或长的施加时间中的至少一种。
半导体存储器件300的编程操作方法和擦除操作方法与参照图5和图9描述的编程操作方法和擦除操作方法相似。根据在编程操作期间通过计数器341所检测到的编程/擦除的当前计数与预定计数之间的差，可以调节第一编程操作的编程容许电压与第二编程操作的编程容许电压之间的差以及在第一编程操作期间产生的设定编程电压(Vpgm1)的电势电平或施加时间以执行编程操作。
图15是说明包括图1、图13或图14的半导体存储器件的存储系统的框图。为了便于解释，将解释包括图1的半导体存储器件100的一个实施例。
参见图15，存储系统1000包括半导体存储器件100和控制器1100。
半导体存储器件100可以如图1中所解释的那样来配置和操作，且将省略对其的详细解释。
控制器1100连接到主机和半导体存储器件100。控制器1100被配置成响应于来自主机的请求而访问半导体存储器件100。例如，控制器1100被配置成控制半导体存储器件100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置成提供半导体存储器件100与主机之间的接口。控制器1100被配置成驱动用于控制半导体存储器件100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140以及纠错模块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器以及半导体存储器件100与主机之间的缓冲存储器中的至少一种。处理单元1120对控制器1100的总体操作进行控制。另外，控制器1100可以暂时储存在写入操作期间从主机提供的程序数据。
主机接口1130包括用于执行主机与控制器1100之间的数据交换的协议。在一个实施例中，控制器1100可以经由以下各种接口协议中的至少一种来与主机通信，所述各种接口协议诸如：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI(外围部件互连)协议、PCI-E(外围部件互连快速，PCI-express)协议、ATA(高级技术附件)协议、串行高级技术附件协议、并行高级技术附件协议、SCSI(小型计算机小接口)协议、ESDI(增强型小盘接口)协议、IDE(集成驱动电路)协议以及私有协议。
存储器接口1140执行与半导体存储器件100的接口。例如，存储器接口包括NAND接口或NOR接口。
纠错模块1150被配置成利用纠错码(error correcting code，ECC)来检测和纠正从半导体存储器件100接收的数据中的错误。处理单元1120可以根据纠错模块1150的错误检测结果来调节读取电压，并且控制半导体存储器件100来执行重新读取。在一个实施例中，纠错模块可以被提供作为控制器1100的部件。
控制器1100和半导体存储器件100可以集成到一个半导体器件中。在一个实施例中，控制器1100和半导体存储器件100可以集成到一个半导体器件中且形成存储卡。例如，控制器1100和半导体存储器件100可以集成到一个半导体器件中且形成诸如PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑型闪存(CF)卡、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD、SDHC)和通用闪存器件(UFS)等的存储卡。
控制器1100和半导体存储器件100可以集成到一个半导体器件中且形成半导体驱动器(SSD，固态驱动器)。半导体驱动器(SSD)包括被配置成将数据储存在半导体存储器中的储存设备。当存储系统1000用作半导体驱动器(SSD)时，与存储系统1000连接的主机的操作速度显著改善。
在另一个例子中，存储系统1000被提供作为：计算机、超移动PC(Ultra Mobile PC，UMPC)、工作站、上网本、个人数字助理(Personal Digital Assistants，PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(portable multimedia player，PMP)、便携式游戏机、导航设备、黑匣子、数码相机、三维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、能够在无线环境下传送和接收收发器信息的设备、形成家用网络的各种电子设备之一、形成计算机网络的各种电子设备之一、形成远程信息网络的各种电子设备之一、RFID设备或形成计算系统的各种部件之一。
在一个实施例中，半导体存储器件100或存储系统1000可以采用各种形式来封装。例如，半导体存储器件100或存储系统1000可以采用以下方法来封装并安装：层叠封装(package on package，PoP)、球栅阵列(ball grid arrays，BGAs)、芯片级封装(chipscale packages，CSPs)、塑料引线芯片载体(plastic leaded chip carrier，PLCC)、塑料双列直插式封装(plastic dual in line package，PDIP)、华夫包式裸片(a die in wafflepack)、晶圆形式的裸片(a die in wafer form)、板上芯片(chip on board，COB)、陶瓷双列直插式封装(ceramic dual in line package，CERDIP)、塑料度量四方扁平封装(plastic metric quad flat pack，MQFP)、薄型四方扁平封装(thin quad flat pack，TQFP)、小外型封装(small outline package，SOP)、收缩型小外型封装(shrinksmall outline package，SSOP)、薄型小外型封装(thin small outline package，TSOP)、薄型四方扁平封装(thin quad flat pack，TQFP)、系统封装(system in package，SIP)、多芯片封装(multi chip package，MCP)、晶圆级制造封装(wafer-level fabricated package，WFP)或者晶圆级处理层叠封装(wafer-level processed stack package，WSP)。
图16是说明图15的存储系统的应用例子的框图。
参见图16，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个半导体存储芯片。所述多个半导体存储芯片分成多个组。
在图16中，示出了所述多个组经由第一信道至第k信道(CH1至CHk)与控制器2200通信。每个半导体存储芯片可以与参照图1、图13或图14解释的半导体存储器件100、200、300中的一个相同地配置和操作。
每个组被配置成经由一个公共信道与控制器2200通信。控制器2200与参照图15解释的控制器1100相同地配置，且控制器2200被配置成经由多个信道(CH1至CHk)控制半导体存储器件2100的多个存储芯片。
图17是说明包括参照图16描述的存储系统的计算系统的框图。
参见图17，计算系统3000包括CPU 3100、RAM(Random Access Memory，随机存取存储器)3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000经由系统总线3500电连接到CPU 3100、RAM 3200、用户接口3300和电源3400。经由用户接口3300提供的数据或由CPU 3100处理的数据储存在存储系统2000中。
在图17中，示出了半导体存储器件2100经由控制器2200与系统总线3500连接。然而，半导体存储器件2100可以被配置成与系统总线3500直接连接。在这种情况下，将由CPU 3100和RAM 3200来执行控制器2200的功能。
图17示出了参照图16描述的存储系统2000。然而，可以用参照图15描述的存储系统来代替存储系统2000。在一个实施例中，计算系统3000可以被配置成包括参照图15和图16解释的存储系统1000、2000二者。
在附图和说明书中，已经公开了本公开的典型的示例性实施例，尽管采用了特定的术语，但是它们只是在一般性和描述性的意义上来使用，而非用于限制的目的。至于本公开的范围，要在所附的权利要求中阐明。因此，本领域技术人员将会理解，在不脱离所附权利要求所限定的本公开的精神和范围的前提下，可以在其中进行形式上和细节上的各种改变。

Claims (30)

1.一种半导体存储器件包括：
存储单元阵列，包括多个存储单元；
外围电路，被配置成执行对存储单元阵列的编程操作或擦除操作；以及
控制逻辑，被配置成控制外围电路，使得在编程操作的第一编程操作期间施加给存储单元阵列的位线的第一编程容许电压与在编程操作的第二编程操作期间施加的第二编程容许电压彼此不同。
2.根据权利要求1所述的半导体存储器件，
其中，第一编程容许电压具有比第二编程容许电压低的电势电平。
3.根据权利要求1所述的半导体存储器件，
其中，外围电路包括：
电压发生器，被配置成产生在第一编程操作期间要施加给存储单元阵列的字线的设定编程电压以及在第二编程操作期间要施加给字线的正常编程电压；以及
读写电路，被配置成在第一编程操作和第二编程操作期间施加第一编程容许电压和第二编程容许电压给位线。
4.根据权利要求3所述的半导体存储器件，
其中，设定编程电压具有比正常编程电压中的第一正常编程电压高的电势电平。
5.根据权利要求3所述的半导体存储器件，
其中，设定编程电压具有比正常编程电压中的第一正常编程电压长的施加时间。
6.根据权利要求3所述的半导体存储器件，
其中，电压发生器产生具有不同电势电平和不同施加时间的设定编程电压。
7.根据权利要求1所述的半导体存储器件，
其中，在执行第二编程操作之前执行第一编程操作。
8.根据权利要求1所述的半导体存储器件，
其中，控制逻辑控制外围电路，使得在擦除操作的第一擦除操作期间施加给存储单元阵列的字线的第一擦除控制电压与在擦除操作的第二擦除操作期间施加给字线的第二擦除控制电压彼此不同。
9.根据权利要求8所述的半导体存储器件，
其中，第一擦除控制电压具有比第二擦除控制电压低的电势电平。
10.根据权利要求8所述的半导体存储器件，
其中，外围电路包括电压发生器，电压发生器被配置成产生在第一擦除操作期间要施加给存储单元阵列的源极线的设定擦除电压以及在第二擦除操作期间要施加给源极线的正常擦除电压。
11.根据权利要求8所述的半导体存储器件，
其中，设定擦除电压具有比正常擦除电压中的第一正常擦除电压高的电势电平。
12.根据权利要求8所述的半导体存储器件，
其中，设定擦除电压具有比正常擦除电压中的第一正常擦除电压长的施加时间。
13.根据权利要求8所述的半导体存储器件，
其中，电压发生器产生具有不同电势电平和不同施加时间的设定擦除电压。
14.根据权利要求8所述的半导体存储器件，
其中，在执行第二擦除操作之前执行第一擦除操作。
15.一种半导体存储器件的编程操作方法，所述方法包括：
施加第一编程容许电压给包括多个存储单元的存储单元阵列的一个或更多个位线；
施加设定编程电压给从存储单元阵列的多个字线之中选中的字线；
施加第二编程容许电压给所述一个或更多个位线；以及
继续施加正常编程电压给选中的字线。
16.根据权利要求15所述的方法，
其中，第一编程容许电压具有比第二编程容许电压低的电势电平。
17.根据权利要求15所述的方法，
其中，设定编程电压具有比正常编程电压中的第一正常编程电压高的电势电平或具有比第一正常编程电压长的施加时间。
18.一种半导体存储器件的擦除操作方法，所述方法包括：
施加第一擦除控制电压给包括多个存储单元的存储单元阵列的字线；
施加设定擦除电压给存储单元阵列的源极线；
施加第二擦除控制电压给字线；以及
继续施加正常擦除电压给源极线。
19.根据权利要求18所述的方法，
其中，第一擦除控制电压具有比第二擦除控制电压低的电势电平。
20.根据权利要求18所述的方法，
其中，设定擦除电压具有比正常擦除电压中的第一擦除电压高的电势电平或具有比第一擦除电压长的施加时间。
21.一种半导体存储器件包括：
存储单元阵列，包括多个存储单元；
外围电路，被配置成执行对存储单元阵列的编程操作或擦除操作；以及
控制逻辑，被配置成根据半导体存储器件的当前温度与预定温度之间的差，来控制外围电路调节在编程操作的第一编程操作期间施加给存储单元阵列的设定编程电压的电势电平或施加时间。
22.根据权利要求21所述的半导体存储器件，
其中，控制逻辑包括温度检测器，温度检测器被配置成检测当前温度与预定温度之间的差。
23.根据权利要求21所述的半导体存储器件，
其中，控制逻辑控制外围电路在第一编程操作之后执行第二编程操作，以及
控制外围电路，使得第二编程操作的第一正常编程电压具有比设定编程电压低的电势电平或短的施加时间。
24.根据权利要求23所述的半导体存储器件，
其中，控制逻辑控制外围电路，使得在第一编程操作期间施加给存储单元阵列的位线的第一编程容许电压和在第二编程操作期间施加的第二编程容许电压彼此不同。
25.根据权利要求24所述的半导体存储器件，
其中，控制逻辑根据当前温度与预定温度之间的差来调节第一编程容许电压与第二编程容许电压之间的差。
26.一种半导体存储器件，包括：
存储单元阵列，包括多个存储单元；
外围电路，被配置成执行对存储单元阵列的编程操作和擦除操作；以及
控制逻辑，被配置成根据半导体存储器件的编程/擦除循环的当前计数与编程/擦除循环的预定计数之间的差，来控制外围电路调节在编程操作的第一编程操作期间施加给存储单元阵列的设定编程电压的电势电平或施加时间。
27.根据权利要求26所述的半导体存储器件，
其中，控制逻辑包括计数器，计数器被配置成检测编程/擦除循环的当前计数与编程/擦除循环的预定计数之间的差。
28.根据权利要求26所述的半导体存储器件，
其中，控制逻辑控制外围电路来在第一编程操作之后执行第二编程操作，以及
控制外围电路，使得第二编程操作的第一正常编程电压具有比设定编程电压低的电势电平或短的施加时间。
29.根据权利要求28所述的半导体存储器件，
其中，控制逻辑控制外围电路，使得在第一编程操作期间施加给存储单元阵列的位线的第一编程容许电压和在编程操作的第二编程操作中施加的第二编程容许电压彼此不同。
30.根据权利要求29所述的半导体存储器件，
其中，控制逻辑根据编程/擦除循环的当前计数与编程/擦除循环的预定计数之间的差来调节第一编程容许电压与第二编程容许电压之间的差。
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