JP3704460B2 - 不揮発性半導体メモリ装置の消去方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置の消去方法に関し、特にチャネルホットエレクトロンによる書き込み方法を用いる不揮発性半導体メモリ装置における消去後の閾値電圧分布を改善できる不揮発性半導体メモリ装置の消去方法に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリとして、ＥＴＯＸ(EPROM THIN OXIDE：インテル社の商標)がある。このＥＴＯＸ型フラッシュメモリセルの模式的な断面図を図９に示す。図９から分るように、ソース１とドレイン２とソース‐ドレイン間の基板(ウェル)３との上に、トンネル酸化膜４を介してフローティングゲート５が形成されている。さらに、上記フローティングゲート５の上に、層間絶縁膜６を介してコントロールゲート７が形成されている。
【０００３】
上記ＥＴＯＸ型フラッシュメモリの動作原理について述べる。表１に示すように、書き込み時には、上記コントロールゲート７に電圧Ｖpp(例えば１０Ｖ)を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を印加し、ドレイン２に６Ｖの電圧を印加する。これによって、チャネル層には多くの電流が流れ、ドレイン２側の電界が高い部分でホットエレクトロンが発生し、フローティングゲート５に電子が注入される。その結果、閾値電圧が上昇して当該メモリセルへの書き込みが行われる。図１０は、書き込み状態と消去状態とにおける閾値電圧分布を示す。図１０に示すように、書き込まれたメモリセルの閾値電圧は５Ｖ以上となる。
【０００４】
また、消去時は、図１１に示すように、コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１に電圧Ｖpe(例えば４Ｖ)を印加し、ドレイン２をオープンにして、ソース１側に電子を引き抜いて閾値電圧を低下させる。その結果、図１０に示すように、消去されたメモリセルの閾値電圧は０.５Ｖ〜３Ｖとなる。この場合、上記ソース１から基板(ウェル)３へＢＴＢＴ(Band To Band Tunneling)電流が流れる。この電流が発生すると同時にホットホールとホットエレクトロンとが発生する。このうち、上記ホットエレクトロンはドレイン２に流れてしまうのであるが、上記ホットホールはトンネル酸化膜４側へ引かれてトンネル酸化膜４内にトラップされる。この現象が、一般的に、信頼性を悪化させると言われている。
【０００５】
また、読み出し時には、上記ドレイン２に電圧１Ｖを印加し、コントロールゲート７に電圧５Ｖを印加する。ここで、当該メモリセルが消去状態で閾値電圧が低い場合は、当該メモリセルに電流が流れて状態「１」と判定される。一方、当該メモリセルが書き込み状態で閾値電圧が高い場合は、当該メモリセルに電流が流れず状態「０」と判定される。
【０００６】
上述したように、表１に示す印加電圧による動作の問題点としては、上記消去時に発生するＢＴＢＴ電流によってメモリセルの信頼性が劣化することがある。これを解決する方法の１つとして、消去時に、ＢＴＢＴ電流が発生しないチャネル消去動作を行う方法がある。ここで、上述したソース１側に電子を引き抜く消去動作を「ソースサイド消去動作」と言う。尚、チャネル消去動作を行う場合における書き込み動作と読み出し動作は、上述のソースサイド消去動作を行う場合と同様である。
【０００７】
以下、上記チャネル消去動作について説明する。表２に、チャネル消去動作を行うＥＴＯＸ型フラッシュメモリセルに対する書き込み,消去,読み出しの各モードにおける電圧印加条件を示す。
【０００８】
上記チャネル消去においては、図１２に示すように、コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１と第１のウェル(ｐウェル)８とには電圧Ｖesc(例えば＋７Ｖ)を印加する。これによって、チャネル層とフローティングゲート５との間のトンネル酸化膜４に強い電界が印加され、ＦＮ(ファウラー−ノルドハイム)トンネル現象によって、フローティングゲート５から上記チャネル側に電子が引き抜かれて閾値電圧が低下する。尚、書き込み状態と消去状態とにおける閾値電圧分布は上記ソースサイド消去動作の場合と略同じであり、図１０に示すようになる。
【０００９】
この場合、上記ソース１と第１のウェル(ｐウェル：チャネル領域)８との電位は等しいので、ソース１と第１のウェル８との境界部では電界が集中せず、上記ＢＴＢＴ電流は発生しない。結果として、ホットホールのトラップはなく、メモリセルの信頼性は向上するのである。
【００１０】
しかしながら、上述したようなチャネル消去を行った場合は、「Comparison of Current Flash EEPROM Erasing Methods: Stability and How to control」， IEDM Tech. Dig 1992 IDEM 92-595（文献１）に示されているように、チャネル長のばらつきによる消去後の閾値電圧分布のばらつきが、上記ソースサイド消去動作時に比して大きい。したがって、チャネル消去動作を行った場合は、消去後の閾値電圧のばらつきを抑制する必要がある。
【００１１】
これを解決する方法の１つとして、「２段階消去法によるフラッシュメモリ消去しきい値制御」，電気通信学会 信学技報 SDM93-27 1993（文献２）で発表されている方法がある。この方法を、図１２のメモリセル構造に適用すると、その印加電圧波形は図１３に示すようになる。図１３から分るように、上記２段階消去法は第１の段階と第２の段階との２段階からなる。上記第１の段階においては、コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１及び第１のウェル(チャネル領域)８に電圧Ｖesc(例えば＋７Ｖ)を印加する。また、第２の段階においては、コントロールゲート７に電圧Ｖpcg(例えば１０Ｖ)を印加し、ソース１および第１のウェル(チャネル領域)８に電圧Ｖpsc(例えば−７Ｖ)を印加する。上記第１の段階の動作は、図１２に示す通常のチャネル消去動作と同じであり、消去によって閾値電圧を低下させる動作である。一方、上記第２の段階の動作は、図１４に示すように、チャネル層１０からフローティングゲート５に電子を注入して、閾値電圧を高める動作である。つまり、若干の書き込みを行うことによって、メモリセルの閾値電圧のばらつきを低減するのである。以下、図１４に示す書き込み動作を「チャネル書き込み動作」という。
【００１２】
上記２段階消去動作における閾値電圧分布の変化を図１５に示す。図１５と、図１０に示す通常のチャネル消去動作における閾値電圧分布の変化とを比較すると、２段階消去法では消去状態の閾値電圧分布の広がりが狭くタイトであることが分る。すなわち、上記２段階消去法は、消去後の閾値電圧分布をタイトにするのに有効な方法であると言える。
【００１３】
以下、図１５に示す現象のメカニズムを、図１６および図１７とＦＮトンネル電流のモデル式を用いて説明する(詳細は文献２を参照)。ＦＮトンネル電流ＪFNは式(１)
で表わされる。但し、ｑは単位電荷量,ｍは電子の質量,Ｅは酸化膜に加わる電界強度,ｈはプランク定数,φは障壁の高さ,ｍ'はトンネル酸化膜４中の電子の有効質量である。
【００１４】
上記フラッシュメモリにおいて、ＦＮトンネル現象を用いる場合、フローティングゲート５とチャネル領域との電荷のやり取りは式(１)の電流式で表わすことができ、消去後および書き込み後の閾値電圧のばらつきは、このＦＮトンネル電流ＪFNのばらつきに依存する。したがって、このＦＮトンネル電流ＪFNのばらつきが大きい程消去や書き込み後の閾値電圧の分布がばらつくことを示している。
【００１５】
また、図１６は、図９に示すメモリセル構造(チャネルを基板３上に形成)に対する上記チャネル消去動作時のエネルギーバンドギャップの状態を示す。また、図１７は、図９に示すメモリセル構造に対する上記チャネル書き込み動作時のエネルギーバンドギャップの状態を示す。夫々、フローティングゲート５のエネルギー障壁(高さφFG)または基板３のエネルギー障壁(高さφsub)を電子がトンネリングして電子の放出および注入が行なわれる。すなわち、式(１)中のφは、チャネル消去時はφFGであり、チャネル書き込み時はφsubである。文献２には、それらの具体的値は
φFG＝２.３〜２.９５(実験値)
φsub＝２.７〜２.８(実験値)
であり、このようにエネルギー障壁の高さφとばらつきの程度とが異なる理由が述べられている。それによると、フローティングゲート５はポリシリコンで形成されているため、フローティングゲート５とトンネル酸化膜４との界面では粒界位置にリン原子が偏析してエネルギー障壁の高さφFGを低下させる。その結果、閾値電圧がばらつくのである。これに対して、基板３では、エネルギー障壁の高さφsubの低下は起きない。したがって、上記閾値電圧のばらつきは小さいのである。
【００１６】
以上のことから、上述した２段階消去においては、閾値電圧のばらつきが大きいチャネル消去を行った後に、閾値電圧のばらつきが小さいチャネル書き込みを行うので、閾値電圧をタイトに制御できるのである。
【００１７】
【発明が解決しようとする課題】
しかしながら、上記従来の２段階消去によるＥＴＯＸ型フラッシュメモリセルの消去方法には、以下のような問題がある。すなわち、文献２に開示されている２段階消去は、数百Ｋビットのレベルのフラッシュメモリに対するものであり、実際のフラッシュメモリＬＳＩ(大規模集積回路)に適応するためには、閾値電圧検証動作が必要となる。
【００１８】
図１８に、従来のフラッシュメモリＬＳＩに適用される通常の消去動作のアルゴリズムを示す。一般的に、消去動作はブロック単位で行われる。消去動作がスタートすると、ステップＳ1で、消去前プログラムが行なわれる。その結果、消去対象のブロック内におけるメモリセルの閾値電圧が総て５Ｖ以上になる。ステップＳ2で、消去対象ブロック内の全メモリセルに消去パルスが印加される。ここで、上記消去パルスの印加条件は表２に示す通りであり、コントロールゲート７には電圧Ｖnn(例えば−９Ｖ)が印加され、ソース１およびチャネル領域には電圧Ｖesc(例えば＋７Ｖ)が印加されて、閾値電圧が３Ｖ以下まで低下される。ステップＳ3で、消去すべきブロック内のメモリセルの閾値電圧が全て３Ｖ以下になったかを検証する閾値電圧検証(ベリファイ)が行われる。ステップＳ4で、上記閾値電圧検証の結果、全ビット(メモリセル)の閾値電圧が３Ｖ以下であるか否かが判別される。その結果、全ビットが３Ｖ以下でなければステップＳ2にリターンして消去パルスの印加が繰り返される。一方、全ビットの閾値電圧が３Ｖ以下であれば、当該ブロックに対する消去動作を終了する。こうして、全ビットの閾値電圧が３Ｖ以下になるまで、消去パルスの印加とベリファイとを交互に行って消去動作を行うのである。このような消去方法は、特開平９‐３２０２８２号公報にも開示されている。
【００１９】
次に、図１８に示すフラッシュメモリＬＳＩに対する通常の消去動作に、上記２段階消去法を適用した場合について述べる。図１９に、上記通常の消去動作に２段階消去法を適用した場合のアルゴリズムを示す。この場合、２段階消去時の最終的な閾値分布の目標は、図１５に示すように０.５Ｖ〜２Ｖの範囲である。
【００２０】
ステップＳ11で、消去前プログラムが行なわれて、消去対象ブロック内の全メモリセルの閾値電圧が５Ｖ以上になる。ステップＳ12で、消去パルスが印加される(第１の段階)。ステップＳ13で、閾値電圧検証(ベリファイ)が行われる。ステップＳ14で、閾値電圧検証の結果、全ビットの閾値電圧が１.５Ｖ以下であるか否かが判別される。その結果、全ビットが１.５Ｖ以下であればステップＳ15に進み、そうでなければステップＳ12にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が１.５Ｖ以下であると判別されるまで消去パルスの印加とベイファイとが繰り返される。
【００２１】
ステップＳ15で、プログラムパルスが印加される(上記第２の段階)。ステップＳ16で、閾値電圧検証(ベリファイ)が行われる。ステップＳ17で、閾値電圧検証の結果、全ビットの閾値電圧が０.５Ｖ以上であるか否かが判別される。その結果、全ビットが０.５Ｖ以上でなければステップＳ15にリターンしてプログラムパルスの印加が繰り返される。一方、全ビットが０.５Ｖ以上であれば、当該ブロックに対する消去動作を終了する。こうして、全ビットの閾値電圧が０.５Ｖ以上になるまで、プログラムパルスの印加とベリファイとを交互に行って消去動作を行うのである。
【００２２】
以下、図１９に示す消去動作の問題について述べる。図２０に、ＮＯＲタイプフラッシュメモリにおける１本のビット線ＢＬに接続されたメモリセルアレイの概略を示す。Ｍ０,Ｍ１,Ｍ２,Ｍ３はメモリセルであり、メモリセルアレイを構成している。各メモリセルＭ０,Ｍ１,Ｍ２,Ｍ３のドレインは、共通にビット線ＢＬに接続されている。一方、ソースは、共通ソース線Ｓに接続されいる。そして、これらのメモリセルＭ０,Ｍ１,Ｍ２,Ｍ３は同一のブロックに属しており、一括して消去されるものとする。また、メモリセルＭ０のコントロールゲートはワード線ＷＬ０に接続されている。以下、同様に、各メモリセルＭ１,Ｍ２,Ｍ３のコントロールゲートはワード線ＷＬ１,ＷＬ２,ＷＬ３に接続されている。
【００２３】
上記ビット線ＢＬは、センスアンプＳＡの一方の入力端子に接続されている。また、センスアンプＳＡの他方の入力端子には、参照電圧Ｖrefが入力されている。そして、センスアンプＳＡは、参照電圧Ｖrefに対してビット線ＢＬの電位が高いか低いかを判定し、判定結果を表す電圧Ｖoutを出力端子から出力するのである。
【００２４】
尚、図２０は、消去時のベリファイ動作を説明するためのものであり、簡略化して表現している。実際は、メモリセルＭに対して書き込みや読み出しを行うために，ビット線ＢＬには、書き込み電圧や読み出し電圧を印加する電圧供給回路が接続されている。また、消去時にはビット線ＢＬをハイインピーダンス状態にする手段も必要である。何れも、図２０においては省略している。
【００２５】
図２０において、先ず、ブロック内のメモリセルＭ０〜Ｍ３に対して、図１９の消去動作アルゴリズムに従って、消去前プログラム(消去前書き込み)が行われる。そして、メモリセルＭ０〜Ｍ３の閾値電圧が５Ｖ以上に設定される。次に、消去パルスが印加された後にベリファイが行われ、全メモリセルＭ０〜Ｍ３の閾値電圧が１.５Ｖ以下になったかが検証される。以後、消去パルスの印加とベリファイとが繰り返され、ブロック内の全メモリセルＭ０〜Ｍ３の閾値電圧が１.５Ｖ以下になれば消去動作の第１の段階を終了する。以上の動作によって、図１５における第１の段階後の状態に示される閾値電圧分布になるはずである。
【００２６】
ところが、上記メモリセルＭの消去特性にはばらつきがあり、同じ消去パルスを印加しても早く閾値電圧が引き下げられるメモリセル(イレースファーストメモリセル)と、遅く閾値電圧が引き下げられるメモリセル(イレーススローメモリセル)とが、同一ブロック内に混在することになる。ここで、図２０におけるメモリセルＭ３は最もイレースファーストなメモリセルであり、メモリセルＭ０は逆に最もイレーススローなメモリセルであると仮定する。
【００２７】
図１５から分かるように、上記第１の段階によってブロック内で一括消去されたメモリセルＭの閾値電圧の分布幅は約２.５Ｖである。したがって、第１の段階において消去パルスを１回あるいは複数回印加した結果、最もイレーススローなメモリセルＭ０の閾値電圧が２.３Ｖに到達したとすると、最もイレースファーストなメモリセルＭ３の閾値電圧は−０.２Ｖ(＝２.３Ｖ−２.５Ｖ)と負の閾値電圧を持つことになる。
【００２８】
次に、この状態でベリファイを行うことになるが、ベリファイ時にはワード線ＷＬが順次選択され、選択されたワード線ＷＬには１.５Ｖが印加される一方選択されないワード線ＷＬには０Ｖが印加される。ここで、本来は、ワード線ＷＬ０が選択されて１.５Ｖが印加され、非選択のワードＷＬ１〜ＷＬ３に０Ｖが印加されると、上述のごとくメモリセルＭ０の閾値電圧は２.３Ｖであるためセル電流は流れず、センスアンプＳＡの出力電圧ＶoutからメモリセルＭ０の閾値電圧は１.５Ｖ以上であると判定されるはずである。
【００２９】
ところが、実際には、上記メモリセルＭ３の閾値電圧は−０.２Ｖになっているため、ワード線ＷＬ３は非選択(印加電圧０Ｖ)であるにも拘らずセル電流が流れてしまう。そのために、メモリセルＭ０の閾値電圧は２.３Ｖであるにも拘らず、１.５Ｖ以下であると間違って判定されてしまうことになる。その結果、第１の段階が終了したと誤判定される。
【００３０】
この場合には、上記閾値電圧が２.３ＶのメモリセルＭ０が残っている状態で第２の段階に移行して、プログラムパルスが印加されることになる。その結果、第２の段階後において、閾値電圧が２Ｖ以上のメモリセルＭが存在することになり、正常な消去ができないことになる。尚、正常な２段階消去が行なわれた場合には、閾値電圧の分布は０.５Ｖ〜２Ｖの範囲内にあり、同一ブロック内の全メモリセルＭ０〜Ｍ３の閾値電圧は２Ｖ以下となる。
【００３１】
そこで、この発明の目的は、閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことができる不揮発性半導体メモリ装置の消去方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、この発明は、制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され,行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と,列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に,ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通に接続された不揮発性半導体メモリ装置の消去方法であって、上記消去は、上記ブロック単位で,ＦＮトンネル現象を用いて行なわれると共に、上記ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧を,零よりも高く且つ消去状態である第１所定電圧以下の電圧まで低下させる第１の段階と,上記閾値電圧を上記第１所定電圧よりも低い第２所定電圧以下の電圧まで低下させる第２の段階と,上記閾値電圧を零よりも高い電圧まで高める第３の段階を備えており、上記第１の段階には , 上記閾値電圧を低下させるための第１消去パルスの印加動作と , 低下された閾値電圧の検証を行なうためのベリファイ動作が含まれており、上記第２の段階には , 上記閾値電圧を低下させるための第２消去パルスの印加動作が含まれ , 低下された閾値電圧の検証を行なうためのベリファイ動作は含まれていないことを特徴としている。
【００３３】
上記構成によれば、消去に際して、先ず、第１の段階で、ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧が、零よりも高く且つ消去状態である第１所定電圧以下の電圧まで低下される。その際に、各閾値電圧は零よりも高くなっているため、ドレインが同一列線に接続されると共にソースが共通に接続された複数の浮遊ゲート電界効果トランジスタに対しても、ベリファイ動作によって全閾値電圧が消去状態になったことを正確に検証することが可能になる。また、第２の段階で、上記閾値電圧が上記第１所定電圧よりも低い第２所定電圧以下の電圧まで十分に低下される。したがって、次の第３の段階において、上記閾値電圧が零よりも高い電圧まで高められることによって、上記閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことが可能になる。
【００３４】
その際に、上記第２の段階においては、既に上記第１の段階において全閾値電圧が消去状態になっているので、上記ベリファイ動作は省略することが可能になる。したがって、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のような上記ベリファイに伴う誤判定の問題は生じない。
【００３５】
さらに、上記各浮遊ゲート電界効果トランジスタに第１消去パルスが印加される毎に上記ベリファイ動作が行われ、各閾値電圧が上記第１所定電圧以下の電圧になったと確認されるまで、上記第１消去パルスの印加が繰り返される。
【００３６】
さらに、上記第２の段階では、上記第１の段階で低下された上記閾値電圧が、第２消去パルスの印加によって更に低下される。そのため、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のような上記ベリファイに伴う誤判定の問題は生じない。
【００３７】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも高い電圧にすることが望ましい。
【００３８】
上記構成によれば、上記第１の段階において、上記閾値電圧の分布の上限電圧が本消去動作によって最終的に得られる上記閾値電圧分布の上限電圧よりも高く設定されることによって、下限電圧が負の電圧にならないように設定される。こうして、ドレインが同一列線に接続されると共にソースが共通に接続された複数の浮遊ゲート電界効果トランジスタに対する上記ベリファイ動作が正確に行われる。
【００３９】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第２消去パルスの印加回数を上記第１消去パルスの印加回数のＮ(正の整数)倍とし、上記第２の段階終了後における上記閾値電圧を,上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも低い電圧にすることが望ましい。
【００４０】
上記構成によれば、上記第２の段階においては、上記第１消去パルスのＮ倍の回数の第２消去パルスが印加されて、上記閾値電圧が本消去動作によって最終的に得られる上記閾値電圧分布の上限電圧よりも低く設定される。その際に、上記Ｎの値を最適に選定することによって、ベリファイ動作を行わなくとも、上記閾値電圧が、次の第３の段階で上記閾値電圧が高められた際に所望の閾値電圧分布になるように設定される。
【００４１】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスの印加回数をｉとして、上記第２消去パルスの合計印加時間を上記第１消去パルスのパルス幅の(ｉ×Ｎ)倍にすることが望ましい。
【００４２】
上記構成によれば、上記第２の段階において、上記第１消去パルスのＮ倍の回数の第２消去パルスが印加された場合と同じ効果が得られる。
【００４３】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第２の段階におけるパルスの合計印加時間を、１つ若しくは複数の第２消去パルスのパルス幅で分割することが望ましい。
【００４４】
上記構成によれば、上記第２の段階において、上記パルスの合計印加時間の分割数を少なくすることによって、上記第２消去パルスの印加回数が少なくなり、ウェル電圧,ソース電圧およびゲート電圧の充放電による時間と消費電力との無駄が解消される。
【００４５】
また、この発明の不揮発性半導体メモリ装置の消去方法では、上記第３の段階に、上記閾値電圧を高めるための書き込みパルスの印加動作と、上昇された閾値電圧の検証を行なうためのベリファイ動作を含むことが望ましい。
【００４６】
上記構成によれば、上記各浮遊ゲート電界効果トランジスタに書き込みパルスが印加される毎に上記ベリファイ動作が行われ、各閾値電圧が零よりも高い電圧になったと確認されるまで上記書き込みパルスの印加が繰り返される。
【００４７】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の下限電圧にすることが望ましい。
【００４８】
上記構成によれば、上記第３の段階において、上記閾値電圧の分布の下限電圧が、本消去動作によって最終的に得られる上記閾値電圧分布の下限電圧以上になるように正確に設定される。
【００４９】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスおよび第２消去パルスの少なくとも一方におけるパルス電圧の絶対値を、印加される毎に、所定電圧の絶対値ずつ高めるように成すことが望ましい。
【００５０】
上記構成によれば、上記消去パルスのパルス電圧の絶対値が、印加される毎に所定電圧の絶対値ずつ高められる。したがって、一定電圧の消去パルスを印加する場合に比して、上記閾値電圧が所定電圧まで低下される時間、延いては消去時間が短縮される。
【００５１】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスおよび第２消去パルスのパルス電圧の絶対値が,印加される毎に高められるようになっており、上記第２の段階で最初に印加される第２消去パルスのパルス電圧の絶対値を,上記第１の段階で最後に印加された第１消去パルスのパルス電圧の絶対値に上記所定電圧の絶対値を加算した値にすることが望ましい。
【００５２】
上記構成によれば、上記第１の段階から第２の段階まで同一手順を繰り返す簡単な処理で、上記各閾値電圧が上記第２所定電圧以下の電圧まで低下される時間が短縮される。
【００５３】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１の段階および第２の段階における上記閾値電圧の低下を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートからチャネル側に電子を引き抜くことによって行うことが望ましい。
【００５４】
上記構成によれば、上記第１の段階および第２の段階では、所謂チャネル消去が行われる。したがって、上記浮遊ゲートからソース側に電子を引抜く所謂ソースサイド消去を行う場合のように、ソース‐ウェル間に発生するＢＴＢＴ電流に起因するホットホールのトラップは発生せず、上記浮遊ゲート電界効果トランジスタでなるメモリセルの信頼性が向上される。
【００５５】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第３の段階における上記閾値電圧の上昇を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートにチャネル側から電子を注入することによって行なうことが望ましい。
【００５６】
上記構成によれば、上記第１の段階および第２の段階におけるチャネル消去によって生じた上記閾値電圧分布のばらつきが、上記第３の段階で上記チャネル側から浮遊ゲートに電子を注入する所謂チャネル書き込みが行われることによって低減される。こうして、上記閾値電圧分布をタイトにする消去が行われる。
【００５７】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態における不揮発性半導体メモリ装置の消去方法が適用されるフラッシュメモリ装置のブロック図である。このフラッシュメモリ装置は、通常のフラッシュメモリ装置に対して、パルス回数カウンタが付加されている点において異なる。このパルス回数カウンタ１１は、後に詳述するが、消去動作時における上記第１の段階で制御回路１２から出力される消去パルス用信号ＥＳＰやリセット信号に基づいて印加された消去パルスの回数をカウントし、そのカウント結果を制御回路１２に出力するものである。尚、１３はメモリセルアレイである。１４は、制御回路１２からの制御信号を受けて各ビット線に電圧を印加する駆動回路を含むＹデコーダと各ビット線に接続されたセンスアンプとが搭載されたソースドライバである。１５は、制御回路１２からの制御信号を受けて各ワード線に印加する駆動回路を含むＸデコーダが搭載されたゲートドライバである。１６は、制御回路１２からの上記制御信号を、書き込みや消去や読み出し用の電圧(例えば、１０Ｖ)にレベル変換して出力するレベルシフタである。１７は、共通ソース線を選択するソーススイッチである。
【００５８】
本実施の形態のフラッシュメモリ装置における書き込み,消去,読み出しの各モードにおける印加電圧条件は、表３に示す通りである。
【００５９】
上記メモリセルアレイ１３を構成する各メモリセルの構造は、図１２に示すような第１のウェル(ｐウェル)と第２のウェル(ｎウェル)との２重ウェル構造である(一般に、このような構造をトリプルウェル構造と呼ぶ)。表３に示すように、消去(第１の段階)では、メモリセルのコントロールゲートにワード線を介して電圧Ｖnn(例えば−９Ｖ)が印加され、ソースと第１のウェル(チャネル領域)に電圧Ｖerc(例えば＋７Ｖ)が印加される。その際に、第１の段階での消去はチャネル消去であるため、ドレインはオープンにしてブロック内を一括して消去する。
【００６０】
図２に、図１に示すフラッシュメモリ装置によって実行される消去動作のアルゴリズムを示す。以下、図２に従って、本実施の形態における消去動作について詳細に説明する。ステップＳ21で、上記パルス回数カウンタ１１のカウント値ｉが、制御回路１２からのリセット信号によって「０」に初期化される。ステップＳ22で、消去対象ブロック内の全メモリセルに対して、消去前プログラムが行われる。その結果、全メモリセルの閾値電圧が５Ｖ以上になる。
【００６１】
ステップＳ23で、消去対象ブロック内の全メモリセルに対して消去パルスが印加される(第１の段階)。ここで、上記消去パルスとは、コントロールゲート印加パルス,ソース印加パルス及び第１のウェル印加パルスの総称である。ステップＳ24で、パルス回数カウンタ１１のカウント値ｉがインクリメントされる。ステップＳ25で、閾値電圧の検証が行われる。ステップＳ26で、上記閾値電圧検証の結果、消去対象ブロック内の全メモリセルの閾値電圧が３Ｖ以下であるか否かが判別される。その結果、全メモリセルが３Ｖ以下であればステップＳ27に進み、そうでなければステップＳ23にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が３Ｖ以下であると判別されるまで消去パルスの印加とベイファイとが繰り返されて、当該ブロック内の全メモリセルの閾値電圧を３Ｖ以下にする。
【００６２】
ここで、上記第１の段階におけるメモリセルに対する閾値電圧の検証レベルを３Ｖに設定したのは、次の理由による。すなわち、上述したごとく、図２０に示すようなＮＯＲタイプフラッシュメモリにおいては、同一ビット線ＢＬにドレインが接続される一方共通ソース線Ｓにソースが接続されたメモリセルＭ０,Ｍ１,Ｍ２,Ｍ３の中に一つでも閾値電圧が負のメモリセルがあると、セル電流が流れてしまうために正常なベリファイを行うことができない。一方において、メモリセルの消去特性から閾値電圧の分布幅は２.５Ｖとなる。したがって、検証レベルを３Ｖに設定しておけば、最もイレースファーストなメモリセルの閾値電圧でも負の値を取らないようにできる。そうすれば、同一ビット線ＢＬおよび共通ソース線Ｓに接続された複数のメモリセルに対する正常なベリファイを行うことができるのである。
【００６３】
尚、本実施の形態においては検証レベルを３Ｖに設定しているが、特にこれに限定されるものではなく、閾値電圧のばらつき等メモリセルの消去特性を勘案して適宜変更しても差し支えない。
【００６４】
図３に、上記メモリセルの消去特性を示す。本フラッシュメモリ装置で消去の際に用いられる消去パルスの幅を１０msとすれば、最もイレーススローなメモリセルの閾値電圧が３Ｖ以下になるためには全印加時間が２０ms必要であり、２回の消去パルス(合計印加時間＝２０ms)印加が必要であることが分かる。したがって、この場合における上記第１の段階での消去パルス印加回数は２となる。つまり、ステップＳ27においては、パルス回数カウンタ１１のカウント値ｉは、通常では「２」となるのである。
【００６５】
こうして、第２の段階に移行する。ステップＳ27で、消去パルスが印加される(第２の段階)。その場合における印加回数は、上記第１の段階における上記カウント値ｉのＮ倍(例えば７倍：メモリセルの構造やカップリング比等によって異なる)である。尚、本例の場合には、上述のごとく、カウント値ｉは「２」となっているので、既に、２０ms(＝１０ms×２)だけ消去パルスが印加されている。そして、第２の段階において印加する消去パルスの回数は１４(２×７)回であり、第１,第２の段階での総パルス印加時間はｌ６０msとなる。したがって、図３から、最もイレーススローなメモリセルでも閾値電圧が所望の１.５Ｖになっていることが分る。そこで、第２の段階の消去では、ベリファイを行わず、消去パルスの(ｉ×Ｎ)回の印加で終了するのである。尚、表３に示すように、第２の段階における印加電圧条件は、第１の段階と同一である。
【００６６】
ここで、Ｎの値は、メモリセルの構造やカップリング比やメモリセルの消去特性等を勘案して、第１,第２の段階での総パルス印加時間が、イレーススローなメモリセルも含めて消去対象ブロック内の全メモリセルの閾値電圧が１.５Ｖ以下になるように決めればよい。
【００６７】
その場合、上述のごとく、上記閾値電圧分布の幅は２.５Ｖであるために、イレースファーストなメモリセルの閾値電圧は負の閾値電圧値となる。しかしながら、第２の段階においてはベリファイを行わないので、閾値電圧が負のメモリセルがあると正常なベリファイを行うことができないという不都合は起きないのである。
【００６８】
こうして、第３の段階に移行する。ステップＳ28で、プログラムパルスが印加される。ここで、上記プログラムパルスとは、コントロールゲート印加パルス,ソース印加パルスおよび第１のウェル印加パルスの総称である。この第３の段階では、若干の書き込みを行うことでメモリセルの閾値電圧を高めて、ブロック内のメモリセルにおける閾値電圧のばらつきを抑制して閾値電圧の分布幅を狭くするのである。すなわち、チャネル書き込みを行うのである。尚、その場合における印加電圧条件は表３に示す通りであり、コントロールゲートにはワード線を介して電圧Ｖpcg(例えば、１０Ｖ)が印加され、ソースと第１のウェル(チャネル領域)には電圧Ｖpsc(例えば、−７Ｖ)が印加される。一方、ドレインはオープン状態である。これによって、ブロック内のメモリセルに一括して書き込みを行う。こうして、フローティングゲートにチャネル領域から電子が注入されて閾値電圧が若干高められる。
【００６９】
ステップＳ29で、上記閾値電圧の検証が行われる。ステップＳ30で、上記閾値電圧検証の結果、消去対象ブロック内の全ビット(メモリセル)の閾値電圧が０.５Ｖ以上であるか否かが判別される。その結果、全メモリセルが０.５Ｖ以上でなければステップＳ28にリターンしてプログラムパルスの印加が繰り返される。一方、全メモリセルが０.５Ｖ以上であれば、当該ブロックに対する消去動作を終了する。こうして、全メモリセルの閾値電圧が０.５Ｖ以上になるまでプログラムパルスの印加とベイファイとを交互に行うのである。
【００７０】
図４に、本実施の形態における消去動作時の各段階での閾値電圧変化の状態を示す。図４から分るように、第１,第２の段階後では２.５Ｖの範囲でばらついていた閾値電圧が、第３の段階後では１.５Ｖの範囲内に収まる。このように、上記チャネル書き込みによって閾値電圧がタイトになる理由については、従来の技術で述べた通りである。
【００７１】
このように、本実施の形態においては、フラッシュメモリ装置にパルス回数カウンタ１１を設けて、消去動作時における上記第１の段階で印加された消去パルスの回数をカウントするようにする。そして、第１の段階では「消去パルス印加」と「ベリファイ」とを行って、消去対象ブロック内の全メモリセルの閾値電圧を３Ｖ以下にする。こうして、全メモリセルの閾値電圧を消去レベルである３Ｖ以下にすることと、同一ブロック内に閾値電圧が負であるメモリセルを生じさせないこととを両立させて、正確なベリファイを行って当該ブロック内の全メモリセルを確実に消去状態にするのである。
【００７２】
さらに、第２の段階では、「消去パルス印加」を行って、最もイレーススローなメモリセルの閾値電圧を１.５Ｖ以下にする。この場合には、イレースファーストなメモリセルの閾値電圧は負になるためベリファイは行わないのである。その代わり、上記第１の段階での消去パルス印加回数のＮ倍の消去パルスを印加することによって、全メモリセルの閾値電圧を確実に１.５Ｖ以下にするのである。その場合の整数値Ｎは、図３と消去パルスのパルス幅とから予め求めておく。
【００７３】
さらに、第３の段階では、「プログラムパルス印加」と「ベリファイ」とでチャネル書き込みを行い、消去対象ブロック内の全メモリセルの閾値電圧を確実に０.５Ｖ以上にする。こうして、全メモリセルの閾値電圧の分布をタイトに且つ２Ｖ以下にするのである。
【００７４】
すなわち、本実施の形態によれば、従来の２段消去法では一つの段階で行っていたチャネル消去を、上記第１の段階と第２の段階との二つの段階で行うことによって、同一ブロック内の全メモリセルの閾値電圧を確実に１.５Ｖ以下にすることができる。したがって、従来通りのチャネル書き込みによって、閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことができるのである。
【００７５】
＜第２実施の形態＞
上記第１実施の形態においては、上記第２の段階で消去パルスを印加する際には、第１の段階での消去パルス印加回数ｉのＮ倍(例えば７倍)を印加している。ところが、その場合は、１回の消去パルス印加毎にウェル電圧,ソース電圧およびゲート電圧の充放電を行なうことになる。第１実施の形態の場合、パルス印加回数は１４回であるから１４回充放電を繰り返すことになる。そして、この充放電は、消費電力の点と充放電に要する時間の点から非常に無駄である。本実施の形態は、そのような無駄を無くす場合の例である。
【００７６】
図５に、本実施の形態における消去動作のアルゴリズムを示す。図５に示すアルゴリズムの基本構成は、第１実施の形態における図２に示す消去動作のアルゴリズムと同じである。但し、本実施の形態におけるアルゴリズムは、上記第２の段階に内容において、上記第１実施の形態とは異なる。
【００７７】
因みに、上記第１の段階の消去(ステップＳ33)では、パルス幅Ｔsが１０msの消去パルスを回数ｉだけ印加して、合計印加時間を、最もイレーススローなメモリセルの閾値電圧が３Ｖになる印加時間である２０msにする。従って、通常は、第１の段階を終了した時点でパルス回数カウンタ１１のカウント値ｉは「２」となる。
【００７８】
次に、本実施の形態での特徴である第２の段階での消去(ステップＳ37)を行うのであるが、第２の段階では、第１の段階での消去パルスとは異なるパルス幅の消去パルスを印加するのである。ここで、第１実施の形態の場合と同様に、第１の段階と同じパルス幅Ｔs(＝１０ms)の消去パルスを第１の段階での印加回数ｉ（＝２)のＮ(＝７)倍回印加するとすると、第２の段階における消去パルスの合計印加時間はＴsの(ｉ×Ｎ)倍となる。つまり、１０ms×(２×７)＝１４０msとなり、図３から、最もイレーススローなメモリセルの閾値電圧でも１.５Ｖにできることが分る。そして、その場合、合計印加時間が１４０msであればその印加回数は問わない。
【００７９】
そこで、本実施の形態では、上記消去パルスのパルス幅Ｔsを上記第１の段階の１０msよりも広くして、印加回数の低減を図るのである。ここで、第２の段階での印加回数Ｎは、Ｎ＝１４０ms/Ｔs'で表される。尚、Ｔs'は第２の段階でのパルス幅である。その結果、パルス幅Ｔs'が１４０msの消去パルスを印加すれば１回の印加で、第１実施の形態における第２の段階と同様に、消去対象ブロック内の全メモリセルの閾値電圧を１.５Ｖ以下にできる。その場合、ベリファイは第１実施の形態と同様に行わない。また、パルス幅Ｔs'が７０msの消去パルスを印加すれば印加回数は２回となる。尚、パルス幅Ｔs'と印加回数Ｎとの選択は、回路構成等を勘案して実現し易い値を選択すればよい。
【００８０】
本実施の形態における第３の段階は、第１実施の形態の場合と同じであり、表３の印加電圧条件でチャネル書き込みを行う。その結果、同一ブロック内の全メモリセルの閾値分布は０.５Ｖ〜２Ｖの範囲とタイトになる。同時に、閾値電圧分布が２Ｖ以下となり、正常な消去動作を行なうことができるのである。
【００８１】
上述したように、本実施の形態によれば、第１実施の形態の場合と同様に、チャネル消去を上記第１の段階と第２の段階との二つの段階で行うことによって、閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことができるのである。
【００８２】
さらに、上記第２の段階における消去パルスの印加回数を、上記第１実施の形態の場合よりも少なくでき、充放電による時間と消費電力との無駄を解消することができるのである。
【００８３】
＜第３実施の形態＞
上記第１,第２実施の形態においては、上記第１の段階において印加される消去パルスのトータル印加時間が２０msであるのに対して、第２の段階で印加される消去パルスのトータル印加時間は１４０msであり、第２の段階では第１の段階の７倍の印加時間が必要である。したがって、高速消去の実現を考慮した場合、消去パルスの印加時間が長すぎる(総印加時間は１６０ms)。このような問題を解決する方法として、電圧インクリメントイレース方法がある。本実施の形態は、この電圧インクリメントイレース方法を上記第１,第２の段階の消去に適用するものである。
【００８４】
本実施の形態における書き込み,消去,読み出しの各モードにおける印加電圧条件は、表４に示す通りである。
【００８５】
また、図６に、上記電圧インクリメントイレース方法によるコントロールゲート印加パルスのパルス電圧の１例を示す。図６において、パルス幅Ｗは、第１実施の形態と同様に例えば１０msとする。そして、先ず、最初に印加するパルスの電圧をＶnn＝−６.５Ｖとする。以後、印加する毎に、例えば−０.５Ｖずつ電圧を下げて行くことで消去を行うのである。こうして、コントロールゲートヘの印加電圧の絶対値を第１,第２実施の形態の場合よりも増加させて、消去パルスの印加時間を短縮し、メモリセルの消去動作の高速化を図るのである。その場合、電圧Ｖnnの最初の値を、第１実施の形態の場合の−７Ｖよりも低い値とすることによって、トンネル酸化膜等へのストレスを低減でき、信頼性を向上できるという効果をも奏する。尚、その場合、他の消去パルスの電圧条件は、表４に示す通りである。
【００８６】
また、上記電圧Ｖnnの下限を絶縁膜等の耐圧に悪影響を及ぼさない電圧(例えば−１２Ｖ)とし、この下限電圧−１２Ｖに至ると、以後は印加パルスの電圧を変えずにパルス幅を２Ｗに広げて印加を繰り返すのである。こうして、上記耐圧以上の電圧を印加しないようにして信頼性の低下を極力抑えるようにしている。この場合の消去特性を図７に示す。図７から分るように、閾値電圧は、パルスを１回印加する毎に０.５Ｖずつ低くなって行く。
【００８７】
図８は、本実施の形態における消去動作のアルゴリズムを示す。以下、図８に従って、本実施の形態における消去動作について詳細に説明する。ステップＳ41で、パルス回数カウンタ１１のカウント値ｉが「０」に、コントロールゲート印加パルスの電圧Ｖnnが「−６.５Ｖ」に、コントロールゲート印加パルスのパルス幅Ｗが「１０ms」に初期化される。また、カウント値ｉの最大値Ｉが「１１」に設定される。ここで、最大値Ｉの値「１１」は、図７から最もイレーススローなメモリセルの閾値電圧が１.５Ｖになるまでの印加回数から得られる。
【００８８】
ステップＳ42で、消去対象ブロック内の全メモリセルに対して、消去前プログラムが行われて、全メモリセルの閾値電圧が５Ｖ以上になる。ステップＳ43で、消去対象ブロック内の全メモリセルに対して消去パルスが印加される(第１の段階)。ステップＳ44で、上記カウント値ｉがインクリメントされる。ステップＳ45で、上記電圧Ｖnnが−０.５Ｖだけ低下される。その場合、コントロールゲート印加パルス以外の消去パルスの電圧はそのままである。ステップＳ46で、閾値電圧の検証が行われる。ステップＳ47で、上記閾値電圧検証の結果、消去対象ブロック内の全メモリセルの閾値電圧が３Ｖ以下であるか否かが判別される。その結果、全メモリセルが３Ｖ以下であればステップＳ48に進み、そうでなければステップＳ43にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が３Ｖ以下であると判別されるまで消去パルスの印加とベイファイとが繰り返されて、当該ブロック内の全メモリセルの閾値電圧を３Ｖ以下にする。
【００８９】
尚、その際に、上記コントロールゲートヘの印加電圧Ｖnnは、図６に示すように−０.５Ｖずつ順次低下される。また、ソースと第１のウェル(チャネル領域)とには電圧Ｖesc(例えば＋７Ｖ)を印加する。その場合、図７からコントロールゲートヘの印加パルスは８回の印加で全セルの閾値電圧は３Ｖ以下になることが分る。また、図６からその場合のパルス電圧Ｖnnは−１０Ｖである。ここで、パルス幅は１０msであるから、第１の段階におけるトータル印加時間は８０msである。
【００９０】
こうして、第２の段階に移行する。ステップＳ48で、消去パルスが印加される(第２の段階)。ステップＳ49で、上記カウント値ｉがインクリメントされる。ステップＳ50で、上記電圧Ｖnnが−０.５Ｖだけ低下される。ステップＳ51で、上記カウント値ｉが上記最大値Ｉ以上であるか否かが判別される。その結果、最大値Ｉ以上であればステップＳ52に進み、そうでなければステップＳ48にリターンして消去パルスの印加が繰り返される。本実施の形態の場合も、上記第１,第２実施の形態の場合と同様にベリファイは行なわない。
【００９１】
上述したように、上記第１の段階は、上記コントロールゲート印加パルスの電圧Ｖnnが−１０Ｖで終了している。したがって、第２の段階におけるコントロールゲートヘの印加パルスは、電圧Ｖnn＝−１０.５Ｖ(９回目)からスタートすることになり、以後３回の印加で上記カウント値ｉが最大値Ｉ(＝１１)に至ることになる。その場合におけるソースと第１のウェル(チャネル領域)への印加電圧はＶesc(例えば＋７Ｖ)であり、図７から消去対象ブロック内の全メモリセルの閾値電圧が１.５Ｖ以下になっていることが分る。ここで、コントロールゲート印加パルスのパルス幅は１０msのままであるから、第２の段階におけるトータル印加時間は３０ms(＝１０ms×３)である。
【００９２】
以上の結果、上記第１の段階と第２の段階との総印加時間は１１０msとなり、上記第１,第２実施の形態の１６０msよりも５０ms(３０％)だけ短縮することができる。
【００９３】
ここで、説明を簡単にするために図８では省略しているが、実際には、第１の段階のルーチンおよび第２段階のルーチンにおいて、コントロールゲート印加パルスの電圧Ｖnnが上記下限値(例えば−１２Ｖ)に至ったか否かの判定と、上記下限値に至った場合のパルス幅の増加とを行う必要がある。そして、製造ばらつきや特性の変化等によってメモリセルの消去速度が非常に遅く、上記第１の段階や第２の段階の途中でコントロールゲート印加パルスの電圧Ｖnnが上記下限値(例えば−１２Ｖ)に至った場合、以後は印加パルスの電圧Ｖnnを変えずに、図６に示すように、パルス幅を２０ms,４０ms,８０ms,…と増加するのである。
【００９４】
こうして、第３の段階に移行する。ステップＳ52〜ステップＳ54で、第１実施の形態の図２におけるステップＳ28〜ステップＳ30と同様にして、プログラムパルスの印加(チャネル書き込み),閾値電圧の検証および上記閾値電圧検証の結果判別が行われる。そして、消去対象ブロック内の全メモリセルが０.５Ｖ以上であれば、当該ブロックに対する消去動作を終了するのである。
【００９５】
その結果、同一ブロック内の全メモリセルの閾値電圧分布は０.５Ｖ〜２Ｖの範囲をとり、閾値電圧の分布をタイトにすると同時に閾値電圧を２Ｖ以下にして正常な消去動作を行うことができるのである。
【００９６】
上述したように、本実施の形態によれば、上記第１,第２実施の形態の場合と同様に、チャネル消去を上記第１の段階と第２の段階との二つの段階で行うことによって、閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことができるのである。
【００９７】
さらに、本実施の形態においては、上記第１の段階及び第２の段階を通して、コントロールゲートヘの印加電圧Ｖnnを−６.５Ｖの初期値から印加毎に−０.５Ｖずつ低下していく。その場合、絶縁膜等の耐圧に悪影響を及ぼさないように上記電圧Ｖnnの下限値を設定する。また、予め、メモリセルの消去特性から、最もイレーススローなメモリセルの閾値電圧が１.５Ｖ以下になるまでの電圧インクリメントイレース方法によるコントロールゲート印加パルスの総印加回数Ｉを求めておく。
【００９８】
そして、上記第１の段階においては、電圧インクリメントイレース方法によるコントロールゲート印加パルスを含む消去パルスの印加とベリファイとを行い、当該ブロック内の全メモリセルの閾値電圧を３Ｖ以下にする。さらに、第２の段階における消去パルスの印加の際には、上記第１の段階における電圧インクリメントイレース方法によるコントロールゲートへのパルス印加の続きを、回数Ｉになるまで行うのである。
【００９９】
したがって、全メモリセルの閾値電圧を消去レベルである３Ｖ以下にすることと、同一ブロック内に閾値電圧が負であるメモリセルを生じさせないこととを両立させる第１の段階と、ベリファイは行わずに全メモリセルの閾値電圧を確実に１.５Ｖ以下にする第２の段階とを、上記第１,第２実施の形態の場合よりも短い消去パルス印加時間で行うことができるのである。
【０１００】
尚、上述においては、第１の段階から第２の段階ヘ移行する際に、電圧インクリメントイレース方法によるコントロールゲートへのパルス印加を連続して行う場合を例に説明したが、この発明は、特にこれに限定されるものではない。すなわち、メモリセルの消去特性に応じて、第１の段階と第２の段階とで印加電圧の変更幅や開始時電圧を変えてもよい。また、第１の段階と第２の段階とでパルス幅を変えてもよい。
【０１０１】
さらに、上記第１の段階および第２の段階の何れか一方のみに、電圧インクリメントイレース方法を適用してもよい。また、ソースあるいは第１のウェルへの印加パルスに電圧インクリメントイレース方法を適用してもよい。
【０１０２】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体メモリ装置の消去方法では、制御ゲート,浮遊ゲート,ドレイン及びソースを有して上記ドレインが同一列線に接続されると共に上記ソースが共通に接続された複数の浮遊ゲート電界効果トランジスタを含む一つのブロックに対する消去を、全浮遊ゲート電界効果トランジスタの閾値電圧を零よりも高く且つ消去状態である第１所定電圧以下の電圧まで低下させる第１の段階と、上記閾値電圧を上記第１所定電圧よりも低い第２所定電圧以下の電圧まで低下させる第２の段階と、上記閾値電圧を零よりも高い電圧まで高める第３の段階で行うので、各閾値電圧が零よりも高くなっている上記第１の段階では、ベリファイ動作によって全閾値電圧が消去状態になったことを正確に検証することができる。さらに、第２の段階で、上記閾値電圧を上記第１所定電圧よりも低い第２所定電圧以下の電圧まで十分に低下できる。したがって、次の第３の段階において、上記閾値電圧を零よりも高い電圧まで高めることによって、上記閾値電圧分布をタイトで且つ２Ｖ以下にすることが可能になる。
【０１０３】
その際に、上記第２の段階では、既に上記第１の段階において全閾値電圧が消去状態になっているので上記ベリファイ動作は省略することができる。したがって、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来生じた上記ベリファイに伴う誤判定の問題を解消できる。
【０１０４】
さらに、上記第１の段階において、上記閾値電圧を低下させるための第１消去パルスの印加動作とベリファイ動作を行うようにすれば、上記各浮遊ゲート電界効果トランジスタに上記第１消去パルスを印加する毎に、低下された閾値電圧の検証を行うことができる。したがって、全閾値電圧を確実に消去状態にできる。
【０１０５】
さらに、上記第２の段階において、上記閾値電圧を低下させるための第２消去パルスの印加動作を行い、上記ベリファイ動作は行わないようにすれば、上記第２の段階では、上記閾値電圧が更に低下される際に、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のように上記ベリファイに伴って誤判定が生ずることはない。
【０１０６】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも高い電圧にすれば、上記第１の段階によって、上記閾値電圧の分布の上限電圧を最終的に得られる上記閾値電圧分布の上限電圧よりも高く設定して、下限電圧を負の電圧にならないように設定できる。したがって、上記複数の浮遊ゲート電界効果トランジスタに対する上記ベリファイ動作を正確に行うことができる。
【０１０７】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第２消去パルスの印加回数を上記第１消去パルスの印加回数のＮ(正の整数)倍とし、上記第２の段階終了後における上記閾値電圧を上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも低い電圧にすれば、上記Ｎの値を最適に選定することによって、上記第２の段階において、ベリファイ動作を行うことなく、上記閾値電圧を、次の第３の段階で上記閾値電圧を高めた際に所望の閾値電圧分布になるように設定することができる。したがって、上記閾値電圧分布を容易にタイトで且つ所望する上限値よりも低くできるのである。
【０１０８】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスの印加回数をｉとした際に、上記第２消去パルスの合計印加時間を上記第１消去パルスのパルス幅の(ｉ×Ｎ)倍にすれば、上記第２の段階において、上記第１消去パルスのＮ倍の回数の第２消去パルスを印加したと同じ効果を得ることができる。
【０１０９】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第２の段階におけるパルスの合計印加時間を、１つ若しくは複数の第２消去パルスのパルス幅で分割すれば、上記第２の段階において、上記第２消去パルスの印加回数を少なくして、ウェル電圧,ソース電圧およびゲート電圧の充放電による時間と消費電力との無駄を解消することができる。
【０１１０】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第３の段階において、上記閾値電圧を高めるための書き込みパルスの印加動作とベリファイ動作を行うようにすれば、上記各浮遊ゲート電界効果トランジスタに上記書き込みパルスを印加する毎に、上昇された閾値電圧の検証を行なうことができる。したがって、全閾値電圧を確実に零よりも高くできる。
【０１１１】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の下限電圧にすれば、上記第３の段階によって、上記閾値電圧の分布の下限電圧を最終的に得られる上記閾値電圧分布の下限電圧以上の近傍値になるように、延いては上限電圧を所望の電圧(例えば２Ｖ)の近傍値になるように正確に設定できる。
【０１１２】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルス及び第２消去パルスの少なくとも一方におけるパルス電圧の絶対値を、印加される毎に、所定電圧の絶対値ずつ高めるようにすれば、一定電圧の消去パルスを印加する場合に比して、上記閾値電圧を所定電圧まで低下する時間を短縮でき、延いては消去時間全体を短縮できる。
【０１１３】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスおよび第２消去パルスのパルス電圧の絶対値を印加する毎に高めるようにし、上記第２の段階で最初に印加される第２消去パルスのパルス電圧の絶対値を、上記第１の段階で最後に印加された第１消去パルスのパルス電圧の絶対値に上記所定電圧の絶対値を加算した値にすれば、上記第１の段階から第２の段階まで同一の手順を繰り返す簡単な処理で、上記各閾値電圧を上記第２所定電圧以下の電圧まで低下する時間を短縮できる。
【０１１４】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１の段階および第２の段階における上記閾値電圧の低下を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートからチャネル側に電子を引き抜く所謂チャネル消去で行えば、ソース側に引抜く所謂ソースサイド消去の場合のように、ソースからウェルにＢＴＢＴ電流が流れることを防止できる。したがって、上記ＢＴＢＴ電流に起因するホットホールのトラップは発生せず、上記浮遊ゲート電界効果トランジスタでなるメモリセルの信頼性を向上できる。
【０１１５】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第３の段階における上記閾値電圧の上昇を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートにチャネル側から電子を注入する所謂チャネル書き込みで行えば、上記第１の段階および第２の段階におけるチャネル消去によって生じた上記閾値電圧分布のばらつきを、上記第３の段階で上記チャネル側から浮遊ゲートへ電子を注入することによって低減できる。こうして、上記消去終了時における上記閾値電圧分布をタイトにできる。
【図面の簡単な説明】
【図１】 この発明の不揮発性半導体メモリ装置の消去方法が適用されるフラッシュメモリ装置のブロック図である。
【図２】 図１に示すフラッシュメモリ装置によって実行される消去動作のフローチャートである。
【図３】 図１におけるメモリセルの消去パルス印加時間に対する消去特性を示す図である。
【図４】 図２による消去動作時における閾値電圧分布の変化を示す図である。
【図５】 図２とは異なる消去動作のフローチャートである。
【図６】 電圧インクリメントイレース方法によるパルス電圧の１例を示す図である。
【図７】 図６に示すパルス電圧による消去パルスの印加回数に対するメモリセルの消去特性を示す図である。
【図８】 図２および図５とは異なる消去動作のフローチャートである。
【図９】 ＥＴＯＸ型フラッシュメモリセルの模式的な断面図である。
【図１０】 図９のメモリセルに対する通常の書き込み状態と消去状態における閾値電圧分布の変化を示す図である。
【図１１】 従来のソースサイド消去時における動作説明図である。
【図１２】 従来のチャネル消去時における動作説明図である。
【図１３】 図１２のメモリセル構造に２段階消去法を適用した場合の印加電圧波形を示す図である。
【図１４】 図１２のメモリセル構造に２段階消去法を適用した場合のチャネル書き込み時における動作説明図である。
【図１５】 図１２のメモリセル構造に２段階消去法を適用した場合における閾値電圧分布の変化を示す図である。
【図１６】 図９に示すメモリセル構造に対するチャネル消去動作時のエネルギーバンドギャップの状態を示す図である。
【図１７】 図９に示すメモリセル構造に対するチャネル書き込み動作時のエネルギーバンドギャップの状態を示す図である。
【図１８】 従来のフラッシュメモリＬＳＩに対する通常の消去動作のフローチャートである。
【図１９】 図１８に示す通常の消去動作に２段階消去法を適用した場合のフローチャートである。
【図２０】 ＮＯＲタイプフラッシュメモリのメモリセルアレイの概略図である。
【符号の説明】
１１…パルス回数カウンタ、
１２…制御回路、
１３…メモリセルアレイ、
１４…ソースドライバ、
１５…ゲートドライバ、
１６…レベルシフタ、
１７…ソーススイッチ。
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置の消去方法に関し、特にチャネルホットエレクトロンによる書き込み方法を用いる不揮発性半導体メモリ装置における消去後の閾値電圧分布を改善できる不揮発性半導体メモリ装置の消去方法に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリとして、ＥＴＯＸ(EPROM THIN OXIDE：インテル社の商標)がある。このＥＴＯＸ型フラッシュメモリセルの模式的な断面図を図９に示す。図９から分るように、ソース１とドレイン２とソース‐ドレイン間の基板(ウェル)３との上に、トンネル酸化膜４を介してフローティングゲート５が形成されている。さらに、上記フローティングゲート５の上に、層間絶縁膜６を介してコントロールゲート７が形成されている。
【０００３】
上記ＥＴＯＸ型フラッシュメモリの動作原理について述べる。表１に示すように、書き込み時には、上記コントロールゲート７に電圧Ｖpp(例えば１０Ｖ)を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を印加し、ドレイン２に６Ｖの電圧を印加する。これによって、チャネル層には多くの電流が流れ、ドレイン２側の電界が高い部分でホットエレクトロンが発生し、フローティングゲート５に電子が注入される。その結果、閾値電圧が上昇して当該メモリセルへの書き込みが行われる。図１０は、書き込み状態と消去状態とにおける閾値電圧分布を示す。図１０に示すように、書き込まれたメモリセルの閾値電圧は５Ｖ以上となる。
また、消去時は、図１１に示すように、コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１に電圧Ｖpe(例えば４Ｖ)を印加し、ドレイン２をオープンにして、ソース１側に電子を引き抜いて閾値電圧を低下させる。その結果、図１０に示すように、消去されたメモリセルの閾値電圧は０.５Ｖ〜３Ｖとなる。この場合、上記ソース１から基板(ウェル)３へＢＴＢＴ(Band To Band Tunneling)電流が流れる。この電流が発生すると同時にホットホールとホットエレクトロンとが発生する。このうち、上記ホットエレクトロンはドレイン２に流れてしまうのであるが、上記ホットホールはトンネル酸化膜４側へ引かれてトンネル酸化膜４内にトラップされる。この現象が、一般的に、信頼性を悪化させると言われている。
【０００５】
また、読み出し時には、上記ドレイン２に電圧１Ｖを印加し、コントロールゲート７に電圧５Ｖを印加する。ここで、当該メモリセルが消去状態で閾値電圧が低い場合は、当該メモリセルに電流が流れて状態「１」と判定される。一方、当該メモリセルが書き込み状態で閾値電圧が高い場合は、当該メモリセルに電流が流れず状態「０」と判定される。
【０００６】
上述したように、表１に示す印加電圧による動作の問題点としては、上記消去時に発生するＢＴＢＴ電流によってメモリセルの信頼性が劣化することがある。これを解決する方法の１つとして、消去時に、ＢＴＢＴ電流が発生しないチャネル消去動作を行う方法がある。ここで、上述したソース１側に電子を引き抜く消去動作を「ソースサイド消去動作」と言う。尚、チャネル消去動作を行う場合における書き込み動作と読み出し動作は、上述のソースサイド消去動作を行う場合と同様である。
【０００７】
以下、上記チャネル消去動作について説明する。表２に、チャネル消去動作を行うＥＴＯＸ型フラッシュメモリセルに対する書き込み,消去,読み出しの各モードにおける電圧印加条件を示す。
上記チャネル消去においては、図１２に示すように、コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１と第１のウェル(ｐウェル)８とには電圧Ｖesc(例えば＋７Ｖ)を印加する。これによって、チャネル層とフローティングゲート５との間のトンネル酸化膜４に強い電界が印加され、ＦＮ(ファウラー−ノルドハイム)トンネル現象によって、フローティングゲート５から上記チャネル側に電子が引き抜かれて閾値電圧が低下する。尚、書き込み状態と消去状態とにおける閾値電圧分布は上記ソースサイド消去動作の場合と略同じであり、図１０に示すようになる。
【０００９】
この場合、上記ソース１と第１のウェル(ｐウェル：チャネル領域)８との電位は等しいので、ソース１と第１のウェル８との境界部では電界が集中せず、上記ＢＴＢＴ電流は発生しない。結果として、ホットホールのトラップはなく、メモリセルの信頼性は向上するのである。
【００１０】
しかしながら、上述したようなチャネル消去を行った場合は、「Comparison of Current Flash EEPROM Erasing Methods: Stability and How to control」， IEDM Tech. Dig 1992 IDEM 92-595（文献１）に示されているように、チャネル長のばらつきによる消去後の閾値電圧分布のばらつきが、上記ソースサイド消去動作時に比して大きい。したがって、チャネル消去動作を行った場合は、消去後の閾値電圧のばらつきを抑制する必要がある。
【００１１】
これを解決する方法の１つとして、「２段階消去法によるフラッシュメモリ消去しきい値制御」，電気通信学会 信学技報 SDM93-27 1993（文献２）で発表されている方法がある。この方法を、図１２のメモリセル構造に適用すると、その印加電圧波形は図１３に示すようになる。図１３から分るように、上記２段階消去法は第１の段階と第２の段階との２段階からなる。上記第１の段階においては、コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１及び第１のウェル(チャネル領域)８に電圧Ｖesc(例えば＋７Ｖ)を印加する。また、第２の段階においては、コントロールゲート７に電圧Ｖpcg(例えば１０Ｖ)を印加し、ソース１および第１のウェル(チャネル領域)８に電圧Ｖpsc(例えば−７Ｖ)を印加する。上記第１の段階の動作は、図１２に示す通常のチャネル消去動作と同じであり、消去によって閾値電圧を低下させる動作である。一方、上記第２の段階の動作は、図１４に示すように、チャネル層１０からフローティングゲート５に電子を注入して、閾値電圧を高める動作である。つまり、若干の書き込みを行うことによって、メモリセルの閾値電圧のばらつきを低減するのである。以下、図１４に示す書き込み動作を「チャネル書き込み動作」という。
【００１２】
上記２段階消去動作における閾値電圧分布の変化を図１５に示す。図１５と、図１０に示す通常のチャネル消去動作における閾値電圧分布の変化とを比較すると、２段階消去法では消去状態の閾値電圧分布の広がりが狭くタイトであることが分る。すなわち、上記２段階消去法は、消去後の閾値電圧分布をタイトにするのに有効な方法であると言える。
【００１３】
以下、図１５に示す現象のメカニズムを、図１６および図１７とＦＮトンネル電流のモデル式を用いて説明する(詳細は文献２を参照)。ＦＮトンネル電流ＪFNは式(１)
【００１４】
上記フラッシュメモリにおいて、ＦＮトンネル現象を用いる場合、フローティングゲート５とチャネル領域との電荷のやり取りは式(１)の電流式で表わすことができ、消去後および書き込み後の閾値電圧のばらつきは、このＦＮトンネル電流ＪFNのばらつきに依存する。したがって、このＦＮトンネル電流ＪFNのばらつきが大きい程消去や書き込み後の閾値電圧の分布がばらつくことを示している。
【００１５】
また、図１６は、図９に示すメモリセル構造(チャネルを基板３上に形成)に対する上記チャネル消去動作時のエネルギーバンドギャップの状態を示す。また、図１７は、図９に示すメモリセル構造に対する上記チャネル書き込み動作時のエネルギーバンドギャップの状態を示す。夫々、フローティングゲート５のエネルギー障壁(高さφFG)または基板３のエネルギー障壁(高さφsub)を電子がトンネリングして電子の放出および注入が行なわれる。すなわち、式(１)中のφは、チャネル消去時はφFGであり、チャネル書き込み時はφsubである。文献２には、それらの具体的値は
φFG＝２.３〜２.９５(実験値)
φsub＝２.７〜２.８(実験値)
であり、このようにエネルギー障壁の高さφとばらつきの程度とが異なる理由が述べられている。それによると、フローティングゲート５はポリシリコンで形成されているため、フローティングゲート５とトンネル酸化膜４との界面では粒界位置にリン原子が偏析してエネルギー障壁の高さφFGを低下させる。その結果、閾値電圧がばらつくのである。これに対して、基板３では、エネルギー障壁の高さφsubの低下は起きない。したがって、上記閾値電圧のばらつきは小さいのである。
【００１６】
以上のことから、上述した２段階消去においては、閾値電圧のばらつきが大きいチャネル消去を行った後に、閾値電圧のばらつきが小さいチャネル書き込みを行うので、閾値電圧をタイトに制御できるのである。
【００１７】
【発明が解決しようとする課題】
しかしながら、上記従来の２段階消去によるＥＴＯＸ型フラッシュメモリセルの消去方法には、以下のような問題がある。すなわち、文献２に開示されている２段階消去は、数百Ｋビットのレベルのフラッシュメモリに対するものであり、実際のフラッシュメモリＬＳＩ(大規模集積回路)に適応するためには、閾値電圧検証動作が必要となる。
【００１８】
図１８に、従来のフラッシュメモリＬＳＩに適用される通常の消去動作のアルゴリズムを示す。一般的に、消去動作はブロック単位で行われる。消去動作がスタートすると、ステップＳ1で、消去前プログラムが行なわれる。その結果、消去対象のブロック内におけるメモリセルの閾値電圧が総て５Ｖ以上になる。ステップＳ2で、消去対象ブロック内の全メモリセルに消去パルスが印加される。ここで、上記消去パルスの印加条件は表２に示す通りであり、コントロールゲート７には電圧Ｖnn(例えば−９Ｖ)が印加され、ソース１およびチャネル領域には電圧Ｖesc(例えば＋７Ｖ)が印加されて、閾値電圧が３Ｖ以下まで低下される。ステップＳ3で、消去すべきブロック内のメモリセルの閾値電圧が全て３Ｖ以下になったかを検証する閾値電圧検証(ベリファイ)が行われる。ステップＳ4で、上記閾値電圧検証の結果、全ビット(メモリセル)の閾値電圧が３Ｖ以下であるか否かが判別される。その結果、全ビットが３Ｖ以下でなければステップＳ2にリターンして消去パルスの印加が繰り返される。一方、全ビットの閾値電圧が３Ｖ以下であれば、当該ブロックに対する消去動作を終了する。こうして、全ビットの閾値電圧が３Ｖ以下になるまで、消去パルスの印加とベリファイとを交互に行って消去動作を行うのである。このような消去方法は、特開平９‐３２０２８２号公報にも開示されている。
【００１９】
次に、図１８に示すフラッシュメモリＬＳＩに対する通常の消去動作に、上記２段階消去法を適用した場合について述べる。図１９に、上記通常の消去動作に２段階消去法を適用した場合のアルゴリズムを示す。この場合、２段階消去時の最終的な閾値分布の目標は、図１５に示すように０.５Ｖ〜２Ｖの範囲である。
【００２０】
ステップＳ11で、消去前プログラムが行なわれて、消去対象ブロック内の全メモリセルの閾値電圧が５Ｖ以上になる。ステップＳ12で、消去パルスが印加される(第１の段階)。ステップＳ13で、閾値電圧検証(ベリファイ)が行われる。ステップＳ14で、閾値電圧検証の結果、全ビットの閾値電圧が１.５Ｖ以下であるか否かが判別される。その結果、全ビットが１.５Ｖ以下であればステップＳ15に進み、そうでなければステップＳ12にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が１.５Ｖ以下であると判別されるまで消去パルスの印加とベイファイとが繰り返される。
【００２１】
ステップＳ15で、プログラムパルスが印加される(上記第２の段階)。ステップＳ16で、閾値電圧検証(ベリファイ)が行われる。ステップＳ17で、閾値電圧検証の結果、全ビットの閾値電圧が０.５Ｖ以上であるか否かが判別される。その結果、全ビットが０.５Ｖ以上でなければステップＳ15にリターンしてプログラムパルスの印加が繰り返される。一方、全ビットが０.５Ｖ以上であれば、当該ブロックに対する消去動作を終了する。こうして、全ビットの閾値電圧が０.５Ｖ以上になるまで、プログラムパルスの印加とベリファイとを交互に行って消去動作を行うのである。
【００２２】
以下、図１９に示す消去動作の問題について述べる。図２０に、ＮＯＲタイプフラッシュメモリにおける１本のビット線ＢＬに接続されたメモリセルアレイの概略を示す。Ｍ０,Ｍ１,Ｍ２,Ｍ３はメモリセルであり、メモリセルアレイを構成している。各メモリセルＭ０,Ｍ１,Ｍ２,Ｍ３のドレインは、共通にビット線ＢＬに接続されている。一方、ソースは、共通ソース線Ｓに接続されいる。そして、これらのメモリセルＭ０,Ｍ１,Ｍ２,Ｍ３は同一のブロックに属しており、一括して消去されるものとする。また、メモリセルＭ０のコントロールゲートはワード線ＷＬ０に接続されている。以下、同様に、各メモリセルＭ１,Ｍ２,Ｍ３のコントロールゲートはワード線ＷＬ１,ＷＬ２,ＷＬ３に接続されている。
【００２３】
上記ビット線ＢＬは、センスアンプＳＡの一方の入力端子に接続されている。また、センスアンプＳＡの他方の入力端子には、参照電圧Ｖrefが入力されている。そして、センスアンプＳＡは、参照電圧Ｖrefに対してビット線ＢＬの電位が高いか低いかを判定し、判定結果を表す電圧Ｖoutを出力端子から出力するのである。
【００２４】
尚、図２０は、消去時のベリファイ動作を説明するためのものであり、簡略化して表現している。実際は、メモリセルＭに対して書き込みや読み出しを行うために，ビット線ＢＬには、書き込み電圧や読み出し電圧を印加する電圧供給回路が接続されている。また、消去時にはビット線ＢＬをハイインピーダンス状態にする手段も必要である。何れも、図２０においては省略している。
【００２５】
図２０において、先ず、ブロック内のメモリセルＭ０〜Ｍ３に対して、図１９の消去動作アルゴリズムに従って、消去前プログラム(消去前書き込み)が行われる。そして、メモリセルＭ０〜Ｍ３の閾値電圧が５Ｖ以上に設定される。次に、消去パルスが印加された後にベリファイが行われ、全メモリセルＭ０〜Ｍ３の閾値電圧が１.５Ｖ以下になったかが検証される。以後、消去パルスの印加とベリファイとが繰り返され、ブロック内の全メモリセルＭ０〜Ｍ３の閾値電圧が１.５Ｖ以下になれば消去動作の第１の段階を終了する。以上の動作によって、図１５における第１の段階後の状態に示される閾値電圧分布になるはずである。
【００２６】
ところが、上記メモリセルＭの消去特性にはばらつきがあり、同じ消去パルスを印加しても早く閾値電圧が引き下げられるメモリセル(イレースファーストメモリセル)と、遅く閾値電圧が引き下げられるメモリセル(イレーススローメモリセル)とが、同一ブロック内に混在することになる。ここで、図２０におけるメモリセルＭ３は最もイレースファーストなメモリセルであり、メモリセルＭ０は逆に最もイレーススローなメモリセルであると仮定する。
【００２７】
図１５から分かるように、上記第１の段階によってブロック内で一括消去されたメモリセルＭの閾値電圧の分布幅は約２.５Ｖである。したがって、第１の段階において消去パルスを１回あるいは複数回印加した結果、最もイレーススローなメモリセルＭ０の閾値電圧が２.３Ｖに到達したとすると、最もイレースファーストなメモリセルＭ３の閾値電圧は−０.２Ｖ(＝２.３Ｖ−２.５Ｖ)と負の閾値電圧を持つことになる。
【００２８】
次に、この状態でベリファイを行うことになるが、ベリファイ時にはワード線ＷＬが順次選択され、選択されたワード線ＷＬには１.５Ｖが印加される一方選択されないワード線ＷＬには０Ｖが印加される。ここで、本来は、ワード線ＷＬ０が選択されて１.５Ｖが印加され、非選択のワードＷＬ１〜ＷＬ３に０Ｖが印加されると、上述のごとくメモリセルＭ０の閾値電圧は２.３Ｖであるためセル電流は流れず、センスアンプＳＡの出力電圧ＶoutからメモリセルＭ０の閾値電圧は１.５Ｖ以上であると判定されるはずである。
【００２９】
ところが、実際には、上記メモリセルＭ３の閾値電圧は−０.２Ｖになっているため、ワード線ＷＬ３は非選択(印加電圧０Ｖ)であるにも拘らずセル電流が流れてしまう。そのために、メモリセルＭ０の閾値電圧は２.３Ｖであるにも拘らず、１.５Ｖ以下であると間違って判定されてしまうことになる。その結果、第１の段階が終了したと誤判定される。
【００３０】
この場合には、上記閾値電圧が２.３ＶのメモリセルＭ０が残っている状態で第２の段階に移行して、プログラムパルスが印加されることになる。その結果、第２の段階後において、閾値電圧が２Ｖ以上のメモリセルＭが存在することになり、正常な消去ができないことになる。尚、正常な２段階消去が行なわれた場合には、閾値電圧の分布は０.５Ｖ〜２Ｖの範囲内にあり、同一ブロック内の全メモリセルＭ０〜Ｍ３の閾値電圧は２Ｖ以下となる。
【００３１】
そこで、この発明の目的は、閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことができる不揮発性半導体メモリ装置の消去方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、この発明は、制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され,行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と,列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に,ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通に接続された不揮発性半導体メモリ装置の消去方法であって、上記消去は、上記ブロック単位で,ＦＮトンネル現象を用いて行なわれると共に、上記ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧を,零よりも高く且つ消去状態である第１所定電圧以下の電圧まで低下させる第１の段階と,上記閾値電圧を上記第１所定電圧よりも低い第２所定電圧以下の電圧まで低下させる第２の段階と,上記閾値電圧を零よりも高い電圧まで高める第３の段階を備えており、上記第１の段階には , 上記閾値電圧を低下させるための第１消去パルスの印加動作と , 低下された閾値電圧の検証を行なうためのベリファイ動作が含まれており、上記第２の段階には , 上記閾値電圧を低下させるための第２消去パルスの印加動作が含まれ , 低下された閾値電圧の検証を行なうためのベリファイ動作は含まれていないことを特徴としている。
【００３３】
上記構成によれば、消去に際して、先ず、第１の段階で、ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧が、零よりも高く且つ消去状態である第１所定電圧以下の電圧まで低下される。その際に、各閾値電圧は零よりも高くなっているため、ドレインが同一列線に接続されると共にソースが共通に接続された複数の浮遊ゲート電界効果トランジスタに対しても、ベリファイ動作によって全閾値電圧が消去状態になったことを正確に検証することが可能になる。また、第２の段階で、上記閾値電圧が上記第１所定電圧よりも低い第２所定電圧以下の電圧まで十分に低下される。したがって、次の第３の段階において、上記閾値電圧が零よりも高い電圧まで高められることによって、上記閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことが可能になる。
【００３４】
その際に、上記第２の段階においては、既に上記第１の段階において全閾値電圧が消去状態になっているので、上記ベリファイ動作は省略することが可能になる。したがって、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のような上記ベリファイに伴う誤判定の問題は生じない。
【００３５】
さらに、上記各浮遊ゲート電界効果トランジスタに第１消去パルスが印加される毎に上記ベリファイ動作が行われ、各閾値電圧が上記第１所定電圧以下の電圧になったと確認されるまで、上記第１消去パルスの印加が繰り返される。
【００３６】
さらに、上記第２の段階では、上記第１の段階で低下された上記閾値電圧が、第２消去パルスの印加によって更に低下される。そのため、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のような上記ベリファイに伴う誤判定の問題は生じない。
【００３７】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも高い電圧にすることが望ましい。
【００３８】
上記構成によれば、上記第１の段階において、上記閾値電圧の分布の上限電圧が本消去動作によって最終的に得られる上記閾値電圧分布の上限電圧よりも高く設定されることによって、下限電圧が負の電圧にならないように設定される。こうして、ドレインが同一列線に接続されると共にソースが共通に接続された複数の浮遊ゲート電界効果トランジスタに対する上記ベリファイ動作が正確に行われる。
【００３９】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第２消去パルスの印加回数を上記第１消去パルスの印加回数のＮ(正の整数)倍とし、上記第２の段階終了後における上記閾値電圧を,上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも低い電圧にすることが望ましい。
【００４０】
上記構成によれば、上記第２の段階においては、上記第１消去パルスのＮ倍の回数の第２消去パルスが印加されて、上記閾値電圧が本消去動作によって最終的に得られる上記閾値電圧分布の上限電圧よりも低く設定される。その際に、上記Ｎの値を最適に選定することによって、ベリファイ動作を行わなくとも、上記閾値電圧が、次の第３の段階で上記閾値電圧が高められた際に所望の閾値電圧分布になるように設定される。
【００４１】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスの印加回数をｉとして、上記第２消去パルスの合計印加時間を上記第１消去パルスのパルス幅の(ｉ×Ｎ)倍にすることが望ましい。
【００４２】
上記構成によれば、上記第２の段階において、上記第１消去パルスのＮ倍の回数の第２消去パルスが印加された場合と同じ効果が得られる。
【００４３】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第２の段階におけるパルスの合計印加時間を、１つ若しくは複数の第２消去パルスのパルス幅で分割することが望ましい。
【００４４】
上記構成によれば、上記第２の段階において、上記パルスの合計印加時間の分割数を少なくすることによって、上記第２消去パルスの印加回数が少なくなり、ウェル電圧,ソース電圧およびゲート電圧の充放電による時間と消費電力との無駄が解消される。
【００４５】
また、この発明の不揮発性半導体メモリ装置の消去方法では、上記第３の段階に、上記閾値電圧を高めるための書き込みパルスの印加動作と、上昇された閾値電圧の検証を行なうためのベリファイ動作を含むことが望ましい。
【００４６】
上記構成によれば、上記各浮遊ゲート電界効果トランジスタに書き込みパルスが印加される毎に上記ベリファイ動作が行われ、各閾値電圧が零よりも高い電圧になったと確認されるまで上記書き込みパルスの印加が繰り返される。
【００４７】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の下限電圧にすることが望ましい。
【００４８】
上記構成によれば、上記第３の段階において、上記閾値電圧の分布の下限電圧が、本消去動作によって最終的に得られる上記閾値電圧分布の下限電圧以上になるように正確に設定される。
【００４９】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスおよび第２消去パルスの少なくとも一方におけるパルス電圧の絶対値を、印加される毎に、所定電圧の絶対値ずつ高めるように成すことが望ましい。
【００５０】
上記構成によれば、上記消去パルスのパルス電圧の絶対値が、印加される毎に所定電圧の絶対値ずつ高められる。したがって、一定電圧の消去パルスを印加する場合に比して、上記閾値電圧が所定電圧まで低下される時間、延いては消去時間が短縮される。
【００５１】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスおよび第２消去パルスのパルス電圧の絶対値が,印加される毎に高められるようになっており、上記第２の段階で最初に印加される第２消去パルスのパルス電圧の絶対値を,上記第１の段階で最後に印加された第１消去パルスのパルス電圧の絶対値に上記所定電圧の絶対値を加算した値にすることが望ましい。
【００５２】
上記構成によれば、上記第１の段階から第２の段階まで同一手順を繰り返す簡単な処理で、上記各閾値電圧が上記第２所定電圧以下の電圧まで低下される時間が短縮される。
【００５３】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１の段階および第２の段階における上記閾値電圧の低下を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートからチャネル側に電子を引き抜くことによって行うことが望ましい。
【００５４】
上記構成によれば、上記第１の段階および第２の段階では、所謂チャネル消去が行われる。したがって、上記浮遊ゲートからソース側に電子を引抜く所謂ソースサイド消去を行う場合のように、ソース‐ウェル間に発生するＢＴＢＴ電流に起因するホットホールのトラップは発生せず、上記浮遊ゲート電界効果トランジスタでなるメモリセルの信頼性が向上される。
【００５５】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第３の段階における上記閾値電圧の上昇を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートにチャネル側から電子を注入することによって行なうことが望ましい。
【００５６】
上記構成によれば、上記第１の段階および第２の段階におけるチャネル消去によって生じた上記閾値電圧分布のばらつきが、上記第３の段階で上記チャネル側から浮遊ゲートに電子を注入する所謂チャネル書き込みが行われることによって低減される。こうして、上記閾値電圧分布をタイトにする消去が行われる。
【００５７】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態における不揮発性半導体メモリ装置の消去方法が適用されるフラッシュメモリ装置のブロック図である。このフラッシュメモリ装置は、通常のフラッシュメモリ装置に対して、パルス回数カウンタが付加されている点において異なる。このパルス回数カウンタ１１は、後に詳述するが、消去動作時における上記第１の段階で制御回路１２から出力される消去パルス用信号ＥＳＰやリセット信号に基づいて印加された消去パルスの回数をカウントし、そのカウント結果を制御回路１２に出力するものである。尚、１３はメモリセルアレイである。１４は、制御回路１２からの制御信号を受けて各ビット線に電圧を印加する駆動回路を含むＹデコーダと各ビット線に接続されたセンスアンプとが搭載されたソースドライバである。１５は、制御回路１２からの制御信号を受けて各ワード線に印加する駆動回路を含むＸデコーダが搭載されたゲートドライバである。１６は、制御回路１２からの上記制御信号を、書き込みや消去や読み出し用の電圧(例えば、１０Ｖ)にレベル変換して出力するレベルシフタである。１７は、共通ソース線を選択するソーススイッチである。
【００５８】
本実施の形態のフラッシュメモリ装置における書き込み,消去,読み出しの各モードにおける印加電圧条件は、表３に示す通りである。
上記メモリセルアレイ１３を構成する各メモリセルの構造は、図１２に示すような第１のウェル(ｐウェル)と第２のウェル(ｎウェル)との２重ウェル構造である(一般に、このような構造をトリプルウェル構造と呼ぶ)。表３に示すように、消去(第１の段階)では、メモリセルのコントロールゲートにワード線を介して電圧Ｖnn(例えば−９Ｖ)が印加され、ソースと第１のウェル(チャネル領域)に電圧Ｖerc(例えば＋７Ｖ)が印加される。その際に、第１の段階での消去はチャネル消去であるため、ドレインはオープンにしてブロック内を一括して消去する。
【００６０】
図２に、図１に示すフラッシュメモリ装置によって実行される消去動作のアルゴリズムを示す。以下、図２に従って、本実施の形態における消去動作について詳細に説明する。ステップＳ21で、上記パルス回数カウンタ１１のカウント値ｉが、制御回路１２からのリセット信号によって「０」に初期化される。ステップＳ22で、消去対象ブロック内の全メモリセルに対して、消去前プログラムが行われる。その結果、全メモリセルの閾値電圧が５Ｖ以上になる。
【００６１】
ステップＳ23で、消去対象ブロック内の全メモリセルに対して消去パルスが印加される(第１の段階)。ここで、上記消去パルスとは、コントロールゲート印加パルス,ソース印加パルス及び第１のウェル印加パルスの総称である。ステップＳ24で、パルス回数カウンタ１１のカウント値ｉがインクリメントされる。ステップＳ25で、閾値電圧の検証が行われる。ステップＳ26で、上記閾値電圧検証の結果、消去対象ブロック内の全メモリセルの閾値電圧が３Ｖ以下であるか否かが判別される。その結果、全メモリセルが３Ｖ以下であればステップＳ27に進み、そうでなければステップＳ23にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が３Ｖ以下であると判別されるまで消去パルスの印加とベイファイとが繰り返されて、当該ブロック内の全メモリセルの閾値電圧を３Ｖ以下にする。
【００６２】
ここで、上記第１の段階におけるメモリセルに対する閾値電圧の検証レベルを３Ｖに設定したのは、次の理由による。すなわち、上述したごとく、図２０に示すようなＮＯＲタイプフラッシュメモリにおいては、同一ビット線ＢＬにドレインが接続される一方共通ソース線Ｓにソースが接続されたメモリセルＭ０,Ｍ１,Ｍ２,Ｍ３の中に一つでも閾値電圧が負のメモリセルがあると、セル電流が流れてしまうために正常なベリファイを行うことができない。一方において、メモリセルの消去特性から閾値電圧の分布幅は２.５Ｖとなる。したがって、検証レベルを３Ｖに設定しておけば、最もイレースファーストなメモリセルの閾値電圧でも負の値を取らないようにできる。そうすれば、同一ビット線ＢＬおよび共通ソース線Ｓに接続された複数のメモリセルに対する正常なベリファイを行うことができるのである。
【００６３】
尚、本実施の形態においては検証レベルを３Ｖに設定しているが、特にこれに限定されるものではなく、閾値電圧のばらつき等メモリセルの消去特性を勘案して適宜変更しても差し支えない。
【００６４】
図３に、上記メモリセルの消去特性を示す。本フラッシュメモリ装置で消去の際に用いられる消去パルスの幅を１０msとすれば、最もイレーススローなメモリセルの閾値電圧が３Ｖ以下になるためには全印加時間が２０ms必要であり、２回の消去パルス(合計印加時間＝２０ms)印加が必要であることが分かる。したがって、この場合における上記第１の段階での消去パルス印加回数は２となる。つまり、ステップＳ27においては、パルス回数カウンタ１１のカウント値ｉは、通常では「２」となるのである。
【００６５】
こうして、第２の段階に移行する。ステップＳ27で、消去パルスが印加される(第２の段階)。その場合における印加回数は、上記第１の段階における上記カウント値ｉのＮ倍(例えば７倍：メモリセルの構造やカップリング比等によって異なる)である。尚、本例の場合には、上述のごとく、カウント値ｉは「２」となっているので、既に、２０ms(＝１０ms×２)だけ消去パルスが印加されている。そして、第２の段階において印加する消去パルスの回数は１４(２×７)回であり、第１,第２の段階での総パルス印加時間はｌ６０msとなる。したがって、図３から、最もイレーススローなメモリセルでも閾値電圧が所望の１.５Ｖになっていることが分る。そこで、第２の段階の消去では、ベリファイを行わず、消去パルスの(ｉ×Ｎ)回の印加で終了するのである。尚、表３に示すように、第２の段階における印加電圧条件は、第１の段階と同一である。
【００６６】
ここで、Ｎの値は、メモリセルの構造やカップリング比やメモリセルの消去特性等を勘案して、第１,第２の段階での総パルス印加時間が、イレーススローなメモリセルも含めて消去対象ブロック内の全メモリセルの閾値電圧が１.５Ｖ以下になるように決めればよい。
【００６７】
その場合、上述のごとく、上記閾値電圧分布の幅は２.５Ｖであるために、イレースファーストなメモリセルの閾値電圧は負の閾値電圧値となる。しかしながら、第２の段階においてはベリファイを行わないので、閾値電圧が負のメモリセルがあると正常なベリファイを行うことができないという不都合は起きないのである。
【００６８】
こうして、第３の段階に移行する。ステップＳ28で、プログラムパルスが印加される。ここで、上記プログラムパルスとは、コントロールゲート印加パルス,ソース印加パルスおよび第１のウェル印加パルスの総称である。この第３の段階では、若干の書き込みを行うことでメモリセルの閾値電圧を高めて、ブロック内のメモリセルにおける閾値電圧のばらつきを抑制して閾値電圧の分布幅を狭くするのである。すなわち、チャネル書き込みを行うのである。尚、その場合における印加電圧条件は表３に示す通りであり、コントロールゲートにはワード線を介して電圧Ｖpcg(例えば、１０Ｖ)が印加され、ソースと第１のウェル(チャネル領域)には電圧Ｖpsc(例えば、−７Ｖ)が印加される。一方、ドレインはオープン状態である。これによって、ブロック内のメモリセルに一括して書き込みを行う。こうして、フローティングゲートにチャネル領域から電子が注入されて閾値電圧が若干高められる。
【００６９】
ステップＳ29で、上記閾値電圧の検証が行われる。ステップＳ30で、上記閾値電圧検証の結果、消去対象ブロック内の全ビット(メモリセル)の閾値電圧が０.５Ｖ以上であるか否かが判別される。その結果、全メモリセルが０.５Ｖ以上でなければステップＳ28にリターンしてプログラムパルスの印加が繰り返される。一方、全メモリセルが０.５Ｖ以上であれば、当該ブロックに対する消去動作を終了する。こうして、全メモリセルの閾値電圧が０.５Ｖ以上になるまでプログラムパルスの印加とベイファイとを交互に行うのである。
【００７０】
図４に、本実施の形態における消去動作時の各段階での閾値電圧変化の状態を示す。図４から分るように、第１,第２の段階後では２.５Ｖの範囲でばらついていた閾値電圧が、第３の段階後では１.５Ｖの範囲内に収まる。このように、上記チャネル書き込みによって閾値電圧がタイトになる理由については、従来の技術で述べた通りである。
【００７１】
このように、本実施の形態においては、フラッシュメモリ装置にパルス回数カウンタ１１を設けて、消去動作時における上記第１の段階で印加された消去パルスの回数をカウントするようにする。そして、第１の段階では「消去パルス印加」と「ベリファイ」とを行って、消去対象ブロック内の全メモリセルの閾値電圧を３Ｖ以下にする。こうして、全メモリセルの閾値電圧を消去レベルである３Ｖ以下にすることと、同一ブロック内に閾値電圧が負であるメモリセルを生じさせないこととを両立させて、正確なベリファイを行って当該ブロック内の全メモリセルを確実に消去状態にするのである。
【００７２】
さらに、第２の段階では、「消去パルス印加」を行って、最もイレーススローなメモリセルの閾値電圧を１.５Ｖ以下にする。この場合には、イレースファーストなメモリセルの閾値電圧は負になるためベリファイは行わないのである。その代わり、上記第１の段階での消去パルス印加回数のＮ倍の消去パルスを印加することによって、全メモリセルの閾値電圧を確実に１.５Ｖ以下にするのである。その場合の整数値Ｎは、図３と消去パルスのパルス幅とから予め求めておく。
【００７３】
さらに、第３の段階では、「プログラムパルス印加」と「ベリファイ」とでチャネル書き込みを行い、消去対象ブロック内の全メモリセルの閾値電圧を確実に０.５Ｖ以上にする。こうして、全メモリセルの閾値電圧の分布をタイトに且つ２Ｖ以下にするのである。
【００７４】
すなわち、本実施の形態によれば、従来の２段消去法では一つの段階で行っていたチャネル消去を、上記第１の段階と第２の段階との二つの段階で行うことによって、同一ブロック内の全メモリセルの閾値電圧を確実に１.５Ｖ以下にすることができる。したがって、従来通りのチャネル書き込みによって、閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことができるのである。
【００７５】
＜第２実施の形態＞
上記第１実施の形態においては、上記第２の段階で消去パルスを印加する際には、第１の段階での消去パルス印加回数ｉのＮ倍(例えば７倍)を印加している。ところが、その場合は、１回の消去パルス印加毎にウェル電圧,ソース電圧およびゲート電圧の充放電を行なうことになる。第１実施の形態の場合、パルス印加回数は１４回であるから１４回充放電を繰り返すことになる。そして、この充放電は、消費電力の点と充放電に要する時間の点から非常に無駄である。本実施の形態は、そのような無駄を無くす場合の例である。
【００７６】
図５に、本実施の形態における消去動作のアルゴリズムを示す。図５に示すアルゴリズムの基本構成は、第１実施の形態における図２に示す消去動作のアルゴリズムと同じである。但し、本実施の形態におけるアルゴリズムは、上記第２の段階に内容において、上記第１実施の形態とは異なる。
【００７７】
因みに、上記第１の段階の消去(ステップＳ33)では、パルス幅Ｔsが１０msの消去パルスを回数ｉだけ印加して、合計印加時間を、最もイレーススローなメモリセルの閾値電圧が３Ｖになる印加時間である２０msにする。従って、通常は、第１の段階を終了した時点でパルス回数カウンタ１１のカウント値ｉは「２」となる。
【００７８】
次に、本実施の形態での特徴である第２の段階での消去(ステップＳ37)を行うのであるが、第２の段階では、第１の段階での消去パルスとは異なるパルス幅の消去パルスを印加するのである。ここで、第１実施の形態の場合と同様に、第１の段階と同じパルス幅Ｔs(＝１０ms)の消去パルスを第１の段階での印加回数ｉ（＝２)のＮ(＝７)倍回印加するとすると、第２の段階における消去パルスの合計印加時間はＴsの(ｉ×Ｎ)倍となる。つまり、１０ms×(２×７)＝１４０msとなり、図３から、最もイレーススローなメモリセルの閾値電圧でも１.５Ｖにできることが分る。そして、その場合、合計印加時間が１４０msであればその印加回数は問わない。
【００７９】
そこで、本実施の形態では、上記消去パルスのパルス幅Ｔsを上記第１の段階の１０msよりも広くして、印加回数の低減を図るのである。ここで、第２の段階での印加回数Ｎは、Ｎ＝１４０ms/Ｔs'で表される。尚、Ｔs'は第２の段階でのパルス幅である。その結果、パルス幅Ｔs'が１４０msの消去パルスを印加すれば１回の印加で、第１実施の形態における第２の段階と同様に、消去対象ブロック内の全メモリセルの閾値電圧を１.５Ｖ以下にできる。その場合、ベリファイは第１実施の形態と同様に行わない。また、パルス幅Ｔs'が７０msの消去パルスを印加すれば印加回数は２回となる。尚、パルス幅Ｔs'と印加回数Ｎとの選択は、回路構成等を勘案して実現し易い値を選択すればよい。
【００８０】
本実施の形態における第３の段階は、第１実施の形態の場合と同じであり、表３の印加電圧条件でチャネル書き込みを行う。その結果、同一ブロック内の全メモリセルの閾値分布は０.５Ｖ〜２Ｖの範囲とタイトになる。同時に、閾値電圧分布が２Ｖ以下となり、正常な消去動作を行なうことができるのである。
【００８１】
上述したように、本実施の形態によれば、第１実施の形態の場合と同様に、チャネル消去を上記第１の段階と第２の段階との二つの段階で行うことによって、閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことができるのである。
【００８２】
さらに、上記第２の段階における消去パルスの印加回数を、上記第１実施の形態の場合よりも少なくでき、充放電による時間と消費電力との無駄を解消することができるのである。
【００８３】
＜第３実施の形態＞
上記第１,第２実施の形態においては、上記第１の段階において印加される消去パルスのトータル印加時間が２０msであるのに対して、第２の段階で印加される消去パルスのトータル印加時間は１４０msであり、第２の段階では第１の段階の７倍の印加時間が必要である。したがって、高速消去の実現を考慮した場合、消去パルスの印加時間が長すぎる(総印加時間は１６０ms)。このような問題を解決する方法として、電圧インクリメントイレース方法がある。本実施の形態は、この電圧インクリメントイレース方法を上記第１,第２の段階の消去に適用するものである。
【００８４】
本実施の形態における書き込み,消去,読み出しの各モードにおける印加電圧条件は、表４に示す通りである。
また、図６に、上記電圧インクリメントイレース方法によるコントロールゲート印加パルスのパルス電圧の１例を示す。図６において、パルス幅Ｗは、第１実施の形態と同様に例えば１０msとする。そして、先ず、最初に印加するパルスの電圧をＶnn＝−６.５Ｖとする。以後、印加する毎に、例えば−０.５Ｖずつ電圧を下げて行くことで消去を行うのである。こうして、コントロールゲートヘの印加電圧の絶対値を第１,第２実施の形態の場合よりも増加させて、消去パルスの印加時間を短縮し、メモリセルの消去動作の高速化を図るのである。その場合、電圧Ｖnnの最初の値を、第１実施の形態の場合の−７Ｖよりも低い値とすることによって、トンネル酸化膜等へのストレスを低減でき、信頼性を向上できるという効果をも奏する。尚、その場合、他の消去パルスの電圧条件は、表４に示す通りである。
【００８６】
また、上記電圧Ｖnnの下限を絶縁膜等の耐圧に悪影響を及ぼさない電圧(例えば−１２Ｖ)とし、この下限電圧−１２Ｖに至ると、以後は印加パルスの電圧を変えずにパルス幅を２Ｗに広げて印加を繰り返すのである。こうして、上記耐圧以上の電圧を印加しないようにして信頼性の低下を極力抑えるようにしている。この場合の消去特性を図７に示す。図７から分るように、閾値電圧は、パルスを１回印加する毎に０.５Ｖずつ低くなって行く。
【００８７】
図８は、本実施の形態における消去動作のアルゴリズムを示す。以下、図８に従って、本実施の形態における消去動作について詳細に説明する。ステップＳ41で、パルス回数カウンタ１１のカウント値ｉが「０」に、コントロールゲート印加パルスの電圧Ｖnnが「−６.５Ｖ」に、コントロールゲート印加パルスのパルス幅Ｗが「１０ms」に初期化される。また、カウント値ｉの最大値Ｉが「１１」に設定される。ここで、最大値Ｉの値「１１」は、図７から最もイレーススローなメモリセルの閾値電圧が１.５Ｖになるまでの印加回数から得られる。
【００８８】
ステップＳ42で、消去対象ブロック内の全メモリセルに対して、消去前プログラムが行われて、全メモリセルの閾値電圧が５Ｖ以上になる。ステップＳ43で、消去対象ブロック内の全メモリセルに対して消去パルスが印加される(第１の段階)。ステップＳ44で、上記カウント値ｉがインクリメントされる。ステップＳ45で、上記電圧Ｖnnが−０.５Ｖだけ低下される。その場合、コントロールゲート印加パルス以外の消去パルスの電圧はそのままである。ステップＳ46で、閾値電圧の検証が行われる。ステップＳ47で、上記閾値電圧検証の結果、消去対象ブロック内の全メモリセルの閾値電圧が３Ｖ以下であるか否かが判別される。その結果、全メモリセルが３Ｖ以下であればステップＳ48に進み、そうでなければステップＳ43にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が３Ｖ以下であると判別されるまで消去パルスの印加とベイファイとが繰り返されて、当該ブロック内の全メモリセルの閾値電圧を３Ｖ以下にする。
【００８９】
尚、その際に、上記コントロールゲートヘの印加電圧Ｖnnは、図６に示すように−０.５Ｖずつ順次低下される。また、ソースと第１のウェル(チャネル領域)とには電圧Ｖesc(例えば＋７Ｖ)を印加する。その場合、図７からコントロールゲートヘの印加パルスは８回の印加で全セルの閾値電圧は３Ｖ以下になることが分る。また、図６からその場合のパルス電圧Ｖnnは−１０Ｖである。ここで、パルス幅は１０msであるから、第１の段階におけるトータル印加時間は８０msである。
【００９０】
こうして、第２の段階に移行する。ステップＳ48で、消去パルスが印加される(第２の段階)。ステップＳ49で、上記カウント値ｉがインクリメントされる。ステップＳ50で、上記電圧Ｖnnが−０.５Ｖだけ低下される。ステップＳ51で、上記カウント値ｉが上記最大値Ｉ以上であるか否かが判別される。その結果、最大値Ｉ以上であればステップＳ52に進み、そうでなければステップＳ48にリターンして消去パルスの印加が繰り返される。本実施の形態の場合も、上記第１,第２実施の形態の場合と同様にベリファイは行なわない。
【００９１】
上述したように、上記第１の段階は、上記コントロールゲート印加パルスの電圧Ｖnnが−１０Ｖで終了している。したがって、第２の段階におけるコントロールゲートヘの印加パルスは、電圧Ｖnn＝−１０.５Ｖ(９回目)からスタートすることになり、以後３回の印加で上記カウント値ｉが最大値Ｉ(＝１１)に至ることになる。その場合におけるソースと第１のウェル(チャネル領域)への印加電圧はＶesc(例えば＋７Ｖ)であり、図７から消去対象ブロック内の全メモリセルの閾値電圧が１.５Ｖ以下になっていることが分る。ここで、コントロールゲート印加パルスのパルス幅は１０msのままであるから、第２の段階におけるトータル印加時間は３０ms(＝１０ms×３)である。
【００９２】
以上の結果、上記第１の段階と第２の段階との総印加時間は１１０msとなり、上記第１,第２実施の形態の１６０msよりも５０ms(３０％)だけ短縮することができる。
【００９３】
ここで、説明を簡単にするために図８では省略しているが、実際には、第１の段階のルーチンおよび第２段階のルーチンにおいて、コントロールゲート印加パルスの電圧Ｖnnが上記下限値(例えば−１２Ｖ)に至ったか否かの判定と、上記下限値に至った場合のパルス幅の増加とを行う必要がある。そして、製造ばらつきや特性の変化等によってメモリセルの消去速度が非常に遅く、上記第１の段階や第２の段階の途中でコントロールゲート印加パルスの電圧Ｖnnが上記下限値(例えば−１２Ｖ)に至った場合、以後は印加パルスの電圧Ｖnnを変えずに、図６に示すように、パルス幅を２０ms,４０ms,８０ms,…と増加するのである。
【００９４】
こうして、第３の段階に移行する。ステップＳ52〜ステップＳ54で、第１実施の形態の図２におけるステップＳ28〜ステップＳ30と同様にして、プログラムパルスの印加(チャネル書き込み),閾値電圧の検証および上記閾値電圧検証の結果判別が行われる。そして、消去対象ブロック内の全メモリセルが０.５Ｖ以上であれば、当該ブロックに対する消去動作を終了するのである。
【００９５】
その結果、同一ブロック内の全メモリセルの閾値電圧分布は０.５Ｖ〜２Ｖの範囲をとり、閾値電圧の分布をタイトにすると同時に閾値電圧を２Ｖ以下にして正常な消去動作を行うことができるのである。
【００９６】
上述したように、本実施の形態によれば、上記第１,第２実施の形態の場合と同様に、チャネル消去を上記第１の段階と第２の段階との二つの段階で行うことによって、閾値電圧分布がタイトで且つ２Ｖ以下である正常な消去を行なうことができるのである。
【００９７】
さらに、本実施の形態においては、上記第１の段階及び第２の段階を通して、コントロールゲートヘの印加電圧Ｖnnを−６.５Ｖの初期値から印加毎に−０.５Ｖずつ低下していく。その場合、絶縁膜等の耐圧に悪影響を及ぼさないように上記電圧Ｖnnの下限値を設定する。また、予め、メモリセルの消去特性から、最もイレーススローなメモリセルの閾値電圧が１.５Ｖ以下になるまでの電圧インクリメントイレース方法によるコントロールゲート印加パルスの総印加回数Ｉを求めておく。
【００９８】
そして、上記第１の段階においては、電圧インクリメントイレース方法によるコントロールゲート印加パルスを含む消去パルスの印加とベリファイとを行い、当該ブロック内の全メモリセルの閾値電圧を３Ｖ以下にする。さらに、第２の段階における消去パルスの印加の際には、上記第１の段階における電圧インクリメントイレース方法によるコントロールゲートへのパルス印加の続きを、回数Ｉになるまで行うのである。
【００９９】
したがって、全メモリセルの閾値電圧を消去レベルである３Ｖ以下にすることと、同一ブロック内に閾値電圧が負であるメモリセルを生じさせないこととを両立させる第１の段階と、ベリファイは行わずに全メモリセルの閾値電圧を確実に１.５Ｖ以下にする第２の段階とを、上記第１,第２実施の形態の場合よりも短い消去パルス印加時間で行うことができるのである。
【０１００】
尚、上述においては、第１の段階から第２の段階ヘ移行する際に、電圧インクリメントイレース方法によるコントロールゲートへのパルス印加を連続して行う場合を例に説明したが、この発明は、特にこれに限定されるものではない。すなわち、メモリセルの消去特性に応じて、第１の段階と第２の段階とで印加電圧の変更幅や開始時電圧を変えてもよい。また、第１の段階と第２の段階とでパルス幅を変えてもよい。
【０１０１】
さらに、上記第１の段階および第２の段階の何れか一方のみに、電圧インクリメントイレース方法を適用してもよい。また、ソースあるいは第１のウェルへの印加パルスに電圧インクリメントイレース方法を適用してもよい。
【０１０２】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体メモリ装置の消去方法では、制御ゲート,浮遊ゲート,ドレイン及びソースを有して上記ドレインが同一列線に接続されると共に上記ソースが共通に接続された複数の浮遊ゲート電界効果トランジスタを含む一つのブロックに対する消去を、全浮遊ゲート電界効果トランジスタの閾値電圧を零よりも高く且つ消去状態である第１所定電圧以下の電圧まで低下させる第１の段階と、上記閾値電圧を上記第１所定電圧よりも低い第２所定電圧以下の電圧まで低下させる第２の段階と、上記閾値電圧を零よりも高い電圧まで高める第３の段階で行うので、各閾値電圧が零よりも高くなっている上記第１の段階では、ベリファイ動作によって全閾値電圧が消去状態になったことを正確に検証することができる。さらに、第２の段階で、上記閾値電圧を上記第１所定電圧よりも低い第２所定電圧以下の電圧まで十分に低下できる。したがって、次の第３の段階において、上記閾値電圧を零よりも高い電圧まで高めることによって、上記閾値電圧分布をタイトで且つ２Ｖ以下にすることが可能になる。
【０１０３】
その際に、上記第２の段階では、既に上記第１の段階において全閾値電圧が消去状態になっているので上記ベリファイ動作は省略することができる。したがって、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来生じた上記ベリファイに伴う誤判定の問題を解消できる。
【０１０４】
さらに、上記第１の段階において、上記閾値電圧を低下させるための第１消去パルスの印加動作とベリファイ動作を行うようにすれば、上記各浮遊ゲート電界効果トランジスタに上記第１消去パルスを印加する毎に、低下された閾値電圧の検証を行うことができる。したがって、全閾値電圧を確実に消去状態にできる。
【０１０５】
さらに、上記第２の段階において、上記閾値電圧を低下させるための第２消去パルスの印加動作を行い、上記ベリファイ動作は行わないようにすれば、上記第２の段階では、上記閾値電圧が更に低下される際に、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のように上記ベリファイに伴って誤判定が生ずることはない。
【０１０６】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも高い電圧にすれば、上記第１の段階によって、上記閾値電圧の分布の上限電圧を最終的に得られる上記閾値電圧分布の上限電圧よりも高く設定して、下限電圧を負の電圧にならないように設定できる。したがって、上記複数の浮遊ゲート電界効果トランジスタに対する上記ベリファイ動作を正確に行うことができる。
【０１０７】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第２消去パルスの印加回数を上記第１消去パルスの印加回数のＮ(正の整数)倍とし、上記第２の段階終了後における上記閾値電圧を上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも低い電圧にすれば、上記Ｎの値を最適に選定することによって、上記第２の段階において、ベリファイ動作を行うことなく、上記閾値電圧を、次の第３の段階で上記閾値電圧を高めた際に所望の閾値電圧分布になるように設定することができる。したがって、上記閾値電圧分布を容易にタイトで且つ所望する上限値よりも低くできるのである。
【０１０８】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスの印加回数をｉとした際に、上記第２消去パルスの合計印加時間を上記第１消去パルスのパルス幅の(ｉ×Ｎ)倍にすれば、上記第２の段階において、上記第１消去パルスのＮ倍の回数の第２消去パルスを印加したと同じ効果を得ることができる。
【０１０９】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第２の段階におけるパルスの合計印加時間を、１つ若しくは複数の第２消去パルスのパルス幅で分割すれば、上記第２の段階において、上記第２消去パルスの印加回数を少なくして、ウェル電圧,ソース電圧およびゲート電圧の充放電による時間と消費電力との無駄を解消することができる。
【０１１０】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第３の段階において、上記閾値電圧を高めるための書き込みパルスの印加動作とベリファイ動作を行うようにすれば、上記各浮遊ゲート電界効果トランジスタに上記書き込みパルスを印加する毎に、上昇された閾値電圧の検証を行なうことができる。したがって、全閾値電圧を確実に零よりも高くできる。
【０１１１】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の下限電圧にすれば、上記第３の段階によって、上記閾値電圧の分布の下限電圧を最終的に得られる上記閾値電圧分布の下限電圧以上の近傍値になるように、延いては上限電圧を所望の電圧(例えば２Ｖ)の近傍値になるように正確に設定できる。
【０１１２】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルス及び第２消去パルスの少なくとも一方におけるパルス電圧の絶対値を、印加される毎に、所定電圧の絶対値ずつ高めるようにすれば、一定電圧の消去パルスを印加する場合に比して、上記閾値電圧を所定電圧まで低下する時間を短縮でき、延いては消去時間全体を短縮できる。
【０１１３】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１消去パルスおよび第２消去パルスのパルス電圧の絶対値を印加する毎に高めるようにし、上記第２の段階で最初に印加される第２消去パルスのパルス電圧の絶対値を、上記第１の段階で最後に印加された第１消去パルスのパルス電圧の絶対値に上記所定電圧の絶対値を加算した値にすれば、上記第１の段階から第２の段階まで同一の手順を繰り返す簡単な処理で、上記各閾値電圧を上記第２所定電圧以下の電圧まで低下する時間を短縮できる。
【０１１４】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第１の段階および第２の段階における上記閾値電圧の低下を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートからチャネル側に電子を引き抜く所謂チャネル消去で行えば、ソース側に引抜く所謂ソースサイド消去の場合のように、ソースからウェルにＢＴＢＴ電流が流れることを防止できる。したがって、上記ＢＴＢＴ電流に起因するホットホールのトラップは発生せず、上記浮遊ゲート電界効果トランジスタでなるメモリセルの信頼性を向上できる。
【０１１５】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第３の段階における上記閾値電圧の上昇を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートにチャネル側から電子を注入する所謂チャネル書き込みで行えば、上記第１の段階および第２の段階におけるチャネル消去によって生じた上記閾値電圧分布のばらつきを、上記第３の段階で上記チャネル側から浮遊ゲートへ電子を注入することによって低減できる。こうして、上記消去終了時における上記閾値電圧分布をタイトにできる。
【図面の簡単な説明】
【図１】 この発明の不揮発性半導体メモリ装置の消去方法が適用されるフラッシュメモリ装置のブロック図である。
【図２】 図１に示すフラッシュメモリ装置によって実行される消去動作のフローチャートである。
【図３】 図１におけるメモリセルの消去パルス印加時間に対する消去特性を示す図である。
【図４】 図２による消去動作時における閾値電圧分布の変化を示す図である。
【図５】 図２とは異なる消去動作のフローチャートである。
【図６】 電圧インクリメントイレース方法によるパルス電圧の１例を示す図である。
【図７】 図６に示すパルス電圧による消去パルスの印加回数に対するメモリセルの消去特性を示す図である。
【図８】 図２および図５とは異なる消去動作のフローチャートである。
【図９】 ＥＴＯＸ型フラッシュメモリセルの模式的な断面図である。
【図１０】 図９のメモリセルに対する通常の書き込み状態と消去状態における閾値電圧分布の変化を示す図である。
【図１１】 従来のソースサイド消去時における動作説明図である。
【図１２】 従来のチャネル消去時における動作説明図である。
【図１３】 図１２のメモリセル構造に２段階消去法を適用した場合の印加電圧波形を示す図である。
【図１４】 図１２のメモリセル構造に２段階消去法を適用した場合のチャネル書き込み時における動作説明図である。
【図１５】 図１２のメモリセル構造に２段階消去法を適用した場合における閾値電圧分布の変化を示す図である。
【図１６】 図９に示すメモリセル構造に対するチャネル消去動作時のエネルギーバンドギャップの状態を示す図である。
【図１７】 図９に示すメモリセル構造に対するチャネル書き込み動作時のエネルギーバンドギャップの状態を示す図である。
【図１８】 従来のフラッシュメモリＬＳＩに対する通常の消去動作のフローチャートである。
【図１９】 図１８に示す通常の消去動作に２段階消去法を適用した場合のフローチャートである。
【図２０】 ＮＯＲタイプフラッシュメモリのメモリセルアレイの概略図である。
【符号の説明】
１１…パルス回数カウンタ、
１２…制御回路、
１３…メモリセルアレイ、
１４…ソースドライバ、
１５…ゲートドライバ、
１６…レベルシフタ、
１７…ソーススイッチ。
Claims (12)
- 制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通に接続された不揮発性半導体メモリ装置の消去方法であって、
上記消去は、
上記ブロック単位で、ファウラー‐ノルドハイムトンネル現象を用いて行なわれると共に、
上記ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧を、零よりも高く且つ消去状態である第１所定電圧以下の電圧まで低下させる第１の段階と、上記閾値電圧を上記第１所定電圧よりも低い第２所定電圧以下の電圧まで低下させる第２の段階と、上記閾値電圧を零よりも高い電圧まで高める第３の段階を備えており、
上記第１の段階には、上記閾値電圧を低下させるための第１消去パルスの印加動作と、低下された閾値電圧の検証を行なうためのベリファイ動作が含まれており、
上記第２の段階には、上記閾値電圧を低下させるための第２消去パルスの印加動作が含まれ、低下された閾値電圧の検証を行なうためのベリファイ動作は含まれていない
ことを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項１に記載の不揮発性半導体メモリ装置の消去方法において、
上記ベリファイ動作時に用いられる参照電圧は、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも高い電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項１に記載の不揮発性半導体メモリ装置の消去方法において、
上記第２消去パルスの印加回数は、上記第１消去パルスの印加回数のＮ ( 正の整数 ) 倍であり、
上記第２の段階終了後における上記閾値電圧は、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも低い電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項３に記載の不揮発性半導体メモリ装置の消去方法において、
上記第１消去パルスの印加回数をｉとすると、上記第２消去パルスの合計印加時間は、上記第１消去パルスのパルス幅の ( ｉ×Ｎ ) 倍であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項４に記載の不揮発性半導体メモリ装置の消去方法において、
上記第２の段階におけるパルスの合計印加時間を、１つ若しくは複数の第２消去パルスのパルス幅で分割することを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項５に記載の不揮発性半導体メモリ装置の消去方法において、
上記第２の段階におけるパルスの合計印加時間を分割する上記第２消去パルスのパルス幅は、上記第１消去パルスのパルス幅のＮ倍であり、
当該第２消去パルスの個数はｉであることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項１乃至請求項６の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記第３の段階には、上記閾値電圧を高めるための書き込みパルスの印加動作と、上昇された閾値電圧の検証を行なうためのベリファイ動作が含まれていることを特徴する不揮発性半導体メモリ装置の消去方法。 - 請求項７に記載の不揮発性半導体メモリ装置の消去方法において、
上記ベリファイ動作時に用いられる参照電圧は、上記消去によって最終的に得られる上記閾値電圧の分布の下限電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項１, 請求項２ , 請求項７および請求項８の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記第１消去パルスおよび第２消去パルスの少なくとも一方におけるパルス電圧の絶対値は、印加される毎に、所定電圧の絶対値ずつ高められることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項９に記載の不揮発性半導体メモリ装置の消去方法において、
上記第１消去パルスおよび第２消去パルスのパルス電圧の絶対値が、印加される毎に高められるようになっており、
上記第２の段階で最初に印加される第２消去パルスのパルス電圧の絶対値は、上記第１の段階で最後に印加された第１消去パルスのパルス電圧の絶対値に上記所定電圧の絶対値を加算した値であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項１乃至請求項１０の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記第１の段階および第２の段階における上記閾値電圧の低下は、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートからチャネル側に電子を引き抜くことによって行なわれることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項１乃至請求項１１の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記第３の段階における上記閾値電圧の上昇は、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートにチャネル側から電子を注入することによって行なわれることを特徴とする不揮発性半導体メモリ装置の消去方法。
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