JP3704460B2 - 不揮発性半導体メモリ装置の消去方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置の消去方法に関し、特にチャネルホットエレクトロンによる書き込み方法を用いる不揮発性半導体メモリ装置における消去後の閾値電圧分布を改善できる不揮発性半導体メモリ装置の消去方法に関する。
【0002】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリとして、ETOX(EPROM THIN OXIDE:インテル社の商標)がある。このETOX型フラッシュメモリセルの模式的な断面図を図9に示す。図9から分るように、ソース1とドレイン2とソース‐ドレイン間の基板(ウェル)3との上に、トンネル酸化膜4を介してフローティングゲート5が形成されている。さらに、上記フローティングゲート5の上に、層間絶縁膜6を介してコントロールゲート7が形成されている。
【0003】
上記ETOX型フラッシュメモリの動作原理について述べる。表1に示すように、書き込み時には、上記コントロールゲート7に電圧Vpp(例えば10V)を印加し、ソース1に基準電圧Vss(例えば0V)を印加し、ドレイン2に6Vの電圧を印加する。これによって、チャネル層には多くの電流が流れ、ドレイン2側の電界が高い部分でホットエレクトロンが発生し、フローティングゲート5に電子が注入される。その結果、閾値電圧が上昇して当該メモリセルへの書き込みが行われる。図10は、書き込み状態と消去状態とにおける閾値電圧分布を示す。図10に示すように、書き込まれたメモリセルの閾値電圧は5V以上となる。
【0004】
また、消去時は、図11に示すように、コントロールゲート7に電圧Vnn(例えば−9V)を印加し、ソース1に電圧Vpe(例えば4V)を印加し、ドレイン2をオープンにして、ソース1側に電子を引き抜いて閾値電圧を低下させる。その結果、図10に示すように、消去されたメモリセルの閾値電圧は0.5V〜3Vとなる。この場合、上記ソース1から基板(ウェル)3へBTBT(Band To Band Tunneling)電流が流れる。この電流が発生すると同時にホットホールとホットエレクトロンとが発生する。このうち、上記ホットエレクトロンはドレイン2に流れてしまうのであるが、上記ホットホールはトンネル酸化膜4側へ引かれてトンネル酸化膜4内にトラップされる。この現象が、一般的に、信頼性を悪化させると言われている。
【0005】
また、読み出し時には、上記ドレイン2に電圧1Vを印加し、コントロールゲート7に電圧5Vを印加する。ここで、当該メモリセルが消去状態で閾値電圧が低い場合は、当該メモリセルに電流が流れて状態「1」と判定される。一方、当該メモリセルが書き込み状態で閾値電圧が高い場合は、当該メモリセルに電流が流れず状態「0」と判定される。
【0006】
上述したように、表1に示す印加電圧による動作の問題点としては、上記消去時に発生するBTBT電流によってメモリセルの信頼性が劣化することがある。これを解決する方法の1つとして、消去時に、BTBT電流が発生しないチャネル消去動作を行う方法がある。ここで、上述したソース1側に電子を引き抜く消去動作を「ソースサイド消去動作」と言う。尚、チャネル消去動作を行う場合における書き込み動作と読み出し動作は、上述のソースサイド消去動作を行う場合と同様である。
【0007】
以下、上記チャネル消去動作について説明する。表2に、チャネル消去動作を行うETOX型フラッシュメモリセルに対する書き込み,消去,読み出しの各モードにおける電圧印加条件を示す。
【0008】
上記チャネル消去においては、図12に示すように、コントロールゲート7に電圧Vnn(例えば−9V)を印加し、ソース1と第1のウェル(pウェル)8とには電圧Vesc(例えば+7V)を印加する。これによって、チャネル層とフローティングゲート5との間のトンネル酸化膜4に強い電界が印加され、FN(ファウラー−ノルドハイム)トンネル現象によって、フローティングゲート5から上記チャネル側に電子が引き抜かれて閾値電圧が低下する。尚、書き込み状態と消去状態とにおける閾値電圧分布は上記ソースサイド消去動作の場合と略同じであり、図10に示すようになる。
【0009】
この場合、上記ソース1と第1のウェル(pウェル:チャネル領域)8との電位は等しいので、ソース1と第1のウェル8との境界部では電界が集中せず、上記BTBT電流は発生しない。結果として、ホットホールのトラップはなく、メモリセルの信頼性は向上するのである。
【0010】
しかしながら、上述したようなチャネル消去を行った場合は、「Comparison of Current Flash EEPROM Erasing Methods: Stability and How to control」, IEDM Tech. Dig 1992 IDEM 92-595(文献1)に示されているように、チャネル長のばらつきによる消去後の閾値電圧分布のばらつきが、上記ソースサイド消去動作時に比して大きい。したがって、チャネル消去動作を行った場合は、消去後の閾値電圧のばらつきを抑制する必要がある。
【0011】
これを解決する方法の1つとして、「2段階消去法によるフラッシュメモリ消去しきい値制御」,電気通信学会 信学技報 SDM93-27 1993(文献2)で発表されている方法がある。この方法を、図12のメモリセル構造に適用すると、その印加電圧波形は図13に示すようになる。図13から分るように、上記2段階消去法は第1の段階と第2の段階との2段階からなる。上記第1の段階においては、コントロールゲート7に電圧Vnn(例えば−9V)を印加し、ソース1及び第1のウェル(チャネル領域)8に電圧Vesc(例えば+7V)を印加する。また、第2の段階においては、コントロールゲート7に電圧Vpcg(例えば10V)を印加し、ソース1および第1のウェル(チャネル領域)8に電圧Vpsc(例えば−7V)を印加する。上記第1の段階の動作は、図12に示す通常のチャネル消去動作と同じであり、消去によって閾値電圧を低下させる動作である。一方、上記第2の段階の動作は、図14に示すように、チャネル層10からフローティングゲート5に電子を注入して、閾値電圧を高める動作である。つまり、若干の書き込みを行うことによって、メモリセルの閾値電圧のばらつきを低減するのである。以下、図14に示す書き込み動作を「チャネル書き込み動作」という。
【0012】
上記2段階消去動作における閾値電圧分布の変化を図15に示す。図15と、図10に示す通常のチャネル消去動作における閾値電圧分布の変化とを比較すると、2段階消去法では消去状態の閾値電圧分布の広がりが狭くタイトであることが分る。すなわち、上記2段階消去法は、消去後の閾値電圧分布をタイトにするのに有効な方法であると言える。
【0013】
以下、図15に示す現象のメカニズムを、図16および図17とFNトンネル電流のモデル式を用いて説明する(詳細は文献2を参照)。FNトンネル電流JFNは式(1)
で表わされる。但し、qは単位電荷量,mは電子の質量,Eは酸化膜に加わる電界強度,hはプランク定数,φは障壁の高さ,m'はトンネル酸化膜4中の電子の有効質量である。
【0014】
上記フラッシュメモリにおいて、FNトンネル現象を用いる場合、フローティングゲート5とチャネル領域との電荷のやり取りは式(1)の電流式で表わすことができ、消去後および書き込み後の閾値電圧のばらつきは、このFNトンネル電流JFNのばらつきに依存する。したがって、このFNトンネル電流JFNのばらつきが大きい程消去や書き込み後の閾値電圧の分布がばらつくことを示している。
【0015】
また、図16は、図9に示すメモリセル構造(チャネルを基板3上に形成)に対する上記チャネル消去動作時のエネルギーバンドギャップの状態を示す。また、図17は、図9に示すメモリセル構造に対する上記チャネル書き込み動作時のエネルギーバンドギャップの状態を示す。夫々、フローティングゲート5のエネルギー障壁(高さφFG)または基板3のエネルギー障壁(高さφsub)を電子がトンネリングして電子の放出および注入が行なわれる。すなわち、式(1)中のφは、チャネル消去時はφFGであり、チャネル書き込み時はφsubである。文献2には、それらの具体的値は
φFG=2.3〜2.95(実験値)
φsub=2.7〜2.8(実験値)
であり、このようにエネルギー障壁の高さφとばらつきの程度とが異なる理由が述べられている。それによると、フローティングゲート5はポリシリコンで形成されているため、フローティングゲート5とトンネル酸化膜4との界面では粒界位置にリン原子が偏析してエネルギー障壁の高さφFGを低下させる。その結果、閾値電圧がばらつくのである。これに対して、基板3では、エネルギー障壁の高さφsubの低下は起きない。したがって、上記閾値電圧のばらつきは小さいのである。
【0016】
以上のことから、上述した2段階消去においては、閾値電圧のばらつきが大きいチャネル消去を行った後に、閾値電圧のばらつきが小さいチャネル書き込みを行うので、閾値電圧をタイトに制御できるのである。
【0017】
【発明が解決しようとする課題】
しかしながら、上記従来の2段階消去によるETOX型フラッシュメモリセルの消去方法には、以下のような問題がある。すなわち、文献2に開示されている2段階消去は、数百Kビットのレベルのフラッシュメモリに対するものであり、実際のフラッシュメモリLSI(大規模集積回路)に適応するためには、閾値電圧検証動作が必要となる。
【0018】
図18に、従来のフラッシュメモリLSIに適用される通常の消去動作のアルゴリズムを示す。一般的に、消去動作はブロック単位で行われる。消去動作がスタートすると、ステップS1で、消去前プログラムが行なわれる。その結果、消去対象のブロック内におけるメモリセルの閾値電圧が総て5V以上になる。ステップS2で、消去対象ブロック内の全メモリセルに消去パルスが印加される。ここで、上記消去パルスの印加条件は表2に示す通りであり、コントロールゲート7には電圧Vnn(例えば−9V)が印加され、ソース1およびチャネル領域には電圧Vesc(例えば+7V)が印加されて、閾値電圧が3V以下まで低下される。ステップS3で、消去すべきブロック内のメモリセルの閾値電圧が全て3V以下になったかを検証する閾値電圧検証(ベリファイ)が行われる。ステップS4で、上記閾値電圧検証の結果、全ビット(メモリセル)の閾値電圧が3V以下であるか否かが判別される。その結果、全ビットが3V以下でなければステップS2にリターンして消去パルスの印加が繰り返される。一方、全ビットの閾値電圧が3V以下であれば、当該ブロックに対する消去動作を終了する。こうして、全ビットの閾値電圧が3V以下になるまで、消去パルスの印加とベリファイとを交互に行って消去動作を行うのである。このような消去方法は、特開平9‐320282号公報にも開示されている。
【0019】
次に、図18に示すフラッシュメモリLSIに対する通常の消去動作に、上記2段階消去法を適用した場合について述べる。図19に、上記通常の消去動作に2段階消去法を適用した場合のアルゴリズムを示す。この場合、2段階消去時の最終的な閾値分布の目標は、図15に示すように0.5V〜2Vの範囲である。
【0020】
ステップS11で、消去前プログラムが行なわれて、消去対象ブロック内の全メモリセルの閾値電圧が5V以上になる。ステップS12で、消去パルスが印加される(第1の段階)。ステップS13で、閾値電圧検証(ベリファイ)が行われる。ステップS14で、閾値電圧検証の結果、全ビットの閾値電圧が1.5V以下であるか否かが判別される。その結果、全ビットが1.5V以下であればステップS15に進み、そうでなければステップS12にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が1.5V以下であると判別されるまで消去パルスの印加とベイファイとが繰り返される。
【0021】
ステップS15で、プログラムパルスが印加される(上記第2の段階)。ステップS16で、閾値電圧検証(ベリファイ)が行われる。ステップS17で、閾値電圧検証の結果、全ビットの閾値電圧が0.5V以上であるか否かが判別される。その結果、全ビットが0.5V以上でなければステップS15にリターンしてプログラムパルスの印加が繰り返される。一方、全ビットが0.5V以上であれば、当該ブロックに対する消去動作を終了する。こうして、全ビットの閾値電圧が0.5V以上になるまで、プログラムパルスの印加とベリファイとを交互に行って消去動作を行うのである。
【0022】
以下、図19に示す消去動作の問題について述べる。図20に、NORタイプフラッシュメモリにおける1本のビット線BLに接続されたメモリセルアレイの概略を示す。M0,M1,M2,M3はメモリセルであり、メモリセルアレイを構成している。各メモリセルM0,M1,M2,M3のドレインは、共通にビット線BLに接続されている。一方、ソースは、共通ソース線Sに接続されいる。そして、これらのメモリセルM0,M1,M2,M3は同一のブロックに属しており、一括して消去されるものとする。また、メモリセルM0のコントロールゲートはワード線WL0に接続されている。以下、同様に、各メモリセルM1,M2,M3のコントロールゲートはワード線WL1,WL2,WL3に接続されている。
【0023】
上記ビット線BLは、センスアンプSAの一方の入力端子に接続されている。また、センスアンプSAの他方の入力端子には、参照電圧Vrefが入力されている。そして、センスアンプSAは、参照電圧Vrefに対してビット線BLの電位が高いか低いかを判定し、判定結果を表す電圧Voutを出力端子から出力するのである。
【0024】
尚、図20は、消去時のベリファイ動作を説明するためのものであり、簡略化して表現している。実際は、メモリセルMに対して書き込みや読み出しを行うために,ビット線BLには、書き込み電圧や読み出し電圧を印加する電圧供給回路が接続されている。また、消去時にはビット線BLをハイインピーダンス状態にする手段も必要である。何れも、図20においては省略している。
【0025】
図20において、先ず、ブロック内のメモリセルM0〜M3に対して、図19の消去動作アルゴリズムに従って、消去前プログラム(消去前書き込み)が行われる。そして、メモリセルM0〜M3の閾値電圧が5V以上に設定される。次に、消去パルスが印加された後にベリファイが行われ、全メモリセルM0〜M3の閾値電圧が1.5V以下になったかが検証される。以後、消去パルスの印加とベリファイとが繰り返され、ブロック内の全メモリセルM0〜M3の閾値電圧が1.5V以下になれば消去動作の第1の段階を終了する。以上の動作によって、図15における第1の段階後の状態に示される閾値電圧分布になるはずである。
【0026】
ところが、上記メモリセルMの消去特性にはばらつきがあり、同じ消去パルスを印加しても早く閾値電圧が引き下げられるメモリセル(イレースファーストメモリセル)と、遅く閾値電圧が引き下げられるメモリセル(イレーススローメモリセル)とが、同一ブロック内に混在することになる。ここで、図20におけるメモリセルM3は最もイレースファーストなメモリセルであり、メモリセルM0は逆に最もイレーススローなメモリセルであると仮定する。
【0027】
図15から分かるように、上記第1の段階によってブロック内で一括消去されたメモリセルMの閾値電圧の分布幅は約2.5Vである。したがって、第1の段階において消去パルスを1回あるいは複数回印加した結果、最もイレーススローなメモリセルM0の閾値電圧が2.3Vに到達したとすると、最もイレースファーストなメモリセルM3の閾値電圧は−0.2V(=2.3V−2.5V)と負の閾値電圧を持つことになる。
【0028】
次に、この状態でベリファイを行うことになるが、ベリファイ時にはワード線WLが順次選択され、選択されたワード線WLには1.5Vが印加される一方選択されないワード線WLには0Vが印加される。ここで、本来は、ワード線WL0が選択されて1.5Vが印加され、非選択のワードWL1〜WL3に0Vが印加されると、上述のごとくメモリセルM0の閾値電圧は2.3Vであるためセル電流は流れず、センスアンプSAの出力電圧VoutからメモリセルM0の閾値電圧は1.5V以上であると判定されるはずである。
【0029】
ところが、実際には、上記メモリセルM3の閾値電圧は−0.2Vになっているため、ワード線WL3は非選択(印加電圧0V)であるにも拘らずセル電流が流れてしまう。そのために、メモリセルM0の閾値電圧は2.3Vであるにも拘らず、1.5V以下であると間違って判定されてしまうことになる。その結果、第1の段階が終了したと誤判定される。
【0030】
この場合には、上記閾値電圧が2.3VのメモリセルM0が残っている状態で第2の段階に移行して、プログラムパルスが印加されることになる。その結果、第2の段階後において、閾値電圧が2V以上のメモリセルMが存在することになり、正常な消去ができないことになる。尚、正常な2段階消去が行なわれた場合には、閾値電圧の分布は0.5V〜2Vの範囲内にあり、同一ブロック内の全メモリセルM0〜M3の閾値電圧は2V以下となる。
【0031】
そこで、この発明の目的は、閾値電圧分布がタイトで且つ2V以下である正常な消去を行なうことができる不揮発性半導体メモリ装置の消去方法を提供することにある。
【0032】
【課題を解決するための手段】
上記目的を達成するため、この発明は、制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され,行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と,列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に,ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通に接続された不揮発性半導体メモリ装置の消去方法であって、上記消去は、上記ブロック単位で,FNトンネル現象を用いて行なわれると共に、上記ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧を,零よりも高く且つ消去状態である第1所定電圧以下の電圧まで低下させる第1の段階と,上記閾値電圧を上記第1所定電圧よりも低い第2所定電圧以下の電圧まで低下させる第2の段階と,上記閾値電圧を零よりも高い電圧まで高める第3の段階を備えており、上記第1の段階には , 上記閾値電圧を低下させるための第1消去パルスの印加動作と , 低下された閾値電圧の検証を行なうためのベリファイ動作が含まれており、上記第2の段階には , 上記閾値電圧を低下させるための第2消去パルスの印加動作が含まれ , 低下された閾値電圧の検証を行なうためのベリファイ動作は含まれていないことを特徴としている。
【0033】
上記構成によれば、消去に際して、先ず、第1の段階で、ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧が、零よりも高く且つ消去状態である第1所定電圧以下の電圧まで低下される。その際に、各閾値電圧は零よりも高くなっているため、ドレインが同一列線に接続されると共にソースが共通に接続された複数の浮遊ゲート電界効果トランジスタに対しても、ベリファイ動作によって全閾値電圧が消去状態になったことを正確に検証することが可能になる。また、第2の段階で、上記閾値電圧が上記第1所定電圧よりも低い第2所定電圧以下の電圧まで十分に低下される。したがって、次の第3の段階において、上記閾値電圧が零よりも高い電圧まで高められることによって、上記閾値電圧分布がタイトで且つ2V以下である正常な消去を行なうことが可能になる。
【0034】
その際に、上記第2の段階においては、既に上記第1の段階において全閾値電圧が消去状態になっているので、上記ベリファイ動作は省略することが可能になる。したがって、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のような上記ベリファイに伴う誤判定の問題は生じない。
【0035】
さらに、上記各浮遊ゲート電界効果トランジスタに第1消去パルスが印加される毎に上記ベリファイ動作が行われ、各閾値電圧が上記第1所定電圧以下の電圧になったと確認されるまで、上記第1消去パルスの印加が繰り返される。
【0036】
さらに、上記第2の段階では、上記第1の段階で低下された上記閾値電圧が、第2消去パルスの印加によって更に低下される。そのため、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のような上記ベリファイに伴う誤判定の問題は生じない。
【0037】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも高い電圧にすることが望ましい。
【0038】
上記構成によれば、上記第1の段階において、上記閾値電圧の分布の上限電圧が本消去動作によって最終的に得られる上記閾値電圧分布の上限電圧よりも高く設定されることによって、下限電圧が負の電圧にならないように設定される。こうして、ドレインが同一列線に接続されると共にソースが共通に接続された複数の浮遊ゲート電界効果トランジスタに対する上記ベリファイ動作が正確に行われる。
【0039】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第2消去パルスの印加回数を上記第1消去パルスの印加回数のN(正の整数)倍とし、上記第2の段階終了後における上記閾値電圧を,上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも低い電圧にすることが望ましい。
【0040】
上記構成によれば、上記第2の段階においては、上記第1消去パルスのN倍の回数の第2消去パルスが印加されて、上記閾値電圧が本消去動作によって最終的に得られる上記閾値電圧分布の上限電圧よりも低く設定される。その際に、上記Nの値を最適に選定することによって、ベリファイ動作を行わなくとも、上記閾値電圧が、次の第3の段階で上記閾値電圧が高められた際に所望の閾値電圧分布になるように設定される。
【0041】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第1消去パルスの印加回数をiとして、上記第2消去パルスの合計印加時間を上記第1消去パルスのパルス幅の(i×N)倍にすることが望ましい。
【0042】
上記構成によれば、上記第2の段階において、上記第1消去パルスのN倍の回数の第2消去パルスが印加された場合と同じ効果が得られる。
【0043】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第2の段階におけるパルスの合計印加時間を、1つ若しくは複数の第2消去パルスのパルス幅で分割することが望ましい。
【0044】
上記構成によれば、上記第2の段階において、上記パルスの合計印加時間の分割数を少なくすることによって、上記第2消去パルスの印加回数が少なくなり、ウェル電圧,ソース電圧およびゲート電圧の充放電による時間と消費電力との無駄が解消される。
【0045】
また、この発明の不揮発性半導体メモリ装置の消去方法では、上記第3の段階に、上記閾値電圧を高めるための書き込みパルスの印加動作と、上昇された閾値電圧の検証を行なうためのベリファイ動作を含むことが望ましい。
【0046】
上記構成によれば、上記各浮遊ゲート電界効果トランジスタに書き込みパルスが印加される毎に上記ベリファイ動作が行われ、各閾値電圧が零よりも高い電圧になったと確認されるまで上記書き込みパルスの印加が繰り返される。
【0047】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の下限電圧にすることが望ましい。
【0048】
上記構成によれば、上記第3の段階において、上記閾値電圧の分布の下限電圧が、本消去動作によって最終的に得られる上記閾値電圧分布の下限電圧以上になるように正確に設定される。
【0049】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第1消去パルスおよび第2消去パルスの少なくとも一方におけるパルス電圧の絶対値を、印加される毎に、所定電圧の絶対値ずつ高めるように成すことが望ましい。
【0050】
上記構成によれば、上記消去パルスのパルス電圧の絶対値が、印加される毎に所定電圧の絶対値ずつ高められる。したがって、一定電圧の消去パルスを印加する場合に比して、上記閾値電圧が所定電圧まで低下される時間、延いては消去時間が短縮される。
【0051】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第1消去パルスおよび第2消去パルスのパルス電圧の絶対値が,印加される毎に高められるようになっており、上記第2の段階で最初に印加される第2消去パルスのパルス電圧の絶対値を,上記第1の段階で最後に印加された第1消去パルスのパルス電圧の絶対値に上記所定電圧の絶対値を加算した値にすることが望ましい。
【0052】
上記構成によれば、上記第1の段階から第2の段階まで同一手順を繰り返す簡単な処理で、上記各閾値電圧が上記第2所定電圧以下の電圧まで低下される時間が短縮される。
【0053】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第1の段階および第2の段階における上記閾値電圧の低下を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートからチャネル側に電子を引き抜くことによって行うことが望ましい。
【0054】
上記構成によれば、上記第1の段階および第2の段階では、所謂チャネル消去が行われる。したがって、上記浮遊ゲートからソース側に電子を引抜く所謂ソースサイド消去を行う場合のように、ソース‐ウェル間に発生するBTBT電流に起因するホットホールのトラップは発生せず、上記浮遊ゲート電界効果トランジスタでなるメモリセルの信頼性が向上される。
【0055】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第3の段階における上記閾値電圧の上昇を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートにチャネル側から電子を注入することによって行なうことが望ましい。
【0056】
上記構成によれば、上記第1の段階および第2の段階におけるチャネル消去によって生じた上記閾値電圧分布のばらつきが、上記第3の段階で上記チャネル側から浮遊ゲートに電子を注入する所謂チャネル書き込みが行われることによって低減される。こうして、上記閾値電圧分布をタイトにする消去が行われる。
【0057】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図1は、本実施の形態における不揮発性半導体メモリ装置の消去方法が適用されるフラッシュメモリ装置のブロック図である。このフラッシュメモリ装置は、通常のフラッシュメモリ装置に対して、パルス回数カウンタが付加されている点において異なる。このパルス回数カウンタ11は、後に詳述するが、消去動作時における上記第1の段階で制御回路12から出力される消去パルス用信号ESPやリセット信号に基づいて印加された消去パルスの回数をカウントし、そのカウント結果を制御回路12に出力するものである。尚、13はメモリセルアレイである。14は、制御回路12からの制御信号を受けて各ビット線に電圧を印加する駆動回路を含むYデコーダと各ビット線に接続されたセンスアンプとが搭載されたソースドライバである。15は、制御回路12からの制御信号を受けて各ワード線に印加する駆動回路を含むXデコーダが搭載されたゲートドライバである。16は、制御回路12からの上記制御信号を、書き込みや消去や読み出し用の電圧(例えば、10V)にレベル変換して出力するレベルシフタである。17は、共通ソース線を選択するソーススイッチである。
【0058】
本実施の形態のフラッシュメモリ装置における書き込み,消去,読み出しの各モードにおける印加電圧条件は、表3に示す通りである。
【0059】
上記メモリセルアレイ13を構成する各メモリセルの構造は、図12に示すような第1のウェル(pウェル)と第2のウェル(nウェル)との2重ウェル構造である(一般に、このような構造をトリプルウェル構造と呼ぶ)。表3に示すように、消去(第1の段階)では、メモリセルのコントロールゲートにワード線を介して電圧Vnn(例えば−9V)が印加され、ソースと第1のウェル(チャネル領域)に電圧Verc(例えば+7V)が印加される。その際に、第1の段階での消去はチャネル消去であるため、ドレインはオープンにしてブロック内を一括して消去する。
【0060】
図2に、図1に示すフラッシュメモリ装置によって実行される消去動作のアルゴリズムを示す。以下、図2に従って、本実施の形態における消去動作について詳細に説明する。ステップS21で、上記パルス回数カウンタ11のカウント値iが、制御回路12からのリセット信号によって「0」に初期化される。ステップS22で、消去対象ブロック内の全メモリセルに対して、消去前プログラムが行われる。その結果、全メモリセルの閾値電圧が5V以上になる。
【0061】
ステップS23で、消去対象ブロック内の全メモリセルに対して消去パルスが印加される(第1の段階)。ここで、上記消去パルスとは、コントロールゲート印加パルス,ソース印加パルス及び第1のウェル印加パルスの総称である。ステップS24で、パルス回数カウンタ11のカウント値iがインクリメントされる。ステップS25で、閾値電圧の検証が行われる。ステップS26で、上記閾値電圧検証の結果、消去対象ブロック内の全メモリセルの閾値電圧が3V以下であるか否かが判別される。その結果、全メモリセルが3V以下であればステップS27に進み、そうでなければステップS23にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が3V以下であると判別されるまで消去パルスの印加とベイファイとが繰り返されて、当該ブロック内の全メモリセルの閾値電圧を3V以下にする。
【0062】
ここで、上記第1の段階におけるメモリセルに対する閾値電圧の検証レベルを3Vに設定したのは、次の理由による。すなわち、上述したごとく、図20に示すようなNORタイプフラッシュメモリにおいては、同一ビット線BLにドレインが接続される一方共通ソース線Sにソースが接続されたメモリセルM0,M1,M2,M3の中に一つでも閾値電圧が負のメモリセルがあると、セル電流が流れてしまうために正常なベリファイを行うことができない。一方において、メモリセルの消去特性から閾値電圧の分布幅は2.5Vとなる。したがって、検証レベルを3Vに設定しておけば、最もイレースファーストなメモリセルの閾値電圧でも負の値を取らないようにできる。そうすれば、同一ビット線BLおよび共通ソース線Sに接続された複数のメモリセルに対する正常なベリファイを行うことができるのである。
【0063】
尚、本実施の形態においては検証レベルを3Vに設定しているが、特にこれに限定されるものではなく、閾値電圧のばらつき等メモリセルの消去特性を勘案して適宜変更しても差し支えない。
【0064】
図3に、上記メモリセルの消去特性を示す。本フラッシュメモリ装置で消去の際に用いられる消去パルスの幅を10msとすれば、最もイレーススローなメモリセルの閾値電圧が3V以下になるためには全印加時間が20ms必要であり、2回の消去パルス(合計印加時間=20ms)印加が必要であることが分かる。したがって、この場合における上記第1の段階での消去パルス印加回数は2となる。つまり、ステップS27においては、パルス回数カウンタ11のカウント値iは、通常では「2」となるのである。
【0065】
こうして、第2の段階に移行する。ステップS27で、消去パルスが印加される(第2の段階)。その場合における印加回数は、上記第1の段階における上記カウント値iのN倍(例えば7倍:メモリセルの構造やカップリング比等によって異なる)である。尚、本例の場合には、上述のごとく、カウント値iは「2」となっているので、既に、20ms(=10ms×2)だけ消去パルスが印加されている。そして、第2の段階において印加する消去パルスの回数は14(2×7)回であり、第1,第2の段階での総パルス印加時間はl60msとなる。したがって、図3から、最もイレーススローなメモリセルでも閾値電圧が所望の1.5Vになっていることが分る。そこで、第2の段階の消去では、ベリファイを行わず、消去パルスの(i×N)回の印加で終了するのである。尚、表3に示すように、第2の段階における印加電圧条件は、第1の段階と同一である。
【0066】
ここで、Nの値は、メモリセルの構造やカップリング比やメモリセルの消去特性等を勘案して、第1,第2の段階での総パルス印加時間が、イレーススローなメモリセルも含めて消去対象ブロック内の全メモリセルの閾値電圧が1.5V以下になるように決めればよい。
【0067】
その場合、上述のごとく、上記閾値電圧分布の幅は2.5Vであるために、イレースファーストなメモリセルの閾値電圧は負の閾値電圧値となる。しかしながら、第2の段階においてはベリファイを行わないので、閾値電圧が負のメモリセルがあると正常なベリファイを行うことができないという不都合は起きないのである。
【0068】
こうして、第3の段階に移行する。ステップS28で、プログラムパルスが印加される。ここで、上記プログラムパルスとは、コントロールゲート印加パルス,ソース印加パルスおよび第1のウェル印加パルスの総称である。この第3の段階では、若干の書き込みを行うことでメモリセルの閾値電圧を高めて、ブロック内のメモリセルにおける閾値電圧のばらつきを抑制して閾値電圧の分布幅を狭くするのである。すなわち、チャネル書き込みを行うのである。尚、その場合における印加電圧条件は表3に示す通りであり、コントロールゲートにはワード線を介して電圧Vpcg(例えば、10V)が印加され、ソースと第1のウェル(チャネル領域)には電圧Vpsc(例えば、−7V)が印加される。一方、ドレインはオープン状態である。これによって、ブロック内のメモリセルに一括して書き込みを行う。こうして、フローティングゲートにチャネル領域から電子が注入されて閾値電圧が若干高められる。
【0069】
ステップS29で、上記閾値電圧の検証が行われる。ステップS30で、上記閾値電圧検証の結果、消去対象ブロック内の全ビット(メモリセル)の閾値電圧が0.5V以上であるか否かが判別される。その結果、全メモリセルが0.5V以上でなければステップS28にリターンしてプログラムパルスの印加が繰り返される。一方、全メモリセルが0.5V以上であれば、当該ブロックに対する消去動作を終了する。こうして、全メモリセルの閾値電圧が0.5V以上になるまでプログラムパルスの印加とベイファイとを交互に行うのである。
【0070】
図4に、本実施の形態における消去動作時の各段階での閾値電圧変化の状態を示す。図4から分るように、第1,第2の段階後では2.5Vの範囲でばらついていた閾値電圧が、第3の段階後では1.5Vの範囲内に収まる。このように、上記チャネル書き込みによって閾値電圧がタイトになる理由については、従来の技術で述べた通りである。
【0071】
このように、本実施の形態においては、フラッシュメモリ装置にパルス回数カウンタ11を設けて、消去動作時における上記第1の段階で印加された消去パルスの回数をカウントするようにする。そして、第1の段階では「消去パルス印加」と「ベリファイ」とを行って、消去対象ブロック内の全メモリセルの閾値電圧を3V以下にする。こうして、全メモリセルの閾値電圧を消去レベルである3V以下にすることと、同一ブロック内に閾値電圧が負であるメモリセルを生じさせないこととを両立させて、正確なベリファイを行って当該ブロック内の全メモリセルを確実に消去状態にするのである。
【0072】
さらに、第2の段階では、「消去パルス印加」を行って、最もイレーススローなメモリセルの閾値電圧を1.5V以下にする。この場合には、イレースファーストなメモリセルの閾値電圧は負になるためベリファイは行わないのである。その代わり、上記第1の段階での消去パルス印加回数のN倍の消去パルスを印加することによって、全メモリセルの閾値電圧を確実に1.5V以下にするのである。その場合の整数値Nは、図3と消去パルスのパルス幅とから予め求めておく。
【0073】
さらに、第3の段階では、「プログラムパルス印加」と「ベリファイ」とでチャネル書き込みを行い、消去対象ブロック内の全メモリセルの閾値電圧を確実に0.5V以上にする。こうして、全メモリセルの閾値電圧の分布をタイトに且つ2V以下にするのである。
【0074】
すなわち、本実施の形態によれば、従来の2段消去法では一つの段階で行っていたチャネル消去を、上記第1の段階と第2の段階との二つの段階で行うことによって、同一ブロック内の全メモリセルの閾値電圧を確実に1.5V以下にすることができる。したがって、従来通りのチャネル書き込みによって、閾値電圧分布がタイトで且つ2V以下である正常な消去を行なうことができるのである。
【0075】
<第2実施の形態>
上記第1実施の形態においては、上記第2の段階で消去パルスを印加する際には、第1の段階での消去パルス印加回数iのN倍(例えば7倍)を印加している。ところが、その場合は、1回の消去パルス印加毎にウェル電圧,ソース電圧およびゲート電圧の充放電を行なうことになる。第1実施の形態の場合、パルス印加回数は14回であるから14回充放電を繰り返すことになる。そして、この充放電は、消費電力の点と充放電に要する時間の点から非常に無駄である。本実施の形態は、そのような無駄を無くす場合の例である。
【0076】
図5に、本実施の形態における消去動作のアルゴリズムを示す。図5に示すアルゴリズムの基本構成は、第1実施の形態における図2に示す消去動作のアルゴリズムと同じである。但し、本実施の形態におけるアルゴリズムは、上記第2の段階に内容において、上記第1実施の形態とは異なる。
【0077】
因みに、上記第1の段階の消去(ステップS33)では、パルス幅Tsが10msの消去パルスを回数iだけ印加して、合計印加時間を、最もイレーススローなメモリセルの閾値電圧が3Vになる印加時間である20msにする。従って、通常は、第1の段階を終了した時点でパルス回数カウンタ11のカウント値iは「2」となる。
【0078】
次に、本実施の形態での特徴である第2の段階での消去(ステップS37)を行うのであるが、第2の段階では、第1の段階での消去パルスとは異なるパルス幅の消去パルスを印加するのである。ここで、第1実施の形態の場合と同様に、第1の段階と同じパルス幅Ts(=10ms)の消去パルスを第1の段階での印加回数i(=2)のN(=7)倍回印加するとすると、第2の段階における消去パルスの合計印加時間はTsの(i×N)倍となる。つまり、10ms×(2×7)=140msとなり、図3から、最もイレーススローなメモリセルの閾値電圧でも1.5Vにできることが分る。そして、その場合、合計印加時間が140msであればその印加回数は問わない。
【0079】
そこで、本実施の形態では、上記消去パルスのパルス幅Tsを上記第1の段階の10msよりも広くして、印加回数の低減を図るのである。ここで、第2の段階での印加回数Nは、N=140ms/Ts'で表される。尚、Ts'は第2の段階でのパルス幅である。その結果、パルス幅Ts'が140msの消去パルスを印加すれば1回の印加で、第1実施の形態における第2の段階と同様に、消去対象ブロック内の全メモリセルの閾値電圧を1.5V以下にできる。その場合、ベリファイは第1実施の形態と同様に行わない。また、パルス幅Ts'が70msの消去パルスを印加すれば印加回数は2回となる。尚、パルス幅Ts'と印加回数Nとの選択は、回路構成等を勘案して実現し易い値を選択すればよい。
【0080】
本実施の形態における第3の段階は、第1実施の形態の場合と同じであり、表3の印加電圧条件でチャネル書き込みを行う。その結果、同一ブロック内の全メモリセルの閾値分布は0.5V〜2Vの範囲とタイトになる。同時に、閾値電圧分布が2V以下となり、正常な消去動作を行なうことができるのである。
【0081】
上述したように、本実施の形態によれば、第1実施の形態の場合と同様に、チャネル消去を上記第1の段階と第2の段階との二つの段階で行うことによって、閾値電圧分布がタイトで且つ2V以下である正常な消去を行なうことができるのである。
【0082】
さらに、上記第2の段階における消去パルスの印加回数を、上記第1実施の形態の場合よりも少なくでき、充放電による時間と消費電力との無駄を解消することができるのである。
【0083】
<第3実施の形態>
上記第1,第2実施の形態においては、上記第1の段階において印加される消去パルスのトータル印加時間が20msであるのに対して、第2の段階で印加される消去パルスのトータル印加時間は140msであり、第2の段階では第1の段階の7倍の印加時間が必要である。したがって、高速消去の実現を考慮した場合、消去パルスの印加時間が長すぎる(総印加時間は160ms)。このような問題を解決する方法として、電圧インクリメントイレース方法がある。本実施の形態は、この電圧インクリメントイレース方法を上記第1,第2の段階の消去に適用するものである。
【0084】
本実施の形態における書き込み,消去,読み出しの各モードにおける印加電圧条件は、表4に示す通りである。
【0085】
また、図6に、上記電圧インクリメントイレース方法によるコントロールゲート印加パルスのパルス電圧の1例を示す。図6において、パルス幅Wは、第1実施の形態と同様に例えば10msとする。そして、先ず、最初に印加するパルスの電圧をVnn=−6.5Vとする。以後、印加する毎に、例えば−0.5Vずつ電圧を下げて行くことで消去を行うのである。こうして、コントロールゲートヘの印加電圧の絶対値を第1,第2実施の形態の場合よりも増加させて、消去パルスの印加時間を短縮し、メモリセルの消去動作の高速化を図るのである。その場合、電圧Vnnの最初の値を、第1実施の形態の場合の−7Vよりも低い値とすることによって、トンネル酸化膜等へのストレスを低減でき、信頼性を向上できるという効果をも奏する。尚、その場合、他の消去パルスの電圧条件は、表4に示す通りである。
【0086】
また、上記電圧Vnnの下限を絶縁膜等の耐圧に悪影響を及ぼさない電圧(例えば−12V)とし、この下限電圧−12Vに至ると、以後は印加パルスの電圧を変えずにパルス幅を2Wに広げて印加を繰り返すのである。こうして、上記耐圧以上の電圧を印加しないようにして信頼性の低下を極力抑えるようにしている。この場合の消去特性を図7に示す。図7から分るように、閾値電圧は、パルスを1回印加する毎に0.5Vずつ低くなって行く。
【0087】
図8は、本実施の形態における消去動作のアルゴリズムを示す。以下、図8に従って、本実施の形態における消去動作について詳細に説明する。ステップS41で、パルス回数カウンタ11のカウント値iが「0」に、コントロールゲート印加パルスの電圧Vnnが「−6.5V」に、コントロールゲート印加パルスのパルス幅Wが「10ms」に初期化される。また、カウント値iの最大値Iが「11」に設定される。ここで、最大値Iの値「11」は、図7から最もイレーススローなメモリセルの閾値電圧が1.5Vになるまでの印加回数から得られる。
【0088】
ステップS42で、消去対象ブロック内の全メモリセルに対して、消去前プログラムが行われて、全メモリセルの閾値電圧が5V以上になる。ステップS43で、消去対象ブロック内の全メモリセルに対して消去パルスが印加される(第1の段階)。ステップS44で、上記カウント値iがインクリメントされる。ステップS45で、上記電圧Vnnが−0.5Vだけ低下される。その場合、コントロールゲート印加パルス以外の消去パルスの電圧はそのままである。ステップS46で、閾値電圧の検証が行われる。ステップS47で、上記閾値電圧検証の結果、消去対象ブロック内の全メモリセルの閾値電圧が3V以下であるか否かが判別される。その結果、全メモリセルが3V以下であればステップS48に進み、そうでなければステップS43にリターンして消去パルスの印加が繰り返される。こうして、当該ブロック内の全メモリセルの閾値電圧が3V以下であると判別されるまで消去パルスの印加とベイファイとが繰り返されて、当該ブロック内の全メモリセルの閾値電圧を3V以下にする。
【0089】
尚、その際に、上記コントロールゲートヘの印加電圧Vnnは、図6に示すように−0.5Vずつ順次低下される。また、ソースと第1のウェル(チャネル領域)とには電圧Vesc(例えば+7V)を印加する。その場合、図7からコントロールゲートヘの印加パルスは8回の印加で全セルの閾値電圧は3V以下になることが分る。また、図6からその場合のパルス電圧Vnnは−10Vである。ここで、パルス幅は10msであるから、第1の段階におけるトータル印加時間は80msである。
【0090】
こうして、第2の段階に移行する。ステップS48で、消去パルスが印加される(第2の段階)。ステップS49で、上記カウント値iがインクリメントされる。ステップS50で、上記電圧Vnnが−0.5Vだけ低下される。ステップS51で、上記カウント値iが上記最大値I以上であるか否かが判別される。その結果、最大値I以上であればステップS52に進み、そうでなければステップS48にリターンして消去パルスの印加が繰り返される。本実施の形態の場合も、上記第1,第2実施の形態の場合と同様にベリファイは行なわない。
【0091】
上述したように、上記第1の段階は、上記コントロールゲート印加パルスの電圧Vnnが−10Vで終了している。したがって、第2の段階におけるコントロールゲートヘの印加パルスは、電圧Vnn=−10.5V(9回目)からスタートすることになり、以後3回の印加で上記カウント値iが最大値I(=11)に至ることになる。その場合におけるソースと第1のウェル(チャネル領域)への印加電圧はVesc(例えば+7V)であり、図7から消去対象ブロック内の全メモリセルの閾値電圧が1.5V以下になっていることが分る。ここで、コントロールゲート印加パルスのパルス幅は10msのままであるから、第2の段階におけるトータル印加時間は30ms(=10ms×3)である。
【0092】
以上の結果、上記第1の段階と第2の段階との総印加時間は110msとなり、上記第1,第2実施の形態の160msよりも50ms(30%)だけ短縮することができる。
【0093】
ここで、説明を簡単にするために図8では省略しているが、実際には、第1の段階のルーチンおよび第2段階のルーチンにおいて、コントロールゲート印加パルスの電圧Vnnが上記下限値(例えば−12V)に至ったか否かの判定と、上記下限値に至った場合のパルス幅の増加とを行う必要がある。そして、製造ばらつきや特性の変化等によってメモリセルの消去速度が非常に遅く、上記第1の段階や第2の段階の途中でコントロールゲート印加パルスの電圧Vnnが上記下限値(例えば−12V)に至った場合、以後は印加パルスの電圧Vnnを変えずに、図6に示すように、パルス幅を20ms,40ms,80ms,…と増加するのである。
【0094】
こうして、第3の段階に移行する。ステップS52〜ステップS54で、第1実施の形態の図2におけるステップS28〜ステップS30と同様にして、プログラムパルスの印加(チャネル書き込み),閾値電圧の検証および上記閾値電圧検証の結果判別が行われる。そして、消去対象ブロック内の全メモリセルが0.5V以上であれば、当該ブロックに対する消去動作を終了するのである。
【0095】
その結果、同一ブロック内の全メモリセルの閾値電圧分布は0.5V〜2Vの範囲をとり、閾値電圧の分布をタイトにすると同時に閾値電圧を2V以下にして正常な消去動作を行うことができるのである。
【0096】
上述したように、本実施の形態によれば、上記第1,第2実施の形態の場合と同様に、チャネル消去を上記第1の段階と第2の段階との二つの段階で行うことによって、閾値電圧分布がタイトで且つ2V以下である正常な消去を行なうことができるのである。
【0097】
さらに、本実施の形態においては、上記第1の段階及び第2の段階を通して、コントロールゲートヘの印加電圧Vnnを−6.5Vの初期値から印加毎に−0.5Vずつ低下していく。その場合、絶縁膜等の耐圧に悪影響を及ぼさないように上記電圧Vnnの下限値を設定する。また、予め、メモリセルの消去特性から、最もイレーススローなメモリセルの閾値電圧が1.5V以下になるまでの電圧インクリメントイレース方法によるコントロールゲート印加パルスの総印加回数Iを求めておく。
【0098】
そして、上記第1の段階においては、電圧インクリメントイレース方法によるコントロールゲート印加パルスを含む消去パルスの印加とベリファイとを行い、当該ブロック内の全メモリセルの閾値電圧を3V以下にする。さらに、第2の段階における消去パルスの印加の際には、上記第1の段階における電圧インクリメントイレース方法によるコントロールゲートへのパルス印加の続きを、回数Iになるまで行うのである。
【0099】
したがって、全メモリセルの閾値電圧を消去レベルである3V以下にすることと、同一ブロック内に閾値電圧が負であるメモリセルを生じさせないこととを両立させる第1の段階と、ベリファイは行わずに全メモリセルの閾値電圧を確実に1.5V以下にする第2の段階とを、上記第1,第2実施の形態の場合よりも短い消去パルス印加時間で行うことができるのである。
【0100】
尚、上述においては、第1の段階から第2の段階ヘ移行する際に、電圧インクリメントイレース方法によるコントロールゲートへのパルス印加を連続して行う場合を例に説明したが、この発明は、特にこれに限定されるものではない。すなわち、メモリセルの消去特性に応じて、第1の段階と第2の段階とで印加電圧の変更幅や開始時電圧を変えてもよい。また、第1の段階と第2の段階とでパルス幅を変えてもよい。
【0101】
さらに、上記第1の段階および第2の段階の何れか一方のみに、電圧インクリメントイレース方法を適用してもよい。また、ソースあるいは第1のウェルへの印加パルスに電圧インクリメントイレース方法を適用してもよい。
【0102】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体メモリ装置の消去方法では、制御ゲート,浮遊ゲート,ドレイン及びソースを有して上記ドレインが同一列線に接続されると共に上記ソースが共通に接続された複数の浮遊ゲート電界効果トランジスタを含む一つのブロックに対する消去を、全浮遊ゲート電界効果トランジスタの閾値電圧を零よりも高く且つ消去状態である第1所定電圧以下の電圧まで低下させる第1の段階と、上記閾値電圧を上記第1所定電圧よりも低い第2所定電圧以下の電圧まで低下させる第2の段階と、上記閾値電圧を零よりも高い電圧まで高める第3の段階で行うので、各閾値電圧が零よりも高くなっている上記第1の段階では、ベリファイ動作によって全閾値電圧が消去状態になったことを正確に検証することができる。さらに、第2の段階で、上記閾値電圧を上記第1所定電圧よりも低い第2所定電圧以下の電圧まで十分に低下できる。したがって、次の第3の段階において、上記閾値電圧を零よりも高い電圧まで高めることによって、上記閾値電圧分布をタイトで且つ2V以下にすることが可能になる。
【0103】
その際に、上記第2の段階では、既に上記第1の段階において全閾値電圧が消去状態になっているので上記ベリファイ動作は省略することができる。したがって、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来生じた上記ベリファイに伴う誤判定の問題を解消できる。
【0104】
さらに、上記第1の段階において、上記閾値電圧を低下させるための第1消去パルスの印加動作とベリファイ動作を行うようにすれば、上記各浮遊ゲート電界効果トランジスタに上記第1消去パルスを印加する毎に、低下された閾値電圧の検証を行うことができる。したがって、全閾値電圧を確実に消去状態にできる。
【0105】
さらに、上記第2の段階において、上記閾値電圧を低下させるための第2消去パルスの印加動作を行い、上記ベリファイ動作は行わないようにすれば、上記第2の段階では、上記閾値電圧が更に低下される際に、イレースファーストな浮遊ゲート電界効果トランジスタの閾値電圧が負の温度まで低下されたとしても、従来のように上記ベリファイに伴って誤判定が生ずることはない。
【0106】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも高い電圧にすれば、上記第1の段階によって、上記閾値電圧の分布の上限電圧を最終的に得られる上記閾値電圧分布の上限電圧よりも高く設定して、下限電圧を負の電圧にならないように設定できる。したがって、上記複数の浮遊ゲート電界効果トランジスタに対する上記ベリファイ動作を正確に行うことができる。
【0107】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第2消去パルスの印加回数を上記第1消去パルスの印加回数のN(正の整数)倍とし、上記第2の段階終了後における上記閾値電圧を上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも低い電圧にすれば、上記Nの値を最適に選定することによって、上記第2の段階において、ベリファイ動作を行うことなく、上記閾値電圧を、次の第3の段階で上記閾値電圧を高めた際に所望の閾値電圧分布になるように設定することができる。したがって、上記閾値電圧分布を容易にタイトで且つ所望する上限値よりも低くできるのである。
【0108】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第1消去パルスの印加回数をiとした際に、上記第2消去パルスの合計印加時間を上記第1消去パルスのパルス幅の(i×N)倍にすれば、上記第2の段階において、上記第1消去パルスのN倍の回数の第2消去パルスを印加したと同じ効果を得ることができる。
【0109】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第2の段階におけるパルスの合計印加時間を、1つ若しくは複数の第2消去パルスのパルス幅で分割すれば、上記第2の段階において、上記第2消去パルスの印加回数を少なくして、ウェル電圧,ソース電圧およびゲート電圧の充放電による時間と消費電力との無駄を解消することができる。
【0110】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第3の段階において、上記閾値電圧を高めるための書き込みパルスの印加動作とベリファイ動作を行うようにすれば、上記各浮遊ゲート電界効果トランジスタに上記書き込みパルスを印加する毎に、上昇された閾値電圧の検証を行なうことができる。したがって、全閾値電圧を確実に零よりも高くできる。
【0111】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記ベリファイ動作時に用いられる参照電圧を、上記消去によって最終的に得られる上記閾値電圧の分布の下限電圧にすれば、上記第3の段階によって、上記閾値電圧の分布の下限電圧を最終的に得られる上記閾値電圧分布の下限電圧以上の近傍値になるように、延いては上限電圧を所望の電圧(例えば2V)の近傍値になるように正確に設定できる。
【0112】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第1消去パルス及び第2消去パルスの少なくとも一方におけるパルス電圧の絶対値を、印加される毎に、所定電圧の絶対値ずつ高めるようにすれば、一定電圧の消去パルスを印加する場合に比して、上記閾値電圧を所定電圧まで低下する時間を短縮でき、延いては消去時間全体を短縮できる。
【0113】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第1消去パルスおよび第2消去パルスのパルス電圧の絶対値を印加する毎に高めるようにし、上記第2の段階で最初に印加される第2消去パルスのパルス電圧の絶対値を、上記第1の段階で最後に印加された第1消去パルスのパルス電圧の絶対値に上記所定電圧の絶対値を加算した値にすれば、上記第1の段階から第2の段階まで同一の手順を繰り返す簡単な処理で、上記各閾値電圧を上記第2所定電圧以下の電圧まで低下する時間を短縮できる。
【0114】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第1の段階および第2の段階における上記閾値電圧の低下を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートからチャネル側に電子を引き抜く所謂チャネル消去で行えば、ソース側に引抜く所謂ソースサイド消去の場合のように、ソースからウェルにBTBT電流が流れることを防止できる。したがって、上記BTBT電流に起因するホットホールのトラップは発生せず、上記浮遊ゲート電界効果トランジスタでなるメモリセルの信頼性を向上できる。
【0115】
また、この発明の不揮発性半導体メモリ装置の消去方法は、上記第3の段階における上記閾値電圧の上昇を、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートにチャネル側から電子を注入する所謂チャネル書き込みで行えば、上記第1の段階および第2の段階におけるチャネル消去によって生じた上記閾値電圧分布のばらつきを、上記第3の段階で上記チャネル側から浮遊ゲートへ電子を注入することによって低減できる。こうして、上記消去終了時における上記閾値電圧分布をタイトにできる。
【図面の簡単な説明】
【図1】 この発明の不揮発性半導体メモリ装置の消去方法が適用されるフラッシュメモリ装置のブロック図である。
【図2】 図1に示すフラッシュメモリ装置によって実行される消去動作のフローチャートである。
【図3】 図1におけるメモリセルの消去パルス印加時間に対する消去特性を示す図である。
【図4】 図2による消去動作時における閾値電圧分布の変化を示す図である。
【図5】 図2とは異なる消去動作のフローチャートである。
【図6】 電圧インクリメントイレース方法によるパルス電圧の1例を示す図である。
【図7】 図6に示すパルス電圧による消去パルスの印加回数に対するメモリセルの消去特性を示す図である。
【図8】 図2および図5とは異なる消去動作のフローチャートである。
【図9】 ETOX型フラッシュメモリセルの模式的な断面図である。
【図10】 図9のメモリセルに対する通常の書き込み状態と消去状態における閾値電圧分布の変化を示す図である。
【図11】 従来のソースサイド消去時における動作説明図である。
【図12】 従来のチャネル消去時における動作説明図である。
【図13】 図12のメモリセル構造に2段階消去法を適用した場合の印加電圧波形を示す図である。
【図14】 図12のメモリセル構造に2段階消去法を適用した場合のチャネル書き込み時における動作説明図である。
【図15】 図12のメモリセル構造に2段階消去法を適用した場合における閾値電圧分布の変化を示す図である。
【図16】 図9に示すメモリセル構造に対するチャネル消去動作時のエネルギーバンドギャップの状態を示す図である。
【図17】 図9に示すメモリセル構造に対するチャネル書き込み動作時のエネルギーバンドギャップの状態を示す図である。
【図18】 従来のフラッシュメモリLSIに対する通常の消去動作のフローチャートである。
【図19】 図18に示す通常の消去動作に2段階消去法を適用した場合のフローチャートである。
【図20】 NORタイプフラッシュメモリのメモリセルアレイの概略図である。
【符号の説明】
11…パルス回数カウンタ、
12…制御回路、
13…メモリセルアレイ、
14…ソースドライバ、
15…ゲートドライバ、
16…レベルシフタ、
17…ソーススイッチ。
Claims (12)
- 制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通に接続された不揮発性半導体メモリ装置の消去方法であって、
上記消去は、
上記ブロック単位で、ファウラー‐ノルドハイムトンネル現象を用いて行なわれると共に、
上記ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧を、零よりも高く且つ消去状態である第1所定電圧以下の電圧まで低下させる第1の段階と、上記閾値電圧を上記第1所定電圧よりも低い第2所定電圧以下の電圧まで低下させる第2の段階と、上記閾値電圧を零よりも高い電圧まで高める第3の段階を備えており、
上記第1の段階には、上記閾値電圧を低下させるための第1消去パルスの印加動作と、低下された閾値電圧の検証を行なうためのベリファイ動作が含まれており、
上記第2の段階には、上記閾値電圧を低下させるための第2消去パルスの印加動作が含まれ、低下された閾値電圧の検証を行なうためのベリファイ動作は含まれていない
ことを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1に記載の不揮発性半導体メモリ装置の消去方法において、
上記ベリファイ動作時に用いられる参照電圧は、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも高い電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1に記載の不揮発性半導体メモリ装置の消去方法において、
上記第2消去パルスの印加回数は、上記第1消去パルスの印加回数のN ( 正の整数 ) 倍であり、
上記第2の段階終了後における上記閾値電圧は、上記消去によって最終的に得られる上記閾値電圧の分布の上限電圧よりも低い電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項3に記載の不揮発性半導体メモリ装置の消去方法において、
上記第1消去パルスの印加回数をiとすると、上記第2消去パルスの合計印加時間は、上記第1消去パルスのパルス幅の ( i×N ) 倍であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項4に記載の不揮発性半導体メモリ装置の消去方法において、
上記第2の段階におけるパルスの合計印加時間を、1つ若しくは複数の第2消去パルスのパルス幅で分割することを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項5に記載の不揮発性半導体メモリ装置の消去方法において、
上記第2の段階におけるパルスの合計印加時間を分割する上記第2消去パルスのパルス幅は、上記第1消去パルスのパルス幅のN倍であり、
当該第2消去パルスの個数はiであることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1乃至請求項6の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記第3の段階には、上記閾値電圧を高めるための書き込みパルスの印加動作と、上昇された閾値電圧の検証を行なうためのベリファイ動作が含まれていることを特徴する不揮発性半導体メモリ装置の消去方法。 - 請求項7に記載の不揮発性半導体メモリ装置の消去方法において、
上記ベリファイ動作時に用いられる参照電圧は、上記消去によって最終的に得られる上記閾値電圧の分布の下限電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1, 請求項2 , 請求項7および請求項8の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記第1消去パルスおよび第2消去パルスの少なくとも一方におけるパルス電圧の絶対値は、印加される毎に、所定電圧の絶対値ずつ高められることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項9に記載の不揮発性半導体メモリ装置の消去方法において、
上記第1消去パルスおよび第2消去パルスのパルス電圧の絶対値が、印加される毎に高められるようになっており、
上記第2の段階で最初に印加される第2消去パルスのパルス電圧の絶対値は、上記第1の段階で最後に印加された第1消去パルスのパルス電圧の絶対値に上記所定電圧の絶対値を加算した値であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1乃至請求項10の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記第1の段階および第2の段階における上記閾値電圧の低下は、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートからチャネル側に電子を引き抜くことによって行なわれることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1乃至請求項11の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記第3の段階における上記閾値電圧の上昇は、上記ブロック内の全浮遊ゲート電界効果トランジスタの上記浮遊ゲートにチャネル側から電子を注入することによって行なわれることを特徴とする不揮発性半導体メモリ装置の消去方法。
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