JP4881401B2 - Ｎａｎｄ型フラッシュメモリ - Google Patents

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Description

本発明は、高電界を印加して、浮遊ゲートまたは電荷ストレージ層に電荷を注入または除去を行うことにより、情報の書き込み/消去を行うＮＡＮＤ型フラッシュメモリに関する。
フラッシュメモリにおいて、情報の書込み/消去、すなわち、電荷の注入および除去は、Ｓｉ基板または制御ゲートからの高電界によるトンネル電流によって、または、Ｓｉ基板からのＨｏｔ−ｃａｒｒｉｅｒによって行われる。
情報の書込み/消去を繰り返すと、いずれの注入方法の場合であっても、ゲート絶縁膜中を電荷が繰り返し通過する。その結果、ゲート絶縁膜がダメージを受け、電子トラップおよび正孔トラップがゲート絶縁膜内に多数生成する。上記電荷トラップは、メモリセルのしきい値電圧の分布幅を拡大させる。
特開２００７−３５２１４号公報（米国特許出願公開第２００７／００３６００１号明細書） 特開２００３−１７３６９０号公報
K. Fukuda et al," Random Telegraph Noise in Flash Memories‐Model and Technology Scaling", IEDM Tech. Dig., PP. 1６９-１７２，２００７) 。 C. Monzio et al "First evidence for injection Statistics accuracy limitations in NAND Flash Constant-current Fowler-Nordheim Programming", IEDM Tech. Dig., pp. １６５‐１６８, ２００７
メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
本発明に係る実施形態に従ったＮＡＮＤ型フラッシュメモリは、半導体基板表面に形成された半導体ウェル、前記半導体ウェル上に設けられた第１の絶縁膜、前記第１の絶縁膜上に設けられた電荷保持層、前記電荷保持層上に設けられた第２の絶縁膜、および、前記第２の絶縁膜の上方に設けられた制御ゲートを含み、前記電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、前記制御ゲートおよび前記半導体ウェルに印加する電圧を制御する制御回路とを備え、
書き込み動作において、前記制御回路は、書き込み対象である選択メモリセルの前記制御ゲートと前記半導体ウェルとの間に書き込み電圧を印加し、
前記書き込み動作後、前記選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、前記制御回路は、前記選択メモリセルの前記制御ゲートに、前記半導体ウェルの電位と同電位または前記書き込み電圧と同極性である第１の電圧を印加し、書き込み対象ではない非選択メモリセルの制御ゲートには、前記書き込み電圧と同極性であり前記第１の電圧よりも絶対値として大きい第２の電圧を印加するデトラップ動作を行うことを特徴とする。
本発明に係る実施形態に従ったＮＡＮＤ型フラッシュメモリは、半導体基板表面に形成された半導体ウェル、前記半導体ウェルに設けられた第１の絶縁膜、前記第１の絶縁膜上に設けられた電荷保持層、前記電荷保持層上に設けられた第２の絶縁膜、および、前記第２の絶縁膜の上方に設けられた制御ゲートを含み、前記電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、前記制御ゲートおよび前記半導体ウェルに印加する電圧を制御する制御回路とを備え、
書き込み動作において、前記制御回路は、書き込み対象である選択メモリセルの前記制御ゲートと前記半導体ウェルとの間に書き込み電圧を印加し、
前記書き込み動作後、前記選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、前記制御回路は、前記選択メモリセルの前記制御ゲートに、前記半導体ウェルの電位と同電位または前記書き込み電圧と同極性である第１の電圧を印加し、前記選択メモリセルに隣接しない第１の非選択メモリセルの制御ゲートには、前記書き込み電圧と同極性であり前記第１の電圧よりも絶対値として大きい第２の電圧を印加し、前記選択メモリセルに隣接する第２の非選択メモリセルの制御ゲートには、前記書き込み電圧と同極性であり前記第２の電圧よりも絶対値として小さい第３の電圧を印加するデトラップ動作を行うことを特徴とする。
本発明のＮＡＮＤ型フラッシュメモリによれば、メモリセルのしきい値電圧の分布幅の拡大を抑制することができる。
書き込みパルスを制御ゲートに印加した状態における、トンネル酸化膜近傍のバンド構造を示す模式図。 ベリファイリード時における、トンネル酸化膜近傍のバンド構造を示す模式図。 通常のリード時における、トンネル酸化膜近傍のバンド構造を示す模式図。 メモリセルのしきい値分布を示すグラフ。 本発明の一態様である第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図。 ＮＡＮＤストリングの構成を示す図。 ＮＡＮＤストリングの構成を示す図。 しきい値電圧の分布を示す図。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の書き込み動作時のワード線、ビット線、選択ゲート線、ソース線、セルウェル等の電圧波形を示す図。 ＮＡＮＤストリングのチャネル部の電位がブーストされた状態を示す概念図。 第１の実施形態によるフローティングゲート構造のＮＡＮＤ型フラッシュメモリの断面図。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の読み出し動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図。 本発明に係る第２の実施形態に従ったＭＯＮＯＳ構造のメモリを示す断面図。 本発明に係る第３の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図。 本発明に係る第４の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図。 本発明に係る第５の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図。 本発明に係る第６の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図。 本発明に係る第７の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図。 本発明に係る第８の実施形態に従ったＮＡＮＤ型フラッシュメモリの動作を示すタイミング図。 本発明に係る第９の実施形態に従ったＮＡＮＤ型フラッシュメモリの動作を示すタイミング図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
一般に、不揮発性半導体メモリには、例えば、浮遊ゲート（ｆｌｏａｔｉｎｇ−ｇａｔｅ）型や、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型（又はＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型）等がある。
これらの不揮発性半導体メモリは、ＳｉＯ２等の絶縁膜によって周囲から隔離された浮遊ゲートまたは電荷ストレージ層に電荷（電子またはホール）を保持することで情報（データ）を記憶する。保持電荷の量により、メモリセルトランジスタのしきい値電圧Ｖｔが変動するので、それをセンスすることにより情報（データ）を判別する。
以下、メモリセルの蓄積電荷が電子であるものとして説明する。蓄積電荷がホールの形態は、以下の記載から容易に推測可能であるので、その詳細な説明を省略する。
メモリセルの微細化が進むと、単位電荷(素電荷ｅ) によるしきい値電圧の変動が大きくなる。例えば、２０ｎｍ世代の浮遊ゲート型のフラッシュメモリでは、浮遊ゲート中の電子の数が１個変化するとしきい値電圧が５〜２０ｍＶ程度変化する。
単位電荷によるしきい値電圧変化が大きくなると、プログラムノイズとリードノイズの２つのランダムノイズの影響が無視できなくなる。
上記プログラムノイズは、１回のプログラム（書き込み）パルスで浮遊ゲート又は電荷保持層に注入される電子の数の統計的揺らぎによるノイズである。
例えば、１回の書き込みパルスでしきい値電圧を０.２Ｖ増加させる場合、２０〜３０ｎｍ世代においては、電子を平均１０〜数十個の電子を１回の書き込みパルスで注入する。１回の書き込みパルスで注入される電子の数はポアソン分布に従うため、平均注入個数が小さくなると分散が大きくなる。すなわち、注入個数が平均注入個数を中心に広く分布することになり、１回の書き込みパルスでのしきい値電圧の変化も０.２Ｖを中心に広く分布することになる。
ベリファイ動作を行うステップアップ書き込みを用いて、書き込み動作を行う場合には、上記プログラムノイズの影響は、しきい値電圧分布の上裾が広がりとして現れる。そして、メモリセルの微細化が進むと、同じしきい値電圧変化を生じさせるのに必要な注入電子数が減るため、プログラムノイズは大きくなる。
上記リードノイズは、メモリセルのトンネル酸化膜中のシリコン基板界面近くに存在する電子トラップ又は正孔トラップに、電子または正孔がランダムに出入りすることで生じる。
一つの電子トラップまたは正孔トラップに電子または正孔がトラップされているか否かで生じるしきい値電圧の変化は、トラップが存在する場所(チャネル領域内の位置、トンネル酸化膜の深さ) で変化する。一般には、式（１）のように表される。なお、式（１）において、ｑ：素電荷、Ｃｏｘ: 単位面積あたりのゲート容量、Ｗ:チャネル幅、Ｌ:チャネル長である。
ΔＶｔｈ≒ｑ／（Ｃｏｘ＊Ｗ＊Ｌ）・・・（１）
ＮＡＮＤ型フラッシュメモリは、データ保持特性を確保するために厚いトンネル酸化膜を用いているためにＣｏｘが小さく、しきい値電圧の変化が大きい。
また、最近の研究では、シリコン基板ヘドープされた不純物原子による電流パスのパーコレーションを考慮すると式(１) で予想されるよりもはるかに大きなしきい値電圧変化が生じることが分かっている。さらに、スケーリングの依存性は、式(１) のＷ＊Ｌに反比例でなく、√(Ｗ＊Ｌ) に反比例の関係に近いことが分かっている。実際、５０ｎｍ世代のＮＡＮＤ型フラッシュメモリにおいて１００ｍＶを超えるしきい値電圧変化が観測されている。
リード動作を行ったときにトラップが電荷を捕獲しているか否かに応じてしきい値電圧が変化するため、このリードノイズの影響はしきい値電圧分布の両裾(上裾と下裾) の広がりとして現れる。しきい値電圧の変化は√(Ｗ＊Ｌ)に反比例または(Ｗ＊Ｌ) に反比例して大きくなるので、メモリセルの微細化が進むとノイズは大きくなる。２０ｎｍ世代では３００ｍＶを越えたノイズが発生することが予想されている（非特許文献１) 。
リードノイズと同じく、ベリファイノイズは、メモリセルのトンネル酸化膜中に存在する電子トラップ又は正孔トラップに起因する。ベリファイノイズは、書き込みパルスを印加した直後にベリファイリードを行う時と、その後時間が経過してからリード動作を行う時とで、電子トラップまたは正孔トラップに捕獲されている電荷数が変化することによって生じる。
ここで、浮遊ゲート型のＮＡＮＤ型フラッシュメモリを例にベリファイノイズについてより詳細に説明する。図１Ａは、書き込みパルスを制御ゲートに印加した状態における、トンネル酸化膜近傍のバンド構造を示す模式図である。また、図１Ｂは、ベリファイリード時における、トンネル酸化膜近傍のバンド構造を示す模式図である。また、図１Ｃは、通常のリード時における、トンネル酸化膜近傍のバンド構造を示す模式図である。また、図２は、ベリファイノイズ等を含むしきい値電圧の分布を示す図である。
例えば、書き込み動作時に制御ゲートに高電圧(１０〜２０Ｖ) を印加すると、浮遊ゲートとシリコン基板間のトンネル酸化膜中に高電界が印加される。これにより、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流が流れて、浮遊ゲートへの電子が注入される。その時、トンネル酸化膜中の多くの電子トラップはシリコン基板のフェルミレベルＥＦより下に位置し、その大部分が電子を捕獲する（図１Ａ）。
書き込みパルス印加後、ゲート電圧が０Ｖ〜電源電圧程度に戻されると、シリコン基板のフェルミレベルＥＦは下がり、電子を捕獲していた電子トラップは電子を放出しはじめる。
ところが、ベリファイリードが行われるまでの数ｕｓ〜数十ｕｓの間に、シリコン基板のフェルミレベルＥＦ以上にある電子トラップが全て電子を放出することはできない。したがって、一部の電子は放出されないままにベリファイリード動作は行われる（図１Ｂ）。
そして、トンネル酸化膜中の電子トラップが電子を捕獲したままの状態では、リードノイズと同じ原因でメモリセルのしきい値電圧は高くなる。しきい値電圧が高い状態でベリファイリードを行うと、その高いしきい値電圧が設定レベル(ベリファイレベル)に達したときに書き込みは終了する。しかし、時間が経過して電荷トラップが電荷を放出した後には、そのメモリセルのしきい値電圧は設定レベルよりも低くなってしまう（図１Ｃ）。
これにより、実際のリード動作時には、この低いしきい値電圧の状態で読み出しが実行される。したがって、書き込み終了後に、設定レベルよりしきい値電圧が低いメモリセルが生じる。言い換えるとしきい値分布の下裾側にしきい値電圧分布が広がる（図２）。
トラップに捕獲されている一個の電子または正孔によるしきい値電圧の変化はリードノイズのところで説明した通りであり、メモリセルを微細化すると大きくなる。したがって、このベリファイノイズも、メモリセルを微細化するに伴い大きくなり、２０ｎｍ世代では３００ ｍＶを越えるノイズが発生することが予想される。
ここで、既述のプログラムノイズは、書き込みパルスを長くすることにより注入電子数のゆらぎを小さくすることができる。また、プログラムノイズは、制御ゲートと浮遊ゲート間のカップリング比を大きくして一個の電子で生じるしきい値電圧の変化を小さくすることにより、抑制される。
一方、既述のリードノイズは、読み出し時のセンス時間(観測時間) を長くしてノイズを平均化する、トンネル酸化膜中のトラップの数を減らす、チャネル領域にドープされている不純物原子の数を減らして電流パスのパーコレーションを抑える等を行うことにより、その影響を抑えることができる。
しかし、プログラムノイズとリードノイズは、どちらもランダムノイズであるため、影響を小さくすることはできるが、微細化したメモリセルにおいては基本的には避けることはできない。
ところが、ベリファイノイズは、ベリファイリード時には、通常のリード動作時よりもトンネル酸化膜にトラップされている電子または正孔の数が多いことに起因するノイズである。このベリファイノイズは、書き込みパルスによって電子トラップまたは正孔トラップに捕獲された電荷をデトラップさせてやり、通常のリード動作時と同様のトラップ数にすることで原理的には無くすことができる。
そこで、第１の実施形態は、ベリファイリード時と通常のリード動作時でトラップ数の状態をほぼ同じにして、ベリファイノイズを低減する。これにより、メモリセルのしきい値電圧の分布幅の拡大を抑制する。
第１の実施形態は、浮遊ゲート（ｆｌｏａｔｉｎｇ−ｇａｔｅ）型のＮＡＮＤ型フラッシュメモリである。第１の実施形態は、ＳＯＮＯＳ型（又はＭＯＮＯＳ型）等のＮＡＮＤ型フラッシュメモリについても同様に適用され得る。
図３は、本発明の一態様である第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図である。また、図４は、図３のメモリセルアレイ１内のカラム方向のＮＡＮＤストリングの回路構成を示す回路図である。また、図５は、図４に示すＮＡＮＤストリングの素子構造を示す断面図である。ＮＡＮＤストリングは、直列に接続された複数のメモリセルＭと、その両端に接続された２つの選択ゲート（ＳＧＳトランジスタとＳＧＤトランジスタ）から成る。ソース側の選択ゲートはソース線ＳＲＣに、ドレイン側の選択ゲートはビット線ＢＬにそれぞれ接続されている。
図３に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ロウデコーダ２と、ビット線制御回路３と、カラムデコーダ４と、データ入出力バッファ５と、内部電位発生回路６と、動作制御回路７と、アドレスバッファ８と、制御ゲート電位制御回路９と、ウェル電位制御回路１０と、ソース電位制御回路１１と、ベリファイ回路１２と、を備える。
メモリセルアレイ１は、ロウ方向のワード線ＷＬとカラム方向のビット線ＢＬとにそれぞれ接続され、マトリックス状に配置された複数のＮＡＮＤストリングを有する。
ロウデコーダ２は、ワード線駆動回路（図示せず）を含み、入力されたアドレスに応じて、メモリセルアレイ１のワード線選択及び駆動を行う。
ビット線制御回路３は、ビット線ＢＬの電位を制御する回路（図示せず）と、ベリファイリードおよび読み出し動作時にビット線の電圧をセンスするセンスアンプ（図示せず）と、読み出し結果または書き込みデータ等を格納するデータラッチ（図示せず）と、を有している。このビット線制御回路３は、ビット線ＢＬの電位を制御することにより、書き込み制御や、ベリファイリード、読み出し動作を行う。ＮＡＮＤ型フラッシュメモリは、通常、５１２バイトから８Ｋバイトのページ単位で、書き込み動作および読み出し動作を行う。すなわち、ビット線制御回路３は、ページ内の５１２バイトから８Ｋバイトに対応するビット線ＢＬの制御を同時に行うことができる。
カラムデコーダ４は、入力されたアドレスに応じて、メモリセルアレイ１のビット線に接続されたビット線制御回路３の選択を行う。
データ読み出し時、ビット線制御回路３に読み出されたデータは、データ入出力バッファ５を介し、入出力制御回路（図示せず）に出力される。
内部電位発生回路６は、電源電圧を昇圧または降圧して、ビット線制御回路３、制御ゲート電位制御回路９、ウェル電位制御回路１０、およびソース電位制御回路１１に供給する電圧を発生させる。
制御ゲート電位制御回路９は、メモリセルＭの制御制御ゲートＣＧに印加する電圧を制御し、その電圧をロウデコーダ２に供給する。
ウェル電位制御回路１０は、半導体基板１０１のセルウェル１０２の電位を制御する。
ソース電位制御回路１１は、ソース線ＳＲＣの電位を制御する。
チップ外部から入力ピン（図示せず）に対して、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が、また入出力データピン（図示せず）に対してコマンドコードが入力されると、該入出力制御回路（図示せず）を介してコマンドコードがコマンドバッファ（図示せず）に供給される。該コマンドバッファは、このコマンドコードをデコードし、動作制御回路７にコマンド信号として供給する。
動作制御回路７は、動作モードに応じて供給されるコマンド信号に基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
動作制御回路７が読み出し、書き込み、消去などの各種動作を制御する信号を出力することにより、ビット線制御回路３、内部電位発生回路６、制御ゲート電位制御回路９、ウェル電位制御回路１０、およびソース線電位制御回路１１は、各種動作のための電位を生成する。また、動作制御回路７がベリファイ動作を制御する信号を出力することにより、ベリファイ回路１２はベリファイ動作を行う。
該入出力制御回路（図示せず）から供給されたメモリセルＭのアドレスは、アドレスバッファ８介してロウデコーダ２及びカラムデコーダ４に転送される。
ベリファイ回路１２は、ベリファイリード時にビット線制御回路３でセンスされた結果に基づいて、所定のメモリセルＭに対して書き込み対象のページ内または消去対象のブロック内の全てのメモリセルＭのしきい値電圧がベリファイレベルまで達しているか（書き込まれているか、又は消去されているか）を判別する。ベリファイ回路１２は、この判別した結果を、動作制御回路７に出力する。動作制御回路７は、このベリファイした結果に基づいて、ビット線制御回路３、制御ゲート電位制御回路９、ウェル電位制御回路１０、およびソース線電位制御回路１１を制御し、書き込み対象ページ内全てまたは消去対象ブロック内全てのメモリセルＭのしきい値電圧がベリファイレベルに達する(パスする)まで、書き込み動作または消去動作を継続する。
ベリファイ回路１２には、ベリファイレベルに達していないメモリセルＭの数(ビット数)、またはベリファイレベルに達していないメモリセルＭが繋がるビット線乃至カラムの数を数える機能を持つものもある。その場合、書き込み対象ページ内または消去対象ブロック内の、ベリファイレベルに達していないメモリセルＭの数、またはベリファイレベルに達していないメモリセルＭが繋がるビット線乃至カラムの数が、予め設定された許容ビット数もしくは許容バイト数以内であれば、書き込みまたは消去動作をその時点で打ち切ることが可能である。
ベリファイレベルに達していないビット数またはカラム数が、許容ビット数内または許容バイト数内である状態を、全てのビットまたはカラムがベリファイレベルに達した状態をパスと呼ぶのに対して、擬似パスと呼ぶ。
ＮＡＮＤフラッシュメモリにおいては、ＥＣＣ技術を用いて、各種ディスターブまたはデータ保持特性不良などによって発生した数〜数十ビットの不良ビットを補正することが行われる。しかし、補正可能なビット数が十分ある場合には、擬似パスで書き込み動作または消去動作を打ち切ってしまい、一部のメモリセルＭがベリファイレベルに達していない状態に放置しても問題にならない。そうすることで、書き込み又は消去が遅いメモリセルＭの為に、書き込み又は消去動作を繰り返すことが避けられ、結果として書き込み性能または消去性能を向上することができる。
ここで、ＮＡＮＤストリングの構成についてより詳細に説明する。図４および図５に示すように、ｐ型半導体基板１０１上に、ｎ型半導体であるウェル１０２に囲まれた、ｐ型半導体であるセルウェル１０３が形成されている。このセルウェル１０３には、ｎ型半導体である拡散層１０４が形成されている。各メモリセルＭは、拡散層１０４で構成されたソースおよびドレインと、浮遊ゲートＦＧと、制御ゲートＣＧとを備えている。浮遊ゲートＦＧは、ソースとドレインとの間のチャネル領域上にトンネル酸化膜１０５を介して設けられた電荷保持層である。制御ゲートＣＧは、浮遊ゲートＦＧ上に絶縁膜１０６を介して設けられ、ワード線ＷＬとしての機能も有する。絶縁膜１０６は高誘電率膜であることが好ましい。例えば、絶縁膜１０６は、Ｓｉ酸化膜とＳｉ窒化膜との積層膜である。
浮遊ゲートＦＧは、トンネル酸化膜１０４、絶縁膜１０６、及び層間膜１０７により周囲から絶縁されている。なお、ＮＡＮＤ型フラッシュメモリがＳＯＮＯＳ型（又はＭＯＮＯＳ型）である場合には、電荷保持層は浮遊ゲートＦＧでなく、Ｓｉ窒化膜等からなる電荷ストレージ層が用いられる。
メモリセルＭは、浮遊ゲートＦＧに保持される電荷量に応じたしきい値電圧に対応して、異なるビット情報を記憶することができる。ここで、図６は、しきい値電圧の分布を示す図である。例えば、図６に示すように、しきい値電圧を８つの状態に制御すれば、一つのメモリセルＭに３ビットの情報を記憶することができる。メモリセルＭに記憶したビット情報は、選択読み出し電圧を選択ワード線ＷＬ（制御ゲートＣＧ）に印加し、非選択読み出し電圧を非選択ワード線（制御ゲートＣＧ）に印加することにより読み出し可能である。
セルウェル１０３内には、ＮＡＮＤストリングのドレイン側に設けられた選択ゲートトランジスタＳＧＤＴｒとＮＡＮＤストリングのソース側に設けられた選択ゲートトランジスタＳＧＳＴｒも形成されている。
選択ゲートトランジスタＳＧＤＴｒは、拡散層１０４で構成されたソースおよびドレインと、互いに電気的に接続された二層構造の選択ゲート線ＳＧＤを備えている。選択ゲートトランジスタＳＧＤＴｒのドレインは、コンタクト電極１０８、メタル配線層１０９、配線間電極１１０を介してビット線ＢＬに接続されている。選択ゲートトランジスタＳＧＤＴｒは、ロウデコーダ２から電圧が選択ゲート線ＳＧＤに印加されることにより制御される。
選択ゲートトランジスタＳＧＳＴｒは、拡散層１０４で構成されたソースと、ドレインと、互いに電気的に接続された二層構造の選択ゲート線ＳＧＳを備えている。選択ゲートトランジスタＳＧＳＴｒのソースは、コンタクト電極１１１を介してソース線ＳＲＣに接続されている。選択ゲートトランジスタＳＧＳＴｒは、ロウデコーダ２から電圧が選択ゲート線ＳＧＳに印加されることにより制御される。
ソース側選択ゲートトランジスタＳＧＳＴｒのドレインとドレイン側選択ゲートトランジスタＳＧＤＴｒのソースの間には、複数のメモリセルＭがソースとドレインとを共有して直列に接続されている。ソース線側選択ゲートトランジスタＳＧＳＴｒと直列接続された複数のメモリセルＭと及びドレイン側選択ゲートトランジスタＳＧＤＴｒとでＮＡＮＤストリングを形成する。
なお、本実施形態では、選択ゲートトランジスタＳＧＳＴｒ、ＳＧＤＴｒに隣接するメモリセルＭは、誤書き込み防止用のダミーセルに設定されている。書き込み動作時には、このダミーセルのワード線ＷＬには、他の選択ワード線ＷＬ、非選択ワード線ＷＬよりの低い電圧が印加される。
以上のように、ロウデコーダ２、制御回路３、７、９、１０、１１および内部電位発生回路６は、制御ゲートＣＧ（ワード線）、セルウェル、ソース線、およびビット線に印加する電圧を制御して、メモリセルＭの動作を制御する。
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の書き込み動作について説明する。ＮＡＮＤ型フラッシュメモリにおいては、書き込み対象のメモリセルが所望のレベルまで書き込まれるまで、書き込み電圧Ｖｐｇｍを少しずつ増加させながら、書き込みパルス印加とベリファイリードとを繰り返す、ステップアップ書き込み方式が用いられる。
図７は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の書き込み動作時のワード線、ビット線、選択ゲート線、ソース線、セルウェル等の電圧波形を示す図である。図５には、簡単のため、ステップアップ書き込みにおける、書き込みパルス印加、デトラップ動作およびベリファイリード動作の書き込みシーケンスを２回分だけ示している。１つの書き込みパルス印加、１つのデトラップ動作および１つのベリファイリード動作を１回分の書き込みシーケンスと呼ぶ。実際には、データがメモリセルへ書き込まれるまで、書き込みシーケンスが繰り返し実行される。
図７に示すように、先ず、書き込みパルス期間Ｔ１において、ビット線制御回路３が、或るページ内の書込み対象の選択メモリセルＭｓｅｌに接続されたビット線ＢＬに０Ｖを印加し、書込み対象でない非選択メモリセルＭｎｏｎ−ｓｅｌ(すなわち書込みインヒビットのメモリセル)に接続されたビット線ＢＬにＶｄｄ（２〜３Ｖ程度）を印加する。ソース線電位制御回路１１は、ソース線ＳＲＣにＶｓｒｃ（１〜３Ｖ）を印加する。
尚、１つの選択ワード線ＷＬに接続され、同時にアクセス可能な複数のメモリセルＭに格納されたデータを１ページとしている。通常、データの書込みおよび読出しは、１ページごとに実行される。
非選択メモリセルＭを有するＮＡＮＤストリングにビット線ＢＬからＶｄｄを転送するために、ドレイン側選択ゲート線ＳＧＤには４〜５Ｖの電圧が印加される。
次に、制御ゲート電位制御回路９およびロウデコーダ２が、選択ゲート線ＳＧＤ及びＳＧＳの電圧を、０〜Ｖｄｄ間の中間電位のＶｓｇｄおよびＶｓｇｓにそれぞれ設定する。続いて、制御ゲート電位制御回路９およびロウデコーダ２は、選択ワード線ＷＬｎに書込み電圧Ｖｐｇｍ（例えば、１０〜２５Ｖ程度）を印加し、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に電圧Ｖｐａｓｓ１（例えば５〜１０Ｖ程度）を印加し、さらに、その他の非選択ワード線ＷＬｎ＋２、ＷＬｎ−２等に電圧Ｖｐａｓｓ２（例えば５〜１０Ｖ程度）を印加する。
これにより、選択メモリセルＭにおいては、書き込み電圧Ｖｐｇｍが制御ゲートＣＧに印加され、０Ｖがビット線ＢＬを介してチャネルに印加される。セルウェル電位は０Ｖである。従って、書き込み電圧Ｖｐｇｍが制御ゲートＣＧとセルウェル（シリコン基板）１０３との間に印加される。その結果、高電界によるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流が生じ、チャネルから浮遊ゲートＦＧへの電子注入が発生する。すなわち書き込み動作が行われる。
一方、書き込みインヒビットのＮＡＮＤストリングにおいては、選択ゲートトランジスタＳＧＳＴｒおよびＳＧＤＴｒの双方がオフする。よって、ＮＡＮＤストリング内のチャネルはフローティングになる。非選択ワード線電圧Ｖｐａｓｓ１、Ｖｐａｓｓ２、および選択ワード線に印加した書き込み電圧Ｖｐｇｍによって、フローティングのＮＡＮＤストリング内のチャネルの電位は４〜７Ｖ程度にブーストされる。従って、書き込みインヒビットのＮＡＮＤストリングにおいては、選択ワード線ＷＬｎに書き込み電圧Ｖｐｇｍが印加されているが、トンネル酸化膜に掛かる電界が不十分なため、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流による浮遊ゲートへの電子注入は行われない。すなわち、書き込み動作は行われない。
なお、非選択ワード線電圧Ｖｐａｓｓ１と非選択ワード線電圧Ｖｐａｓｓ２は、同じ電圧としてもよいし、必要に応じて異なる電圧に設定してもよい。４０ｎｍ世代以降の微細化されたＮＡＮＤ型フラッシュメモリにおいては、書き込み対象メモリセルＭの浮遊ゲートと隣接メモリセルＭの制御ゲートＣＧとの間の容量カップリングも無視できない。従って、選択ワード線に隣接する非選択ワード線に印加する電圧Ｖｐａｓｓ１を、非選択ワード線電圧Ｖｐａｓｓ２よりも高く設定することで、選択ワード線の書き込みをアシストすることができる。
ダミーワード線ＷＬには０Ｖと非選択ワード線電圧Ｖｐａｓｓ２との中間電圧Ｖｄｙが印加される。これにより、ブーストされたチャネル端部で発生するＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ）を抑制し、ＮＡＮＤストリングの端部にあるメモリセルＭにおける誤書き込みを防止することができる。
上述した様に、書き込みパルス期間Ｔ１において、ビット線制御回路３は、選択メモリセルＭに接続されたビット線ＢＬに、０Ｖを印加する。クイックパスライト（ＱＰＷ）方式を用いる場合は、ビット線制御回路３は、しきい値がベリファイレベルＶｂｌよりも少し低いクイックパスライト用レベルを超えた選択メモリセルＭに接続されたビット線ＢＬに対しては、０Ｖより高い電圧Ｖｑｐｗ（例えば、１Ｖ）を印加する。これにより、しきい値がクイックパスライト用ベリファイレベルを超えた後は、選択メモリセルへの書き込みを抑制することができる。このため、より狭いしきい値分布をつくることが可能となる。
或るページに書き込みインヒビットのメモリセルがある場合、ビット線制御回路３は、書き込みインヒビットのメモリセルに接続されたビット線ＢＬにＶｄｄを印加する。このとき、選択ゲート線ＳＧＤに４〜５Ｖを印加することによって、選択ゲートトランジスタＳＧＤＴｒをオン状態にする。選択ゲートトランジスタＳＧＤＴｒを介して、選択ワード線ＷＬに接続された書き込みインヒビットのメモリセルには、ビット線からＶｄｄが印加される。これにより、選択ワード線ＷＬに接続された書き込みインヒビットのメモリセルへの書き込みが防止される。
このようにして、ロウデコーダ２、制御回路、３、７、９、１０、１１および内部電位発生回路６は、書き込み動作時に、制御ゲートＣＧ（ワード線）、セルウェル、ソース線、およびビット線に印加する電圧を制御して、ページ内の書き込み対象のメモリセルＭに対してのみ書き込み動作を行う。
ところで、書き込みパルス期間Ｔ１に、書き込み電圧Ｖｐｇｍを印加することで、メモリセルＭのトンネル酸化膜（セルウェルと浮遊ゲートＦＧとの間に設けられた酸化膜または窒化された酸化膜）中に存在する多数の電子トラップは電子を捕獲する。書き込みパルス期間Ｔ１が終了し、書き込み電圧Ｖｐｇｍの印加をやめて放置すると、電荷を捕獲した電子トラップから、そのトラップの時定数に従って電子の放出（デトラップ）が起こる。時定数が長いトラップも存在するため、数ｕｓ〜数ｍｓの時間のうちには電子を放出できないトラップも多く存在する。
次に、デトラップ期間Ｔ２において、ソース電位制御回路１１がソース線ＳＲＣをＶｓｒｃ(１〜３Ｖ)、およびウェル電位制御回路１０がセルウェルを０Ｖに維持する。ビット線制御回路３は、ビット線にＶｄｄを印加する。制御ゲート電位制御回路９およびロウデコーダ２が、選択ゲート線ＳＧＤ及びＳＧＳの電圧を、０〜Ｖｄｄ間の中間電位のＶｓｇｄおよびＶｓｇｓにそれぞれ設定する。
続いて、制御ゲート電位制御回路９、ロウデコーダ２が、選択ワード線ＷＬｎに０Ｖ〜２Ｖ程度の低電圧（第１の電圧）を印加し、選択ワード線ＷＬｎ以外の非選択ワード線ＷＬに第２の電圧Ｖｄｔｐ（例えば、５〜１２Ｖ程度）を印加する。
第１の電圧は、シリコン基板（セルウェル）１０３の電位（０Ｖ）と同電位か、あるいは、それより書き込み電圧Ｖｐｇｍの極性（正極）にバイアスされた電圧（０〜２Ｖ）である。第２の電圧は、書き込み電圧Ｖｐｇｍと同極性（正極）であり、かつ、第１の電圧よりも絶対値として大きい。
非選択ワード線ＷＬに印加された第２の電圧Ｖｄｔｐによって、ＮＡＮＤストリングのチャネル部の電位、すなわち、シリコン基板（ウェル）１０３の表面の電位がブーストされる。図８は、ＮＡＮＤストリングのチャネル部の電位がブーストされた状態を示す概念図である。括弧内の数字等は各部の印加電圧を表わす。選択メモリセルＭｓｅｌの制御ゲートＣＧには、０Ｖが印加されている。その他の非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧには、第２の電圧Ｖｄｔｐ（例えば、５〜１２Ｖ程度）が印加されている。非選択ワード線ＷＬに印加された第２の電圧Ｖｄｔｐが、シリコン基板（ウェル）１０３の表面の電位をブーストする。図８に示すグレーの領域がブーストされた状態を示している。選択メモリセルＭｓｅｌの制御ゲートは０Ｖであるので、選択メモリセルＭｓｅｌの中央部直下のチャネル部の電位は、その周囲の電位よりも少し低い。しかし、選択メモリセルＭｓｅｌの端部の下のチャネル部の電位は、第２の電圧Ｖｄｔｐによって充分にブーストされている。これにより、電界が選択メモリセルセルＭｓｅｌのフローティングゲートＦＧとシリコン基板（ウェル）１０３との間に矢印Ａで示す方向に印加される。
このように、ロウデコーダ２、制御回路３、７、９、１０、１１および内部電位発生回路６は、ベリファイリード動作を行う前に、選択メモリセルＭｓｅｌの制御ゲートＣＧに０Ｖ（第１の電圧）を、非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧに第２の電圧Ｖｄｔｐを印加する。これにより、書き込み時に制御ゲートＣＧとシリコン基板（ウェル）１０３との間に印加される電界とは逆極性（逆方向）の電界Ａを、制御ゲートＣＧとシリコン基板（ウェル）１０３との間に印加することができる。
電界Ａは、書き込みパルス期間Ｔ１にトンネル酸化膜中の電子トラップに捕獲された電子のデトラップを促進する。よって、次のベリファイリード期間Ｔ３に行われるベリファイリードを行う時に、トンネル酸化膜中にトラップされている電子数を減らすことができる。
通常リード動作は、書き込み動作から十分に時間が経過して、電子を放出（デトラップ）しきった定常状態で行われる。書き込み動作とベリファイリード動作との間にデトラップ動作を設けることによって、ベリファイリード動作におけるトンネル酸化膜中のトラップ電子数を、定常状態のトラップ電子数にほぼ等しくすることができる。即ち、デトラップ期間Ｔ２において、ベリファイリード動作における電荷トラップの状況を通常のリード動作における電荷トラップの状況に近付けることができる。換言すると、デトラップ期間Ｔ２後のベリファイリード動作における選択メモリセルＭｓｅｌのしきい値電圧は、通常の読出し動作における選択メモリセルＭｓｅｌのしきい値電圧とほぼ同じにすることができる。その結果、図２に示したベリファイノイズを抑制し、書き込み後のしきい値電圧分布の広がりを抑えることができる。
なお、浮遊ゲートＦＧに蓄積された電荷が放電されないように、デトラップ電圧Ｖｄｔｐは、書き込み動作時に制御ゲートＣＧに印加される書き込み電圧よりも絶対値として充分に小さく設定される。一方、デトラップ電圧Ｖｄｔｐは、選択ワード線ＷＬｎに印加される電圧（０〜１Ｖ）よりも充分に高い電圧であることが好ましい。例えば、デトラップ電圧Ｖｄｔｐは、書き込み動作時の非選択ワード線の電圧Ｖｐａｓｓ１またはＶｐａｓｓ２と等しいか、それよりも幾分低い電圧でよい。
図９（Ａ）は、制御ゲートＣＧ（ワード線ＷＬ）の延伸方向に沿ったメモリの断面図である。図９（Ｂ）は、ビット線ＢＬの延伸方向に沿ったメモリの断面図である。図９（Ａ）には、３つのＮＡＮＤストリングの断面が示されている。図９（Ｂ）には、或るＮＡＮＤストリング内の３つのメモリセルＭが示されている。
実際には、図９（Ａ）に示すように、制御ゲートＣＧは、フローティングゲートＦＧ上だけでなく、隣接する２つのフローティングゲートＦＧ間にも入り込んだ構造を有する。これは、制御ゲートＣＧとフローティングゲートＦＧとの間のカップリング比を大きくするためである。
このように、制御ゲートＣＧを隣接する２つのフローティングゲートＦＧ間に落とし込むと、制御ゲートＣＧは、シリコン基板（ウェル）１０３にも接近する。従って、書き込み動作および消去動作において、大きな電界が制御ゲートＣＧとシリコン基板（ウェル）１０３との間に印加される。例えば、書き込み動作では、１５〜２５Ｖが制御ゲートＣＧに印加され、シリコン基板（ウェル）１０３の表面電位は０〜１Ｖである。消去動作では、１５〜２５Ｖがシリコン基板（ウェル）１０３に印加され、制御ゲートＣＧの電位が０〜１Ｖである。
制御ゲートＣＧとシリコン基板（ウェル）１０３との間の強い電界により、電荷トラップがトンネル酸化膜ＴＩのＳＴＩ側のエッジ部分に多く形成される。本実施形態によるデトラップ動作は、トンネル酸化膜ＴＩのＳＴＩ側のエッジ部分にトラップされた電子を強制的に排除することができる。
続いて、図７に示すベリファイリード期間Ｔ３において、ベリファイリード動作が行われる。制御ゲート電位制御回路９およびロウデコーダ２は、選択ゲート線ＳＧＳ及びＳＧＤに、選択ゲートトランジスタＳＧＳＴｒおよびＳＧＤＴｒをオンさせる電圧Ｖｓｇ（例えば、４〜５Ｖ）を印加する。なお、ソース電位制御回路１１およびウェル電位制御回路１０は、ソース線ＳＲＣおよびセルウェルの電圧を０Ｖに維持している。
次に、制御ゲート電位制御回路９およびロウデコーダ２が、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に読み出し電圧Ｖｒｅａｄ１を印加し、選択ワード線ＷＬｎから離れた（隣接しない）非選択ワード線ＷＬｎ＋２、ＷＬｎ−２等に、読み出し電圧Ｖｒｅａｄ２を印加する。これにより、非選択ワード線に接続されたメモリセルＭは全て十分にオンした状態になる。選択ワード線ＷＬｎには、ベリファイレベルＶｃｇｒｖが印加される。
なお、読み出し電圧Ｖｒｅａｄ１と読み出し電圧Ｖｒｅａｄ２とは、通常、同じ電位に設定される。４０ｎｍ世代以降の微細化されたＮＡＮＤ型フラッシュメモリにおいては、選択セルワード線と隣接セルの浮遊ゲート間の容量カップリングが顕著になる。この容量カップリングによる影響で、互いに隣接するメモリセルの電流駆動力が低下するおそれがある。このような電流駆動能力の低下を補うために、読み出し電圧Ｖｒｅａｄ１とＶｒｅａｄ２とを互いに異ならせてもよい。
ビット線制御回路３が、読み出しのための電圧Ｖｂｌ（例えば、０．５Ｖ程度）をビット線ＢＬに印加する。この時にビット線制御回路３に含まれているセンス回路がメモリセルＭに流れる電流をセンスする。センス回路は、ベリファイ対象のメモリセルＭのしきい値がベリファイレベルＶｃｇｖｆよりも高いか低いかをメモリセルＭに流れる電流の大小で判断する。
本実施形態では、１つのメモリセルに３ビット（８値）を記憶する場合を想定しており、その場合、ベリファイ電圧Ｖｃｇｖｆを７回変更してセンス動作が繰り返される。
このように、選択ワード線ＷＬｎが接続されたメモリセルＭのしきい値電圧とベリファイ電圧Ｖｃｇｖｆとの大小関係が、センス回路によりセンスされる。このセンス結果に応じたデータが、ビット線制御回路３に含まれているラッチ回路にラッチされる。
その後、ベリファイ回路１２は、該ラッチされたデータに基づいて、ページ内において書き込み対象である全てのメモリセルのしきい値電圧、もしくは、予め設定された許容ビット数または許容バイト数を残した全てのメモリセルのしきい値電圧が、ベリファイレベルまで達しているか（書き込まれているか）、すなわち書き込みベリファイパスであるかどうかを判断する。
ここで、既述のように、デトラップ期間Ｔ２において、トンネル酸化膜の電子トラップに捕獲された電子をデトラップさせている。したがって、ベリファイリード時のトラップ電子数は、通常リード動作時の定常状態におけるトラップ電子数にほぼ等しくすることができる。
これにより、ベリファイリードおよび通常リードを、ほぼ同じしきい値電圧のもとで行うことができる。その結果、メモリセルの数を増しても、異なるしきい値電圧でベリファイリードを行うメモリセル数を減らすことができる。すなわち、ベリファイノイズが軽減される。
以降、ベリファイ回路１２によって書き込みベリファイパスと判断されなかった場合、書き込み電圧ＶｐｇｍをΔＶｐｇｍだけ上昇させて、Ｔ１〜Ｔ３の一連の書き込みシーケンスを繰り返す。書き込みシーケンスを繰り返すごとに書き込み電圧ＶｐｇｍをΔＶｐｇｍだけ上昇させる。書き込みシーケンスを所定回数繰り返しても書き込みベリファイパスとならなかった場合には、書き込みＮＧとして書き込み動作を終了する。
一方、書き込みベリファイパスの場合には、書き込みパスとして当該ページに対する書き込み動作を終了する。
本実施形態によれば、書き込みパルスを印加した後、ベリファイリード動作を行う前に、デトラップ動作を実行する。一般に、ＮＡＮＤ型フラッシュメモリは、プロセス平易化および回路面積削減のために、負電圧をワード線に印加することはできない構成を採用している場合が多い。本実施形態によるデトラップ動作では、制御ゲート電位制御回路９およびロウデコーダ２は、負電位をワード線ＷＬに印加しない。本実施形態は、負電位をワード線ＷＬに印加しなくとも、電荷保持層(例えば、フローティングゲートＦＧ)とシリコン基板との間のトンネル絶縁膜に負電界Ａ(電荷保持層電位＜シリコン基板電位)を印加することができる。
トンネル絶縁膜に負電界Ａを印加するために、セルウェル１０３全体の電位を上げる手法が考えられる。しかし、セルウェル１０３全体の電位を電源電圧以上に上げるためには、昇圧回路が、非常に大きな容量のウェルを充電する必要がある。このためセルウェル１０３全体の電位の制御は、長時間を要し、かつ、消費電流を増大させる。
これに対し、本実施形態は、非選択メモリセルの制御ゲートＣＧを利用して、セルウェル１０３の表面のみの電位をブーストするだけである。よって、デトラップ期間Ｔ２は短時間で済む。さらに、ワード線ＷＬの充電だけで済むので、デトラップ期間Ｔ２における消費電流の増大は少ない。
従来、ベリファイノイズによってしきい値電圧分布が広がることを考慮して、書き込み時のステップアップ電圧ΔＶｐｇｍを小さく設定せざるを得なかった。これに対し、本実施形態では、デトラップ動作によって、書き込み後のしきい値電圧分布の広がりを抑えることができるので、しきい値電圧分布を超えない範囲でステップアップ電圧ΔＶｐｇｍを大きく設定することができる。ステップアップ電圧ΔＶｐｇｍが大きいと、書き込みシーケンスの繰り返し回数を減らすことができる。従って、デトラップ期間Ｔ２が追加されたとしても、ステップアップ電圧ΔＶｐｇｍを大きく設定することによって、全体としての書き込み時間を短縮することができる。
図１０は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の読み出し動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
読み出し動作時の各波形は、図７のベリファイリード期間Ｔ３の波形と同様であり、読み出し動作中に行われる詳細な各動作も、ベリファイリード動作中に行われる詳細な各動作と同様である。本実施形態では、選択ワード線の電圧は、小さい方から順次７段階のリファレンスレベルＶｃｇｒｖに変更されているが、これに限定しない。
浮遊ゲート型のＮＡＮＤ型フラッシュメモリにおいては、通常、ベリファイノイズはトンネル酸化膜中の電子トラップに起因する。そのため、本実施形態では電子トラップを用いて説明したが、トラップの種類は電子トラップに限らない。正孔トラップに起因するベリファイノイズに対しても本発明は適用可能であり、同じ効果が得られる。
（第２の実施形態）
図１１は、本発明に係る第２の実施形態に従ったＭＯＮＯＳ構造のメモリを示す断面図である。ＭＯＮＯＳ構造は、トンネル絶縁膜ＴＩとして、例えば、シリコン酸化膜またはＯＮＯ膜（ＳｉＯ２−ＳｉＮ−ＳｉＯ２の積層膜）を採用し、電荷保持層（チャージトラップ層）ＣＴとして、例えば、シリコン窒化膜を有する。トンネル絶縁膜ＴＩは、シリコン基板１０３上に設けられている。チャージトラップ層ＣＴは、トンネル絶縁膜ＴＩ上に設けられている。
ブロック絶縁膜ＢＩがチャージトラップ層ＣＴ上に設けられている。制御ゲートＣＧは、ブロック絶縁膜ＢＩ上に設けられている。第２の実施形態において、制御ゲートＣＧは、ＴａＮ、ポリシリコン、シリサイドの積層膜である。第２の実施形態によるＭＯＮＯＳ型メモリの他の構成は、第１の実施形態の構成と同様でよい。
ブロック絶縁膜ＢＩ、チャージトラップ層ＣＴおよびトンネル絶縁膜ＴＩの総膜厚は、例えば、２０〜３０ｎｍと薄い。即ち、制御ゲートＣＧとシリコン基板（ウェル）１０３との距離が短い。従って、書き込み動作および消去動作において、制御ゲートＣＧとシリコン基板（ウェル）１０３との間に大きな電界が印加され得る。制御ゲートＣＧとシリコン基板（ウェル）１０３との間の電界により、電荷トラップがトンネル酸化膜ＴＩのＳＴＩ側のエッジ部分に多く形成される。
第２の実施形態の動作は、第１の実施形態の動作と同様であり、第２の実施形態は、第１の実施形態と同様のデトラップ動作を実行する。これにより、第２の実施形態は、トンネル酸化膜ＴＩのＳＴＩ側のエッジ部分にトラップされた電子も強制的に排除することができる。
第２の実施形態のようなＭＯＮＯＳ型メモリであっても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
図１２は、本発明に係る第３の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図である。図１２ではＮＡＮＤストリングのチャネル部の電位がブーストされた状態も示されている。ここで、Ｍｓｅｌは書き込み対象の選択メモリセルであり、Ｍａｄｊは選択メモリセルＭｓｅｌに隣接する非選択メモリセルであり、Ｍｎｏｎ−ｓｅｌは、Ｍａｄｊ以外の非選択メモリセルである。
第３の実施形態では非選択メモリセルＭａｄｊの制御ゲートＣＧに印加される電圧が第１または第２の実施形態のそれと異なる。第３の実施形態の構成は、第１または第２の実施形態の構成と同様でよい。
第１および第２の実施形態によるデトラップ動作において、選択メモリセルＭｓｅｌの制御ゲートＣＧの電位に対して、選択メモリセルＭｓｅｌのチャネル部の電位が高すぎて、ＮＡＮＤストリングのチャネル部の電位が過度にブーストされる場合、ＧＩＤＬ（Gate Induced Drain Leakage）が選択メモリセルＭｓｅｌの拡散層端において発生するおそれがある。
ＧＩＤＬが発生すると、電子またはホールがＧＩＤＬの発生場所付近のフローティングゲートＦＧに注入される。それにより、メモリセルＭのしきい値を変動させるおそれがある。即ち、メモリセルＭのしきい値に対してディスターブを与えるおそれがある。
これに対処するために、第３の実施形態では、デトラップ動作において、制御ゲート電位制御回路９およびロウデコーダ２は、非選択メモリセルＭａｄｊの制御ゲートＣＧに第３の電圧を印加する。第３の電圧は、非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧに印加される電圧よりも低く、かつ、シリコン基板（セルウェル）１０３の電圧０Ｖよりも高い電圧である。
例えば、選択メモリセルＭｓｅｌの制御ゲートＣＧ（ＷＬｎ）の電圧を０〜１Ｖとし、非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧ（ＷＬｎ−２およびＷＬｎ＋２）の電圧Ｖｄｔｐを１０Ｖとする。このとき、非選択メモリセルＭａｄｊの制御ゲートＣＧ（ＷＬｎ−１およびＷＬｎ＋１）の電圧Ｖｇｐは、例えば、３Ｖである。
このように、非選択メモリセルＭａｄｊの制御ゲートＣＧの電圧を、非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧの電圧よりも低くすることによって、選択メモリセルＭｓｅｌのソースまたはドレインの拡散層端部の電界を軽減させることができる。よって、ＧＩＤＬが選択メモリセルＭｓｅｌのソースまたはドレインの拡散層端部で生じることを抑制することができる。その結果、電子またはホールがＧＩＤＬの発生場所付近のフローティングゲートＦＧに注入されることを防止することができる。即ち、ＮＡＮＤストリング内のメモリセルＭのしきい値にディスターブを与えない。
第３の実施形態は、第１または第２の実施形態のいずれにも適用することができる。これにより、第３の実施形態は、第１または第２の実施形態の効果をも得ることができる。即ち、第３の実施形態は、デトラップ動作において、ＧＩＬＤを抑制しつつ、トンネル酸化膜ＴＩにトラップされた電子を排除することができる。
（第４の実施形態）
図１３は、本発明に係る第４の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図である。図１３ではＮＡＮＤストリングのチャネル部の電位がブーストされた状態も示されている。ここで、書き込み対象の選択メモリセルをＭｓｅｌとし、それ以外の非選択メモリセルをＭｎｏｎ−ｓｅｌと表示している。
第４の実施形態の構成は、第１または第２の実施形態の構成と同様でよい。
第４の実施形態では、デトラップ動作において選択メモリセルＭｓｅｌおよび非選択メモリセルＭｎｏｎ−ｓｅｌのそれぞれの制御ゲートＣＧに印加される電圧が、第１または第２の実施形態のそれよりも少し高い電圧に設定される。例えば、制御ゲートＣＧに印加される電圧は、第１または第２の実施形態のそれよりも２Ｖずつ高い電位に設定される。即ち、選択メモリセルＭｓｅｌの制御ゲートＣＧ（ＷＬｎ）に印加される電圧を約２Ｖとし、非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧ（ＷＬｎ−２、ＷＬｎ−１、ＷＬｎ＋１、ＷＬｎ＋２）に印加される電圧を約１２Ｖとする。
選択メモリセルＭｓｅｌの制御ゲートＣＧ（ＷＬｎ）に印加される電圧が０Ｖよりも高い電圧に設定されることにより、選択メモリセルＭｓｅｌのソースまたはドレインの拡散層端部におけるＧＩＤＬを抑制することができる。
一方、選択メモリセルＭｓｅｌの制御ゲートＣＧの電圧と非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧの電圧との差は、第１または第２の実施形態のそれと同じ１０Ｖである。よって、選択メモリセルＭｓｅｌの制御ゲートＣＧの電圧に対するＮＡＮＤストリングのチャネル部の相対的な電圧は、第１または第２の実施形態のそれと同じである。
その結果、第４の実施形態は、デトラップ動作において、ＧＩＬＤを抑制しつつ、トンネル酸化膜ＴＩにトラップされた電子を排除することができる。
（第５の実施形態）
図１４は、本発明に係る第５の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図である。図１４ではＮＡＮＤストリングのチャネル部の電位がブーストされた状態も示されている。ここで、書き込み対象の選択メモリセルをＭｓｅｌとし、選択メモリセルＭｓｅｌに隣接する非選択メモリセルをＭａｄｊとし、Ｍａｄｊ以外の非選択メモリセルをＭｎｏｎ−ｓｅｌと表示している。
第５の実施形態は、第３および第４の実施形態の組合せである。従って、第５の実施形態の構成は、第１または第２の実施形態の構成と同様でよい。ただし、第５の実施形態では非選択メモリセルＭａｄｊの制御ゲートＣＧに印加される電圧が第３の実施形態のそれと異なる。
第５の実施形態では、デトラップ動作において、制御ゲート電位制御回路９およびロウデコーダ２は、非選択メモリセルＭａｄｊの制御ゲートＣＧに第３の電圧を印加する。第３の電圧は、非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧに印加される電圧よりも低く、かつ、シリコン基板（セルウェル）１０３の電圧０Ｖよりも高い電圧である。
例えば、選択メモリセルＭｓｅｌの制御ゲートＣＧ（ＷＬｎ）の電圧を約２Ｖとする。非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧ（ＷＬｎ−２およびＷＬｎ＋２）の電圧Ｖｄｔｐを約１２Ｖとする。このとき、非選択メモリセルＭａｄｊの制御ゲートＣＧ（ＷＬｎ−１およびＷＬｎ＋１）の電圧Ｖｇｐは、例えば、５Ｖとする。
このように、非選択メモリセルＭａｄｊの制御ゲートＣＧの電圧を、非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧの電圧よりも低くすることによって、選択メモリセルＭｓｅｌのソースまたはドレインの拡散層端部の電界を軽減させることができる。よって、ＧＩＤＬが選択メモリセルＭｓｅｌのソースまたはドレインの拡散層端部で生じることを抑制しつつ、トンネル酸化膜ＴＩにトラップされた電子を排除することができる。さらに、第５の実施形態では、選択メモリセルＭｓｅｌの制御ゲートＣＧ（ＷＬｎ）に印加される電圧が０Ｖよりも高い電圧に設定される。これにより、ＧＩＤＬをさらに抑制することができる。
第５の実施形態は、第１または第２の実施形態のいずれにも適用することができる。これにより、第４の実施形態は、第１または第２の実施形態の効果をも得ることができる。
（第６の実施形態）
図１５は、本発明に係る第６の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図である。図１５ではＮＡＮＤストリングのチャネル部の電位がブーストされた状態も示されている。
第６の実施形態では、選択メモリセルＭｓｅｌ、非選択メモリセルＭａｄｊおよびその近傍の非選択メモリセルＭｎｏｎ−ｓｅｌの各制御ゲートＣＧの電圧は、第５の実施形態のそれらと同様である。しかし、第６の実施形態では、選択メモリセルＭｓｅｌから離隔した非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧには、０Ｖが印加されている。一方、選択メモリセルＭｓｅｌの近傍の数個の非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧには、電圧Ｖｄｔｐが印加されている。
デトラップ動作の対象は、書き込み対象である選択メモリセルＭｓｅｌである。従って、本来、デトラップのためには、選択メモリセルＭｓｅｌのチャネル部の電位およびその近傍の電位のみをブーストすれば足りる。即ち、選択メモリセルＭｓｅｌから離隔した非選択メモリセルＭｎｏｎ−ｓｅｌのチャネル部の電圧はブーストする必要が無い。
むしろ、非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧに印加されるＶｄｔｐを高くすることは、プログラム・ディスターブの原因となる。第６の実施形態では、プログラム・ディスターブを抑制するために、選択メモリセルＭｓｅｌから離隔した非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧに０Ｖを印加する。これによって、プログラム・ディスターブを抑制するとともに、消費電力を低減することができる。
第６の実施形態は、第１〜第５の実施形態のいずれにも適用することができる。これにより、第６の実施形態は、第１〜第５の実施形態のいずれかの効果を得ることができる。
尚、図１５に示すように、Ｖｄｔｐが印加されている非選択メモリセルＭｎｏｎ−ｓｅｌの両端のメモリセルの制御ゲートＣＧには、非選択メモリセルＭａｄｊの制御ゲートと同様に、Ｖｇｐ＝５Ｖが印加されている。これは、Ｖｄｔｐが印加されている非選択メモリセルＭｎｏｎ−ｓｅｌの両端におけるチャネル部の電界を緩和し、ＧＩＤＬの発生を抑制するためである。
（第７の実施形態）
図１６は、本発明に係る第７の実施形態に従ったＮＡＮＤ型フラッシュメモリを示す断面図である。図１６ではＮＡＮＤストリングのチャネル部の電位がブーストされた状態も示されている。ここで、選択メモリセルＭｓｅｌよりもソース側にある非選択メモリセルをＭｓとし、選択メモリセルＭｓｅｌよりもドレイン側にある非選択メモリセルをＭｄと表示している。
通常、ＮＡＮＤ型フラッシュメモリでは、ソース側にあるメモリセルＭから書き込みが実行される。よって、非選択メモリセルＭｓには、データが既に書き込まれている（電子がフローティングゲートＦＧに保持されている）確率が高い。
データが既に書き込まれていると、非選択メモリセルＭｓのチャネル部の電位はブーストされ難い。一方、データが書き込まれていない非選択メモリセルＭｄのチャネル部の電位はブーストされ易い。従って、非選択メモリセルＭｓの制御ゲートＣＧの電圧Ｖｄｔｐ１を、非選択メモリセルＭｄの制御ゲートＣＧの電圧Ｖｄｔｐ２よりも高くする。例えば、Ｖｄｔｐ１を約１２Ｖとし、Ｖｄｔｐ２を約１０Ｖとする。
これにより、デトラップ動作において、非選択メモリセルＭｓのブーストされたチャネル部の電位と非選択メモリセルＭｄのブーストされたチャネル部の電位との差を小さく、ほぼ等しくすることができる。
第７の実施形態は、第１〜第６の実施形態のいずれにも適用することができる。第３、第５または第６の実施形態に適用する場合には、図１２、図１３、図１５に示すように、非選択メモリセルＭａｄｊの制御ゲートＣＧの電圧を、それ以外の非選択メモリセルＭｎｏｎ−ｓｅｌの制御ゲートＣＧの電圧よりも低く設定すればよい。
（第８の実施形態）
図１７は、本発明に係る第８の実施形態に従ったＮＡＮＤ型フラッシュメモリの動作を示すタイミング図である。第８の実施形態では、デトラップ動作において、選択ワード線ＷＬｎの電位を、一旦Ｖｄｔｐに立ち上げ、その後、０Ｖあるいは０Ｖより少し高い電圧へ低下させている。第８の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。また、第８の実施形態の構成も、第１の実施形態の構成と同様でよい。
上述のように、データが既に書き込まれているソース側の非選択メモリセルのチャネル部の電位はブーストされ難い。一方、データが書き込まれていないドレイン側の非選択メモリセルのチャネル部の電位はブーストされ易い。従って、非選択メモリセルの制御ゲートＣＧに同電位を印加した場合、ドレイン側の非選択メモリセルのブーストされたチャネル部の電位はソース側の非選択メモリセルのブーストされたチャネル部の電位よりも高くなる。この場合、ドレイン側の非選択メモリセルのチャネル部からソース側の非選択メモリセルのチャネル部へ電流が流れる。この電流がディスターブ（誤書き込み）の原因となる。
これに対処するために、第８の実施形態では、デトラップ動作において、選択ワード線ＷＬｎの電位を、一旦Ｖｄｔｐに立ち上げる。これにより、選択ワード線ＷＬｎの真下でもチャネル部がブーストされ、選択ワード線ＷＬｎの下のチャネル部でブーストされたチャネルが分断されることがなくなる。従って、ドレイン側の非選択メモリセルのブーストされたチャネル部の電位が、ソース側の非選択メモリセルのブーストされたチャネル部の電位と同じになる。その結果、上記ディスターブを抑制することができる。
第８の実施形態は、第４または第６の実施形態のいずれにも適用することができる。これにより、第８の実施形態は、第４または第６の実施形態の効果をも得ることができる。
（第９の実施形態）
図１８は、本発明に係る第９の実施形態に従ったＮＡＮＤ型フラッシュメモリの動作を示すタイミング図である。第９の実施形態は、第３および第８の実施形態の組合せである。従って、第９の実施形態では、デトラップ動作において、選択ワード線ＷＬｎの電位を、一旦Ｖｄｔｐに立ち上げ、その後、０Ｖあるいは０Ｖより少し高い電圧へ低下させている。さらに、選択メモリセルＭｓｅｌに隣接する非選択メモリセルＭａｄｊの制御ゲートＣＧ（ＷＬｎ＋１およびＷＬｎ−１）の電位も、一旦Ｖｄｔｐに立ち上げ、その後、Ｖｇｐに低下させている。
第９の実施形態のその他の動作は、第３の実施形態の動作と同様でよい。また、第９の実施形態の構成も、第３の実施形態の構成と同様でよい。
第９の実施形態では、デトラップ動作において、選択ワード線ＷＬｎ、ＷＬｎ＋１、ＷＬｎ−１の各電位を、一旦Ｖｄｔｐに立ち上げる。これにより、選択ワード線ＷＬｎ、ＷＬｎ＋１、ＷＬｎ−１の下でもチャネル部がブーストされ、選択ワード線ＷＬｎ、ＷＬｎ＋１、ＷＬｎ−１のところで、ブーストされたチャネルが分断されることがなくなる。従って、ドレイン側の非選択メモリセルのブーストされたチャネル部の電位が、ソース側の非選択メモリセルのブーストされたチャネル部の電位と同じになる。その結果、第８の実施形態と同様にディスターブを抑制することができる。
第９の実施形態は、第５または第６の実施形態のいずれにも適用することができる。これにより、第９の実施形態は、第５または第６の実施形態の効果をも得ることができる。
１００…ＮＡＮＤ型フラッシュメモリ、１…メモリセルアレイ、３…ビット線制御回路、９…制御ゲート電位制御回路、１０…ウェル電位制御回路、１１…ソース電位制御回路、１２…ベリファイ回路、１０３…セルウェル、Ｍｓｅｌ…選択メモリセル、Ｍａｄｊ…選択メモリセルに隣接する非選択メモリセル、Ｍｎｏｎ−ｓｅｌ…非選択メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＦＧ…フローティングゲート、ＣＧ…制御ゲート、１０４…拡散層

Claims (4)

  1. 半導体基板表面に形成された半導体ウェル、前記半導体ウェル上に設けられた第１の絶縁膜、前記第１の絶縁膜上に設けられた電荷保持層、前記電荷保持層上に設けられた第２の絶縁膜、および、前記第２の絶縁膜の上方に設けられた制御ゲートを含み、前記電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、
    前記制御ゲートおよび前記半導体ウェルに印加する電圧を制御する制御回路とを備え、
    書き込み動作において、前記制御回路は、書き込み対象である選択メモリセルの前記制御ゲートと前記半導体ウェルとの間に書き込み電圧を印加し、
    前記書き込み動作後、前記選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、前記制御回路は、前記選択メモリセルの前記制御ゲートに、前記半導体ウェルの電位と同電位または前記書き込み電圧と同極性である第１の電圧を印加し、書き込み対象ではない非選択メモリセルの制御ゲートには、前記書き込み電圧と同極性であり前記第１の電圧よりも絶対値として大きい第２の電圧を印加するデトラップ動作を行い、
    前記デトラップ動作において、前記制御回路は、前記選択メモリセルの前記制御ゲートの電圧を一旦前記第２の電圧へ立ち上げた後に、前記第１の電圧に設定することを特徴とするＮＡＮＤ型フラッシュメモリ。
  2. 半導体基板表面に形成された半導体ウェル、前記半導体ウェル上に設けられた第１の絶縁膜、前記第１の絶縁膜上に設けられた電荷保持層、前記電荷保持層上に設けられた第２の絶縁膜、および、前記第２の絶縁膜の上方に設けられた制御ゲートを含み、前記電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、
    前記制御ゲートおよび前記半導体ウェルに印加する電圧を制御する制御回路とを備え、
    書き込み動作において、前記制御回路は、書き込み対象である選択メモリセルの前記制御ゲートと前記半導体ウェルとの間に書き込み電圧を印加し、
    前記書き込み動作後、前記選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、前記制御回路は、前記選択メモリセルの前記制御ゲートに、前記半導体ウェルの電位と同電位または前記書き込み電圧と同極性である第１の電圧を印加し、前記選択メモリセルに隣接しない第１の非選択メモリセルの制御ゲートには、前記書き込み電圧と同極性であり前記第１の電圧よりも絶対値として大きい第２の電圧を印加し、前記選択メモリセルに隣接する第２の非選択メモリセルの制御ゲートには、前記書き込み電圧と同極性であり前記第２の電圧よりも絶対値として小さい第３の電圧を印加するデトラップ動作を行い、
    前記デトラップ動作において、前記制御回路は、前記第２の非選択メモリセルの前記制御ゲートの電圧を一旦前記第２の電圧へ立ち上げた後に、前記第３の電圧に設定することを特徴とするＮＡＮＤ型フラッシュメモリ。
  3. 前記デトラップ動作において、前記制御回路は、前記選択メモリセルの両側に隣接する複数の非選択メモリセルの制御ゲートに前記第２または前記第３の電圧を印加し、前記隣接する複数の非選択メモリセルよりも前記選択メモリセルから離隔した非選択メモリセルの制御ゲートには前記半導体ウェルの電位と同電位が印加されることを特徴とする請求項１または請求項２のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
  4. 前記デトラップ動作において、前記制御回路は、前記選択メモリセルのソース側にある前記非選択メモリセルの前記制御ゲートの電圧を、前記選択メモリセルのドレイン側にある前記非選択メモリセルの前記制御ゲートの電圧よりも高くすることを特徴とする請求項１から請求項３のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
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