JP3410747B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP3410747B2
JP3410747B2 JP17868492A JP17868492A JP3410747B2 JP 3410747 B2 JP3410747 B2 JP 3410747B2 JP 17868492 A JP17868492 A JP 17868492A JP 17868492 A JP17868492 A JP 17868492A JP 3410747 B2 JP3410747 B2 JP 3410747B2
Authority
JP
Japan
Prior art keywords
pulse
substrate
memory cell
erase
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17868492A
Other languages
English (en)
Other versions
JPH0621404A (ja
Inventor
裕久 飯塚
哲郎 遠藤
誠一 有留
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP17868492A priority Critical patent/JP3410747B2/ja
Publication of JPH0621404A publication Critical patent/JPH0621404A/ja
Application granted granted Critical
Publication of JP3410747B2 publication Critical patent/JP3410747B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的書き換え可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特
にメモリセルを構成するトランジスタのゲート絶縁膜に
与えられるストレスの緩和をはかった不揮発性半導体記
憶装置に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソ―ス，ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
し、この単位をビット線に接続するものである。メモリ
セルは通常、電荷蓄積層と制御ゲ―トが積層されたＦＥ
Ｔ−ＭＯＳ構造を有する。メモリセルアレイは、ｐ型基
板又はｎ型基板に形成されたｐ型ウェル内に集積形成さ
れる。ＮＡＮＤセルのドレイン側は選択ゲ―トを介して
ビット線に接続され、ソ―ス側もやはり選択ゲ―トを介
してソ―ス線（基準電位配線）に接続される。メモリセ
ルの制御ゲ―トは、行方向に連続的に配設されてワ―ド
線となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。デ―タ書き込みの動作は、ビット
線から最も離れた位置のメモリセルから順に行う。選択
されたメモリセルの制御ゲ―トには、書き込み電位Ｖｗ
（＝２０Ｖ程度）を印加し、それよりビット線側にある
メモリセルの制御ゲ―ト及び選択ゲ―トには中間電位Ｖ
ｍ（＝１０Ｖ程度）を印加し、ビット線にはデ―タに応
じて０Ｖ又は中間電位Ｖｍを与える。ビット線に０Ｖが
与えられた時、その電位は選択メモリセルのドレインま
で伝達されて、基板側から浮遊ゲ―トにＦ−Ｎトンネリ
ングにより電子注入が生じる。これにより、その選択さ
れたメモリセルのしきい値は正方向にシフトする。この
状態を、例えば“１”とする。ビット線に中間電位Ｖｍ
が与えられた時には電子注入が起こらず、従ってしきい
値は変化せず、負に止まる。この状態は“０”である。
【０００４】デ―タ消去動作は、選択されたブロックの
全てのＮＡＮＤセルのメモリセルに対して同時に行われ
る。即ち、選択されたブロック内の全ての制御ゲ―トを
０Ｖとし、選択ゲ―ト，ビット線，ソ―ス線，メモリセ
ルアレイが形成されたｐ型基板（又はｐ型ウェル及びｎ
型基板）に消去電位Ｖｅ（＝20Ｖ程度）を印加する。こ
れにより、全てのメモリセルで浮遊ゲ―トの電子がＦ−
Ｎトンネリングにより基板側に放出され、しきい値は負
方向にシフトする。
【０００５】デ―タ読み出し動作は、選択されたメモリ
セルの制御ゲ―トを０Ｖとし、それ以外のメモリセルの
制御ゲ―ト及び選択ゲ―トを電源電位Ｖcc（＝５Ｖ程
度）とし、選択メモリセルで電流が流れるか否かを検出
することにより行われる。
【０００６】また、ベリファイ（検証動作）書き込み動
作の場合は、まず上記の書き込み動作（但し、このパル
ス幅は一般には上記の方法のパルス幅よりも短い）によ
り書き込みを行い、次に検証動作を行って書き込みが十
分であるか調べる。もし、書き込みが不十分の場合に
は、同じパルス幅のパルス、或いはパルス幅を複数倍し
たパルスを同様に１回印加して、十分書き込みがなされ
るまで繰り返される。ここで、パルス幅を複数倍にする
のは書き込みされにくいセルをより早く書き込みするた
めである。
【０００７】ベリファイ（検証動作）消去動作の場合も
同様で、まず上記の消去動作（但しこのパルス幅は一般
には上記の方法のパルス幅よりも短い）により消去を行
い、次に検証動作を行って消去するブロックで全てのセ
ルにおいて消去が十分であるかを調べる。もし、消去が
不十分の場合には、同じパルス幅のパルス、或いはパル
ス幅を複数倍したパルスを同様に１回印加して、全てが
消去されるまで繰り返される。ここで、パルス幅を複数
倍にするのは消去されにくいセルをより早く消去するた
めである。
【０００８】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書き込み及び消去動作時
には、ゲ―ト酸化膜に高電界の単一の方形波パルスを印
加してＦ−Ｎトンネル電流を流すことにより、浮遊ゲ―
トの電子の出し入れを行っている。このため、ゲ―ト酸
化膜にＦ−Ｎトンネル電流を繰り返し流すストレスによ
り、ゲ―ト酸化膜が劣化して低電界でのリ―ク電流が増
大し、浮遊ゲ―トの正電荷及び負電荷が抜け易くなり、
デ―タ保持特性が劣化してしまう。よって、このデ―タ
保持特性の劣化の原因となるゲ―ト酸化膜の低電界での
リ―ク電流を減少させる必要がある。これは、ＮＡＮＤ
型ＥＥＰＲＯＭに限らず、ゲート絶縁膜にトンネル電流
を流すことにより書き込み或いは消去を行う、全てのＥ
ＥＰＲＯＭに当てはまる。
【０００９】
【発明が解決しようとする課題】このように従来のＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、デ―タ書き込みや消去を
繰り返すことにより、ゲ―ト絶縁膜が劣化して低電界で
のリ―ク電流が増大し、デ―タ保持特性が劣化してしま
う、という問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、デ―タ保持特性の劣化
の原因となるゲ―ト絶縁膜の低電界でのリ―ク電流を減
少させることができ、データ保持特性の改善をはかり得
る不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の骨子は、半導体
基板上に電荷蓄積層と制御ゲ―トが積層形成され、電荷
蓄積層と基板の間の電荷により電気的書き換えを可能に
したメモリセルが複数個（ずつ直列接続されてＮＡＮＤ
セルを構成して）マトリクス配列されたメモリセルアレ
イを有する不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に
おいて、デ―タ書き込み動作又はデ―タ消去動作の後に
ゲ―ト絶縁膜の低電界でのリ―ク電流を減少させるスト
レス緩和動作を行うことにある。
【００１２】即ち本発明（請求項１，２）は、ＥＥＰＲ
ＯＭにおいて、デ―タ書き込みをするためにメモリセル
を構成するトランジスタのゲート絶縁膜に書き込み電圧
Ｖｗを印加する手段と、デ―タ消去をするためにゲート
絶縁膜に消去電圧Ｖｅを印加する手段と、デ―タ書き込
み動作及びデ―タ消去動作の少なくとも一方の後に、ゲ
―ト絶縁膜に与えられるストレスを緩和するために該ゲ
ート絶縁膜に電圧Ｖｓ（望ましくは、直前にゲート絶縁
膜に印加された電圧Ｖｗ又はＶｅと逆極性）を印加する
手段とを具備し、ストレス緩和のための電圧Ｖｓを、 ｜Ｖｓ｜＜｜Ｖｗ｜，｜Ｖｓ｜＜｜Ｖｅ｜ の関係を満たすよう設定してなることを特徴とする。
【００１３】また、本発明（請求項３）は、ＥＥＰＲＯ
Ｍにおいて、デ―タ書き込みをするためにメモリセルを
構成するトランジスタのゲート絶縁膜に書き込み電圧Ｖ
ｗを印加する手段と、デ―タ消去をするためにゲート絶
縁膜に消去電圧Ｖｅを印加する手段と、デ―タ読み出し
動作の前に、ゲ―ト絶縁膜に与えられるストレスを緩和
するために該ゲート絶縁膜に電圧Ｖｓ（望ましくは、直
前にゲート絶縁膜に印加された電圧Ｖｗ又はＶｅと逆極
性）を印加する手段とを具備し、ストレス緩和のための
電圧Ｖｓを、 ｜Ｖｓ｜＜｜Ｖｗ｜，｜Ｖｓ｜＜｜Ｖｅ｜ の関係を満たすよう設定してなることを特徴とする。
【００１４】また、本発明（請求項５〜７）は、ＥＥＰ
ＲＯＭにおいて、データ消去をするためにメモリセルを
構成するトランジスタのゲート絶縁膜に消去パルスを印
加する手段と、データ書き込みをするためにゲート絶縁
膜に書き込みパルスを印加する手段と、データ消去によ
りゲート絶縁膜に与えられるストレスを緩和するため
に、消去パルスの他に消去電圧よりも低い（かつ消去パ
ルスとは逆バイアスの）ストレス緩和用のパルスを用
い、消去パルスの印加の度にストレス緩和用のパルスを
ゲート絶縁膜に印加するか、又は複数回の消去パルスの
最後に１回だけストレス緩和用のパルスをゲート絶縁膜
に印加する手段と、データ書き込みによりゲート絶縁膜
に与えられるストレスを緩和するために、書き込みパル
スの他に書き込み電圧よりも低い（かつ書き込みパルス
とは逆バイアスの）ストレス緩和用のパルスを用い、書
き込みパルスの印加の度にストレス緩和用のパルスをゲ
ート絶縁膜に印加するか、又は複数回の書き込みパルス
の最後に１回だけストレス緩和用のパルスをゲート絶縁
膜に印加する手段と備えたことを特徴とする。
【００１５】
【００１６】
【作用】データ書き込み、あるいはデータ消去を、メモ
リセルのゲート絶縁膜全体にＦ−Ｎトンネル電流を流し
電荷蓄積層に負電荷或いは正電荷を蓄積させることによ
り行っているＥＥＰＲＯＭにおいて、一般にゲート絶縁
膜にＦ−Ｎトンネル電流を流していくと、低電界側での
リーク電流が増大し、データ保持特性を劣化することが
知られている。
【００１７】しかし、ゲ―ト絶縁膜にトンネル電流を流
しストレスを与え、次にこのトンネル電流を流すバイア
スと逆方向にバイアスを印加するとゲ―ト絶縁膜の低電
界リ―クが減少することが実験により確かめられた。図
１に、その実験結果を示す。図中の細線実線は初期特性
で、点線はゲ―ト酸化膜に定電圧をある一定時間印加し
てＦ−Ｎトンネル電流を流した後に測定したＩｇ−Ｖｇ
特性である。これにより、ストレスを印加しないときに
比べて、低電界でのリ―ク電流が増大することが分か
る。また、太線実線はゲ―ト酸化膜に上記のストレスを
印加し、続いて逆方向にバイアスを印加するストレス緩
和動作をした後に測定したＩｇ−Ｖｇ特性である。これ
により、ゲ―ト酸化膜にトンネル電流を流した後、この
トンネル電流を流すバイアスと逆方向にバイアスを印加
することにより、ストレスが緩和され低電界リ―クが減
少することが分かる。
【００１８】また、低電界でのゲート絶縁膜のリーク電
流は、消去或いは書き込み動作において、消去パルスや
書き込みパルスとはそれぞれ逆バイアスで、しかも消去
パルスや書き込みパルスよりも低い電圧のパルスを印加
することによって抑制されることが実験により確認され
た。図２に、その実験結果を示す。これは、膜厚が１０
ｎｍのゲート絶縁膜を有するキャパシタの実験結果で、
ゲートに負のパルスを印加し、そのパルスによるストレ
スを緩和するための逆バイアスのパルスの電界依存性の
結果である。横軸にストレス緩和パルスの電界を示し、
縦軸に７×１０10Ａ／ｃｍ2 の電流密度のゲート電流が
流れる時の電圧のシフト量を示す。△印はストレス緩和
のパルスのパルス幅が１ｍｓの場合で、○印はストレス
緩和のパルスのパルス幅が１０ｍｓの場合である。
【００１９】これより、ゲート負のストレスパルスに対
し、その逆バイアスのストレス緩和パルスを印加するこ
とにより、低電界でのゲートのリーク電流が減少するこ
とが分かった。しかし、ストレス緩和パルスの電圧が高
いほどストレス緩和効果は大きいが、あまりその電圧が
高すぎると今度は逆にゲート絶縁膜に多量のトンネル電
流が流れるようになり誤書き込みが起こるようになる。
よって、ストレス緩和のためのパルスの電圧は消去電圧
や書き込み電圧よりも低い電圧にして印加する必要があ
る。
【００２０】以上より、データ消去をする場合、消去の
ためのパルスの他に、消去電圧よりも低く、かつ消去す
るパルスとは逆バイアスの消去時のストレスを緩和する
ためのパルスをトンネル酸化膜に印加してデータ消去を
行うようにすることにより、またデータ書き込みをする
場合、書き込みのためのパルスの他に、書き込み電圧よ
りも低く、かつ書き込みするパルスとは逆バイアスの書
き込み時のストレスを緩和するためのパルスをトンネル
酸化膜に印加してデータ書き込みを行うようにすること
により、ゲート絶縁膜の低電界でのリーク電流が抑制さ
れ、データ保持特性が向上することが期待される。
【００２１】より具体的には、デ―タ書き込み動作の後
にまとめてストレス緩和動作を行う場合には、選択され
たブロックの全ての制御ゲ―トを０Ｖとし、選択ゲ―ト
及びメモリセルアレイが形成されたｐ型基板（又はｐ型
ウェル及びｎ型基板）にストレス緩和電位Ｖｓを印加す
る。また、ビット線及びソ―ス線はフロ―ティングにす
る。これにより、ゲ―ト酸化膜の低電界でのリ―ク電流
が減少し、デ―タ保持特性が改善される。また、デ―タ
消去動作の後にストレス緩和動作を行う場合には、選択
されたブロックのビット線，ソ―ス線，メモリセルアレ
イが形成されたｐ型基板（又はｐ型ウェル及びｎ型基
板）を０Ｖとし、全ての制御ゲ―ト及び選択ゲ―トにス
トレス緩和電位Ｖｓを印加する。これにより、ゲ―ト酸
化膜の低電界でのリ―ク電流が減少し、デ―タ保持性が
改善される。
【００２２】一方、低電界でのリーク電流が印加パルス
の周波数に依存しており、高周波動作、つまりパルスを
多数に分割して印加することによって低電界でのリーク
電流が抑制されることが実験により確認された。図３
に、低電界リーク電流の印加パルス周波数依存性の実験
結果を示す。これは、膜厚が１０ｎｍのゲート絶縁膜を
有するキャパシタの実験結果で、横軸にパルス幅及びス
トレス印加回数を示し、縦軸に７×１０10Ａ／ｃｍ2 の
電流密度のゲート電流が流れる時の電圧のシフト量を示
す。図はゲートに負のパルスストレスを印加した場合で
ある。これより、パルス幅１００ｍｓでストレス回数１
００回に比べて、パルス幅０．１ｍｓでストレス回数１
０5 回の方が大幅に低電界でのリーク電流密度が減少す
ることが分かる。つまり、印加するパルスを多数に分割
し高周波で動作することにより、ゲート絶縁膜の低電界
でのリーク電流が減少し、データ保持特性が向上するこ
とが期待される。
【００２３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
【００２４】図４は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭの回路構成を示すブロック図
である。図では、番地選択を行うためのアドレスバッフ
ァ及び行，列のアドレスデコ―ダ等は省略して、書き込
み及び消去，ストレス緩和の動作に関係する部分の構成
を示している。
【００２５】メモリセルアレイ２１に対して、デ―タ読
み出しを行うためのセンスアンプ回路２２及びＩ／Ｏバ
ッファ２３が設けられ、またデ―タの消去，書き込み，
読み出し及びストレス緩和動作の制御を行うために制御
ゲ―ト制御回路２４，ビット線制御回路２５及び基板電
位制御回路２６が設けられている。制御ゲ―ト制御回路
２４，ビット線制御回路２５及び基板電位制御回路２６
は、メモリセルアレイ２１の制御ゲ―ト線，ビット線及
び基板に、デ―タの書き込み，消去，読み出し及びスト
レス緩和の各動作に対応して所定の制御信号を出力する
ものである。また、デ―タ書き込み，消去，読み出し及
びストレス緩和に対応して、制御ゲ―ト線，ビット線，
基板等にそれぞれ必要な書き込み電位Ｖｗ，消去電位Ｖ
ｅ，ストレス緩和電位Ｖｓ及び中間電位Ｖｍを与える書
き込み電位発生回路２７，消去電位発生回路２８，スト
レス緩和電位発生回路２９及び中間電位発生回路３０が
設けられている。但し、ストレス緩和の動作を制御する
回路及びストレス緩和電位発生回路は、必ずしもＥＥＰ
ＲＯＭのチップ内にある必要はなく、外部から供給する
こともできる。
【００２６】図５（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図６（ａ）（ｂ）はそれぞれ図５（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型基板（又はｐ型ウェル及びｎ型基板）１１に、複数
のＮＡＮＤセルからなるメモリセルアレイが形成されて
いる。一つのＮＡＮＤセルに着目して説明するとこの実
施例では、８個のメモリセルＭ１〜Ｍ８が直列接続され
て一つのＮＡＮＤセルを構成している。メモリセルはそ
れぞれ、基板１１にゲ―ト酸化膜１３を介して浮遊ゲ―
ト１４（141 ，142 ，…，148 ）が形成され、この上に
層間絶縁膜１５を介して制御ゲ―ト１６（161 、162 、
…、168 ）が形成されて、構成されている。これらのメ
モリセルのソ―ス，ドレインであるｎ型拡散層１９は、
隣接するもの同士共用する形でメモリセルが直列接続さ
れている。
【００２７】ＮＡＮＤセルのドレイン側，ソ―ス側には
それぞれ、メモリセルの浮遊ゲ―ト，制御ゲ―トと同時
に形成された選択ゲ―ト１４9 ，１６9 及び１４10，１
６10が設けられており、選択ゲ―ト１４9 と１６9 の
間、１４10と１６10の間は短絡されている。これら選択
ゲ―トは二層構造であることは必ずしも必要ではなく、
例えば上部の選択ゲ―ト１６9 ，１６10のみで構成して
もよい。素子形成された基板上はＣＶＤ酸化膜１７によ
り覆われ、この上にビット線１８が配設されている。ビ
ット線１８はＮＡＮＤセルの一端のドレイン側拡散層１
９にコンタクトさせている。行方向に並ぶＮＡＮＤセル
の制御ゲ―ト１４は、共通に制御ゲ―ト線ＣＧ１，ＣＧ
２，…，ＣＧ８として配設されている。これらの制御ゲ
―ト線はワ―ド線となる。選択ゲ―ト１４9 ，１６9 及
び１４10，１６10もそれぞれ行方向に連続的に選択ゲ―
ト線ＳＧ１，ＳＧ２として配設されている。
【００２８】図７は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。
【００２９】次に、このように構成されたＮＡＮＤセル
型ＥＥＰＲＯＭの動作について説明する。まず、デ―タ
書き込みを行うメモリセルアレイ・ブロックを選択す
る。選択されたブロックに対して、デ―タ書き込みに先
立ってそのブロック内の全てのＮＡＮＤセルのメモリセ
ルのデ―タ消去を行う。デ―タ消去時は、全ての制御ゲ
―ト線（ワ―ド線）ＣＧに０Ｖが与えられる。この時、
選択ゲ―ト線ＳＧ１，ＳＧ２，ビット線，ソ―ス線及び
メモリセルアレイが形成されたｐ型基板（又はｐ型ウェ
ル及びｎ型基板）に消去電位Ｖｅが印加される。非選択
ブロックの制御ゲ―ト線にも消去電位Ｖｅが印加され
る。このバイアス状態を例えば、１０ｍｓの間保つこと
により、選択ブロック内の全てのメモリセルで浮遊ゲ―
トから電子が放出され、しきい値が負の“０”状態にな
る。
【００３０】次いで、ストレス緩和動作１に入る。選択
されたブロックに対して、消去後にストレス緩和動作を
する場合には、選択されたブロックのビット線，ソ―ス
線及びメモリセルアレイが形成されたｐ型基板（又はｐ
型ウェル及びｎ型基板）を０Ｖとし、全ての制御ゲ―ト
ＣＧｉ及び選択ゲ―トＳＧ１，ＳＧ２にストレス緩和電
位Ｖｓを印加する。このストレス緩和電位Ｖｓは、デ―
タ書き込み電位Ｖｗ及び消去電位ＶE よりも低い電位で
ある。また、このストレス緩和電位Ｖｓはストレス緩和
電位発生回路２９により発生される。非選択ブロックの
ビット線には、ストレス緩和電位Ｖｓを印加しておく。
このバイアス状態を例えば１０ｍｓの間保つことによ
り、ゲ―ト酸化膜の低電界リ―クが減少し、デ―タ保持
特性が改善される。
【００３１】また、上記はブロック単位でストレス緩和
動作１を行っているが、１ペ―ジ単位で或いは１ＮＡＮ
Ｄ単位で行うこともできる。１ぺ―ジ単位で行う場合に
は、選択セルのビット線を０Ｖ、制御ゲ―トをＶｓと
し、非選択セルのビット線をＶｓ、制御ゲ―トを０Ｖと
すればよい。１ＮＡＮＤ単位で行う場合には、選択する
ＮＡＮＤのビット線を０Ｖ、選択するＮＡＮＤの制御ゲ
―トを全てＶｓとし、非選択のＮＡＮＤのビット線をＶ
ｓ、制御ゲ―トを０Ｖとすればよい。また、選択ゲ―
ト，ソ―ス線及び基板はブロック単位の場合と同じであ
る。
【００３２】次いで、デ―タ書き込み動作に入る。デ―
タ書き込みはＮＡＮＤセルの段数分のワ―ドのデ―タ、
例えば８ビットで１ＮＡＮＤを形成する場合であれば、
８ワ―ド分のデ―タがデ―タラッチ回路にラッチされ、
そのデ―タによってビット線電位が制御されて“０”又
は“１”が書き込まれる。この時、選択された制御ゲ―
ト線には書き込み電位Ｖｗ、非選択制御ゲ―ト線には中
間電位ＶM が印加される。また、ビット線ＢＬには、デ
―タ“１”書き込みの時は０Ｖ、“０”書き込みの時は
中間電位ＶM が与えられる。さらに、この書き込み動作
時には、選択ゲ―トＳＧ１に中間電位ＶM が与えられ、
選択ゲ―トＳＧ２及びｐ型基板（又はｐ型ウェル及びｎ
型基板）には０Ｖが与えられる。
【００３３】このデ―タ書き込みのバイアス状態を例え
ば１ｍｓの間保つことにより、“１”が書かれたメモリ
セルではしきい値が正方向にシフトし、“０”が書かれ
たメモリセルではしきい値は負に止まる。
【００３４】次いで、ストレス緩和動作２に入る。デ―
タ書き込み後にストレス緩和動作を行う場合には、書き
込み動作で選択された制御ゲ―ト線（ワ―ド線）にのみ
０Ｖが与えられる。非選択の制御ゲ―ト線，選択ゲ―ト
線ＳＧ１，ＳＧ２及びメモリセルアレイが形成されたｐ
型基板（又はｐ型ウェル及びｎ型基板）にはストレス緩
和電圧Ｖｓが印加される。この時、ビット線及びソ―ス
線はフロ―ティング状態である。このバイアス状態を例
えば１０ｍｓの間保つことにより、ゲ―ト酸化膜の低電
界リ―クが減少し、デ―タ保持特性が改善される。
【００３５】以上のようにして、一つのＮＡＮＤセルに
ついて書き込み動作及びストレス緩和動作２が終了する
と、次のＮＡＮＤセルについても同様に書き込み動作及
びストレス緩和動作２が繰り返される。以上の各動作モ
―ドでの各部の電位関係をまとめて、下記の（表１）に
示す。この（表１）では書き込み動作で、制御ゲ―トＣ
Ｇ２が選ばれた場合について示している。
【００３６】
【表１】 なお、ストレス緩和動作２は、デ―タ書き込みでデ―タ
“１”が書き込まれる時のみに行われるようにしてもよ
い。また、ストレス緩和動作２は、一連のデ―タ書き込
み動作の後に、書き込み動作を行ったブロックを含む少
なくとも１つ以上のブロック単位でまとめて、ストレス
緩和動作２を１回若しくは複数回行われるようにしても
よい。その場合にはストレス緩和動作２において、選択
されたブロックの全ての制御ゲ―トを０Ｖに設定する。
下記の（表２）に、一連のデ―タ書き込み動作の後に、
まとめてストレス緩和動作２を行う場合の各動作モ―ド
での各部の電位関係をまとめて示す。
【００３７】
【表２】 図８，図９は第１の実施例として、ＮＡＮＤセル型ＥＥ
ＰＲＯＭにおけるストレス緩和動作のシ―ケンスの例を
示す。図８は書き込む毎にストレス緩和動作２を行う場
合で、図９は一連の書き込み動作後にまとめてストレス
緩和動作２を行う場合である。
【００３８】また、本実施例では図２１（ａ）に示すよ
うに消去動作の後にストレス緩和動作１を、図２１
（ｂ）に示すように書き込み動作の後にストレス緩和動
作２を行ったが、ストレス緩和動作１の省略或いはスト
レス緩和動作２の省略、さらに図２２（ａ）に示すよう
に消去動作の後にストレス緩和動作２を行ったり、図２
２（ｂ）に示すように書き込み動作の後にストレス緩和
動作１を行ったりする等、種々変形して実施することが
できる。
【００３９】次に、第２の実施例として、ＮＡＮＤセル
型ＥＥＰＲＯＭにおいて、消去ベリファイを行う場合の
動作を説明する。ＥＥＰＲＯＭの回路構成は第１の実施
例と同様である。
【００４０】まず、デ―タ書き込みを行うメモリセルア
レイ・ブロックを選択する。選択されたブロックに対し
て、デ―タ書き込みに先立ってそのブロック内の全ての
ＮＡＮＤセルのメモリセルのデ―タ消去を行い、続いて
ストレス緩和動作１を行う。これらの動作の方法は、第
１の実施例と同様である。
【００４１】次いで、消去されたメモリセルのしきい値
が十分負になっているか否かをチェックする消去ベリフ
ァイ動作に入る。選択されたＮＡＮＤセル内の全てのメ
モリセルの制御ゲ―トが０Ｖに設定される。選択ゲ―ト
ＳＧ１，ＳＧ２は例えば５Ｖに設定され、ビット線には
例えば読み出し電位１．５Ｖが与えられ、ソ―ス線及び
ｐ型基板（又はｐ型ウェル及びｎ型基板）は０Ｖとされ
る。このとき、選択ゲ―トＳＧ１，ＳＧ２が５Ｖになっ
ている時間は消去したメモリセルのしきい値がある程度
負になっていたらデ―タ“０”が読み出せる時間に設定
される。そして、この設定された時間にデ―タ“０”が
読み出されない場合には、再度デ―タ消去及びストレス
緩和動作１を行い、条件を満たすまで同様にベリファイ
動作を繰り返す。
【００４２】次いで、デ―タ書き込み動作及びストレス
緩和動作２に入る。これらの動作方法は第１の実施例と
同様に行う。
【００４３】次いで、書き込みベリファイ動作に入る。
この実施例においては、デ―タ“１”が書かれたメモリ
セルのしきい値が所望の値以上になっているか否かが書
き込みベリファイ電位ＶVER によってチェックされる。
このしきい値はメモリセルのデ―タ保持特性を考慮して
決められるもので、例えば１．５Ｖに定められる。
【００４４】具体的にはまず、選択された制御ゲ―ト線
には書き込みベリファイ電位ＶVERが供給される。それ
以外の制御ゲ―ト線にはＶccが供給される。この時、同
時に選択される選択ゲ―ト線ＳＧ１，ＳＧ２は共にＶcc
に設定され、ビット線には読み出し電位例えば１．５Ｖ
が与えられ、ソ―ス線は０Ｖとされる。これにより選択
されたメモリセルが“１”書き込みがなされたものであ
って、そのしきい値が書き込みベリファイ電位を越えて
いれば選択されたメモリセル非導通となり、デ―タ
“１”が読み出される。“１”書き込みが不十分でしき
い値が書き込みベリファイ電位に達していない場合に
は、選択されたメモリセルは導通するから、デ―タ
“０”として読み出され、再度“１”デ―タを書き込み
動作及びストレス緩和動作２が繰り返される。そして、
再度ベリファイ動作を行い、書き込みベリファイ電位以
上になるまで繰り返される。
【００４５】以上のようにして一つのＮＡＮＤセルにつ
いてストレス緩和動作２及び書き込みベリファイ動作を
含む書き込み動作が終了すると、次のＮＡＮＤセルにつ
いて同様に繰り返される。
【００４６】以上の各動作モ―ドでの各部の電位関係を
まとめて下記の（表３）に示す。この（表３）では書き
込み動作で、制御ゲ―トＣＧ２が選ばれた場合について
示している。
【００４７】
【表３】 なお、ストレス緩和動作２は、デ―タ書き込みでデ―タ
“１”が書き込まれる時のみに行われるようにしてもよ
い。また、ストレス緩和動作１は消去動作及び消去ベリ
ファイ動作を繰り返し行い、デ―タが“０”となり、消
去ベリファイ動作が終了した後に、まとめて１回或いは
複数回行ってもよい。
【００４８】また、ストレス緩和動作２も同様に書き込
み動作及び書き込みベリファイ動作を繰り返し行いデ―
タ“１”が十分に書き込まれた後にまとめて１回或いは
複数回行ってもよい。さらに、ストレス緩和動作２は書
き込みベリファイ動作を含む一連の書き込み動作の後
に、書き込み動作を行ったブロックを含む少なくとも１
つ以上のブロックでまとめて、１回或いは複数回行われ
るようにしてもよい。その場合にはストレス緩和動作２
において、選択されたブロックの全ての制御ゲ―トを０
Ｖに設定する。
【００４９】図１０，図１１は第２の実施例のＮＡＮＤ
セル型ＥＥＰＲＯＭにおけるストレス緩和動作のシ―ケ
ンスの例を示す。図１０は消去動作及び書き込み動作毎
にそれぞれのストレス緩和動作を行う場合で、図１１は
各ベリファイ終了後にまとめてストレス緩和動作を行う
場合である。また、ここではいずれのベリファイ動作に
対しても、消去或いは書き込みをＮ0 回（例えば１０
回）行ってもベリファイが終了しない場合にはエラ―と
するようにしてある。また、ストレス緩和電位Ｖｓは中
間電位Ｖｍと兼ねることもできる。
【００５０】なお、この実施例では消去ベリファイ動作
を含む消去動作の後にストレス緩和動作１を、書き込み
ベリファイ動作を含む書き込み動作の後にストレス緩和
動作２を行ったが、ストレス緩和動作１の省略或いはス
トレス緩和動作２の省略、さらに消去ベリファイ動作を
含む消去動作の後にストレス緩和動作２を行ったり、書
き込みベリファイ動作を含む書き込み動作の後にストレ
ス緩和動作１を行ったりするなど、種々の変更も考えら
れる。
【００５１】次に、本発明の第３の実施例を説明する。
この実施例は、消去動作及び一連の書き込み動作を行
い、読み出し動作に入る前にストレス緩和動作２を行う
ものである。ＥＥＰＲＯＭの回路構成は第１の実施例と
同様である。
【００５２】消去動作，書き込み動作及びストレス緩和
動作２の方法は、第１の実施例と同様である。下記（表
４）に各動作モ―ドでの各部の電位関係をまとめて示
す。この（表４）では書き込み動作で、制御ゲ―トＣＧ
２が選ばれた場合について示している。
【００５３】
【表４】 図１２は第３の実施例の場合のシ―ケンスの例を示す。
また、ここでは通常の消去動作及び書き込み動作を示し
たが、第２の実施例で示した消去ベリファイ動作を含む
消去動作及び書き込みベリファイ動作を含む書き込み動
作の場合にも適用できる。なお、この実施例では読出し
動作に入る前にストレス緩和動作２を行ったが、読出し
動作に入る前にストレス緩和動作１を行ったりするな
ど、種々の変更も考えられる。
【００５４】以上の実施例はＮＡＮＤ型であったが、本
発明はＮＯＲ型のフラッシュＥＥＰＲＯＭにも適用する
こともできる。ＮＯＲ型のフラッシュＥＥＰＲＯＭに適
用した第４の実施例を次に説明する。フラッシュＥＥＰ
ＲＯＭでは、書き込みはホットエレクトロン注入で行
い、消去はＦ−Ｎトンネリングにより行う。よって、消
去の場合に特にゲ―ト絶縁膜中にホ―ルのトラップが多
く起こり易くなり、デ―タ保持特性の劣化が起こるよう
になる。従って本実施例では、消去動作の後にストレス
動作３を行うことによりデ―タ保持特性を改善させてい
る。
【００５５】図１３はＮＯＲ型のフラッシュＥＥＰＲＯ
Ｍのセルのメモリセルアレイで、図１４はセルの断面図
である。図１４に示すように、ｐ型基板（又はｐ型ウェ
ル及びｎ型基板）３１内にはｎ型ソ―ス拡散層３２及び
ｎ型ドレイン拡散層３３がそれぞれ形成されている。こ
れらのソ―ス拡散層３２とドレイン拡散層３３とを結ぶ
チャネル領域３４上には、第１ゲ―ト絶縁膜３５が形成
されている。第１ゲ―ト絶縁膜３５は例えば１０ｎｍ程
度の膜厚を有する。第１ゲ―ト絶縁膜３５上には、浮遊
ゲ―ト３６が形成されている。浮遊ゲ―ト３６上には、
第２ゲ―ト絶縁膜３７が形成されている。第２ゲ―ト絶
縁膜３７上には制御ゲ―ト３８が形成されている。
【００５６】次に、この実施例におけるＮＯＲ型のフラ
ッシュＥＥＰＲＯＭでのストレス緩和を行う動作を示
す。まず、デ―タ消去動作は、ドレイン拡散層３３をフ
ロ―ティングとし、制御ゲ―ト３８に例えば２０Ｖを印
加し、ソ―ス拡散層３２に例えば０Ｖを印加すること
で、電子を浮遊ゲ―ト３６からソ―ス拡散層３２へとＦ
−Ｎトンネリングにより引き抜く。この際、通常、消去
ベリファイを例えば１０ｍｓ毎に繰り返す方法を使う。
これは、セルが過消去となる前に、消去動作を終了させ
ることにより、セルの過消去を防止するためである。ま
た、通常消去ベリファイの繰り返しはト―タルで１秒以
内で終了させている。さらに消去ベリファイ動作を含む
消去動作を行う前には、全てのセルにデ―タを書き込
み、セルのしきい値を一定値に揃えておく。このように
することにより消去後におけるセルのしきい値のバラツ
キをある程度、軽減できる。
【００５７】次いで、ストレス緩和動作３に入る。ブロ
ック単位で行う場合には、選択されたブロックの全ての
制御ゲ―ト３８にストレス緩和電位Ｖｓを印加し、ドレ
イン拡散層３３及びソ―ス拡散層３２は０Ｖとする。こ
のバイアス状態をある一定時間保つことにより、デ―タ
保存特性を改善させる。
【００５８】次いで、デ―タの書き込みに入る。デ―タ
の書き込みは、制御ゲ―ト３８に書き込み電位、例えば
１２Ｖを印加し、ドレイン拡散層３３に電源電圧Ｖcc、
例えば５Ｖを印加することで、ホットエレクトロンをド
レイン拡散層３３側から浮遊ゲ―ト３６へ注入され、デ
―タが書き込まれる。
【００５９】以上の各動作モ―ドでの各部の電位関係を
まとめて、下記の（表５）に示す。（表５）では他の消
去法（消去２）による電位関係も示している。
【００６０】
【表５】 図１５に第４の実施例として、ＮＯＲ型フラッシュＥＥ
ＰＲＯＭにおけるストレス緩和動作のシ―ケンスの例を
示す。
【００６１】ストレス緩和動作３は必ずしも消去動作の
後に常にやる必要はなく、少なくとも１回以上の消去動
作を行った後にまとめて行うこともできる。また、スト
レス緩和動作３はペ―ジ単位で行うこともできる。その
場合には、選択されたセルの制御ゲ―トをＶｓとし、ソ
―ス拡散層を０Ｖとする。非選択セルはソ―ス拡散層に
Ｖｓを印加すればよい。
【００６２】以上、述べてきた実施例ではストレスを緩
和させる動作は書き込み或いは消去時のバイアスと逆方
向のバイアスを印加して、ストレスを緩和させている
が、必ずしも逆方向のみの必要はなく、同方向のバイア
スを印加してもストレスを緩和することができる。
【００６３】また、図２３（ａ）（ｂ）に示すようにゲ
ート或いは基板に正のＶｓを印加してストレス緩和動作
３を行うだけでなく、ゲート或いは基板に負のＶｓを印
加してストレス緩和動作３を行うこともできる。
【００６４】また、本発明のストレス緩和電位Ｖｓは中
間電位Ｖｍと兼ねることもできる。さらに、本発明のス
トレス緩和電位Ｖｓを発生させる回路はＥＥＰＲＯＭチ
ップの外部から供給される場合に限らず、ＥＥＰＲＯＭ
チップに内蔵することもできる。
【００６５】次に、本発明の別の実施例として、消去，
書き込み時のパルスを分割した例について説明する。
【００６６】図１６は、本発明の第５の実施例に係わる
ＮＡＮＤセル型ＥＥＰＲＯＭの回路構成を示すブロック
図である。基本的には図４に示した装置と同様であり、
本装置はこれに加えて、パルス分割回路４１，４２が設
けられている。即ち、消去電位発生回路２８と基板電位
制御回路２６の間にパルス分割回路４１が設けられ、書
き込み電位発生回路２７と制御ゲート制御回路２４の間
にパルス分割回路４２が設けられている。そして、これ
らのパルス分割回路４１はストレス緩和電位発生回路２
９からのストレス緩和電位により制御されるものとなっ
ている。
【００６７】メモリセルアレイのＮＡＮＤセル部分は図
５及び図６に示すのと同様であり、またＮＡＮＤセルが
マトリクス配列されたメモリセルアレイの等価回路は図
７に示すのと同様である。
【００６８】次に、このように構成されたＮＡＮＤセル
型ＥＥＰＲＯＭの動作について説明する。まず、従来の
データ消去の場合の動作法について述べる。これは、選
択されたブロックの全てのＮＡＮＤセルのメモリセルに
対して同時に行われる。選択されたブロック内の全ての
制御ゲートを０Ｖとする。選択ゲート，ビット線，ソー
ス線，メモリセルアレイが形成されたｐ型基板（又はｐ
型ウェル及びｎ型基板）に１回分の消去に必要な消去電
圧Ｖｅ（＝２０Ｖ程度）の１つの方形波のパルス（パル
ス幅：数ｍｓ）を印加する。これにより、全てのメモリ
セルで浮遊ゲートの電子がＦ−Ｎトンネリングにより基
板側に放出され、しきい値は負方向にシフトし、消去状
態“０”となる。
【００６９】つまり、従来の方法では、図１７（ａ）に
示すように、１回分の消去に必要な消去パルスを１つの
方形波のパルス（パルス幅：数ｍｓ）で与えていた。こ
れでは低周波でトンネル酸化膜にストレスパルスを印加
することになり、低電界でのリーク電流が大きくなり、
データ保持特性の劣化が顕著となる。
【００７０】そこで本実施例では、図１７（ｂ）に示す
ように、上記のパルスを複数個に分割して高周波でゲー
ト絶縁膜に消去パルスを印加させ、さらにその各パルス
の後に、選択されたブロック内の全ての制御ゲートのみ
に消去電圧よりも低い電圧のストレス緩和用のパルスを
印加する。また、図１７（ｂ）に示すように、高周波で
ゲート絶縁膜に消去パルスを印加させ、さらに最後のパ
ルスの後に、選択されたブロック内の全ての制御ゲート
のみに消去電圧よりも低い電圧のストレス緩和用のパル
スを印加する。
【００７１】これにより、低電界でのリーク電流を抑制
させることとなり、データ保持特性が向上できる。但
し、この場合のパルス幅は１回分のパルスのパルス幅を
単純に分割回数で割った値ではなく、パルスの遅延時間
等を考慮した値にする必要がある。
【００７２】また、このストレス緩和用のパルスは選択
されたブロック内の全ての制御ゲートに正のバイアスを
印加する代わりに、選択ゲート，ビット線，ソース線，
メモリセルアレイが形成されたｐ型基板（又はｐ型ウェ
ル及びｎ型基板）に負のバイアスを印加してもよい。
【００７３】次に、本発明の第６の実施例として、デー
タ書き込みの場合の動作法について述べる。ＮＡＮＤセ
ル型ＥＥＰＲＯＭの回路構成は、図１６と同様である。
【００７４】まず、従来のデータ書き込みの方法は、選
択されたメモリセルの制御ゲートに１回分の書き込みに
必要な書き込み電圧Ｖｗ（＝２０Ｖ程度）の１つの方形
波のパルス（パルス幅：数ｍｓ）を印加し、それよりビ
ット線側にあるメモリセルの制御ゲート及び選択ゲート
には中間電位Ｖｍ（＝１０Ｖ程度）を印加し、ビット線
にはデータに応じて０Ｖ又は中間電圧Ｖｍを与える。ビ
ット線に０Ｖが与えられた時のみ、その電位は選択メモ
リセルのドレインまで伝達されて、基板側から浮遊ゲー
トにＦ−Ｎトンネリングにより電子注入が生じる。これ
により、選択されたメモリセルのしきい値は正方向にシ
フトし、書き込み状態“１”となる。ビット線に中間電
位Ｖｍが与えられたときには電子注入が起こらず、従っ
てしきい値は変化せず、負に止まり、“０”書き込み状
態となる。
【００７５】つまり、従来の方法では図１８（ａ）に示
すように、１回分の書き込みに必要な書き込みパルスを
１つの方形波のパルス（パルス幅：数ｍｓｅｃ）で与え
ていた。これでは低周波でトンネル酸化膜にストレスパ
ルスを印加することになり、低電界でのリーク電流が大
きくなり、データ保持特性の劣化が顕著となる。
【００７６】そこで本実施例では、図１８（ｂ）に示す
ように、上記のパルスを複数個に分割して高周波でゲー
ト絶縁膜に書き込みパルスを印加させ、さらにその各パ
ルスの後に、選択ゲート，ビット線，ソース線，メモリ
セルアレイが形成されたｐ型基板（又はｐ型ウェル及び
ｎ型基板）に書き込み電圧よりも低い電圧のストレス緩
和用のパルスを印加する。また、図１８（ｃ）に示すよ
うに、高周波でゲート絶縁膜に書き込みパルスを印加さ
せ、さらに最後のパルスの後に、書き込み電圧よりも低
い電圧のストレス緩和用のパルスを印加する。
【００７７】これにより、低電界でのリーク電流を抑制
させることとなり、データ保持特性が向上できる。但
し、この場合のパルス幅は１回分のパルスのパルス幅を
単純に分割回数で割った値ではなく、パルスの遅延時間
等を考慮した値にする必要がある。
【００７８】また、このストレス緩和用のパルスは選択
ゲート，ビット線，ソース線，メモリセルアレイが形成
されたｐ型基板（又はｐ型ウェル及びｎ型基板）に正の
バイアスを印加する代わりに、選択されたブロック内の
全ての制御ゲートに負のバイアスを印加してもよい。
【００７９】次に、本発明の第７の実施例として、ベリ
ファイ（検証動作）消去動作の場合について述べる。Ｎ
ＡＮＤ型ＥＥＰＲＯＭの回路構成は、図１６と同様であ
る。従来のベリファイ消去法は、まず消去を行い、次に
検証動作を行って消去するブロックで全てのセルにおい
て消去が十分であるかを調べる。もし、消去が不十分の
場合には、パルス幅を複数倍にして１回印加し、検証動
作を行い、十分消去がなされるまで繰り返される。
【００８０】つまり、従来の方法では、図１９（ａ）に
示すように、１回目の消去動作で十分な消去がなされな
かった場合、２回目以降のパルスのパルス幅を整数倍ず
つ長くして、十分な消去がなされるまで繰り返し行われ
ていた。しかし、これでは低周波でトンネル酸化膜にス
トレスパルスを印加することになり、低電界でのリーク
電流が大きくなり、データ保持特性の劣化が顕著とな
る。
【００８１】そこで本実施例では、図１９（ｂ）に示す
ように、１回目の消去動作で十分な消去がなされなかっ
た場合、２回目以降のパルスはパルス幅を同じにして、
回数を複数倍ずつ多くして、十分な消去がなされるまで
繰り返し行うようにする。このように印加することによ
り、高周波でゲート絶縁膜にストレスパルスを印加させ
ることになる。これにより、低電界でのリーク電流を抑
制させることとなり、データ保持特性が向上できる。
【００８２】次に、本発明の第８の実施例として、ベリ
ファイ（検証動作）書き込み動作の場合について述べ
る。ＮＡＮＤ型ＥＥＰＲＯＭの回路構成は、図１６と同
様である。
【００８３】従来のベリファイ書き込み法は、まず書き
込みを行い、次に検証動作を行って書き込みが十分であ
るかを調べる。もし、書き込みが不十分の場合には、パ
ルス幅を複数倍にして１回印加し、検証動作を行い、十
分書き込みがなされるまで繰り返される。
【００８４】つまり、従来の方法では、図２０（ａ）に
示すように、１回目の書き込み動作で十分な書き込みが
なされなかった場合、２回目以降のパルスのパルス幅を
整数倍ずつ長くして、十分な書こ込みがなされるまで繰
り返し行われていた。しかし、これでは低周波でトンネ
ル酸化膜にストレスパルスを印加することになり、低電
界でのリーク電流が大きくなり、データ保持性の劣化が
顕著となる。
【００８５】そこで本実施例では、図２０（ｂ）に示す
ように、１回目の書き込み動作で十分な書き込みがなさ
れなかった場合、２回目以降のパルスはパルス幅を同じ
にして、回数を複数倍ずつ多くして、十分な書き込みが
なされるまで繰り返し行うようにする。このように印加
することにより、高周波でトンネル酸化膜にストレスパ
ルスを印加させることになる。これにより、低電界での
リーク電流を抑制させることとなり、データ保持特性が
向上できる。
【００８６】なお、上記の第５及び第７の実施例の消去
動作はＮＡＮＤ型ＥＥＰＲＯＭだけに限らず、書き込み
にホットエレクトロン注入を用い、消去にトンネル注入
を用いるＮＯＲ型のＥＥＰＲＯＭにも適用できる。
【００８７】また、本発明の１回分のパルスを複数個に
分割し発生させる回路、或いはストレスを緩和させるパ
ルスを発生させる回路はＥＥＰＲＯＭチップの外部から
供給される場合に限らず、ＥＥＰＲＯＭチップに内蔵す
ることもできる。その他、本発明の要旨を逸脱しない範
囲で種々変形して実施することができる。
【００８８】
【発明の効果】以上述べたように本発明によれば、デ―
タ書き込み動作若しくは消去動作の後にゲ―ト絶縁膜の
ストレスを緩和する動作を行うことにより、デ―タ保持
特性の向上をはかった不揮発性半導体記憶装置を実現す
ることができる。
【００８９】また、１回分のデータ書き込み、若しくは
データ消去のための電圧パルスを分割して複数個生成
し、さらにストレス緩和用の逆バイアスのパルスをゲー
ト絶縁膜に印加することによって一回分のデータ書き込
み及びデータ消去を行うようにすることにより、またベ
リファイ動作において２回目以降のパルスにおいてパル
ス幅を一定にしてパルス回数を整数倍ずつ増やして印加
することにより、ゲート絶縁膜の低電界でのリーク電流
を減少させ、データ保持特性の向上をはかった不揮発性
半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】低電界リ―クの緩和の効果を示す特性図、
【図２】低電界でのゲートリーク電流のパルス緩和電界
依存性を示す特性図、
【図３】低電界でのゲートリーク電流の印加パルス周波
数依存性を示す特性図、
【図４】本発明の第１の実施例に係わるＮＡＮＤセル型
ＥＥＰＲＯＭの回路構成を示すブロック図、
【図５】メモリセルアレイの一つのＮＡＮＤセルの平面
図と等価回路図、
【図６】図５（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図、
【図７】メモリセルアレイの等価回路図、
【図８】第１の実施例でのプログラムシ―ケンスの例を
示す図、
【図９】第１の実施例でのプログラムシ―ケンスの他の
例を示す図、
【図１０】第２の実施例でのプログラムシ―ケンスの例
を示す図、
【図１１】第２の実施例でのプログラムシ―ケンスの他
の例を示す図、
【図１２】第３の実施例でのプログラムシ―ケンスの例
を示す図、
【図１３】本発明の第４の実施例に係わるＮＯＲセル型
のフラッシュＥＥＰＲＯＭのメモリアレイの等価回路
図、
【図１４】ＮＯＲセル型式のフラッシュＥＥＰＲＯＭの
セルの断面図、
【図１５】第４の実施例でのプログラムシ―ケンスの例
を示す図、
【図１６】本発明の第５の実施例に係わるＮＡＮＤセル
型ＥＥＰＲＯＭの回路構成を示すブロック図、
【図１７】消去動作時の印加パルスの例を示す図、
【図１８】書き込み動作時の印加パルスの例を示す図、
【図１９】ベリファイ消去動作時の印加パルスの例を示
す図、
【図２０】ベリファイ書き込み動作時の印加パルスの例
を示す図、
【図２１】第１の実施例におけるストレス緩和動作の一
例を説明するための図、
【図２２】第１の実施例におけるストレス緩和動作の他
の例を説明するための図、
【図２３】第４の実施例にかけるストレス緩和動作の一
例を説明するための図。
【符号の説明】
１１…ｐ型基板（又はｐ型ウェル及びｎ型基板）、１２
…素子分離酸化膜、 １３…ゲ―ト絶縁膜、
１４…浮遊ゲ―ト、 １５…層間絶縁
膜、１６…制御ゲ―ト、 １７…ＣＶＤ
酸化膜、１８…ビット線、 １９…ｎ
型拡散層、２１…メモリセルアレイ、 ２２…
センスアンプ回路、２３…Ｉ／Ｏバッファ、
２４…制御ゲ―ト制御回路、２５…ビット線制御回
路、 ２６…基板電位制御回路、２７…書き込
み電位発生回路、 ２８…消去電位発生回路、２９
…ストレス緩和電位発生回路、 ３０…中間電位発生回
路、３１…ｐ型基板（又はｐ型ウェル及びｎ型基板）、
３２…ｎ型ソ―ス拡散層、 ３３…ｎ型ドレイ
ン拡散層、３４…チャネル領域、 ３５…
第１ゲ―ト絶縁膜、３６…浮遊ゲ―ト、
３７…第２ゲ―ト絶縁膜、３８…制御ゲ―ト、
４１，４２…パルス分割回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−295097（ＪＰ，Ａ) 特開 昭49−98974（ＪＰ，Ａ) 特開 平２−94197（ＪＰ，Ａ) 特開 平２−232900（ＪＰ，Ａ) 特開 平３−295097（ＪＰ，Ａ) 国際公開92／005560（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/115 H01L 29/788 H01L 29/792 H01L 21/8247 G11C 16/04

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上にゲート絶縁膜を介して電荷
    蓄積層と制御ゲ―トが積層形成され、電荷蓄積層と基板
    の間の電荷の授受により電気的書き換えを可能にしたメ
    モリセルが複数個マトリクス配列されたメモリセルアレ
    イを有し、且つメモリセルアレイが複数のブロックに分
    けられた不揮発性半導体記憶装置において、 選択されたブロック内で、デ―タ書き込みをするために
    書き込みすべきメモリセルの制御ゲートと基板との間に
    書き込み電圧Ｖｗを印加する手段と、 選択されたブロック内で、デ―タ消去をするために全て
    のメモリセルの制御ゲートと基板との間に消去電圧Ｖｅ
    を印加する手段と、 デ―タ書き込み動作及びデ―タ消去動作の少なくとも一
    方の後に、読み出し動作とは関係なしに、前記電圧Ｖｗ
    又はＶｅが印加されたメモリセルのゲ―ト絶縁膜に与え
    られるストレスを緩和するために、前記選択されたブロ
    ック内の全ての前記制御ゲートと基板との間にストレス
    緩和電圧Ｖｓを印加する手段とを具備し、 前記ストレス緩和電圧Ｖｓを、 ｜Ｖｓ｜＜｜Ｖｗ｜，｜Ｖｓ｜＜｜Ｖｅ｜ の関係を満たすよう設定してなることを特徴とする不揮
    発性半導体記憶装置。
  2. 【請求項２】半導体基板上にゲート絶縁膜を介して電荷
    蓄積層と制御ゲ―トが積層形成され、電荷蓄積層と基板
    の間の電荷の授受により電気的書き換えを可能にしたメ
    モリセルが複数個ずつ直列接続されてＮＡＮＤセルを構
    成してマトリクス配列されたメモリセルアレイを有し、
    且つメモリセルアレイが複数のブロックに分けられた不
    揮発性半導体記憶装置において、 選択されたブロック内で、デ―タ書き込みをするために
    書き込みすべきメモリセルの制御ゲートと基板との間に
    書き込み電圧Ｖｗを印加する手段と、 選択されたブロック内で、デ―タ消去をするために全て
    のメモリセルの制御ゲートと基板との間に消去電圧Ｖｅ
    を印加する手段と、 デ―タ書き込み動作及びデ―タ消去動作の少なくとも一
    方の後に、読み出し動 作とは関係なしに、前記電圧Ｖｗ
    又はＶｅが印加されたメモリセルのゲ―ト絶縁膜に与え
    られるストレスを緩和するために、前記選択されたブロ
    ック内の全ての前記制御ゲートと基板との間にストレス
    緩和電圧Ｖｓを印加する手段とを具備し、 前記ストレス緩和電圧Ｖｓを、 ｜Ｖｓ｜＜｜Ｖｗ｜，｜Ｖｓ｜＜｜Ｖｅ｜ の関係を満たすよう設定してなることを特徴とする不揮
    発性半導体記憶装置。
  3. 【請求項３】半導体基板上にゲート絶縁膜を介して電荷
    蓄積層と制御ゲ―トが積層形成され、電荷蓄積層と基板
    の間の電荷の授受により電気的書き換えを可能にしたメ
    モリセルが複数個ずつ直列接続されてＮＡＮＤセルを構
    成してマトリクス配列されたメモリセルアレイを有し、
    且つメモリセルアレイが複数のブロックに分けられた不
    揮発性半導体記憶装置において、 選択されたブロック内で、デ―タ書き込みをするために
    書き込みすべきメモリセルの制御ゲートと基板との間に
    書き込み電圧Ｖｗを印加する手段と、 選択されたブロック内で、デ―タ消去をするために全て
    のメモリセルの制御ゲートと基板との間に消去電圧Ｖｅ
    を印加する手段と、 デ―タ読み出し動作の前に、前記電圧Ｖｗ又はＶｅが印
    加されたメモリセルのゲ―ト絶縁膜に与えられるストレ
    スを緩和するために、前記選択されたブロック内の全て
    の前記制御ゲートと基板との間にストレス緩和電圧Ｖｓ
    を印加する手段とを具備し、 前記ストレス緩和電圧Ｖｓを、 ｜Ｖｓ｜＜｜Ｖｗ｜，｜Ｖｓ｜＜｜Ｖｅ｜ の関係を満たすよう設定してなることを特徴とする不揮
    発性半導体記憶装置。
  4. 【請求項４】前記ストレス緩和電圧Ｖｓは、前記制御ゲ
    ートと基板との間に直前に印加された電圧と逆極性の電
    圧であることを特徴とする請求項１，２又は３に記載の
    不揮発性半導体記憶装置。
  5. 【請求項５】半導体基板上にゲート絶縁膜を介して電荷
    蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板
    の間の電荷の授受により電気的書き換えを可能にしたメ
    モリセルが複数個マトリクス配列されたメモリセルアレ
    イを有し、且つメモリセルアレイが複数のブロックに分
    けられた不揮発性半導体記憶装置において、 選択されたブロック内で、データ消去をするために全て
    のメモリセルの制御ゲートと基板との間に消去パルスを
    複数回繰り返し印加する手段と、 前記消去パルスが印加されたメモリセルのゲート絶縁膜
    に与えられるストレスを緩和するために、消去パルスの
    他に消去電圧よりも低いストレス緩和パルスを用い、読
    み出し動作とは関係なしに、消去パルスの印加の度にス
    トレス緩和パルスを前記選択されたブロック内の全ての
    前記制御ゲートと基板との間に印加するか、又は複数回
    の消去パルスの最後に１回だけストレス緩和パルスを前
    記選択されたブロック内の全ての前記制御ゲートと基板
    との間に印加する手段と、を具備してなることを特徴と
    する不揮発性半導体記憶装置。
  6. 【請求項６】半導体基板上にゲート絶縁膜を介して電荷
    蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板
    の間の電荷の授受により電気的書き換えを可能にしたメ
    モリセルが複数個マトリクス配列されたメモリセルアレ
    イを有し、且つメモリセルアレイが複数のブロックに分
    けられた不揮発性半導体記憶装置において、 選択されたブロック内で、データ書き込みをするために
    書き込みすべきメモリセルの制御ゲートと基板との間に
    書き込みパルスを複数回繰り返し印加する手段と、 前記書き込みパルスが印加されたメモリセルのゲート絶
    縁膜に与えられるストレスを緩和するために、書き込み
    パルスの他に書き込み電圧よりも低いストレス緩和パル
    スを用い、読み出し動作とは関係なしに、書き込みパル
    スの印加の度にストレス緩和パルスを前記選択されたブ
    ロック内の全ての前記制御ゲートと基板との間に印加す
    るか、又は複数回の書き込みパルスの最後に１回だけス
    トレス緩和パルスを前記選択されたブロック内の全ての
    前記制御ゲートと基板との間に印加する手段と、 を具備してなることを特徴とする不揮発性半導体記憶装
    置。
  7. 【請求項７】半導体基板上にゲート絶縁膜を介して電荷
    蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板
    の間の電荷の授受により電気的書き換えを可能にしたメ
    モリセルが複数個マトリクス配列されたメモリセルアレ
    イを有し、且つメモリセルアレイが複数のブロックに分
    けられた不揮発性半導体記憶装置において、 データ消去をするために消去すべきメモリセルの制御ゲ
    ートと基板との間に消去パルスを複数回繰り返し印加す
    る手段と、 データ書き込みをするために書き込みすべきメモリセル
    の制御ゲートと基板との間に書き込みパルスを複数回繰
    り返し印加する手段と、 前記消去パルスが印加されたメモリセルのゲート絶縁膜
    に与えられるストレスを緩和するために、消去パルスの
    他に消去電圧よりも低いストレス緩和パルスを用い、読
    み出し動作とは関係なしに、消去パルスの印加の度にス
    トレス緩和パルスを該メモリセルの制御ゲートと基板と
    の間に印加するか、又は複数回の消去パルスの最後に１
    回だけストレス緩和パルスを該メモリセルの制御ゲート
    と基板との間に印加する手段と、 前記書き込みパルスが印加されたメモリセルのゲート絶
    縁膜に与えられるストレスを緩和するために、書き込み
    パルスの他に書き込み電圧よりも低いストレス緩和パル
    スを用い、読み出し動作とは関係なしに、書き込みパル
    スの印加の度にストレス緩和パルスを該メモリセルの制
    御ゲートと基板との間に印加するか、又は複数回の書き
    込みパルスの最後に１回だけストレス緩和パルスを該メ
    モリセルの制御ゲートと基板との間に印加する手段と、 を具備してなることを特徴とする不揮発性半導体記憶装
    置。
  8. 【請求項８】前記ストレス緩和パルスは、対応する動作
    における消去パルス又は書き込みパルスとは逆バイアス
    であることを特徴とする請求項５，６又は７に記載の不
    揮発性半導体記憶装置。
JP17868492A 1992-07-06 1992-07-06 不揮発性半導体記憶装置 Expired - Fee Related JP3410747B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17868492A JP3410747B2 (ja) 1992-07-06 1992-07-06 不揮発性半導体記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17868492A JP3410747B2 (ja) 1992-07-06 1992-07-06 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH0621404A JPH0621404A (ja) 1994-01-28
JP3410747B2 true JP3410747B2 (ja) 2003-05-26

Family

ID=16052743

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17868492A Expired - Fee Related JP3410747B2 (ja) 1992-07-06 1992-07-06 不揮発性半導体記憶装置

Country Status (1)

Country Link
JP (1) JP3410747B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3469362B2 (ja) * 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
JP2002299473A (ja) 2001-03-29 2002-10-11 Fujitsu Ltd 半導体記憶装置及びその駆動方法
JP3728244B2 (ja) 2001-12-26 2005-12-21 キヤノン株式会社 画像形成装置
JP2007035214A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007257827A (ja) * 2007-04-27 2007-10-04 Spansion Llc 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
KR101348173B1 (ko) * 2007-05-25 2014-01-08 삼성전자주식회사 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템
JP2010530596A (ja) * 2007-06-21 2010-09-09 サンディスク コーポレイション 書き込みパルス持続時間のインテリジェント制御
KR101401558B1 (ko) * 2007-08-20 2014-06-09 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
JP2009146497A (ja) * 2007-12-13 2009-07-02 Renesas Technology Corp 半導体装置
JP2009266356A (ja) * 2008-04-30 2009-11-12 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP2010170591A (ja) * 2009-01-20 2010-08-05 Toshiba Corp 不揮発性半導体記憶装置及びその駆動方法
JP4881401B2 (ja) 2009-03-23 2012-02-22 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP2011040135A (ja) 2009-08-13 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
US7957188B2 (en) * 2009-11-05 2011-06-07 Fs Semiconductor Corp., Ltd. Structures and methods of trimming threshold voltage of a flash EEPROM memory
JP2011198435A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
US8467245B2 (en) 2010-03-24 2013-06-18 Ememory Technology Inc. Non-volatile memory device with program current clamp and related method
US8369154B2 (en) 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device

Also Published As

Publication number Publication date
JPH0621404A (ja) 1994-01-28

Similar Documents

Publication Publication Date Title
US8879326B2 (en) Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US6567312B1 (en) Non-volatile semiconductor memory device having a charge storing insulation film and data holding method therefor
JP3730508B2 (ja) 半導体記憶装置およびその動作方法
US8513726B2 (en) EEPROM with increased reading speed
KR101204646B1 (ko) 낸드 플래시 메모리 장치 및 그 동작 방법
JP3410747B2 (ja) 不揮発性半導体記憶装置
US6252803B1 (en) Automatic program disturb with intelligent soft programming for flash cells
KR100960352B1 (ko) 선 소거 단계를 이용하여 플래시 메모리를 소거하는 방법
KR20030034327A (ko) 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법
KR20040097313A (ko) 알고리즘 다이내믹 기준 프로그래밍
US6205059B1 (en) Method for erasing flash electrically erasable programmable read-only memory (EEPROM)
WO1998018132A1 (fr) Dispositif a memoire semi-conducteur remanente et son procede d'exploitation
JPH1131396A (ja) 不揮発性半導体記憶装置の駆動方法
US5784325A (en) Semiconductor nonvolatile memory device
US6404681B1 (en) Method for erasing data from a non-volatile semiconductor memory device
JP3974778B2 (ja) 不揮発性半導体メモリ装置およびそのデータ消去方法
JP3342878B2 (ja) 不揮発性半導体記憶装置
US7038951B2 (en) Non-volatile semiconductor memory device and erasing control method thereof
JP2001084788A (ja) 不揮発性半導体記憶装置
JPH0528778A (ja) 不揮発性半導体記憶装置
TW202347340A (zh) 快閃記憶體

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080320

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090320

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100320

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100320

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110320

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120320

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees