JP2007035214A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 リードマージンを確保して動作の信頼性を向上させることが可能な不揮発性半導体記憶装置およびその制御方法を提供する。
【解決手段】 メモリセルの半導体基板ＳＵＢからフローティングゲートＦＧに電子を注入してデータ書込を実行した後、ゲート電圧ＶＧを−３Ｖ、ソース電圧ＶＳとドレイン電圧ＶＤと基板電圧ＶＷＥＬＬを０Ｖにする。これにより、データ書込時に酸化膜ＯＭに捕捉された電子がデトラップされる。このゲート電圧ＶＧ（−３Ｖ）は、データ消去時に印加されるゲート電圧ＶＧ（−１０．５Ｖ）の絶対値よりもその絶対値が小さな負電圧にされる。
【選択図】 図１１

Description

この発明は、不揮発性半導体記憶装置に関し、特に、電気的なデータ書込およびデータ消去が可能なフローティングゲート型の不揮発性半導体記憶装置に関する。

電気的なデータ書込およびデータ消去が可能なフローティングゲート型の不揮発性半導体記憶装置では、メモリセルのフローティングゲートに電子を注入することによってデータ書込が実行され、フローティングゲートから電子を引き抜くことによってデータ消去が実行される。

しかしながら、従来の不揮発性半導体記憶装置では、書込シーケンスまたは消去シーケンスが終了した後に、酸化膜ＯＭに捕捉された電荷がデトラップ（放出）されてメモリセルのしきい値電圧が変動してしまうことがあった。

下記の特許文献１には、ゲート絶縁膜中に形成した窒化膜に電荷を蓄積してデータを保持するＮＯＲ型フラッシュメモリセルのデータ保持特性を向上させる方法が開示されている。これによると、データ書込の直後に、データ消去時よりも絶対値が大きくかつＦＮトンネル電流が流れない範囲の負電圧をコントロールゲートに印加するとともに、シリコン基板、ソース、およびドレインにそれぞれ０Ｖを印加することにより、ゲート絶縁膜上に形成される絶縁体からなる電子トラップ層にトラップされている電子をシリコン基板にデトラップする。
特開２００３−１７３６９０号公報

上述のように、従来の不揮発性半導体記憶装置では、書込シーケンスまたは消去シーケンスが終了した後に、酸化膜ＯＭに捕捉された電荷がデトラップされてメモリセルのしきい値電圧が変動してしまうことがあった。このため、リードマージンが減少して動作の信頼性が低下するという問題があった。

それゆえに、この発明の主たる目的は、リードマージンを確保して動作の信頼性を向上させることが可能な不揮発性半導体記憶装置を提供することである。

この発明に係わる不揮発性半導体記憶装置は、複数行複数列に配列され、各々が半導体基板の上部に形成されたフローティングゲートおよびコントロールゲートを含む複数のメモリセルを含むメモリアレイと、複数のメモリセルのうちの選択されたメモリセルのデータの書込／読出／消去を行なう書込／読出／消去回路とを備え、書込／読出／消去回路は、選択されたメモリセルにおいて、半導体基板から酸化膜を介してフローティングゲートに電子を注入してデータ書込を行ない、コントロールゲートに半導体基板よりも低い電圧を印加して、データ書込時に酸化膜または酸化膜と半導体基板との界面付近に捕捉された電荷をデトラップさせ、選択されたメモリセルが所望の書込状態にされたかどうかを確認するベリファイを行なうことを特徴とする。

この発明に係わる他の不揮発性半導体記憶装置は、複数行複数列に配列され、各々が半導体基板の上部に形成されたフローティングゲートおよびコントロールゲートを含む複数のメモリセルを含むメモリアレイと、複数のメモリセルのうちの選択されたメモリセルのデータの書込／読出／消去を行なう書込／読出／消去回路とを備え、書込／読出／消去回路は、選択されたメモリセルにおいて、半導体基板から酸化膜を介してフローティングゲートに電子を注入してデータ書込を行ない、コントロールゲートおよび半導体基板に同一の電圧を予め定められた期間だけ印加して、データ書込時に酸化膜または酸化膜と半導体基板との界面付近に捕捉された電荷をデトラップさせ、選択されたメモリセルが所望の書込状態にされたかどうかを確認するベリファイを行なうことを特徴とする。

この発明に係わるさらに他の不揮発性半導体記憶装置は、複数行複数列に配列され、各々が半導体基板の上部に形成されたフローティングゲートおよびコントロールゲートを含む複数のメモリセルを含むメモリアレイと、複数のメモリセルのうちの選択されたメモリセルのデータの書込／読出／消去を行なう書込／読出／消去回路とを備え、書込／読出／消去回路は、選択されたメモリセルにおいて、フローティングゲートから酸化膜を介して半導体基板に電子を引き抜いてデータ消去を行ない、データ消去によって選択されたメモリセルが過消去状態となっていないかどうかを確認する過消去ベリファイを行ない、過消去ベリファイによって過消去状態であると判定された場合に、半導体基板から酸化膜を介してフローティングゲートに電子を注入してデータを書戻すオーバーイレースリカバーを行ない、コントロールゲートに半導体基板よりも高い電圧を印加して、オーバーイレースリカバー時に酸化膜または酸化膜と半導体基板との界面付近に捕捉された電荷をデトラップさせ、再び過消去ベリファイを行なうことを特徴とする。

この発明に係わるさらに他の不揮発性半導体記憶装置は、複数行複数列に配列され、各々が半導体基板の上部に形成されたフローティングゲートおよびコントロールゲートを含む複数のメモリセルを含むメモリアレイと、複数のメモリセルのうちの選択されたメモリセルのデータの書込／読出／消去を行なう書込／読出／消去回路とを備え、書込／読出／消去回路は、選択されたメモリセルにおいて、フローティングゲートから酸化膜を介して半導体基板に電子を引き抜いてデータ消去を行ない、データ消去によって選択されたメモリセルが過消去状態となっていないかどうかを確認する過消去ベリファイを行ない、過消去ベリファイによって過消去状態であると判定された場合に、半導体基板から酸化膜を介してフローティングゲートに電子を注入してデータを書戻すオーバーイレースリカバーを行ない、コントロールゲートおよび半導体基板に同一の電圧を予め定められた期間だけ印加して、オーバーイレースリカバー時に酸化膜または酸化膜と半導体基板との界面付近に捕捉された電荷をデトラップさせ、再び過消去ベリファイを行なうことを特徴とする。

この発明に係わる不揮発性半導体記憶装置では、書込シーケンスにおいて、酸化膜または酸化膜と半導体基板との界面付近に捕捉された電荷がデトラップされた後にベリファイが実行される。したがって、書込シーケンスが終了した後にメモリセルのしきい値電圧が変動するのが回避され、リードマージンが確保されて動作の信頼性が向上する。

この発明に係わる他の不揮発性半導体記憶装置では、消去シーケンスにおいて、酸化膜または酸化膜と半導体基板との界面付近に捕捉された電荷がデトラップされた後に過消去ベリファイが実行される。したがって、消去シーケンスが終了した後にメモリセルのしきい値電圧が変動するのが回避され、リードマージンが確保されて動作の信頼性が向上する。

実施の形態１．
図１は、この発明の実施の形態１による不揮発性半導体記憶装置の全体構成を示すブロック図である。図１において、この不揮発性半導体記憶装置は、外部アドレス信号ＡＤＤを受けて内部アドレス信号を出力するアドレスバッファ１と、アドレスバッファ１からの内部アドレス信号を受けて種々の動作制御を実行する制御回路２と、制御回路２からの指示に応じて各種動作シーケンスで用いられる電圧を生成する電圧発生回路３と、電圧発生回路３によって生成された電圧を受けてその電圧レベルを調整して分配する電圧分配回路４とを備える。

また、不揮発性半導体記憶装置は、アドレスバッファ１からの内部アドレス信号を受けて行プリデコード信号および列プリデコード信号を生成するプリデコーダ５と、プリデコーダ５から出力される行プリデコード信号に応じて行選択信号を生成する行デコーダ６と、プリデコーダ５から出力される列プリデコード信号に応じて列選択信号を生成する列デコーダ７と、複数行複数列に集積配置されたメモリセルを含むメモリアレイ８と、行デコーダ６からの行選択信号に従って、メモリセル行にそれぞれ対応して設けられたワード線およびソース線を駆動するワード線／ソース線ドライバ帯９と、列デコーダ７からの列選択信号に従って、メモリセル列に対応して設けられたビット線を選択する列選択ゲート１０と、データ読出時における読出データおよびデータ書込時における書込データをそれぞれセンスアンプによって増幅して出力する読出／書込制御回路１１と、データ読出時にデータを出力するデータ出力回路１３と、データ出力回路１３から受けた読出データをバッファ処理して外部端子１５に出力するとともに、外部端子１５から入力された書込データを読出／書込制御回路１１の書込ドライバに伝達する入出力バッファ１４と、読出／書込制御回路１１のセンスアンプを制御するセンスアンプ制御回路１２とを備える。

制御回路２は、アドレスバッファ１からの内部アドレス信号に基づいて、種々の動作シーケンス（読出シーケンス、書込シーケンス、消去シーケンスなど）を指示するためのコマンドを生成するコマンド制御回路、電圧発生回路３における各回路の動作電圧を制御するための電圧制御回路、書込シーケンスおよび消去シーケンスにおけるベリファイ動作を制御するためのベリファイ制御回路などを含む。

書込シーケンスおよび消去シーケンスにおいてプログラムパルス（書込パルス）および消去パルスを印加する段階では、制御回路２内の電圧制御回路によって電圧発生回路３を制御して、電圧分配回路４および行デコーダ６を介してメモリアレイ８内の選択されたメモリセルのゲート電圧ＶＧとソース電圧ＶＳと基板電圧ＶＷＥＬＬとを制御するとともに、電圧分配回路４および列デコーダ７を介してメモリアレイ８内の選択されたメモリセルのドレイン電圧ＶＤを制御する。また、書込シーケンスおよび消去シーケンスにおいてベリファイ動作を実行する段階では、制御回路２内の電圧制御回路によって電圧発生回路３を制御して、メモリアレイ８内の選択されたメモリセルに読出電圧を与えて読出／書込制御回路１１によってデータを読出し、入出力バッファ１４を介して制御回路２にフィードバックすることによってベリファイ動作の判定を行なう構成となっている。

図２は、書込シーケンスにおいてメモリセルに与えられるプログラムパルスについて説明するための断面図である。図２を参照して、メモリセルは、半導体基板ＳＵＢ（シリコン基板）上に形成される不純物領域であるソースＳおよびドレインＤと、ソースＳとドレインＤの間の領域の上部に形成されるフローティングゲートＦＧと、フローティングゲートＦＧのさらに上部に形成されるコントロールゲートＣＧとを含む。また、フローティングゲートＦＧと半導体基板ＳＵＢとの間には、酸化膜ＯＭが形成される（図示せず）。

コントロールゲートＣＧには、ワード線を介して２〜８Ｖのステップ状に高くなっていくゲート電圧ＶＧが与えられる。ソースＳには、ソース線を介して０Ｖのソース電圧ＶＳが与えられる。ドレインＤには、ビット線を介して３．６Ｖのドレイン電圧ＶＤが与えられる。半導体基板ＳＵＢには、−１．２Ｖの基板電圧ＶＷＥＬＬが与えられる。これにより、チャネルホットエレクトロン注入現象によって酸化膜ＯＭを介してフローティングゲートＦＧに電子が注入されて、データ書込が実行される。フローティングゲートＦＧにチャージされる電荷量に応じてメモリセルのしきい値電圧が変化するので、メモリセルはしきい値電圧の高／低に応じてデータを記憶することができる。

図３は、消去シーケンスのデータ消去時においてメモリセルに与えられる消去パルスについて説明するための断面図である。図３を参照して、コントロールゲートＣＧには、ワード線を介して−１０．５Ｖのゲート電圧ＶＧが与えられる。ソースＳおよびドレインＤはオープン状態にされる。半導体基板ＳＵＢには、７〜１０Ｖのステップ状に高くなっていく基板電圧ＶＷＥＬＬが与えられる。これにより、ファウラーノルドヘイムトンネリング現象によって酸化膜ＯＭを介してフローティングゲートから電子が引き抜かれて、データ消去が実行される。

データ消去が実行された後、メモリセルのしきい値電圧分布が所定の範囲を超えた過消去状態（フローティングゲートから電子が過剰に引き抜かれた状態）になる場合がある。このため、過消去状態となったメモリセルにデータを書戻すオーバーイレースリカバーが実行される。

図４は、消去シーケンスのオーバーイレースリカバー時においてメモリセルに与えられるＯＥＲパルス（オーバーイレースリカバーパルス）について説明するための断面図である。図４を参照して、コントロールゲートＣＧには、ワード線を介して１〜４Ｖのステップ状に高くなっていくゲート電圧ＶＧが与えられる。ソースＳには、ソース線を介して０Ｖのソース電圧ＶＳが与えられる。ドレインＤには、ビット線を介して３．６Ｖのドレイン電圧ＶＤが与えられる。半導体基板ＳＵＢには、−１．２Ｖの基板電圧ＶＷＥＬＬが与えられる。これにより、これにより、チャネルホットエレクトロン注入現象によって酸化膜ＯＭを介してフローティングゲートＦＧに電子が注入されて、データが書戻される。

図５は、メモリセルのしきい値電圧分布を示す概念図である。図５を参照して、データ書込が実行された後のプログラム状態（書込状態）はデータ「０」に相当し、データ消去が実行された後の消去状態はデータ「１」に相当する。データ読出基準値Ｖｒｅｆは、プログラム状態および消去状態の各々のしきい値電圧分布の間の値に設定される。

データ書込時は、チャネルホットエレクトロン注入現象を利用して、メモリセルのしきい値電圧が低い状態から高い状態になるようにプログラムパルスを印加する。具体的には、メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖまで上昇したかどうかを判定するプログラムベリファイを行ないながら、しきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖに到達するまでプログラムパルスを印加する。

データ消去時は、ファウラーノルドヘイムトンネリング現象を利用して、メモリセルのしきい値電圧が高い状態から低い状態になるように消去パルスを印加する。具体的には、メモリセルのしきい値電圧分布の上限値が消去ベリファイ基準値Ｖｔｈ＿ｅｖまで低下したかどうかを判定する消去ベリファイを行ないながら、しきい値電圧分布の上限値が消去ベリファイ基準値Ｖｔｈ＿ｅｖに到達するまで消去パルスを印加する。そして、オーバーイレースリカバー時においては、メモリセルのしきい値電圧分布の下限値がＯＥＲベリファイ基準値Ｖｔｈ＿ｏｅｖよりも低くなっていないかどうかを判定する過消去ベリファイを行ないながら、しきい値電圧分布の下限値がＯＥＲベリファイ基準値Ｖｔｈ＿ｏｅｖに到達するまでＯＥＲパルスを印加する。

データ読出時は、データ読出基準値Ｖｒｅｆを基準にして記憶データが読み分けられる。具体的には、しきい値電圧分布の上限値がデータ読出基準値Ｖｒｅｆよりも低い場合は消去状態（「１」）であると判定され、しきい値電圧分布の下限値がデータ読出基準値Ｖｒｅｆよりも高い場合はプログラム状態（「０」）であると判定される。

ここで、酸化膜ＯＭを介してフローティングゲートＦＧへの電子の注入および引き抜きを行なうデータの書換動作が繰返されると、酸化膜ＯＭが徐々に劣化してくる。これにより、酸化膜ＯＭ内に電荷（正孔および電子）を捕捉するトラップサイトが形成され、データ書込時や消去シーケンスのオーバーイレースリカバー時において酸化膜ＯＭまたは酸化膜ＯＭと半導体基板との界面（以下、酸化膜界面と称する）付近に電荷が蓄積していく。

従来は、酸化膜ＯＭまたは酸化膜界面付近に電荷が捕捉された状態でベリファイ動作を行なっていたため、書込シーケンスまたは消去シーケンスが終了した後に、捕捉された電荷が短時間（μｓ〜ｍｓオーダー）でデトラップ（放出）されるという問題があった。

図６は、書込シーケンス終了後に酸化膜ＯＭ内の電荷がデトラップされる様子を示す断面図である。また図７は、書込シーケンス終了後に酸化膜ＯＭ内の電荷がデトラップされる様子を示すエネルギー帯図である。図６を参照して、データ書込時に酸化膜ＯＭを介してフローティングゲートＦＧに電子が注入される際、酸化膜ＯＭまたは酸化膜界面付近に電子および正孔が捕捉される。そして、書込シーケンス終了後に捕捉された電子がデトラップされる。図７を参照して、データ書込時にフローティングゲートＦＧの伝導帯に電子が蓄積され、酸化膜ＯＭまたは酸化膜界面付近に電子および正孔が捕捉される。そして、書込シーケンス終了後に捕捉された電子が半導体基板ＳＵＢの伝導帯にデトラップされる。

図８は、消去シーケンス終了後に酸化膜ＯＭ内の電荷がデトラップされる様子を示す断面図である。また図９は、消去シーケンス終了後に酸化膜ＯＭ内の電荷がデトラップされる様子を示すエネルギー帯図である。図８を参照して、消去シーケンスのオーバーイレースリカバー時に酸化膜ＯＭを介してフローティングゲートＦＧに電子が注入される際、酸化膜ＯＭまたは酸化膜界面付近に電子および正孔が捕捉される。消去シーケンス終了後に捕捉された正孔がデトラップされる。図９を参照して、消去シーケンスのオーバーイレースリカバー時に酸化膜ＯＭまたは酸化膜界面付近に電子および正孔が捕捉される。消去シーケンス終了後に捕捉された正孔が半導体基板ＳＵＢの荷電子帯にデトラップされる。

図５に戻って、点線で示すように、書込シーケンス終了後に酸化膜ＯＭ内の電子がデトラップされると、メモリセルのしきい値電圧が低下してデータ読出基準値Ｖｒｅｆに近づく。また、消去シーケンス終了後に酸化膜ＯＭ内の正孔がデトラップされると、メモリセルのしきい値電圧が上昇してデータ読出基準値Ｖｒｅｆに近づく。

このように、従来の不揮発性半導体記憶装置では、酸化膜ＯＭまたは酸化膜界面付近に電荷が捕捉された状態でベリファイ動作が行なわれて書込シーケンスまたは消去シーケンスが終了した場合に、酸化膜ＯＭ内の電荷がデトラップされて、メモリセルのしきい値電圧が変動することがあった。このため、リードマージンが減少して動作の信頼性が低下するという問題があった。さらに、たとえば１つのメモリセルに対して２ビットのデータ（「１１」「１０」「０１」「００」）を書込可能な４値メモリなど、各メモリセルにおいて複数のデータを書込可能な多値技術が用いられる場合、各データに対応するしきい値電圧分布の間隔が狭いため、メモリセルのしきい値電圧の変動による影響が増大してしまう。

そこで、この実施の形態１では、書込シーケンスのプログラムベリファイ動作の直前、および消去シーケンスの過消去ベリファイ動作の直前に、酸化膜ＯＭまたは酸化膜界面付近に捕捉された電荷を強制的にデトラップさせるようにする。

図１０は、実施の形態１による書込シーケンスの動作を示すフローチャートである。図１０を参照して、ステップＳ１でプログラムベリファイが実行される。このプログラムベリファイにおいて、メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖよりも低い場合（Ｆａｉｌ）は、ステップＳ２に進む。

ステップＳ２ではメモリセルにプログラムパルスが印加され、チャネルホットエレクトロン注入現象によって酸化膜ＯＭを介してフローティングゲートＦＧに電子が注入されて、データ書込が実行される。ただし、プログラムパルス印加時のゲート電圧ＶＧ（ステップ電圧）の初期値をＶｐｐ＿ｐｖとする。続いて、ステップＳ３でメモリセルにＰＧＭデトラップパルスが印加され、酸化膜ＯＭまたは酸化膜界面付近に捕捉された電子が強制的にデトラップされる。

図１１は、図１０に示した書込シーケンスにおいてメモリセルに与えられるＰＧＭデトラップパルスについて説明するための断面図である。図１１を参照して、コントロールゲートＣＧには、ワード線を介して所定値Ｖｐｐ＿ｐｄｖ（−３Ｖ）のゲート電圧ＶＧが与えられる。この所定値Ｖｐｐ＿ｐｄｖ（−３Ｖ）は、フローティングゲートＦＧに注入された電子が抜け出てしまわない程度のレベルにされる。具体的には、データ消去時に印加されるゲート電圧ＶＧ（−１０．５Ｖ）の絶対値よりもその絶対値が小さな負電圧にされる。ソースＳには、ソース線を介して０Ｖのソース電圧ＶＳが与えられる。ドレインＤには、ビット線を介して０Ｖのドレイン電圧ＶＤが与えられる。半導体基板ＳＵＢには、０Ｖの基板電圧ＶＷＥＬＬが与えられる。これにより、データ書込時に酸化膜ＯＭまたは酸化膜界面付近に捕捉された電子がデトラップされる。

図１０に戻って、次にステップＳ４でプログラムパルス印加時におけるゲート電圧ＶＧをΔＶＧｐだけ高く設定してステップＳ１に戻る。メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖに到達するまでステップＳ１〜Ｓ４が繰返される。そして、ステップＳ１のプログラムベリファイにおいてメモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖまで上昇した（Ｐａｓｓ）と判定されると、データ書込が完了したと判断して書込シーケンスを終了する。

図１２は、図１０に示した書込シーケンスにおけるゲート電圧ＶＧの時間的変化を示すタイムチャートである。図１２を参照して、メモリセルにプログラムパルスが印加され、コントロールゲートＣＧに初期値Ｖｐｐ＿ｐｖのゲート電圧ＶＧが与えられる。続いて、メモリセルにＰＧＭデトラップパルスが印加され、コントロールゲートＣＧに所定値Ｖｐｐ＿ｐｄｖのゲート電圧ＶＧが与えられる。次に、プログラムベリファイが実行される。このプログラムベリファイにおいて、メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖまで上昇していない場合は、プログラムパルス印加時におけるゲート電圧ＶＧをΔＶＧｐだけ高く設定して、再びメモリセルにプログラムパルスを印加する。そして、メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖに到達するまでこのような動作が繰返される。

図１３は、図１０に示した書込シーケンスにおけるメモリセルのしきい値電圧の変化の様子を例示する模式図である。図１３を参照して、メモリセルにプログラムパルスが印加されて、チャネルホットエレクトロン注入現象によって酸化膜ＯＭを介してフローティングゲートＦＧに電子が注入されると、実線で示すようにメモリセルのしきい値電圧が上昇していく。

書込シーケンスにおいて、既に説明したようにプログラムパルスの印加、ＰＧＭデトラップパルスの印加、プログラムベリファイの動作が繰返される。ここに示す例では、酸化膜ＯＭを介してフローティングゲートＦＧへの電子の注入が３回繰返されると、酸化膜ＯＭの劣化により酸化膜ＯＭまたは酸化膜界面付近に電荷が捕捉されるようになる。このため、メモリセルに３回目のプログラムパルスが印加された後にＰＧＭデトラップパルスが印加されたことに応じて、捕捉された電子がデトラップしてメモリセルのしきい値電圧が低下する。その後同様の動作を繰返し、メモリセルに６回目のプログラムパルスが印加された後にＰＧＭデトラップパルスが印加されたことに応じてメモリセルのしきい値電圧が低下し、その後のプログラムベリファイによって、メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖまで上昇したと判定される。

従来はＰＧＭデトラップパルスの印加を行なわなかったため、点線で示すようにメモリセルに５回目のプログラムパルスが印加された後のプログラムベリファイによって、メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖまで上昇したと判定され、その後に捕捉された電子がデトラップされてメモリセルのしきい値電圧が低下してしまっていた。すなわち、書込シーケンスが終了した後にメモリセルのしきい値電圧が変動するため、リードマージンが減少して動作の信頼性が低下するという問題があった。

しかし、この実施の形態１では、メモリセルにＰＧＭデトラップパルスを印加した後にプログラムベリファイが実行される。すなわち、酸化膜ＯＭまたは酸化膜界面付近に捕捉された電子がデトラップされた後にプログラムベリファイが実行される。したがって、書込シーケンスが終了した後にメモリセルのしきい値電圧が変動するのが回避され、リードマージンが確保されて動作の信頼性が向上する。

また、ＰＧＭデトラップパルス印加時におけるゲート電圧ＶＧの値Ｖｐｐ＿ｐｄｖは、
データ消去時に印加されるゲート電圧ＶＧ（−１０．５Ｖ）と基板電圧ＶＷＥＬＬ（７〜１０Ｖ）との電圧差よりもその絶対値が小さな負電圧（たとえば−３Ｖ）にされる。したがって、電圧レベルが小さくてすむため、オペレーション時間の増大が抑制される。

図１４は、実施の形態１による消去シーケンスの動作を示すフローチャートである。図１４を参照して、ステップＳ１１で消去ベリファイが実行される。この消去ベリファイにおいて、メモリセルのしきい値電圧分布の上限値が消去ベリファイ基準値Ｖｔｈ＿ｅｖよりも高い場合（Ｆａｉｌ）は、ステップＳ１２に進んでメモリセルに消去パルスが印加され、ファウラーノルドヘイムトンネリング現象によって酸化膜ＯＭを介してフローティングゲートから電子が引き抜かれて、データ消去が実行される。この消去パルスの基板電圧ＶＷＥＬＬ（ステップ電圧）の初期値をＶｐｐ＿ｅｖとする。

続いて、ステップＳ１３で消去パルスの基板電圧ＶＷＥＬＬをΔＶＧｅだけ高く設定してステップＳ１１に戻る。メモリセルのしきい値電圧分布の上限値が消去ベリファイ基準値Ｖｔｈ＿ｅｖに到達するまでステップＳ１１〜Ｓ１３が繰返される。そして、ステップＳ１１の消去ベリファイにおいてメモリセルのしきい値電圧分布の上限値が消去ベリファイ基準値Ｖｔｈ＿ｅｖまで低下したと判定されると、データ消去が完了した（Ｐａｓｓ）と判断してステップＳ１４に進む。

ステップＳ１４では、メモリセルが過消去状態になっていないかを確認する過消去ベリファイが実行される。ここで、しきい値電圧分布の下限値がＯＥＲベリファイ基準値Ｖｔｈ＿ｏｅｖよりも低くなっているメモリセルを検出するとステップＳ１５に進み、過消去状態となったメモリセルにデータを書戻すオーバーイレースリカバーが実行される。ステップＳ１５ではメモリセルにＯＥＲパルスが印加され、チャネルホットエレクトロン注入現象によって酸化膜ＯＭを介してフローティングゲートＦＧに電子が注入されて、データが書戻される。このＯＥＲパルス印加時におけるゲート電圧ＶＧ（ステップ電圧）の初期値をＶｐｐ＿ｏｅｖとする。次にステップＳ１６に進んでメモリセルにＯＥＲデトラップパルスが印加され、酸化膜ＯＭまたは酸化膜界面付近に捕捉された正孔が強制的にデトラップされる。

図１５は、図１４に示した消去シーケンスにおいてメモリセルに与えられるＯＥＲデトラップパルスについて説明するための断面図である。図１５を参照して、コントロールゲートＣＧには、ワード線を介して所定値Ｖｐｐ＿ｏｄｖ（８Ｖ）のゲート電圧ＶＧが与えられる。この所定値Ｖｐｐ＿ｏｄｖ（８Ｖ）は、フローティングゲートＦＧに電子が注入されてしまわない程度のレベルにされる。ソースＳには、ソース線を介して０Ｖのソース電圧ＶＳが与えられる。ドレインＤには、ビット線を介して０Ｖのドレイン電圧ＶＤが与えられる。半導体基板ＳＵＢには、０Ｖの基板電圧ＶＷＥＬＬが与えられる。これにより、酸化膜ＯＭまたは酸化膜界面付近に捕捉された正孔がデトラップされる。

図１４に戻って、次にステップＳ１７に進んでＯＥＲパルス印加時におけるゲート電圧ＶＧをΔＶＧｏだけ高く設定してステップＳ１４に戻る。メモリセルのしきい値電圧分布の下限値がＯＥＲベリファイ基準値Ｖｔｈ＿ｏｅｖに到達するまでステップＳ１４〜Ｓ１７が繰返される。そして、ステップＳ１４の過消去ベリファイにおいてメモリセルのしきい値電圧分布の下限値がＯＥＲベリファイ基準値Ｖｔｈ＿ｏｅｖまで上昇したと判定されると、過消去状態でないと判断して消去シーケンスを終了する。

図１６は、図１４に示した消去シーケンスの過消去ベリファイ以降におけるゲート電圧ＶＧの時間的変化を示すタイムチャートである。メモリセルにＯＥＲパルスが印加され、コントロールゲートＣＧに初期値Ｖｐｐ＿ｏｅｖのゲート電圧ＶＧが与えられる。続いて、メモリセルにＯＥＲデトラップパルスが印加され、コントロールゲートＣＧに所定値Ｖｐｐ＿ｏｄｖのゲート電圧ＶＧが与えられる。次に、過消去ベリファイが実行される。この過消去ベリファイにおいて、メモリセルのしきい値電圧分布の下限値がＯＥＲベリファイ基準値Ｖｔｈ＿ｏｅｖよりも低くなっているメモリセルを検出すると、過消去状態となったメモリセルにＯＥＲパルスが印加され、コントロールゲートＣＧに初期値Ｖｐｐ＿ｏｅｖのゲート電圧ＶＧが与えられる。

次に、メモリセルにＯＥＲデトラップパルスが印加され、コントロールゲートＣＧに所定値Ｖｐｐ＿ｏｄｖのゲート電圧ＶＧが与えられる。続いて、ＯＥＲパルス印加時におけるゲート電圧ＶＧをΔＶＧｏだけ高く設定してから、再び過消去ベリファイを実行する。そして、メモリセルのしきい値電圧分布の下限値がＯＥＲベリファイ基準値Ｖｔｈ＿ｏｅｖに到達するまでこのような動作が繰返される。

図１７は、図１４に示した消去シーケンスの過消去ベリファイ以降におけるメモリセルのしきい値電圧の変化の様子を例示する模式図である。図１７を参照して、メモリセルにＯＥＲパルスが印加されて、チャネルホットエレクトロン注入現象によって酸化膜ＯＭを介してフローティングゲートＦＧに電子が注入されると、実線で示すようにメモリセルのしきい値電圧が上昇していく。

消去シーケンスにおいて、既に説明したようにＯＥＲパルスの印加、ＯＥＲデトラップパルスの印加、過消去ベリファイの動作が繰返される。ここに示す例では、酸化膜ＯＭの劣化により、メモリセルに１回目のＯＥＲパルスが印加された後にＯＥＲデトラップパルスが印加されたことに応じて、酸化膜ＯＭまたは酸化膜界面付近に捕捉された正孔がデトラップしてメモリセルのしきい値電圧が上昇する。その後同様の動作を繰返し、メモリセルに５回目のＯＥＲパルスが印加された後にＯＥＲデトラップパルスが印加されたことに応じてメモリセルのしきい値電圧が上昇し、その後の過消去ベリファイによって、メモリセルのしきい値電圧分布の下限値が過消去ベリファイ基準値Ｖｔｈ＿ｏｅｖまで上昇したと判定される。

従来はＯＥＲデトラップパルスの印加を行なわなかったため、点線で示すようにメモリセルに６回目のＯＥＲパルスが印加された後の過消去ベリファイによって、メモリセルのしきい値電圧分布の下限値が過消去ベリファイ基準値Ｖｔｈ＿ｏｅｖまで上昇したと判定され、その後に酸化膜ＯＭまたは酸化膜界面付近に捕捉された正孔がデトラップされてメモリセルのしきい値電圧が低下してしまっていた。すなわち、消去シーケンスが終了した後にメモリセルのしきい値電圧が変動するため、リードマージンが減少して動作の信頼性が低下するという問題があった。

しかし、この実施の形態１では、メモリセルにＯＥＲデトラップパルスを印加した後に過消去ベリファイが実行される。すなわち、酸化膜ＯＭまたは酸化膜界面付近に捕捉された正孔がデトラップされた後に過消去ベリファイが実行される。したがって、消去シーケンスが終了した後にメモリセルのしきい値電圧が変動するのが回避され、リードマージンが確保されて動作の信頼性が向上する。

なお、この実施の形態１では、ゲート電圧、ソース電圧、ドレイン電圧および基板電圧の電圧値を一例として示しているが、これに限定されるものではない。

実施の形態１の変更例．
図１８は、この発明の実施の形態１の変更例による書込シーケンスの動作を示すフローチャートであって、図１０と対比される図である。図１８を参照して図１０と異なる点は、ステップＳ３においてメモリセルにＰＧＭデトラップパルスを印加する代わりに所定期間だけＷＡＩＴ動作（待機動作）を行なう点である。

図１９は、図１８に示した書込シーケンスのＷＡＩＴ動作時においてメモリセルに与えられる電圧について説明するための断面図であって、図１１と対比される図である。図１９を参照して図１１と異なる点は、コントロールゲートＣＧに与えられるゲート電圧ＶＧが０Ｖにされている点である。このようにゲート電圧ＶＧ、ソース電圧ＶＳ、ドレイン電圧ＶＤおよび基板電圧ＶＷＥＬＬをすべて０ＶにしたＷＡＩＴ状態（待機状態）で所定期間（μｓ〜ｍｓオーダー）が経過すると、酸化膜ＯＭまたは酸化膜界面付近に捕捉された電子が自動的にデトラップされる。

図２０は、図１８に示した書込シーケンスにおけるゲート電圧ＶＧの時間的変化を示すタイムチャートであって図１２と対比される図である。図２０を参照して図１２と異なる点は、メモリセルにＰＧＭデトラップパルスを印加する代わりに所定期間のＷＡＩＴ動作を行なう点である。この場合も、メモリセルのしきい値電圧は図１３に示したように変化する。したがって、書込シーケンスが終了した後にメモリセルのしきい値電圧が変動するのが回避され、リードマージンが確保されて動作の信頼性が向上する。

図２１は、実施の形態１の変更例による消去シーケンスの動作を示すフローチャートであって、図１４と対比される図である。図２１を参照して図１４と異なる点は、ステップＳ１６においてメモリセルにＯＥＲデトラップパルスを印加する代わりに所定期間だけＷＡＩＴ動作を行なう点である。

図２２は、図２１に示した消去シーケンスの過消去ベリファイ以降におけるゲート電圧ＶＧの時間的変化を示すタイムチャートであって、図１６と対比される図である。図２２を参照して図１６と異なる点は、メモリセルにＯＥＲデトラップパルスを印加する代わりに所定期間のＷＡＩＴ動作を行なう点である。この場合も、メモリセルのしきい値電圧は図１７に示したように変化する。したがって、消去シーケンスが終了した後にメモリセルのしきい値電圧が変動するのが回避され、リードマージンが確保されて動作の信頼性が向上する。

実施の形態２．
図２３は、この発明の実施の形態２による書込シーケンスの動作を示すフローチャートであって、図１０と対比される図である。図２３のステップＳ２１，Ｓ２２，Ｓ２４，Ｓ２５は、図１０のステップＳ１〜Ｓ４に対応する。ステップＳ２３では、メモリセルに印加されたプログラムパルスが予め定められたＮ回に到達したか否かが判定され、プログラムパルス数がＮ回よりも少ない場合はステップＳ２４をとばしてステップＳ２５に進み、プログラムパルス数がＮ回以上の場合はステップＳ２４に進む。

たとえば、このＮ回を全プログラムパルス数の半分の値に設定した場合、書込シーケンスの前半はメモリセルにＰＧＭデトラップパルスが印加されず、書込シーケンスの後半にのみメモリセルにＰＧＭデトラップパルスが印加される。

図２４は、図２３に示した書込シーケンスにおけるゲート電圧ＶＧの時間的変化を示すタイムチャートであって図１２と対比される図である。図２０を参照して図１２と異なる点は、プログラムパルス数がＮ回に到達するまではＰＧＭデトラップパルスが印加されない点である。

これにより、酸化膜ＯＭの劣化が比較的少ないと考えられる書込シーケンスの前半はメモリセルにＰＧＭデトラップパルスが印加されないように設定できるため、オペレーション時間の短縮が可能となる。

図２５は、図２３に示した書込シーケンスにおけるメモリセルのしきい値電圧の変化の様子を例示する模式図であって、図１３と対比される図である。ここに示す例では、プログラムパルス数が５回以上の場合にＰＧＭデトラップパルスが印加される。そして、メモリセルに７回目のプログラムパルスが印加された後にＰＧＭデトラップパルスが印加されたことに応じてメモリセルのしきい値電圧が低下し、その後のプログラムベリファイによって、メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖまで上昇したと判定される。

従来はＰＧＭデトラップパルスの印加を行なわなかったため、点線で示すようにメモリセルに６回目のプログラムパルスが印加された後のプログラムベリファイによって、メモリセルのしきい値電圧分布の下限値がプログラムベリファイ基準値Ｖｔｈ＿ｐｖまで上昇したと判定され、その後に酸化膜ＯＭまたは酸化膜界面付近に捕捉された電子がデトラップされてメモリセルのしきい値電圧が低下してしまっていた。

しかし、この実施の形態２では、メモリセルにＰＧＭデトラップパルスを印加した後にプログラムベリファイが実行される。すなわち、酸化膜ＯＭまたは酸化膜界面付近に捕捉された電子がデトラップされた後にプログラムベリファイが実行される。したがって、書込シーケンスが終了した後にメモリセルのしきい値電圧が変動するのが回避され、リードマージンが確保されて動作の信頼性が向上する。

図２６は、この発明の実施の形態２による消去シーケンスの動作を示すフローチャートであって、図１４と対比される図である。図２６のステップＳ３１〜Ｓ３５，Ｓ３７，Ｓ３８は、図１４のステップＳ１１〜Ｓ１７に対応する。ステップＳ３６では、メモリセルに印加されたＯＥＲパルスが予め定められたＭ回に到達したか否かが判定され、ＯＥＲパルス数がＭ回よりも少ない場合はステップＳ３７をとばしてステップＳ３８に進み、プログラムパルス数がＭ回以上の場合はステップＳ３７に進む。

たとえば、このＭ回を全ＯＥＲパルス数の半分の値に設定した場合、消去シーケンスにおけるオーバーイレースリカバー動作の前半はメモリセルにＯＥＲデトラップパルスが印加されず、オーバーイレースリカバー動作の後半にのみメモリセルにＯＥＲデトラップパルスが印加される。

図２７は、図２６に示した消去シーケンスの過消去ベリファイ以降におけるゲート電圧ＶＧの時間的変化を示すタイムチャートであって図１６と対比される図である。図２７を参照して図１６と異なる点は、ＯＥＲパルス数がＭ回に到達するまではＯＥＲデトラップパルスが印加されない点である。

これにより、酸化膜ＯＭの劣化が比較的少ないと考えられる消去シーケンスにおけるオーバーイレースリカバー動作の前半はメモリセルにＰＧＭデトラップパルスが印加されないように設定できるため、オペレーション時間の短縮が可能となる。

図２８は、図２６に示した消去シーケンスの過消去ベリファイ以降におけるメモリセルのしきい値電圧の変化の様子を例示する模式図であって、図１７と対比される図である。ここに示す例では、ＯＥＲパルス数が５回以上の場合にＯＥＲデトラップパルスが印加される。そして、メモリセルに６回目のＯＥＲパルスが印加された後にＯＥＲデトラップパルスが印加されたことに応じてメモリセルのしきい値電圧が上昇し、その後の過消去ベリファイによって、メモリセルのしきい値電圧分布の下限値が過消去ベリファイ基準値Ｖｔｈ＿ｏｅｖまで上昇したと判定される。

従来はＯＥＲデトラップパルスの印加を行なわなかったため、点線で示すようにメモリセルに７回目のＯＥＲパルスが印加された後の過消去ベリファイによって、メモリセルのしきい値電圧分布の下限値が過消去ベリファイ基準値Ｖｔｈ＿ｏｅｖまで上昇したと判定され、その後に酸化膜ＯＭまたは酸化膜界面付近に捕捉された正孔がデトラップされてメモリセルのしきい値電圧が低下してしまっていた。すなわち、消去シーケンスが終了した後にメモリセルのしきい値電圧が変動するため、リードマージンが減少して動作の信頼性が低下するという問題があった。

しかし、この実施の形態２では、メモリセルにＯＥＲデトラップパルスを印加した後に過消去ベリファイが実行される。すなわち、酸化膜ＯＭまたは酸化膜界面付近に捕捉された正孔がデトラップされた後に過消去ベリファイが実行される。したがって、消去シーケンスが終了した後にメモリセルのしきい値電圧が変動するのが回避され、リードマージンが確保されて動作の信頼性が向上する。

なお、プログラムパルス数およびＯＥＲパルス数をカウントするためのパルスカウンタは、１回の書込シーケンスおよび消去シーケンスごとにカウント数を一時的に記憶できるメモリ機能を有していればよく、図１に示した制御回路２の内部に設けられる。

また、メモリセルにＰＧＭデトラップパルスおよびＯＥＲデトラップパルスを印加する代わりに所定期間のＷＡＩＴ動作（待機動作）を行なうようにしてもよい。

実施の形態２の変更例．
図２９は、この発明の実施の形態２の変更例による書込シーケンスの動作を示すフローチャートであって、図２３と対比される図である。図２９を参照して図２３と異なる点は、ステップＳ２３においてプログラムパルス数をカウントする代わりに各メモリセルのデータの書換回数、すなわち各メモリセルに対して消去シーケンスおよび書込シーケンスが実行された回数をカウントする点である。

ステップＳ２３において、選択されたメモリセルのデータの書換回数が予め定められたＫ回に到達したか否かが判定され、書換回数がＫ回よりも少ない場合はステップＳ２４をとばしてステップＳ２５に進み、書換回数がＫ回以上の場合はステップＳ２４に進む。

これにより、選択されたメモリセルのデータの書換回数が少なく、酸化膜ＯＭの劣化が生じていないと考えられる段階ではメモリセルにＰＧＭデトラップパルスが印加されないように設定できるため、オペレーション時間の短縮が可能となる。

図３０は、この発明の実施の形態２の変更例による消去シーケンスの動作を示すフローチャートであって、図２６と対比される図である。図３０を参照して図２６と異なる点は、ステップＳ３６においてＯＥＲパルス数をカウントする代わりに各メモリセルのデータの書換回数、すなわち各メモリセルに対して消去シーケンスおよび書込シーケンスが実行された回数をカウントする点である。

ステップＳ３６において、選択されたメモリセルのデータの書換回数が予め定められたＫ回に到達したか否かが判定され、書換回数がＫ回よりも少ない場合はステップＳ３７をとばしてステップＳ３８に進み、書換回数がＫ回以上の場合はステップＳ３７に進む。

これにより、選択されたメモリセルのデータの書換回数が少なく、酸化膜ＯＭの劣化が生じていないと考えられる段階ではメモリセルにＯＥＲデトラップパルスが印加されないように設定できるため、オペレーション時間の短縮が可能となる。

なお、各メモリセルのデータの書換回数をカウントするための消去／書込カウンタは、各メモリセルに対して消去シーケンスおよび書込シーケンスが実行されるごとにそのカウント数を記憶して、電源がオフにされた場合でも記憶を保持可能な不揮発性メモリ機能を有し、書換回数がＫ回に到達した場合にフラグを立てる。この消去／書込カウンタは、図１に示した制御回路２の内部に設けられるか、または制御回路２の外部に専用メモリアレイとして設けられる。

また、メモリセルにＰＧＭデトラップパルスおよびＯＥＲデトラップパルスを印加する代わりに所定期間のＷＡＩＴ動作（待機動作）を行なうようにしてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による不揮発性半導体記憶装置の全体構成を示すブロック図である。 書込シーケンスにおいてメモリセルに与えられるプログラムパルスについて説明するための断面図である。 消去シーケンスのデータ消去時においてメモリセルに与えられる消去パルスについて説明するための断面図である。 消去シーケンスのオーバーイレースリカバー時においてメモリセルに与えられるＯＥＲパルスについて説明するための断面図である。 メモリセルのしきい値電圧分布を示す概念図である。 書込シーケンス終了後に酸化膜ＯＭ内の電荷がデトラップされる様子を示す断面図である。 書込シーケンス終了後に酸化膜ＯＭ内の電荷がデトラップされる様子を示すエネルギー帯図である。 消去シーケンス終了後に酸化膜ＯＭ内の電荷がデトラップされる様子を示す断面図である。 消去シーケンス終了後に酸化膜ＯＭ内の電荷がデトラップされる様子を示すエネルギー帯図である。 実施の形態１による書込シーケンスの動作を示すフローチャートである。 図１０に示した書込シーケンスにおいてメモリセルに与えられるＰＧＭデトラップパルスについて説明するための断面図である。 図１０に示した書込シーケンスにおけるゲート電圧ＶＧの時間的変化を示すタイムチャートである。 図１０に示した書込シーケンスにおけるメモリセルのしきい値電圧の変化の様子を例示する模式図である。 実施の形態１による消去シーケンスの動作を示すフローチャートである。 図１４に示した消去シーケンスにおいてメモリセルに与えられるＯＥＲデトラップパルスについて説明するための断面図である。 図１４に示した消去シーケンスの過消去ベリファイ以降におけるゲート電圧ＶＧの時間的変化を示すタイムチャートである。 図１４に示した消去シーケンスの過消去ベリファイ以降におけるメモリセルのしきい値電圧の変化の様子を例示する模式図である。 この発明の実施の形態１の変更例による書込シーケンスの動作を示すフローチャートである。 図１８に示した書込シーケンスのＷＡＩＴ動作時においてメモリセルに与えられる電圧について説明するための断面図である。 図１８に示した書込シーケンスにおけるゲート電圧ＶＧの時間的変化を示すタイムチャートである。 実施の形態１の変更例による消去シーケンスの動作を示すフローチャートである。 図２１に示した消去シーケンスの過消去ベリファイ以降におけるゲート電圧ＶＧの時間的変化を示すタイムチャートである。 この発明の実施の形態２による書込シーケンスの動作を示すフローチャートである。 図２３に示した書込シーケンスにおけるゲート電圧ＶＧの時間的変化を示すタイムチャートである。 図２３に示した書込シーケンスにおけるメモリセルのしきい値電圧の変化の様子を例示する模式図である。 この発明の実施の形態２による消去シーケンスの動作を示すフローチャートである。 図２６に示した消去シーケンスの過消去ベリファイ以降におけるゲート電圧ＶＧの時間的変化を示すタイムチャートである。 図２６に示した消去シーケンスの過消去ベリファイ以降におけるメモリセルのしきい値電圧の変化の様子を例示する模式図である。 この発明の実施の形態２の変更例による書込シーケンスの動作を示すフローチャートである。 この発明の実施の形態２の変更例による消去シーケンスの動作を示すフローチャートである。

符号の説明

１ アドレスバッファ、２ 制御回路、３ 電圧発生回路、４ 電圧分配回路、５ プリデコーダ、６ 行デコーダ、７ 列デコーダ、８ メモリアレイ、９ ワード線／ソース線ドライバ帯、１０ 列選択ゲート、１１ 読出／書込制御回路、１２ センスアンプ制御回路、１３ データ出力回路、１４ 入出力バッファ、１５ 外部端子、ＳＵＢ 半導体基板、Ｓ ソース、Ｄ ドレイン、ＦＧ フローティングゲート、ＣＧ コントロールゲートＣＧ、ＯＭ 酸化膜。

Claims (13)

1. 不揮発性半導体記憶装置であって、
   複数行複数列に配列され、各々が半導体基板の上部に形成されたフローティングゲートおよびコントロールゲートを含む複数のメモリセルを含むメモリアレイ、および
   前記複数のメモリセルのうちの選択されたメモリセルのデータの書込／読出／消去を行なう書込／読出／消去回路を備え、
   前記書込／読出／消去回路は、
   前記選択されたメモリセルにおいて、前記半導体基板から酸化膜を介して前記フローティングゲートに電子を注入してデータ書込を行ない、
   前記コントロールゲートに前記半導体基板よりも低い電圧を印加して、前記データ書込時に前記酸化膜または前記酸化膜と前記半導体基板との界面付近に捕捉された電荷をデトラップさせ、
   前記選択されたメモリセルが所望の書込状態にされたかどうかを確認するベリファイを行なうことを特徴とする、不揮発性半導体記憶装置。
2. 前記書込／読出／消去回路は、さらに、前記選択されたメモリセルにおいて、前記フローティングゲートから前記酸化膜を介して前記半導体基板に電子を引き抜いてデータ消去を行ない、
   前記デトラップ時における前記コントロールゲートへの印加電圧は、前記データ消去時における前記コントロールゲートへの印加電圧よりもその絶対値が小さいことを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
3. 不揮発性半導体記憶装置であって、
   複数行複数列に配列され、各々が半導体基板の上部に形成されたフローティングゲートおよびコントロールゲートを含む複数のメモリセルを含むメモリアレイ、および
   前記複数のメモリセルのうちの選択されたメモリセルのデータの書込／読出／消去を行なう書込／読出／消去回路を備え、
   前記書込／読出／消去回路は、
   前記選択されたメモリセルにおいて、前記半導体基板から酸化膜を介して前記フローティングゲートに電子を注入してデータ書込を行ない、
   前記コントロールゲートおよび前記半導体基板に同一の電圧を予め定められた期間だけ印加して、前記データ書込時に前記酸化膜または前記酸化膜と前記半導体基板との界面付近に捕捉された電荷をデトラップさせ、
   前記選択されたメモリセルが所望の書込状態にされたかどうかを確認するベリファイを行なうことを特徴とする、不揮発性半導体記憶装置。
4. 前記デトラップ時において、前記メモリセルのソース電圧およびドレイン電圧が同一にされることを特徴とする、請求項１または請求項２に記載の不揮発性半導体記憶装置。
5. 前記デトラップ時において、前記メモリセルのソース電圧およびドレイン電圧と、前記コントロールゲートへの印加電圧と、前記半導体基板への印加電圧とがすべて０Ｖにされることを特徴とする、請求項３に記載の不揮発性半導体記憶装置。
6. 前記書込／読出／消去回路は、前記データ書込時おいて前記選択されたメモリセルの前記コントロールゲートに印加される電圧のパルス数をカウントし、カウントされたパルス数が予め定められた回数以上である場合に前記デトラップを行なうことを特徴とする、請求項１から請求項５までのいずれかに記載の不揮発性半導体記憶装置。
7. 前記書込／読出／消去回路は、各メモリセルに対してデータが書換えられた回数をカウントし、カウントされた回数が予め定められた回数以上であるメモリセルに対して前記デトラップを行なうことを特徴とする、請求項１から請求項５までのいずれかに記載の不揮発性半導体記憶装置。
8. 不揮発性半導体記憶装置であって、
   複数行複数列に配列され、各々が半導体基板の上部に形成されたフローティングゲートおよびコントロールゲートを含む複数のメモリセルを含むメモリアレイ、および
   前記複数のメモリセルのうちの選択されたメモリセルのデータの書込／読出／消去を行なう書込／読出／消去回路を備え、
   前記書込／読出／消去回路は、
   前記選択されたメモリセルにおいて、前記フローティングゲートから酸化膜を介して前記半導体基板に電子を引き抜いてデータ消去を行ない、
   前記データ消去によって前記選択されたメモリセルが過消去状態となっていないかどうかを確認する過消去ベリファイを行ない、
   前記過消去ベリファイによって過消去状態であると判定された場合に、前記半導体基板から酸化膜を介して前記フローティングゲートに電子を注入してデータを書戻すオーバーイレースリカバーを行ない、
   前記コントロールゲートに前記半導体基板よりも高い電圧を印加して、前記オーバーイレースリカバー時に前記酸化膜または前記酸化膜と前記半導体基板との界面付近に捕捉された電荷をデトラップさせ、
   再び前記過消去ベリファイを行なうことを特徴とする、不揮発性半導体記憶装置。
9. 不揮発性半導体記憶装置であって、
   複数行複数列に配列され、各々が半導体基板の上部に形成されたフローティングゲートおよびコントロールゲートを含む複数のメモリセルを含むメモリアレイ、および
   前記複数のメモリセルのうちの選択されたメモリセルのデータの書込／読出／消去を行なう書込／読出／消去回路を備え、
   前記書込／読出／消去回路は、
   前記選択されたメモリセルにおいて、前記フローティングゲートから酸化膜を介して前記半導体基板に電子を引き抜いてデータ消去を行ない、
   前記データ消去によって前記選択されたメモリセルが過消去状態となっていないかどうかを確認する過消去ベリファイを行ない、
   前記過消去ベリファイによって過消去状態であると判定された場合に、前記半導体基板から前記酸化膜を介して前記フローティングゲートに電子を注入してデータを書戻すオーバーイレースリカバーを行ない、
   前記コントロールゲートおよび前記半導体基板に同一の電圧を予め定められた期間だけ印加して、前記オーバーイレースリカバー時に前記酸化膜または前記酸化膜と前記半導体基板との界面付近に捕捉された電荷をデトラップさせ、
   再び前記過消去ベリファイを行なうことを特徴とする、不揮発性半導体記憶装置。
10. 前記デトラップ時において、前記メモリセルのソース電圧およびドレイン電圧が同一にされることを特徴とする、請求項８に記載の不揮発性半導体記憶装置。
11. 前記デトラップ時において、前記メモリセルのソース電圧およびドレイン電圧と、前記コントロールゲートへの印加電圧と、前記半導体基板への印加電圧とがすべて０Ｖにされることを特徴とする、請求項９に記載の不揮発性半導体記憶装置。
12. 前記書込／読出／消去回路は、前記オーバーイレースリカバー時において前記選択されたメモリセルの前記コントロールゲートに印加される電圧のパルス数をカウントし、カウントされたパルス数が予め定められた回数以上である場合に前記デトラップを行なうことを特徴とする、請求項８から請求項１１までのいずれかに記載の不揮発性半導体記憶装置。
13. 前記書込／読出／消去回路は、各メモリセルに対してデータが書換えられた回数をカウントし、カウントされた回数が予め定められた回数以上であるメモリセルに対して前記デトラップを行なうことを特徴とする、請求項８から請求項１１までのいずれかに記載の不揮発性半導体記憶装置。

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