KR101373186B1 - 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 - Google Patents

플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 Download PDF

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Abstract

여기에 개시된 플래시 메모리 장치는 복수의 프로그램 루프를 통해 프로그램을 수행하되, 각각의 프로그램 루프에서는 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행된다. 따라서, 전체 프로그램 시간에는 영향을 주지 않으면서도, 전자들/홀들의 재배열 그리고/또는 재결합 동작에 의해 메모리 셀들의 문턱 전압이 변화되는 것을 방지/최소화할 수 있게 된다.
플래시 메모리, CTF, 차지 트랩, 프로그램

Description

플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템{FLASH MEMORY DEVICE AND PROGRAM METHODS THEREOF, AND MEMORY SYSTEM AND COMPUTER SYSTEM INCLUDING THE SAME}
본 발명은 절연막을 전하(charge) 저장층으로 이용하는 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 프로그램가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 프로그램가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, "낸드형 플래시 메모리"라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
일반적으로, 플래시 메모리 장치는 절연막으로 차단된 전도성 부유게이트(Floating Gate)에 전하를 주입하여 비트정보를 저장한다. 그러나, 메모리 셀 간 또는 메모리 셀과 선택 트랜지스터(SSL, GSL) 간 존재하는 용량성 커플링(Capacitive Coupling) 문제로 인해 전도성 부유 게이트 구조가 고집적화에 물리적 한계를 가진 구조로서 인식되고 있다. 전도성 부유 게이트 간의 용량성 커플링 문제를 해결하기 위한 대안으로, 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리 구조가 제안되고 있다. 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시 메모리 장치 구조는 미국특허 제 6858906호(Lee 등, 2005년, 2월 22일), 미국공개특허 제2004-0169238호(Lee 등, 2004년, 9월 2일), 그리고 미국공개특허 제2006-0180851호(Lee 등, 2006년, 8월 17일)에 각각 게재되어 있다.
차지 트랩형 플래시 메모리 장치는, 절연막을 전하 저장층으로 이용하는 구조적인 특징 때문에, 프로그램 동작 이후에 전자들 그리고/또는 홀들이 재배열/재결합되어 플래시 메모리 셀들의 문턱 전압들이 변화되는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 고속으로 프로그램을 수행하면서도 플래시 메모리 셀들의 문턱 전압들의 변화를 방지/최소화할 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 프로그램 방법은, 복수의 프로그램 루프들을 통해 프로그램을 수행하되 상기 각각의 프로그램 루프에서는 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행되는 것을 특징으로 한다.
상기의 과제를 이루기 위한 예시적인 실시예에 있어서, 본 발명에 의한 플래시 메모리 장치의 프로그램 방법은, 복수의 프로그램 루프들을 통해 프로그램을 수행하되, 상기 각각의 프로그램 루프에서 수행되는 프로그램은 각각의 프로그램 구 간이 중첩되지 않도록 복수의 페이지들을 프로그램하는 단계, 그리고 소정의 지연 시간이 경과한 후 각각의 검증 구간이 중첩되지 않도록 상기 프로그램된 페이지들의 프로그램 검증을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위한 예시적인 실시예에 있어서, 본 발명에 의한 플래시 메모리 장치의 프로그램 방법은, 복수의 프로그램 루프들을 통해 프로그램을 수행하되, 상기 각각의 프로그램 루프에서 수행되는 프로그램은 각각의 프로그램 구간이 중첩되지 않도록 복수의 페이지들을 프로그램하는 단계, 각각의 검증 구간이 중첩되지 않도록 상기 프로그램된 페이지들의 프로그램 검증을 수행하는 단계, 그리고 소정의 지연 시간이 경과한 후 상기 검증 결과를 근거로 하여 다음 프로그램 루프의 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위한 예시적인 실시예에 있어서, 본 발명에 의한 플래시 메모리 장치는, 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 어레이, 상기 워드 라인들에 인가될 워드 라인 전압들 및 상기 메모리 셀들이 형성된 벌크에 인가될 벌크 전압을 발생하는 전압 발생 회로, 상기 워드 라인 전압들로 상기 워드 라인들을 구동하는 디코딩 회로, 상기 메모리 셀들을 적어도 하나 이상의 페이지 단위로 프로그램하고 상기 프로그램된 메모리 셀들로부터 데이터를 읽어들이는 기입 독출 회로, 그리고 복수의 프록그램 루프를 통해 상기 메모리 셀들을 프로그램하되 각각의 프로그램 루프에서 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 제어 로직을 포함 하는 것을 특징으로 한다.
상기의 과제를 이루기 위한 예시적인 실시예에 있어서, 본 발명에 의한 플래시 메모리 시스템은, 플래시 메모리 장치, 그리고 상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 플래시 메모리 장치는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 어레이, 상기 워드 라인들에 인가될 워드 라인 전압들 및 상기 메모리 셀들이 형성된 벌크에 인가될 벌크 전압을 발생하는 전압 발생 회로, 상기 워드 라인 전압들로 상기 워드 라인들을 구동하는 디코딩 회로, 상기 메모리 셀들을 적어도 하나 이상의 페이지 단위로 프로그램하고 상기 프로그램된 메모리 셀들로부터 데이터를 읽어들이는 기입 독출 회로, 그리고 복수의 프록그램 루프를 통해 상기 메모리 셀들을 프로그램하되 각각의 프로그램 루프에서 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 제어 로직을 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위한 예시적인 실시예에 있어서, 본 발명에 의한 컴퓨터 시스템은, 호스트, 플래시 메모리 장치, 그리고 상기 마이크로프로세서의 요청에 따라 상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 플래시 메모리 장치는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 어레이, 상기 워드 라인들에 인가될 워드 라인 전압들 및 상기 메모리 셀들이 형성된 벌크에 인가될 벌크 전압을 발생하는 전압 발생 회로, 상기 워드 라인 전압들로 상기 워드 라인들을 구동하는 디코딩 회로, 상기 메모리 셀들을 적어도 하나 이상의 페이지 단위로 프로그램하고 상기 프로그램된 메모리 셀들로부터 데이터를 읽어들이는 기입 독출 회로, 그리고 복수의 프록그램 루프를 통해 상기 메모리 셀들을 프로그램하되 각각의 프로그램 루프에서 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 제어 로직을 포함하는 것을 특징으로 한다.
이상과 같은 본 발명에 의하면, 전체 프로그램 시간에는 영향을 주지 않으면서도 차지 트랩형 플래시 메모리의 전하 저장층 내에서 전자들 그리고/또는 홀들이 재배열/재결합(re-distribution)될 시간이 충분히 확보할 수 있게 된다. 그 결과, 고속으로 프로그램을 수행하면서도 플래시 메모리 셀들의 문턱 전압들의 변화를 방지/최소화할 수 있고, 높은 프로그램 정확도를 보장할 수 있게 된다.
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치는 복수의 프로그램 루프를 통해 프로그램을 수행하되, 각각의 프로그램 루프에서는 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행된다.
도 1은 본 발명에 따른 플래시 메모리 장치(100)의 개략적인 구성을 보여주는 블록도이다. 그리고, 도 2 및 도 3은 도 1에 도시된 셀 어레이(110)의 구성 예 를 보여주는 회로도이다. 본 발명에 따른 플래시 메모리 장치는, 예를 들면, Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시(CTF) 메모리이다. 하지만, 여기에 개시된 본 발명의 특징은 차지 트랩형 플래시에만 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1 내지 도 3을 참조하면, 본 발명의 플래시 메모리 장치(100)는 N-비트 데이터 정보(N은 1 또는 그보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 데이터(예를 들면, 메타 데이터(meta data) 등)를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메인 영역에는 N-비트 데이터가 저장될 수 있고, 스페어 영역에는 1-비트 데이터가 저장될 수 있다. 셀 어레이(110)는 복수의 행들(또는 워드 라인들)과 복수의 열들(또는 비트 라인들)로 배열된 메모리 셀들을 포함한다. 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들을 구성한다.
각각의 메모리 블록에 포함된 메모리 셀들은 도 2에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수 있고, 도 3에 도시된 바와 같이 노어(NOR) 구조를 가질 수 있다. 아래에서 상세히 설명되겠지만, 본 발명의 플래시 메모리 장치(100)의 동작 특성은 도 2 및 도 3에 도시된 NAND 및 NOR 타입의 메모리 셀들에게 모두 적용될 수 있다. 그러므로, 설명을 간단히 하기 위해 아래에서는 NAND 스트링 구조를 가지는 차지 트랩형 플래시 메모리가 예시적으로 설명될 것이다. 그러나, 본 발 명의 플래시 메모리의 동작 특성 및 프로그램 특성이 도 2에 도시된 메모리 셀들에만 국한되는 것이 아님은 이 분야의 통상의 지식을 가진 이들에 있어 자명하다.
도 2를 참조하면, 하나의 메모리 블록(MB)에는 복수의 열들 또는 비트 라인들(BL0∼BLn-1)에 각각 대응하는 복수의 스트링들(111)이 포함된다. 각 스트링(111)에는 스트링 선택 트랜지스터(SST), 복수 개의 메모리 셀들(M0∼Mm-1), 그리고 접지 선택 트랜지스터(GST)가 포함된다. 각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 그리고, 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수 개의 메모리 셀들(M0∼Mm-1)이 직렬 연결된다. 동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL0-WLn-1)과 공통으로 연결된다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어된다. 그리고, 메모리 셀들(M0∼Mm-1)은 대응하는 워드 라인(WL0∼WLm-1)을 통해 인가되는 전압에 의해서 제어된다. 각각의 워드 라인(WL0∼WLm-1)에 접속된 메모리 셀들은 한 페이지 또는 복수 개의 페이지 분량에 해당되는 데이터를 저장한다.
다시 도 1을 참조하면, 제어 회로(150)는 플래시 메모리(100)의 프로그램, 소거, 및 독출 동작과 관련된 제반 동작을 제어한다. 본 발명에서, 데이터가 프로 그램되는 사이클은 복수 개의 프로그램 루프들로 이루어진다. 그리고, 각각의 프로그램 루프에서는 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행된다. 프로그램 전압(V1-VN)은, 프로그램 루프들이 반복됨에 따라 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 단계적으로 증가한다.
아래에서 상세히 설명되겠지만, 본 발명의 제어 회로(150)는 각각의 프로그램 루프마다 복수 개의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행될 수 있도록 플래시 메모리 장치(100)의 프로그램 동작을 제어한다. 프로그램 및/또는 검증이 수행되고 난 뒤의 소정의 지연 시간 동안 페이지들의 메모리 셀들의 전하 저장층에서는 전자들 그리고/또는 홀들이 재배열/재결합(re-distribution)된다. 이 구간을 본 발명에서는 전하 재배열/재결합 구간이라 부른다. 전하 재배열/재결합 구간에서 수행되는 전자들 그리고/또는 홀들의 재배열/재결합 동작은, 각각의 프로그램 루프마다 복수의 페이지들에서 병렬로 수행된다. 전하 재배열/재결합 구간 동안 해당 메모리 셀들에는 방전 바이어스 조건이 제공된다. 여기서, 방전 바이어스 조건이란, 프로그램 실행 구간들에서 인가된 전압들 보다 낮은 레벨의 전압(예를 들면, 0V의 전압)이 워드 라인 및/또는 벌크에 인가되는 상태를 의미한다. 전하 재배열/재결합 동작에서 비롯되는 문턱 전압의 변동을 최소화하기 위해, 본 발명에서는 각각의 페이지에 대한 전하 재배열/재결합 구간을 일정 시간 이상으로 확보해 준다.
차지 트랩형 플래시 메모리 장치는 절연막을 전하 저장층으로 이용하는 구조 적인 특징을 가지고 있기 때문에, 프로그램 동작 이후에 전자들 그리고/또는 홀들이 재배열/재결합되는 현상이 필연적으로 발생하게 된다. 전자들 그리고/또는 홀들의 재결합/재배열 동작은 차지 트랩형 플래시 메모리 셀들의 문턱 전압들을 변화시키는 원인이 된다. 그러므로, 본 발명과 같이 충분히 확보된 재결합/재배열 구간은 플래시 메모리 장치의 안정된 동작 특성을 보장해 준다.
전압 발생 회로(160)는 동작 모드에 따라서 각각의 워드 라인들으로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 읽기 전압, 패스 전압, 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급되는 전압을 발생한다. 전압 발생 회로(160)의 전압 발생 동작은 제어 회로(150)의 제어에 의해 수행된다. 디코딩 회로(120)는 제어 회로(150)의 제어에 응답해서 메모리 셀 어레이(110)의 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 디코딩 회로(120)는 제어 회로(150)의 제어에 응답해서 전압 발생 회로(160)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공한다. 본 발명에서는 하나의 프로그램 루프 내에서 복수 개의 페이지에 대한 프로그램과 프로그램 검증 동작이 병렬로 수행된다. 그러므로, 디코딩 회로(120)는 하나의 프로그램 루프 구간 동안 제어 회로(150)의 제어에 응답해서 복수 개의 페이지 각각에 해당되는 워드라인들을 선택하고, 대응되는 워드라인 전압을 전달한다. 각각의 워드라인으로 인가되는 워드라인 전압의 레벨과 인가 타이밍은 제어 회로(150)에 의해 제어된다.
기입 독출 회로(130)는 제어 회로(150)에 의해서 제어되며, 동작 모드에 따 라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작한다. 예를 들면, 검증/정상 읽기 동작의 경우 기입 독출 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽기 위한 감지 증폭기로서 동작한다. 정상 읽기 동작시 기입 독출 회로(130)로부터 읽혀진 데이터는 버퍼(170)를 통해 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력되는 반면, 검증 읽기 동작시 읽혀진 데이터는 패스/페일 검증 회로(도면에는 "P/F"로 표기됨, 140)로 제공된다. 그리고, 프로그램 동작의 경우 기입 독출 회로(130)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작한다. 기입 독출 회로(130)는 프로그램 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 버퍼(170)로부터 입력받고, 입력된 데이터에 따라 비트라인들을 구동한다. 이를 위해 기입 독출 회로(130)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(미도시됨)로 구성될 수 있다.
버퍼(170)는 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로부터 제공된 데이터와, 메모리 셀 어레이(110)로부터 감지된 데이터를 저장한다. 외부로부터 제공된 데이터는 프로그램 동작시 기입 독출 회로(130)를 통해 메모리 셀 어레이(110)에 프로그램된다. 본 발명에서는 각각의 프로그램 루프마다 복수 개의 페이지들에 대한 프로그램 및 검증을 수행하기 때문에, 버퍼(170)에 저장된 데이터는 기입 독출 회로(130)에 반복적으로 로딩된다. 버퍼(170)와 기입 독출 회로(130) 사이에서 수행되는 반복적인 데이터 로딩 동작은, 제어 회로(150)의 제어에 의해 수행된다. 그러나, 이와 같은 반복적인 데이터 로딩 동작은 데이터가 기입 독출 회 로(130) 내부의 래치 구조를 변경하는 것으로도 대체 가능하다. 예를 들면, 기입 독출 회로(130)가 복수 개의 페이지에 해당되는 데이터를 저장할 수 있는 래치 구조를 가지는 경우, 버퍼(170)와 기입 독출 회로(130) 사이에서 수행되는 반복적인 데이터 로딩 동작은 생략될 수 있을 것이다.
패스/페일 검증 회로(140)는 제어 회로(150)의 제어에 응답해서 각각의 프로그램 루프의 검증 구간 동안 복수 개의 페이지들에 대한 프로그램 검증 동작을 수행한다. 각각의 검증 구간 동안 수행되는 검증 동작은 기입 독출 회로(130)가 읽어 낼 수 있는 데이터의 양에 따라 1개 또는 그 이상의 페이지 단위로 수행될 수 있다. 각각의 페이지에 대한 검증 결과는 제어 회로(150)로 각각 출력된다. 제어 회로(150)는 패스/페일 검증 회로(140)로부터 제공된 프로그램 검증 결과에 따라서 해당 페이지에 대해 프로그램을 계속 수행할 것인지 여부를 결정한다. 예를 들면, 프로그램 검증이 수행된 복수 개의 페이지들 중 패스로 판별된 페이지(즉, 해당 페이지의 모든 메모리 셀들이 정상적으로 프로그램된 것으로 판별된 경우)에 대해서는 더 이상 프로그램을 수행하지 않고, 나머지 페이지들에 대한 프로그램을 수행한다. 이와 같은 프로그램 동작은, 정해진 횟수 내에서 메모리 셀들이 모두 프로그램될 때까지 반복적으로 수행된다.
도 4는 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 개략적으로 보여주는 흐름도이다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는 1개의 프로그램 루프의 프로그램 구간 동안 복수 개의 페이지에 해당되는 메모리 셀들을 프로그 램한다(S1000 단계). 그리고 나서, 복수 개의 페이지들 각각에 대한 프로그램 검증 동작을 수행한다(S1100 단계). S1000 단계 및 S1100 단계의 프로그램 및 프로그램 검증 동작은 모두 동일 프로그램 루프 내에서 수행되며, 각각의 프로그램 구간과 각각의 프로그램 검증 구간은 상기 프로그램 루프 내에서 중첩되지 않도록 할당된다. 그러나, 각 페이지의 전하 재배열/재결합 구간은, 다른 페이지의 프로그램 구간, 프로그램 검증 구간, 그리고 전하 재배열/재결합 구간 중 적어도 어느 하나와 중첩되도록 할당된다. 그 결과, 복수의 페이지들에 대한 전체 프로그램 시간이 줄어들게 된다.
각각의 페이지에 포함된 메모리 셀들이 모두 정상적으로 프로그램된 경우를 패스(Pass)라 하고, 정상적으로 프로그램되지 않은 경우를 페일(Fail)이라 한다. S1000 단계 및 S1100 단계는 동일한 프로그램 루프 내에서 수행될 수도 있고, 연속된 서로 다른 프로그램 루프 내에서 수행될 수도 있다. 선택된 페이지의 프로그램 및/또는 검증이 수행되고 나면, 해당 페이지의 메모리 셀들의 전하 저장층에서는 다른 페이지의 메모리 셀들이 프로그램 및/또는 검증되는 동안 전하 전자들 그리고/또는 홀들이 재배열/재결합된다.
이어서, S1100 단계에서 수행된 검증 결과를 근거로 하여 모든 페이지들이 정상적으로 프로그램되었는지 여부(즉, 패스(Pass) 상태에 있는지 여부)가 판별된다(S1200 단계). S1200 단계에서의 판별 결과, 모든 페이지들이 정상적으로 프로그램되었으면 선택된 페이지들에 대한 프로그램 동작은 정상적으로 종료된다. S1200 단계에서의 판별 결과, 프로그램된 모든 페이지들이 정상적으로 프로그램되지 않았 으면 현재의 프로그램 루프가 마지막 프로그램 루프(또는 최대 프로그램 루프)(Max Loop) 인지 여부가 판별된다(S1300 단계). S1300 단계에서 수행되는 판별 동작은 현재의 프로그램 루프 카운트 값을 미리 설정되어 있는 최대 프로그램 루프 카운트 값과 같은지 여부를 판별함에 의해서 결정된다. S1300 단계에서의 판별 결과, 현재의 프로그램 루프가 마지막 프로그램 루프이면 선택된 페이지들에 대한 프로그램 동작은 비정상 상태로(즉, 프로그램 페일이 존재하는 상태로) 종료된다. 그리고, S1300 단계에서의 판별 결과, 해당 프로그램 루프가 마지막 프로그램 루프가 아니면 프로그램 루프 카운트 값을 증가하고(S1400 단계), 페일된 페이지들을 프로그램한다(S1500 단계). 그리고 나서, 수순은 S1100 단계로 되돌아간다.
도 5 내지 도 7은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법들에 대한 구체적인 실시예를 보여주는 흐름도이다. 그리고, 도 8 내지 도 10은 도 5 내지 도 7에 도시된 프로그램 방법들에 사용되는 프로그램 전압(V1-VN) 및 검증 읽기 전압(VR)의 인가 타이밍을 보여주는 도면이다. 도 5 내지 도 10에는 설명의 편의를 위해, 3 개의 페이지들에 대한 프로그램 및 프로그램 검증 동작에 대한 흐름도와 타이밍도가 예시적으로 도시되어 있다. 하지만, 여기에 개시된 본 발명의 특징은 도면에 도시된 일부 페이지들에만 국한되지 않으며, 각 페이지의 프로그램 순서 및 프로그램 타이밍은 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태로 변경 가능하다.
도 5 및 도 8을 참조하여 본 발명의 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 살펴보면 다음과 같다.
본 발명에 따른 플래시 메모리 장치는 먼저 제 1 프로그램 루프(1st Loop)에서 제 1 프로그램 전압(V1)을 이용하여 제 1 내지 제 3 페이지들(PG0-PG2)의 메모리 셀들을 프로그램한다(S2000 단계). 제 1 내지 제 3 페이지들(PG0-PG2)은 각각 제 1 프로그램 루프(1st Loop) 구간 내의 서로 다른 타이밍에서 프로그램될 수 있다. 예를 들면, 제 1 프로그램 루프(1st Loop)에서 제 1 페이지(PG0)가 먼저 프로그램된 후, 제 2 및 제 3 페이지(PG1, PG2)가 각각 순차적으로 프로그램될 수 있다.
S2000 단계에서 프로그램을 실행하기 위해 인가된 전압들은, 프로그램이 수행된 이후 소정의 지연 시간(tD, 즉, 전하 재배열/재결합 구간) 동안 각 페이지들(PG0-PG2)의 메모리 셀들에서 방전될 것이다. 그리고, 프로그램된 메모리 셀들 각각의 전하 저장층에 있는 전자들 그리고/또는 홀들은, 상기 지연 시간(tD) 동안에 재배열/재결합될 것이다. 그러한 재결합/재배열 현상은 메모리 셀들의 문턱 전압들을 가변시킬 것이다. 전하 재배열/재결합 구간 동안 해당 메모리 셀들에는 방전 바이어스 조건이 제공되며, 전하 재배열/재결합에 의한 문턱 전압의 변동을 최소화하기 위해 상기 전하 재배열/재결합 구간은 일정 시간(예를 들면, 1㎲에서 900㎳ 사이의 시간) 또는 그 이상의 시간으로 설정된다. 이때, 설정되는 전하 재배열/재결합 구간은 각각의 페이지마다 고정된 값으로 설정될 수도 있고, 내부 또는 외부의 제어에 의해 가변될 수도 있다.
이어서, 프로그램 루프 카운트(Loop Count) 값이 증가 되고, 프로그램 수순(program flow)은 제 2 프로그램 루프(2nd Loop)로 진입한다(S2100 단계). 제 2 프로그램 루프(2nd Loop)에서는 먼저 제 1 프로그램 루프(1st Loop)에서 제 1 페이지(PG0)가 올바르게 프로그램되었는지 여부(즉, 패스인지 여부)가 판별된다(S2200 단계). S2200 단계에서의 판별 결과, 제 1 페이지(PG0)가 올바르게 프로그램되었으면, 제 1 페이지(PG0)를 프로그램 금지 상태로 세팅한다(S2250 단계). 그리고, S2200 단계에서의 판별 결과, 제 1 페이지(PG0)가 올바르게 프로그램되지 않았으면(즉, 페일이면), 제 2 프로그램 전압(V2)을 이용하여 제 1 페이지(PG0)를 프로그램한다(S2300 단계). 여기서, 제 2 프로그램 전압(V2)은 제 1 프로그램 전압(V1) 보다 높은 전압 레벨을 갖는다. 제 1 페이지(PG0)에 대한 프로그램 검증 동작과 프로그램 동작이 수행되는 동안, 제 2 및 제 3 페이지들(PG1, PG2)은 전하 재배열/재결합 구간에 놓여진다.
계속해서, 제 2 페이지(PG1)가 올바르게 프로그램되었는지 여부가 판별된다(S2400 단계). S2400 단계에서의 판별 결과, 제 2 페이지(PG1)가 올바르게 프로그램되었으면, 제 2 페이지(PG1)를 프로그램 금지 상태로 세팅한다(S2450 단계). 그리고, S2400 단계에서의 판별 결과, 제 2 페이지(PG1)가 올바르게 프로그램되지 않았으면, 제 2 프로그램 전압(V2)을 이용하여 제 2 페이지(PG1)를 프로그램한다(S2500 단계). 제 2 페이지(PG1)에 대한 프로그램 검증 동작과 프로그램 동작이 수행되는 동안, 제 1 및 제 3 페이지들(PG0, PG2)은 전하 재배열/재결합 구간에 놓여진다.
이어서, 제 3 페이지(PG2)가 올바르게 프로그램되었는지 여부가 판별된다(S2600 단계). S2600 단계에서의 판별 결과, 제 3 페이지(PG2)가 올바르게 프로 그램되었으면, 모든 페이지들이 올바르게 프로그램되었는지를 판별한다(S2700 단계). S2700 단계에서의 판별 결과, 모든 페이지들이 올바르게 프로그램되었으면 프로그램 동작은 정상적으로 종료된다. S2700 단계에서의 판별 결과, 모든 페이지들이 올바르게 프로그램되지 않았으면 제 3 페이지(PG2)를 프로그램 금지 상태로 세팅한다(S2750 단계). 그리고, S2600 단계에서의 판별 결과, 제 3 페이지(PG2)가 올바르게 프로그램되지 않았으면, 제 2 프로그램 전압(V2)을 이용하여 제 3 페이지(PG2)를 프로그램한다(S2800 단계). 제 3 페이지(PG2)에 대한 프로그램 검증 동작과 프로그램 동작이 수행되는 동안, 제 1 및 제 2 페이지들(PG0, PG1)은 전하 재배열/재결합 구간에 놓여진다.
제 2 프로그램 루프(2nd Loop)에서의 프로그램 동작과 프로그램 검증 동작이 모두 수행되고 나면, 현재의 프로그램 루프가 마지막 프로그램 루프(Max Loop) 인지 여부가 판별된다(S2900 단계). S2900 단계에서의 판별 결과, 현재의 프로그램 루프가 마지막 프로그램 루프이면 선택된 페이지들에 대한 프로그램 동작은 비정상 상태로 종료된다. 그리고, S2900 단계에서의 판별 결과, 해당 프로그램 루프가 마지막 프로그램 루프가 아니면 수순은 S2100 단계로 되돌아가서 프로그램 루프 카운트 값을 증가시킨다.
본 발명의 실시예에 있어서, 각각의 프로그램 루프에 포함된 프로그램 구간 및 프로그램 검증 구간 동안 메모리 셀들에 가해지는 바이어스 조건은 고정될 수 있고, 외부(예를 들면, 메모리 컨트롤러) 또는 내부의 제어에 따라 가변 될 수도 있다. 그리고, 프로그램 구간(tP)과 프로그램 검증 구간(tV) 사이의 지연 시간(tD) 은 고정될 수 있고, 외부(예를 들면, 메모리 컨트롤러) 또는 내부의 제어에 따라 가변 될 수도 있다. 지연 시간(tD) 동안, 프로그램된 메모리 셀들의 전하 저장층에서는 전자들/홀들의 재배열 그리고/또는 재결합 현상이 생길 것이다.
도 8에 도시된 바와 같이, 본 발명에서는 하나의 프로그램 루프 동안 복수 개의 페이지에 대한 프로그램, 프로그램 검증, 그리고 전하 재배열/재결합 동작이 병렬로 수행된다. 이 경우, 각각의 프로그램 구간과 각각의 프로그램 검증 구간은 각각의 프로그램 루프 내에서 중첩되지 않도록 할당된다. 그러나, 각 페이지의 전하 재배열/재결합 구간은, 다른 페이지의 프로그램 구간, 프로그램 검증 구간, 그리고 전하 재배열/재결합 구간 중 적어도 어느 하나와 중첩되도록 할당된다. 그 결과, 복수의 페이지들에 대한 전체 프로그램 시간은 늘어나지 않으면서도 각각의 페이지에 대해 전하들이 재배열/재결합 수행되기에 충분한 지연 시간(tD)을 확보해 줄 수 있게 된다. 그리고, 전하 전자들/홀들의 재배열/재결합에서 비롯되는 메모리 셀들의 문턱 전압의 변화가 방지/최소화된다. 따라서, 고속으로 프로그램을 수행하면서도 높은 프로그램 정확도를 보장할 수 있게 된다. 이와 같은 본 발명의 특징은, 문턱 전압 산포들 사이의 마진이 적은 멀티-비트 데이터를 저장하는 플래시 메모리 장치에 특히 유용하게 적용될 것이다.
도 6 및 도 9를 참조하여 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 살펴보면 다음과 같다. 도 6에는 1개의 프로그램 루프(예를 들면, i번째 프로그램 루프, i는 1 보다 크거나 같은 정수)에서 수행되는 복수의 페이지들에 대한 프로그램 동작이 예시적으로 도시되어 있다.
도 6 및 도 9를 참조하면, 본 발명의 플래시 메모리 장치는 먼저 1개의 프로그램 루프(예를 들면, i번째 프로그램 루프)에서 제 1 페이지(PG0)의 메모리 셀들을 프로그램하고(S3000 단계), 제 1 페이지(PG0)가 정상적으로 프로그램되었는지 여부를 판별한다(S3100 단계). 제 1 페이지(PG0)에 대한 프로그램 및 프로그램 검증이 수행되는 동안, 제 2 및 제 3 페이지들(PG1, PG2)은 전하 재배열/재결합 구간에 놓여 진다.
S3100 단계에서의 판별 결과, 제 1 페이지(PG0)가 올바르게 프로그램되었으면(즉, 패스이면), 제 1 페이지(PG0)를 프로그램 금지 상태로 세팅한다(S3150 단계). S3100 단계에서의 판별 결과, 제 1 페이지(PG0)가 올바르게 프로그램되지 않았으면(즉, 페일이면), 제 2 페이지(PG1)를 프로그램한다(S3200 단계). 그리고 나서, 제 2 페이지(PG1)가 정상적으로 프로그램되었는지 여부를 판별한다(S3300 단계). 이 경우, 올바로 프로그램되지 않은 제 1 페이지(PG0)에 대한 프로그램은 다음번 프로그램 루프에서 수행될 것이다. S3300 단계에서의 판별 결과, 제 2 페이지(PG1)가 올바르게 프로그램되었으면, 제 2 페이지(PG1)를 프로그램 금지 상태로 세팅한다(S3350 단계). 제 2 페이지(PG1)에 대한 프로그램 및 프로그램 검증이 수행되는 동안, 제 1 및 제 3 페이지들(PG0, PG2)은 전하 재배열/재결합 구간에 놓여 진다. S3300 단계에서의 판별 결과, 제 2 페이지(PG1)가 올바르게 프로그램되지 않았으면, 제 3 페이지(PG2)를 프로그램한다(S3400 단계). 그리고 나서, 제 3 페이지(PG2)가 정상적으로 프로그램되었는지 여부를 판별한다(S3500 단계). 올바로 프로그램되지 않은 제 2 페이지(PG1)에 대한 프로그램은 다음번 프로그램 루프에서 수행될 것이다. 제 3 페이지(PG2)에 대한 프로그램 및 프로그램 검증이 수행되는 동안, 제 1 및 제 2 페이지들(PG0, PG1)은 전하 재배열/재결합 구간에 놓여 진다.
S3500 단계에서의 판별 결과, 제 3 페이지(PG2)가 올바르게 프로그램되었으면, 모든 페이지들이 올바르게 프로그램되었는지를 판별한다(S3600 단계). S3600 단계에서의 판별 결과, 모든 페이지들이 올바르게 프로그램되었으면 프로그램 동작은 정상적으로 종료된다. S3600 단계에서의 판별 결과, 모든 페이지들이 올바르게 프로그램되지 않았으면 제 3 페이지(PG2)를 프로그램 금지 상태로 세팅한다(S3650 단계). 그리고, S3500 단계에서의 판별 결과, 제 3 페이지(PG2)가 올바르게 프로그램되지 않았으면, 현재의 프로그램 루프가 마지막 프로그램 루프(Max Loop) 인지 여부가 판별된다(S3700 단계). S3700 단계에서의 판별 결과, 현재의 프로그램 루프가 마지막 프로그램 루프이면 선택된 페이지들에 대한 프로그램 동작은 비정상 상태로 종료된다. 그리고, S3700 단계에서의 판별 결과, 해당 프로그램 루프가 마지막 프로그램 루프가 아니면, 현재의 프로그램 루프(예를 들면, i번째 프로그램 루프)가 종료되고, 다음 프로그램 루프(즉, i+1번째 프로그램 루프)가 수행된다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치는 각각의 프로그램 루프에서 제 1 내지 제 3 페이지들(PG0-PG2)에 대한 프로그램 동작, 프로그램 검증 동작, 또는 전하 재배열/재결합 동작을 모두 수행한다. 제 1 내지 제 3 페이지들(PG0-PG2)은 동일한 프로그램 루프의 서로 다른 타이밍에서 각각 프로그램 및 프로그램 검증될 수 있다. 예를 들면, 하나의 프로그램 루프 구간에서 제 1 페이지(PG0)가 프로그램 및 프로그램 검증된 후에, 제 2 및 제 3 페이지(PG1, PG2)가 각각 순차적으로 프로그램 및 프로그램 검증될 수 있다. 하지만, 각 페이지의 프로그램 순서와, 메모리 셀 어레이 상에서의 각 페이지의 위치가 다양한 형태로 변경될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다. 본 발명에서 각 페이지(PG0-PG2)의 메모리 셀들 각각의 전하 저장층에 있는 전자들 그리고/또는 홀들은, 각각의 페이지의 프로그램 검증 동작이 수행된 이후에 재배열/재결합될 것이다.
도 9에 도시된 타이밍도를 참조하면, 각 페이지의 메모리 셀들에게 할당된 지연 시간(tD)의 위치는 도 8과 다르다. 하지만, 지연 시간(tD)의 위치가 도 8과 다르게 설정되어 있다 하더라도, 각 메모리 셀의 전하 저장층의 전자들/홀들은 도 9에 도시된 지연 시간(tD) 동안 충분히 재배열 그리고/또는 재결합될 것이다. 본 발명과 같이 각각의 페이지의 메모리 셀들에 대해 충분히 확보된 지연 시간(tD)은, 메모리 셀들의 문턱 전압이 변화되는 것을 방지/최소화할 것이다. 그러므로, 고속으로 프로그램을 수행하면서도 높은 프로그램 정확도를 보장할 수 있게 된다.
계속해서, 도 7 및 도 10을 참조하여 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 살펴보면 다음과 같다. 도 7에는 1개의 프로그램 루프(예를 들면, i번째 프로그램 루프, i는 1 보다 크거나 같은 정수)에서 수행되는 복수의 페이지들에 대한 프로그램 동작이 예시적으로 도시되어 있다.
도 7 및 도 10을 참조하면, 본 발명에 따른 플래시 메모리 장치는 먼저 1개의 프로그램 루프(예를 들면, i번째 프로그램 루프, i는 1 보다 크거나 같은 정수)에서 제 1 내지 제 3 페이지들(PG0-PG2)에 대한 프로그램 동작을 모두 수행한 다(S4000 단계). 제 1 내지 제 3 페이지들(PG0-PG2)은 동일한 프로그램 루프 구간의 서로 다른 타이밍에서 각각 프로그램될 수 있다. 하지만, 각 페이지의 프로그램 순서와, 메모리 셀 어레이 상에서의 각 페이지의 위치는 당업자에 의해 다양한 형태로 변경될 수 있다.
프로그램된 제 1 내지 제 3 페이지(PG0-PG2)는, 소정의 지연 시간(tD) 만큼 전하 재배열/재결합 구간에 놓여지게 된다. 소정의 지연 시간(tD)이 경과하고 나면, 상기 프로그램 루프에서 제 1 내지 제 3 페이지들(PG0-PG2)에 대한 프로그램 검증 동작이 수행된다. 제 1 내지 제 3 페이지들(PG0-PG2)은 동일한 프로그램 루프 구간의 서로 다른 타이밍에서 각각 검증될 수 있다.
제 1 내지 제 3 페이지들(PG0-PG2)에 대한 검증 동작시, 먼저 제 1 페이지(PG0)가 정상적으로 프로그램되었는지 여부가 판별된다(S4100 단계). S4100 단계에서의 판별 결과, 제 1 페이지(PG0)가 올바르게 프로그램되었으면(즉, 패스이면), 제 1 페이지(PG0)는 프로그램 금지 상태로 세팅된다(S4150 단계). S4100 단계에서의 판별 결과, 제 1 페이지(PG0)가 올바르게 프로그램되지 않았으면(즉, 페일이면), 제 2 페이지(PG1)가 올바로 프로그램되었는지 여부가 판별된다(S4200 단계). S4200 단계에서의 판별 결과, 제 2 페이지(PG1)가 올바르게 프로그램되었으면, 제 2 페이지(PG1)가 프로그램 금지 상태로 세팅된다(S4250 단계). S4200 단계에서의 판별 결과, 제 2 페이지(PG1)가 올바르게 프로그램되지 않았으면, 제 3 페이지(PG2)가 정상적으로 프로그램되었는지 여부가 판별된다(S4300 단계).
S4300 단계에서의 판별 결과, 제 3 페이지(PG2)가 올바르게 프로그램되었으 면, 모든 페이지들이 올바르게 프로그램되었는지 여부가 판별된다(S4400 단계). S4400 단계에서의 판별 결과, 모든 페이지들이 올바르게 프로그램되었으면 선택된 복수의 페이지들에 대한 프로그램 동작은 정상적으로 종료된다. S4400 단계에서의 판별 결과, 모든 페이지들이 올바르게 프로그램되지 않았으면 제 3 페이지(PG2)는 프로그램 금지 상태로 세팅된다(S4450 단계). 그리고, S4300 단계에서의 판별 결과, 제 3 페이지(PG2)가 올바르게 프로그램되지 않았으면, 현재의 프로그램 루프가 마지막 프로그램 루프(Max Loop) 인지 여부가 판별된다(S4500 단계). S4500 단계에서의 판별 결과, 현재의 프로그램 루프가 마지막 프로그램 루프이면 선택된 복수의 페이지들에 대한 프로그램 동작은 비정상 상태로 종료된다. 그리고, S4500 단계에서의 판별 결과, 해당 프로그램 루프가 마지막 프로그램 루프가 아니면, 현재의 프로그램 루프(예를 들면, i번째 프로그램 루프)가 종료되고, 다음 프로그램 루프가 수행된다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치는 각각의 프로그램 루프 구간 동안 제 1 내지 제 3 페이지들(PG0-PG2)에 대한 프로그램을 모두 수행한다. 그리고 나서, 소정의 지연 시간(tD)이 경과한 후, 동일한 프로그램 루프 내에서 제 1 내지 제 3 페이지들(PG0-PG2)에 대한 프로그램 검증 동작을 수행한다. 각각의 프로그램 구간과 각각의 프로그램 검증 구간은 상기 프로그램 루프 내에서 중첩되지 않도록 할당된다. 그러나, 각 페이지의 전하 재배열/재결합 구간은, 다른 페이지의 프로그램 구간, 프로그램 검증 구간, 그리고 전하 재배열/재결합 구간 중 적어도 어느 하나와 중첩되도록 할당된다. 그 결과, 복수의 페이지들에 대한 전체 프로그램 시간이 줄어들게 된다.
도 10에 도시된 타이밍도를 참조하면, 각 페이지의 메모리 셀들에게 할당된 지연 시간(tD)의 위치는 도 8 및 도 9와 다르다. 하지만, 지연 시간(tD)의 위치가 도 8 및 도 9와 다르게 설정되어 있다 하더라도, 각 메모리 셀의 전하 저장층의 전자들/홀들은 도 10에 도시된 지연 시간(tD) 동안 충분히 재배열 그리고/또는 재결합될 수 있을 것이다. 본 발명과 같이 각각의 페이지의 메모리 셀들에 대해 충분히 확보된 지연 시간(tD)은, 메모리 셀들의 문턱 전압이 변화되는 것을 방지/최소화할 것이다. 그러므로, 고속으로 프로그램을 수행하면서도 높은 프로그램 정확도를 보장할 수 있게 된다.
도 11은 도 1에 도시된 플래시 메모리 장치(100)를 포함하는 메모리 시스템의 구성을 예시적으로 보여주는 도면이다.
도 11을 참조하면, 본 발명에 따른 메모리 시스템은 플래시 메모리 장치(100)와 메모리 컨트롤러(200)로 구성된다. 도 11에 도시된 플래시 메모리 장치(100)는 도 1에 도시된 것과 실질적으로 동일하다. 그러므로, 플래시 메모리 장치(100)의 구성에 대한 설명은 이하 생략될 것이다.
메모리 컨트롤러(200)는 플래시 메모리 장치(100)의 동작을 제어한다. 플래시 메모리 장치(100)는 앞서 설명된 프로그램 방법들 중 어느 하나에 따라 프로그램 및 소거 동작들을 수행하도록 구성될 것이다. 이 경우, 플래시 메모리 장치(100)의 프로그램 동작은 메모리 컨트롤러(200)에 의해서 제어될 것이다. 도 11에 도시된 메모리 시스템은 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(200)는 USB(Universal Serial Bus), MMC(MultiMediaCard) 인터페이스, PCI-E(PCIExpress) 인터페이스, SATA(Serial AT Attachment), PATA(Parallel AT Attachment) , SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 인터페이스 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 이 외에도, 플래시 메모리 장치는 셀룰러 폰, PDA(Personal digital assistant) 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3 플레이어와 같은 모바일 장치들의 데이터 또는 코드 메모리로서 사용될 수 있고, 컴퓨터, HDTV(High-definition television), DVD('Digital Versatile Disc' or 'Digital Video Disc'), 라우터, 그리고 GPS(Global Positioning System)와 같은 홈 어플리케이션의 데이터 또는 코드 메모리로서 사용될 수 있다.
본 발명에 따른 플래시 메모리 장치(100) 그리고/또는 메모리 컨트롤러(200)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치(100) 그리고/또는 메모리 컨트롤러(200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 12는 본 발명에 따른 플래시 메모리 장치(100)를 포함하는 컴퓨터 시스템의 구성을 예시적으로 보여주는 도면이다. 도 12에는 본 발명에 따른 플래시 메모리 장치(100)가 하드디스크 드라이브에 사용되는 예가 도시되어 있다.
도 12를 참조하면, 본 발명에 따른 컴퓨터 시스템은 크게 호스트(600)와, 본 발명의 플래시 메모리 장치(100)를 포함하는 하드디스크 드라이브(500)로 구분된다. 하드디스크 드라이브(500)는 플래시 메모리 장치(100)와, 플래시 메모리 장치(100)의 동작을 제어하는 메모리 컨트롤러(200)로 구성될 수 있다. 이 경우, 하드디스크 드라이브(500)의 구성은 도 11에 도시된 메모리 시스템의 구성과 실질적으로 동일하다. 그리고, 도 12에 도시된 플래시 메모리 장치(100)의 구성 또한 도 1에 도시된 것과 실질적으로 동일하다. 그러므로, 플래시 메모리 장치(100) 및 메모리 시스템의 구성에 대한 상세 설명은 이하 생략될 것이다. 하드디스크 드라이브(500)는 반도체 메모리 장치를 이용하여 데이터를 저장하기 때문에, SSD(Solid State Drive/Disk)로 불리기도 한다.
호스트(600)에는 중앙처리장치(Central Processing Unit; CPU)(610), 디스플레이(620), 배터리(630), 키 입력부(640)가 포함된다. 호스트(600)와 하드디스크 드라이브(500)는 버스(690)를 통해 연결된다. 하드디스크 드라이브(500)와 호스트(600) 사이에 적용되는 인터페이스로는 IDE(Integrated Drive Electronics) 방식과 SCSI(Small Computer System Interface) 방식이 있으며, 이 외에도 ATA(Advanced Technology Attachment) 또는 Serial-ATA 방식 등도 적용 가능하다. 도 12에 도시된 컴퓨터 시스템은 모바일 시스템을 예로 든 것으로, 컴퓨터 시스템의 동작 전압을 공급하기 위해 배터리(630)가 제공된다. 그리고, 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템에는 제공되는 기능에 따라서 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 2 및 도 3은 도 1에 도시된 셀 어레이의 구성 예를 보여주는 회로도;
도 4는 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 개략적으로 보여주는 흐름도;
도 5 내지 도 7은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법들에 대한 구체적인 실시예를 보여주는 흐름도;
도 8 내지 도 10은 도 5 내지 도 7에 도시된 프로그램 방법들에 대응되는 프로그램 전압(V1-VN) 및 검증 읽기 전압(VR)의 인가 타이밍을 보여주는 도면;
도 11은 도 1에 도시된 플래시 메모리 장치를 포함하는 메모리 시스템의 구성을 예시적으로 보여주는 도면; 그리고
도 12는 본 발명에 따른 플래시 메모리 장치를 포함하는 컴퓨터 시스템의 구성을 예시적으로 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 플래시 메모리 장치 110 : 셀 어레이
120 : 디코딩 회로; 130 : 기입 독출 회로
140 : 패스/페일 검증 회로 150 : 제어 회로
160 : 전압 발생 회로 170 : 버퍼
200 : 메모리 컨트롤러 600 : 호스트

Claims (39)

  1. 복수의 프로그램 루프들을 통해 프로그램을 수행하되,
    상기 각각의 프로그램 루프에서는 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 각각의 페이지에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작은, 대응되는 프로그램 루프의 각기 다른 타이밍에서 시작되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 프로그램 동작, 상기 검증 동작, 또는 상기 전하 재배열/재결합 동작은 적어도 하나 이상의 페이지 단위로 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 각각의 페이지에 대한 전하 재배열/재결합 구간 동안 선택된 페이지의 메모리 셀들은 방전 바이어스 조건으로 유지되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 각각의 페이지에 대한 상기 전하 재배열/재결합 동작은, 상기 각각의 페이지의 프로그램 동작과 검증 동작 사이에 설정된 지연 시간 동안 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 각각의 페이지에 대한 상기 전하 재배열/재결합 동작은, 상기 각각의 페이지의 프로그램 동작과 검증 동작이 수행된 이후에 설정된 지연 시간 동안 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 지연 시간은 소정의 시간으로 고정되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 지연 시간은 가변되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 복수의 페이지들은 제 1 및 제 2 페이지를 포함하고,
    상기 제 1 페이지에 대한 지연 시간은 상기 제 2 페이지에 대한 프로그램 동작, 프로그램 검증 동작, 또는 전하 재배열/재결합 동작 중 적어도 하나와 중첩되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
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  27. 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 어레이;
    상기 워드 라인들에 인가될 워드 라인 전압들 및 상기 메모리 셀들이 형성된 벌크에 인가될 벌크 전압을 발생하는 전압 발생 회로;
    상기 워드 라인 전압들로 상기 워드 라인들을 구동하는 디코딩 회로;
    상기 메모리 셀들을 적어도 하나 이상의 페이지 단위로 프로그램하고, 상기 프로그램된 메모리 셀들로부터 데이터를 읽어들이는 기입 독출 회로; 그리고
    복수의 프록그램 루프를 통해 상기 메모리 셀들을 프로그램하되, 각각의 프로그램 루프에서 복수의 페이지들에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작이 병렬로 수행되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 제어 로직을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  28. 제 27 항에 있어서,
    상기 플래시 메모리 장치는 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시 메모리 장치.
  29. 제 27 항에 있어서,
    상기 각각의 페이지에 대한 프로그램 동작, 검증 동작, 또는 전하 재배열/재결합 동작은, 대응되는 프로그램 루프의 각기 다른 타이밍에서 시작되는 것을 특징으로 하는 플래시 메모리 장치.
  30. 제 27 항에 있어서,
    상기 프로그램 동작, 상기 검증 동작, 또는 상기 전하 재배열/재결합 동작은 적어도 하나 이상의 페이지 단위로 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  31. 제 27 항에 있어서,
    상기 각각의 페이지에 대한 전하 재배열/재결합 구간 동안 선택된 페이지의 메모리 셀들은 방전 바이어스 조건으로 유지되는 것을 특징으로 하는 플래시 메모리 장치.
  32. 제 27 항에 있어서,
    상기 각각의 페이지에 대한 상기 전하 재배열/재결합 동작은, 상기 각각의 페이지의 프로그램 동작과 검증 동작 사이에 설정된 지연 시간 동안 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  33. 제 27 항에 있어서,
    상기 각각의 페이지에 대한 상기 전하 재배열/재결합 동작은, 상기 각각의 페이지의 프로그램 동작과 검증 동작이 수행된 이후에 설정된 지연 시간 동안 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  34. 제 32 항 또는 제 33 항에 있어서,
    상기 지연 시간은 소정의 시간으로 고정되는 것을 특징으로 하는 플래시 메모리 장치.
  35. 제 32 항 또는 제 33 항에 있어서,
    상기 지연 시간은 가변되는 것을 특징으로 하는 플래시 메모리 장치.
  36. 제 32 항 또는 제 33 항에 있어서,
    상기 복수의 페이지들은 제 1 및 제 2 페이지를 포함하고,
    상기 제 1 페이지에 대한 지연 시간은 상기 제 2 페이지에 대한 프로그램 동작, 프로그램 검증 동작, 또는 전하 재배열/재결합 동작 중 적어도 하나와 중첩되는 것을 특징으로 하는 플래시 메모리 장치.
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