KR20100000776A - 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

여기에는 불휘발성 메모리 장치의 프로그램 방법이 제공되며, 이 프로그램 방법은 선택된 메모리 셀들을 프로그램하는 단계; 상기 메모리 셀들의 프로그램 패스 여부를 복수 회 검증하는 단계; 및 상기 검증 결과 얻어진 상기 메모리 셀들의 프로그램 패스 횟수에 따라서 상기 프로그램의 종료 여부를 제어하는 단계를 포함하고, 상기 프로그램하는 단계와 상기 검증하는 단계는 하나의 프로그램 루프를 구성한다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 단점이 있다. 휘발성 메모리 장치로는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 등이 있다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 보존한다. 그러므로, 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 메모리 장치로는 ROM(Read-only Memory), PROM(Programmable Read-only Memory), EPROM(Erasable Programmable Read-only Memory), EEPROM(Electrically Erasable Programmable Read-only Memory), 플래시 메모리, PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등이 있다.
불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 메모리 셀과 비트 라인의 연결 상태에 따라 노어(NOR)형과 낸드(NAND)형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(Channel Hot Electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 반면에, 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 반면, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에 고집적화에 유리한 장점이 있다.
이러한 불휘발성 메모리 장치는 프로그램 동작이 수행된 후, 메모리 셀이 요구되는 데이터 값을 갖도록 프로그램되었는지의 여부가 판별되어야 할 것이다. 그러한 동작은 검증 동작(또는, 검증 읽기 동작이라 불림)이라 불린다. 일반적으로, 프로그램 동작과 검증 동작은 하나의 루프(사이클)를 구성하며, 그러한 루프는 정 해진 횟수 내에서 반복될 것이다. 예를 들면, 메모리 셀이 프로그램된 후, 선택된 워드 라인으로 검증 읽기 전압이 인가된 상태에서, 프로그램된 메모리 셀의 문턱 전압이 검증 읽기 전압보다 높은지의 여부가 판별될 것이다. 만약 프로그램된 메모리 셀의 문턱 전압이 검증 읽기 전압보다 높은 것으로 판별되면, 메모리 셀의 프로그램 동작은 다음의 루프에서 수행되지 않을 것이다. 이후, 그러한 메모리 셀은 프로그램 종료 셀이라 칭할 것이다. 이에 반해서, 만약 프로그램된 메모리 셀의 문턱 전압이 검증 읽기 전압보다 낮은 것으로 판별되면, 메모리 셀의 프로그램 동작은 다음의 루프에서 수행될 것이다. 프로그램 루프의 반복에 따라 프로그램 종료 셀들의 수는 점차적으로 증가할 것이다. 다시 말해서, 프로그램 루프의 반복에 따라 프로그램될 메모리 셀들의 수(또는 프로그램될 비트들의 수)는 점차적으로 감소할 것이다.
그런데, 검증 동작은 여러 가지 원인으로 인해 오류가 발생할 수 있다. 이에 따라, 불휘발성 메모리 장치의 검증 동작의 오류를 개선하기 위한 방안이 요구되고 있는 실정이다.
본 발명의 목적은 검증 동작의 오류를 줄일 수 있는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 다른 목적은 문턱 전압 분포를 줄일 수 있는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 예시적인 실시 예들은 불휘발성 메모리 장치의 프로그램 방법을 제공하며, 이 방법은 선택된 메모리 셀들을 프로그램하는 단계; 상기 메모리 셀들의 프로그램 패스 여부를 복수 회 검증하는 단계; 및 상기 검증 결과 얻어진 상기 메모리 셀들의 프로그램 패스 횟수에 따라서 상기 프로그램의 종료 여부를 제어하는 단계를 포함하고, 상기 프로그램하는 단계와 상기 검증하는 단계는 하나의 프로그램 루프를 구성한다.
예시적인 실시 예에 있어서, 상기 프로그램의 종료 여부를 제어하는 단계는, 상기 프로그램 패스 횟수가 소정의 기준 횟수 이상이면 상기 프로그램을 종료하는 단계를 포함한다.
예시적인 실시 예에 있어서, 상기 기준 횟수는, 상기 검증 단계에서 수행된 전체 검증 횟수의 1/2의 값 이상이고 상기 전체 검증 횟수 이하의 정수이다.
예시적인 실시 예에 있어서, 상기 기준 횟수는 2 이상이고 상기 검증 단계에서 수행된 전체 검증 횟수 이하의 정수이다.
예시적인 실시 예에 있어서, 상기 프로그램의 종료 여부를 제어하는 단계는, 상기 프로그램 패스 횟수가 상기 기준 횟수 미만인 경우 상기 프로그램 및 상기 복수의 검증을 재수행시키는 단계를 포함한다.
예시적인 실시 예에 있어서, 상기 프로그램의 종료 여부를 제어하는 단계는, 상기 복수 회의 검증이 완료된 이후에 수행된다.
예시적인 실시 예에 있어서, 상기 프로그램의 종료 여부를 제어하는 단계는, 상기 검증이 각각 수행될 때마다 수행된다.
예시적인 실시 예에 있어서, 상기 프로그램의 종료 여부를 제어하는 단계는, 상기 복수 회의 검증이 완료되기 이전에 상기 프로그램 패스 횟수가 소정의 기준 횟수에 도달하면 상기 프로그램을 종료하는 단계를 포함한다.
예시적인 실시 예에 있어서, 상기 프로그램의 종료 여부를 제어하는 단계는, 상기 복수 회의 검증이 완료될때까지 상기 프로그램 패스 횟수가 소정의 기준 횟수에 도달하지 못하면 상기 프로그램 및 상기 복수의 검증을 재수행시키는 단계를 포함한다.
본 발명의 다른 예시적인 실시 예들은 불휘발성 메모리 장치를 제공하며, 이 장치는 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 선택된 메모리 셀들을 프로그램하는 쓰기 회로; 상기 메모리 셀들의 프로그램 패스 여부를 복수 회 검증하는 검증 회로; 및 상기 검증 결과 얻어진 상기 메모리 셀들의 프로그램 패스 횟수에 따라서 상기 프로그램의 종료 여부를 제어하는 제어부를 포함하고, 상기 프로그램 동작과 상기 복수 회 검증 동작은 하나의 프로그램 루프를 구성한다.
예시적인 실시 예에 있어서, 상기 제어부는, 상기 프로그램 패스 횟수가 소정의 기준 횟수 이상이면 상기 프로그램을 종료한다.
예시적인 실시 예에 있어서, 상기 기준 횟수는, 상기 검증 회로에서 수행된 전체 검증 횟수의 1/2의 값 이상이고 상기 전체 검증 횟수 이하의 정수이다.
예시적인 실시 예에 있어서, 상기 기준 횟수는 2 이상이고 상기 검증 회로에 서 수행된 전체 검증 횟수 이하의 정수이다.
예시적인 실시 예에 있어서, 상기 제어부는, 상기 프로그램 패스 횟수가 상기 기준 횟수 미만인 경우 상기 프로그램 및 상기 복수의 검증을 재수행시킨다.
예시적인 실시 예에 있어서, 상기 제어부는 상기 복수 회의 검증이 완료된 이후에 상기 프로그램의 종료 여부를 제어한다.
예시적인 실시 예에 있어서, 상기 제어부는 상기 검증이 각각 수행될 때마다 상기 프로그램의 종료 여부를 제어한다.
예시적인 실시 예에 있어서, 상기 제어부는, 상기 복수 회의 검증이 완료되기 이전에 상기 프로그램 패스 횟수가 소정의 기준 횟수에 도달하면 상기 프로그램을 종료한다.
예시적인 실시 예에 있어서, 상기 제어부는, 상기 복수 회의 검증이 완료될 때까지 상기 프로그램 패스 횟수가 소정의 기준 횟수에 도달하지 못하면 상기 프로그램 및 상기 복수의 검증을 재수행시킨다.
이상과 같은 본 발명에 의하면, 검증 동작의 오류를 줄일 수 있으며, 이에 따라 문턱 전압 분포를 줄일 수 있다.
이하 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
아래에 설명될 본 발명에 따른 불휘발성 메모리 장치의 회로 구성과, 그것에 의해 수행되는 프로그램 동작 및 검증 동작은 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 개략적으로 보여주는 블록도이다. 그리고, 도 2 및 도 3은 도 1에 도시된 메모리 셀 어레이(110)의 구성 예를 보여주는 도면이다. 본 발명이 적용되는 불휘발성 메모리 장치(100)의 일 예로서 플래시 메모리 장치가 예시적으로 설명될 것이다. 잘 알려져 있는 바와 같이, 플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 이와 같은 특성 때문에 플래시 메모리장치는 데이터 스토리지 뿐만 아니라 전원 공급에 상관없이 보존되어야 할 내용을 기억시키는 코드 스토리지로서 보다 널리 사용된다. 이와 같은 특성을 갖는 플래시 메모리 장치는 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들에 사용될 수 있고, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에도 사용될 수 있다. 그러나, 본 발명이 다른 메모리 장치들(예를 들면, MROM(Mask ROM), PROM, FRAM, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 가진 자들에게 자명하다.
도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택 회로(120), 열 선택 회로(130), 전압 발생 회로(140), 쓰기/읽기 회로(150), 패스/페일 검증 회로(160), 및 제어 회로(170)를 포함한다.
메모리 셀 어레이(110)는 복수의 행들(또는 워드 라인들)과 복수의 열들(또 는 비트 라인들)로 배열된 메모리 셀들을 포함하고, 각 메모리 셀은 N-비트 데이터 정보(N은 1 또는 그보다 큰 정수)를 저장할 것이다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(Memory Blocks ; MBs)을 구성한다. 각각의 메모리 블록(MB)에 포함된 메모리 셀들은 도 2에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수도 있고, 도 3에 도시된 바와 같이 노어(NOR) 구조를 가질 수도 있다. 아래에서 상세히 설명되겠지만, 본 발명에 따른 불휘발성 메모리 장치(100)의 동작 특성은 도 2 및 도 3에 도시된 낸드형 메모리 셀들 및 노어형 메모리 셀들에게 모두 적용될 수 있다. 뿐만 아니라, 본 발명의 불휘발성 메모리 장치(100)의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다.
이하에서는 본 발명이 적용되는 일 예로서 노어 구조를 가지는 플래시 메모리 장치가 예시적으로 설명될 것이다. 그러나, 아래에서 설명될 플래시 메모리 장치는 특정 형태에만 국한되지 않으며, 아래에서 설명될 본 발명의 플래시 메모리 장치의 프로그램 동작 또는 검증 동작 또한 도 3에 도시된 노어형 메모리 셀들에만 국한되는 것이 아님은 이 분야의 통상의 지식을 가진 자들에게 자명하다.
노어형 메모리 셀들은, 소오스 영역과 기판이 접지된 상태에서 제어 게이트에 프로그램 전압(예를 들면, 약 10V)을 그리고 드레인 영역에 5-6V의 전압을 인가함으로써 프로그램된다. 이러한 바이어스 조건에 따르면, 드레인 영역에서 소오스 영역으로 많은 양의 셀 전류가 흐른다. 이러한 프로그램 방식은 핫-일렉트론 주입(hot-electron injection)이라 불린다.
노어형 메모리 셀들을 소거하기 위해서는 제어 게이트와 기판(또는 벌크) 사이에 큰 전압차가 가해져야 한다. 이를 위해, 음의 고전압(예를 들면, -10V)을 제어 게이트에 인가하고, 벌크 영역과 제어 게이트 사이에 적당한 양의 전압(예를 들면, 5V)을 인가한다. 이는 F-N 터널링(Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. 이 때, 드레인 영역은 소거의 효과를 극대화시키기 위하여 고임피던스 상태((high impedance state)(예를 들면, 플로팅 상태 ; floating state)로 유지된다.
노어형 메모리 셀들의 읽기 동작의 전압 인가 조건은, 예를 들면, 드레인 영역에 약 1V의 전압을 인가하고, 제어 게이트에 약 4.5V의 전압을 인가하고, 소오스 영역에 0V의 전압을 인가하고, 기판에 0V의 전압을 인가하는 것이다. 상기와 같은 전압 조건 하에서 읽기 동작이 수행되면, 핫-일렉트론 주입 방법에 의해서 문턱 전압이 높아진 프로그램된 메모리 셀들은, 그것의 드레인 영역으로부터 소오스 영역으로 전류가 주입되는 것이 방지된다.
행 선택 회로(120)는 제어 회로(170)의 제어에 의해 동작을 수행하며, 행 어드레스에 응답하여 워드 라인들 중 하나를 선택하고, 선택된 워드 라인을 워드 라인 전압으로 구동한다.
열 선택 회로(130)는 제어 회로(170)의 제어에 의해 동작을 수행하며, 열 어드레스에 응답하여 메모리 셀 어레이(110)의 비트 라인들을 소정 단위(예를 들면, 워드 단위 또는 바이트 단위)로 선택한다. 예컨대, 바이트 단위로 프로그램되는 경우, 8개의 비트 라인들이 선택되고, 워드 단위로 프로그램되는 경우, 16개의 비트 라인들이 선택된다.
전압 발생 회로(140)는 메모리 셀들에 대한 프로그램, 소거, 및 검증/정상 읽기 동작에서 필요로 하는 복수 개의 워드 라인 전압들(예를 들면, 프로그램 전압(Vpgm), 검증 읽기 전압(Vvfy), 정상 읽기 전압(Vread), 등)과, 메모리 셀들이 형성된 벌크로 공급될 벌크 전압(Vbulk)을 발생한다. 특히, 전압 발생 회로(140)는, 프로그램 동작시, 증가형 스텝 펄스 프로그래밍(incremental step pulse programmimg ; ISPP) 방식을 사용하여 프로그램 전압을 발생하도록 구성될 수 있다.
쓰기/읽기 회로(150)는 제어 회로(170)에 의해서 제어되며, 감지 증폭기(sense amplifier)와 기입 드라이버(write driver)로 구성된다. 감지 증폭기는 선택된 워드 라인 및 비트 라인들의 메모리 셀들로부터 데이터 비트들을 감지한다. 감지 증폭기에 의해서 읽혀진 데이터 비트들은 동작 모드에 따라 외부로 출력되거나 패스/페일 검증 회로(160)로 전달될 것이다. 예를 들면, 정상 읽기 동작 모드시, 김지 증폭기에 의해서 읽혀진 데이터 비트들은 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력된다. 반면, 검증 동작 모드시 감지 증폭기에 의해 읽혀진 데이터 비트들은 패스/페일 검증 회로(160)로 출력된다. 기입 드라이버는 프로그램 동작 모드시 프로그램될 데이터에 따라 비트 라인들을 비트 라인 전압으로 구동한다. 예를 들면, 프로그램될 데이터가 프로그램 데이터인 경우, 기입 드라이버는 열 선택 회로(130)에 의해서 선택된 비트 라인을 비트 라인 전압으로 구동한다. 프로그램될 데이터가 프로그램-금지 데이터인 경우, 기입 드라이버는 열 선택 회로(130)에 의해서 선택된 비트라인을 비트 라인 전압보다 낮은 전압(예를 들면, 접지 전압)으로 구동한다.
물론, 예시적으로 설명된 것은 노어 구조를 가지는 플래시 메모리 장치이나, 만약 본 발명이 낸드 스트링 구조를 가지는 플래시 메모리 장치에 적용될 경우 쓰기/읽기 회로(150)는 페이지 버퍼 회로로 구성될 것이다. 페이지 버퍼 회로는, 제어 회로(170)의 제어에 의해 메모리 셀들에 데이터를 저장하거나, 메모리 셀들로부터 데이터를 읽어들이는 기능을 수행한다. 페이지 버퍼 회로는 복수 개의 비트 라인들을 통해 메모리 셀 어레이(110)와 연결된다. 페이지 버퍼 회로 내에는 각각의 비트 라인과 대응되는 복수 개의 페이지 버퍼들이 구비된다. 각각의 페이지 버퍼에는 메모리 셀에 프로그램될 데이터, 또는 메모리 셀로부터 읽혀진 데이터가 저장된다. 페이지 버퍼 회로는, 프로그램시 각각의 페이지 버퍼에 저장되어 있는 데이터 값에 따라서 비트 라인들을 구동한다.
패스/페일 검증 회로(160)는, 검증 동작시, 감지 증폭기에 의해서 감지된 메모리 셀들의 상태들에 응답하여 프로그램 패스/페일을 판별하고, 판별 결과를 제어 회로(170)로 출력한다.
메모리 셀들의 감지된 상태들에 따라 제어 회로(170)는 기입 드라이버를 제어하며, 그 결과 프로그램된 메모리 셀들은 더 이상 프로그램되지 않는다. 예를 들면, 메모리 셀에 프로그램될 데이터 값이 '0'이라 가정하자. 만약 메모리 셀의 감 지된 상태가 소거 상태를 나타내는 '1'이면, 기입 드라이버에 임시 저장된 데이터 값은 계속해서 '0'으로 유지된다. 이는 다음의 프로그램 루프에서 메모리 셀이 프로그램됨을 의미한다. 즉, 메모리 셀에 대응하는 비트 라인으로 비트 라인 전압이 공급된다. 만약 메모리 셀의 감지된 상태가 프로그램 상태를 나타내는 '0'이면, 기입 드라이버에 임시 저장된 데이터 값은 '0'에서 '1'로 변화된다. 이는 다음의 프로그램 루프에서 메모리 셀이 프로그램 금지됨을 의미한다. 즉, 메모리 셀에 대응하는 비트 라인으로 비트 라인 전압의 공급이 차단된다.
제어 회로(170)는 플래시 메모리 장치의 프로그램, 소거, 및 검증/정상 읽기 동작과 관련된 제반 동작을 제어한다. 프로그램될 데이터는 제어 회로(170)의 제어에 따라 쓰기/읽기 회로(150)의 기입 드라이버로 로딩된다. 프로그램이 실행되는 구간 동안 제어 회로(170)는 선택된 워드 라인으로 프로그램 전압(Vpgm)이, 선택된 비트 라인들로 비트 라인 전압(Vbl)이, 그리고 메모리 셀들이 형성된 벌크로 벌크 전압(Vbulk)이 인가되도록 한다. 쓰기/읽기 회로(150)의 기입 드라이버로 로딩된 데이터에 따라 비트 라인들이 비트 라인 전압으로 구동되고, 선택된 메모리 셀들이 프로그램될 것이다. 프로그램 전압(Vpgm)은, 일 예로, 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 발생되도록 제어될 수 있다. 프로그램 전압(Vpgm)의 레벨은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분(△V) 만큼 단계적으로 증가한다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들(Vpgm)의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 외부(예를 들면, 메모리 컨트롤러) 또는 내부(예를 들면, 제어 회로(170))의 제어에 따 라 다양한 형태로 변경 및 변형될 수 있다. 또한, 검증/정상 읽기가 실행되는 구간 동안 제어 회로(170)는 선택된 워드 라인 및 비트 라인들로 검증/정상 읽기를 위한 바이어스 전압이 인가되도록 한다. 이에 따라, 쓰기/읽기 회로(150)의 감지 증폭기는 선택된 메모리 셀들로부터 데이터 비트들을 읽는다. 정상 읽기 동작 모드시 감지 증폭기에 의해 읽혀진 데이터 비트들은 외부로 출력되는 반면, 검증 동작 모드시 감지 증폭기에 의해 읽혀진 데이터 비트들은 패스/페일 검증 회로(160)로 출력된다.
도 4는 랜덤 텔레그래프 노이즈로 인해 프로그램 패스된 메모리 셀의 문턱 전압 변화를 보여주는 도면이다. 그리고, 도 5는 랜덤 텔레그래프 노이즈에 따른 문턱 전압 변화를 설명하기 위한 도면이다.
메모리 셀을 통해 흐르는 전류 또는 드레인 전류는 읽기 동작이 반복적으로 수행됨에 따라 변화될 수 있다. 드레인 전류의 변화는 문턱 전압의 변화를 유발한다. 일반적으로, 이러한 현상은 랜덤 텔레그래프 노이즈(Random Telegraph Noise : RTN)라 불린다. RTN은 다양한 원인들로 인해서 야기될 수 있다. 대표적으로, 그러한 문제는 플로팅 게이트(또는 전하 축적 게이트)와 기판 사이에 위치한 절연막에 전하가 축적되기 때문에 야기될 것이다. 예를 들면, 도 4의 "20"으로 표시된 바와 같이 메모리 셀의 문턱 전압이 검증 동작시 검증 읽기 전압보다 높은 것으로 판별되더라도, 도 4의 "21"로 표시된 바와 같이, 메모리 셀의 문턱 전압이 검증 읽기 전압보다 낮은 것으로 판별될 수 있다. 이는 앞서 설명된 RTN으로 인해 메모리 셀의 문턱 전압이 변화되기 때문이다.
좀 더 구체적으로는, 도 5에 도시된 바와 같이, 문턱 전압 분포의 아래 부분(30)에 위치한 메모리 셀들의 문턱 전압들은 반복적인 읽기 동작으로 인해 많이 가변된다. 반면에, 문턱 전압 분포의 중앙 부분(31)에 위치한 메모리 셀들의 문턱 전압들은 반복적인 읽기 동작으로 인해 작게 가변된다. 문턱 전압 분포의 아래 부분(30)에 위치한 메모리 셀들의 문턱 전압들이 크게 가변됨에 따라, 읽기 마진이 감소될 것이다. 이는 읽기 에러의 발생 및 문턱 전압 분포의 넓어짐을 의미한다.
RTN으로 인한 문턱 전압의 변화는 상태들 사이의 마진이 적은 멀티-비트 불휘발성 메모리 장치에 치명적인 에러의 원인이 될 것이다.
물론, RTN 이외에 다른 종류의 셀 전류 이상으로 인해, 검증 읽기 결과가 일정하지 않은 현상이 존재할 수 있다. 검증 읽기 결과가 일정하지 못하다는 것은 문턱 전압 분포의 넓어짐을 의미한다.
도 6은 본 발명의 실시 예에 따른 프로그램 루프들을 도시한 도면이다.
상기 문제점을 해결하기 위해, 본 발명의 각각의 프로그램 루프에서 검증 동작이 도 6에 도시된 바와 같이 복수 회 수행되며, 검증 결과 얻어진 메모리 셀들의 프로그램 패스 횟수에 따라 프로그램 종료 여부가 판단된다.
프로그램 동작은 복수의 프로그램 루프들을 통해 수행된다. 각 프로그램 루프는 프로그램 구간과 복수 회의 프로그램 검증 구간으로 이루어진다. 각 프로그램 루프에 있어서, 프로그램 구간에서는 입력된 데이터 비트들에 따라 메모리 셀들이 프로그램되고, 프로그램 검증 구간에서는 메모리 셀들이 올바르게 프로그램되었는지의 여부가 검증된다.
한편, 도 6에는 검증 읽기 전압의 레벨 및 인가 시간이 일정한 값으로 고정되어 있으나, 이에 국한되지 않으며, 다양한 형태로 변경 및 변형될 수 있다.
제어 회로(170)는 검증 동작 모드시 복수 회 검증 동작이 수행되도록 행 선택 회로(120), 열 선택 회로(130), 전압 발생 회로(140), 및 쓰기/읽기 회로(150)를 제어한다. 이에 따라, 패스/페일 검증 회로(160)는 쓰기/읽기 회로(150)로부터 읽혀진 데이터의 프로그램 패스 여부를 복수 회 검증하게 된다.
제어 회로(170)는 패스/페일 검증 회로(160)로부터 제공된 패스/페일 신호에 따라 프로그램 패스 횟수가 소정의 기준 횟수 이상인지를 판단한다. 만약, 프로그램 패스 횟수가 소정의 기준 횟수 이상이면 제어 회로(170)는 프로그램을 종료시킬 것이다. 반면, 프로그램 패스 횟수가 소정의 기준 횟수 미만이면 제어 회로(170)는 프로그램 및 복수 회의 검증을 재수행시킬 것이다. 여기서, 기준 횟수는 2 이상이고 패스/페일 검증 회로(160)에서 수행된 전체 검증 횟수 이하의 정수일 수 있다. 또는, 기준 횟수는 패스/페일 검증 회로(160)에서 수행된 전체 검증 횟수의 1/2의 값 이상이고 전체 검증 횟수 이하의 정수일 수도 있다.
프로그램 패스 횟수와 소정의 기준 횟수를 비교하는 판단은 복수 회의 검증 동작이 완료된 이후에 이루어질 수도 있고, 검증 동작이 각각 수행될 때마다 이루어질 수도 있다. 제어 회로(170)는 복수 회의 검증이 완료된 이후에 프로그램 패스 횟수가 소정의 기준 횟수 이상인지를 판단함으로써, 복수 회의 검증이 완료된 이후에 프로그램의 종료 여부를 제어할 수 있다. 또는, 제어 회로(170)는 검증이 각각 수행될 때마다 프로그램 패스 횟수가 소정의 기준 횟수에 도달하였는지를 판단함으 로써, 검증이 각각 수행될 때마다 프로그램의 종료 여부를 제어할 수도 있다. 이 경우, 제어 회로(170)는 복수 회의 검증이 완료되기 이전에 프로그램 패스 횟수가 소정의 기준 횟수에 도달하면 프로그램을 종료시킬 것이다. 반면, 복수 회의 검증이 완료될 때까지 프로그램 패스 횟수가 기준 횟수에 도달하지 못하면 제어 회로(170)는 프로그램 및 복수 회의 검증을 재수행시킬 것이다.
도 7은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치(100)의 프로그램 방법을 설명하기 위한 흐름도로서, 복수 회의 검증이 완료된 이후에 프로그램의 종료 여부가 제어되는 경우를 나타낸다.
먼저, 선택된 메모리 셀들에 대해 프로그램 동작이 수행되고 난 후(S1000), 메모리 셀들에 대해 검증 동작이 수행된다(S1100). 패스/페일 검증 회로(160)에 의해 메모리 셀들이 프로그램 패스된 것으로 판별되면(S1200), 제어 회로(170)는 패스 횟수를 카운트 업(count up)한 후(S1300), S1400 단계로 진입한다. 반면, 패스/페일 검증 회로(160)에 의해 메모리 셀들이 프로그램 페일된 것으로 판별되면(S1200), 제어 회로(170)는 바로 S1400 단계로 진입한다.
S1400 단계에서, 제어 회로(170)는 복수 회의 검증 동작이 완료되었는지를 판단한다. 복수 회의 검증이 완료되지 않았다면, 제어 회로(170)는 검증 루프를 카운트 업(count up)하여 검증을 재수행시킬 것이다(S1500). 반면, 복수 회의 검증이 완료되었다면, 제어 회로(170)는 프로그램 패스 횟수가 소정의 기준 횟수 이상인지를 판단할 것이다(S1600). 프로그램 패스 횟수가 소정의 기준 횟수 이상이면 프로그램은 종료될 것이다. 프로그램 패스 횟수가 소정의 기준 횟수 미만이면 제어 회 로(170)는 다음 프로그램 루프가 진행되도록 제어할 것이다(S1700). 한편, 여기서, 기준 횟수는 패스/페일 검증 회로(160)에서 수행된 전체 검증 횟수의 1/2의 값 이상이고 전체 검증 횟수 이하의 정수이거나, 2 이상이고 패스/페일 검증 회로(160)에서 수행된 전체 검증 횟수 이하의 정수일 수 있다.
물론, 본 실시 예에서는 패스 횟수를 검증 동작시마다 카운트 업하는 것으로 상술하였으나, 이에 국한되지 않으며, 프로그램 패스 결과가 검증 동작시마다 저장되고, 패스 횟수의 카운트는 S1400 단계와 S1600 단계 사이에서 수행될 수도 있음은 이 분야의 통상의 지식을 가진 자들에게 자명하다.
도 8은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(100)의 프로그램 방법을 설명하기 위한 흐름도로서, 검증이 각각 수행될 때마다 프로그램의 종료 여부를 제어하는 경우를 나타낸다.
도 8에 있어서, S2000~S2300 단계들은 도 7의 S1000~S1300 단계들과 동일하며, 그러므로 그것에 대한 설명은 생략될 것이다. 도 7의 프로그램 방법의 경우, 프로그램 패스 횟수가 카운트된 후, 복수 회의 검증 동작이 완료되었는지가 판단된다. 이에 반해서, 도 8의 프로그램 방법의 경우, 제어 회로(170)는 프로그램 패스 횟수를 카운트 업(count up)한 후(S2300), 프로그램 패스 횟수가 소정의 기준 횟수에 도달하였는지를 판단한다(S2400). 여기서, 기준 횟수는 미리 설정된 값이며, 2 이상이고 패스/페일 검증 회로(160)에서 수행된 전체 검증 횟수 이하의 정수이거나, 패스/페일 검증 회로(160)에서 수행된 전체 검증 횟수의 1/2의 값 이상이고 전체 검증 횟수 이하의 정수일 수 있다.
프로그램 패스 횟수가 소정의 기준 횟수에 도달하면, 제어 회로(170)는 프로그램을 종료시킬 것이다. 프로그램 패스 횟수가 소정의 기준 횟수에 도달하지 못하면, 제어 회로(170)는 복수 회의 검증 동작이 완료되었는지를 판단할 것이다(S2500). 복수 회의 검증 동작이 완료되었다면 제어 회로(170)는 다음 프로그램 루프를 진행시키도록 하고(S2700), 완료되지 않았다면 다음 검증 루프가 수행되도록 한다(S2600). 그리고, S2200 단계에서 프로그램 페일이 판별되면, 복수 회의 검증 동작이 완료되었는지를 판단하는 S2500 단계로 진입된다.
도 9는 도 1에 도시된 본 발명의 불휘발성 메모리 장치(100))를 포함하는 메모리 시스템(1000)의 개략적인 구성을 보여주는 도면이다.
도 9를 참조하면, 본 발명에 따른 메모리 시스템(1000)은 불휘발성 메모리 장치(100)와 메모리 컨트롤러(200)를 포함한다. 불휘발성 메모리 장치(100)는 앞서 설명된 프로그램 방법들 중 어느 하나에 따라 프로그램 동작을 수행하도록 구성되며, 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 그러므로, 그것에 대한 설명은 이하 생략될 것이다. 메모리 컨트롤러(200)는 불휘발성 메모리 장치(100)를 제어하도록 구성된다.
도 9에 도시된 메모리 시스템(1000)은 메모리 카드 및/또는 메모리 카드 시스템을 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
도 10은 본 발명에 따른 불휘발성 메모리 장치(100)를 포함하는 컴퓨팅 시스템(2000)의 개략적인 구성을 보여주는 도면이다.
도 10을 참조하면, 본 발명에 따른 컴퓨팅 시스템(2000)은 버스(400)에 전기적으로 연결된 불휘발성 메모리 장치(100), 메모리 컨트롤러(200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(300), 마이크로프로세서(500), 그리고 사용자 인터페이스(600)를 포함한다. 불휘발성 메모리 장치(100)는 앞서 설명된 프로그램 방법들 중 어느 하나에 따라 프로그램 동작을 수행하도록 구성되며, 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 불휘발성 메모리 장치(100)에는 마이크로프로세서(500)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 컨트롤러(200)를 통해 저장될 것이다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(700)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(200)와 불휘발성 메모리 장치(100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘 발성 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다. 본 발명의 예시적인 실시 예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조 등이 적용될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2 및 도 3은 도 1에 도시된 메모리 셀 어레이의 구성 예를 보여주는 도면이다.
도 4는 랜덤 텔레그래프 노이즈로 인해 프로그램 패스된 메모리 셀의 문턱 전압 변화를 보여주는 도면이다.
도 5는 랜덤 텔레그래프 노이즈에 따른 문턱 전압 변화를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 프로그램 루프들을 도시한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 9는 도 1에 도시된 본 발명의 불휘발성 메모리 장치를 포함하는 메모리 시스템의 개략적인 구성을 보여주는 도면이다.
도 10은 본 발명에 따른 불휘발성 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.

Claims (19)

  1. 선택된 메모리 셀들을 프로그램하는 단계;
    상기 메모리 셀들의 프로그램 패스 여부를 복수 회 검증하는 단계; 및
    상기 검증 결과 얻어진 상기 메모리 셀들의 프로그램 패스 횟수에 따라서 상기 프로그램의 종료 여부를 제어하는 단계를 포함하고,
    상기 프로그램하는 단계와 상기 검증하는 단계는 하나의 프로그램 루프를 구성하는 불휘발성 메모리 장치의 프로그램 방법.
  2. 제1 항에 있어서,
    상기 프로그램의 종료 여부를 제어하는 단계는, 상기 프로그램 패스 횟수가 소정의 기준 횟수 이상이면 상기 프로그램을 종료하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  3. 제2 항에 있어서,
    상기 기준 횟수는, 상기 검증 단계에서 수행된 전체 검증 횟수의 1/2의 값 이상이고 상기 전체 검증 횟수 이하의 정수인 불휘발성 메모리 장치의 프로그램 방법.
  4. 제2 항에 있어서,
    상기 기준 횟수는 2 이상이고 상기 검증 단계에서 수행된 전체 검증 횟수 이하의 정수인 불휘발성 메모리 장치의 프로그램 방법.
  5. 제2 항에 있어서,
    상기 프로그램의 종료 여부를 제어하는 단계는, 상기 프로그램 패스 횟수가 상기 기준 횟수 미만인 경우 상기 프로그램 및 상기 복수의 검증을 재수행시키는 단계를 더 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  6. 제1 항에 있어서,
    상기 프로그램의 종료 여부를 제어하는 단계는, 상기 복수 회의 검증이 완료된 이후에 수행되는 불휘발성 메모리 장치의 프로그램 방법.
  7. 제1 항에 있어서,
    상기 프로그램의 종료 여부를 제어하는 단계는, 상기 검증이 각각 수행될 때마다 수행되는 불휘발성 메모리 장치의 프로그램 방법.
  8. 제7 항에 있어서,
    상기 프로그램의 종료 여부를 제어하는 단계는, 상기 복수 회의 검증이 완료되기 이전에 상기 프로그램 패스 횟수가 소정의 기준 횟수에 도달하면 상기 프로그램을 종료하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  9. 제7 항에 있어서,
    상기 프로그램의 종료 여부를 제어하는 단계는, 상기 복수 회의 검증이 완료될때까지 상기 프로그램 패스 횟수가 소정의 기준 횟수에 도달하지 못하면 상기 프로그램 및 상기 복수의 검증을 재수행시키는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  10. 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이;
    선택된 메모리 셀들을 프로그램하는 쓰기 회로;
    상기 메모리 셀들의 프로그램 패스 여부를 복수 회 검증하는 검증 회로; 및
    상기 검증 결과 얻어진 상기 메모리 셀들의 프로그램 패스 횟수에 따라서 상기 프로그램의 종료 여부를 제어하는 제어부를 포함하고,
    상기 프로그램 동작과 상기 복수 회 검증 동작은 하나의 프로그램 루프를 구성하는 불휘발성 메모리 장치.
  11. 제10 항에 있어서,
    상기 제어부는, 상기 프로그램 패스 횟수가 소정의 기준 횟수 이상이면 상기 프로그램을 종료하는 불휘발성 메모리 장치.
  12. 제11 항에 있어서,
    상기 기준 횟수는, 상기 검증 회로에서 수행된 전체 검증 횟수의 1/2의 값 이상이고 상기 전체 검증 횟수 이하의 정수인 불휘발성 메모리 장치.
  13. 제11 항에 있어서,
    상기 기준 횟수는 2 이상이고 상기 검증 회로에서 수행된 전체 검증 횟수 이하의 정수인 불휘발성 메모리 장치.
  14. 제11 항에 있어서,
    상기 제어부는, 상기 프로그램 패스 횟수가 상기 기준 횟수 미만인 경우 상기 프로그램 및 상기 복수의 검증을 재수행시키는 불휘발성 메모리 장치.
  15. 제10 항에 있어서,
    상기 제어부는 상기 복수 회의 검증이 완료된 이후에 상기 프로그램의 종료 여부를 제어하는 불휘발성 메모리 장치.
  16. 제10 항에 있어서,
    상기 제어부는 상기 검증이 각각 수행될 때마다 상기 프로그램의 종료 여부를 제어하는 불휘발성 메모리 장치.
  17. 제16 항에 있어서,
    상기 제어부는, 상기 복수 회의 검증이 완료되기 이전에 상기 프로그램 패스 횟수가 소정의 기준 횟수에 도달하면 상기 프로그램을 종료하는 불휘발성 메모리 장치.
  18. 제16 항에 있어서,
    상기 제어부는, 상기 복수 회의 검증이 완료될 때까지 상기 프로그램 패스 횟수가 소정의 기준 횟수에 도달하지 못하면 상기 프로그램 및 상기 복수의 검증을 재수행시키는 불휘발성 메모리 장치.
  19. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,
    상기 불휘발성 메모리 장치는,
    행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이;
    선택된 메모리 셀들을 프로그램하는 쓰기 회로;
    상기 메모리 셀들의 프로그램 패스 여부를 복수 회 검증하는 검증 회로; 및
    상기 검증 결과 얻어진 상기 메모리 셀들의 프로그램 패스 횟수에 따라서 상기 프로그램의 종료 여부를 제어하는 제어부를 포함하고,
    상기 프로그램 동작과 상기 복수 회 검증 동작은 하나의 프로그램 루프를 구성하는 메모리 시스템.
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