KR20120030818A - 불휘발성 메모리 장치 및 그것의 소거 방법 - Google Patents

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Abstract

본 발명에 따른 불휘발성 메모리 장치의 소거 방법은, 복수의 메모리 셀들을 일괄적으로 소거하는 블록 소거 단계, 그리고 기준 전압보다 높은 문턱 전압을 가지는 메모리 셀들을 선택하여 소거하는 포스트-소거 단계를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 소거 방법{NON-VOLATILE MEMORY DEVICE AND ERASE METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 소거 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만, 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 저장된 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원의 공급 여부에 관계없이 보존되어야 할 내용을 저장하는데 쓰인다.
불휘발성 메모리 중에서 플래시 메모리(Flash memory)는 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라 크게 낸드(NAND)형과 노어(NOR)형으로 나누어진다. 낸드형 플래시 메모리 장치는 구조가 비교적 간단해서 대용량화에 적합하다. 낸드형 플래시 메모리 장치는 주로 USB 저장 장치, MP3 플레이어, 솔리드 스테이트 드라이브(SSD) 등의 저장 매체로서 사용된다. 반면에, 노어형 플래시 메모리 장치는 고속의 액세스가 가능하여 코드 저장형 메모리 장치로 사용된다. 따라서, 노어형 플래시 메모리 장치는 고속의 데이터 처리가 필수적인 이동전화 단말기 등에 많이 쓰인다.
노어형이나 낸드형에 관계없이 플래시 메모리 장치의 고용량화 및 고집적화는 상품성을 구비하기 위한 필수적인 조건이다. 적은 면적에 큰 저장 용량을 갖는 노어형 플래시 메모리 장치를 구현하기 위해서는 집적도를 향상시켜야 한다. 그리고 집적도의 향상 없이 저장 용량을 배가시킬 수 있는 방법으로 하나의 메모리 셀에 다수 비트의 데이터를 저장하는 기술이 있다. 하나의 셀에 다수 비트의 데이터를 저장할 수 있는 메모리 셀을 멀티 레벨 셀(Multi-Level Cell: MLC)이라고 한다.
집적도의 향상과 멀티 레벨 셀 기술의 발전에 따라 새롭게 등장하는 문제들이 있다. 예를 들면, 한정된 전압 윈도(Voltage window) 내에 더 많은 데이터 상태를 포함하는 멀티 레벨 셀에서는 읽기 마진이 줄어들 수밖에 없다. 읽기 마진을 확보하기 위한 방편으로 다양한 프로그램 방법들이 소개되어 있다. 특히, 노어형 플래시 메모리 장치의 경우에는 소거 산포의 관리가 프로그램 절차에 못지 않게 중요하다. 소거 산포의 개선이 읽기 마진의 확보와 직결되기 때문이다.
본 발명의 목적은 상술한 목적을 위해 제안된 것으로, 본 발명은 소거 산포의 관리를 통하여 읽기 마진의 확보가 가능한 불휘발성 메모리 장치 및 그것의 소거 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 본 발명에 따른 불휘발성 메모리 장치의 소거 방법은, 복수의 메모리 셀들을 일괄적으로 소거하는 블록 소거 단계, 그리고 기준 전압보다 높은 문턱 전압을 가지는 메모리 셀들을 선택하여 소거하는 포스트-소거 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 상기 복수의 메모리 셀들의 워드 라인 및 비트 라인에 워드 라인 전압 또는 비트 라인 전압을 제공하기 위한 전압 발생부, 상기 복수의 메모리 셀들의 비트 라인을 통해서 데이터를 기입하거나 독출하는 기입 드라이버 및 감지 증폭기, 그리고 소거 동작시, 블록 소거 동작 이후에 기준 전압보다 높은 문턱 전압을 가지는 메모리 셀들을 선택하여 소거하는 포스트-소거 동작을 수행하도록 상기 전압 발생부와 상기 기입 드라이버 및 감지 증폭기를 제어하는 제어 로직을 포함한다.
이상과 같은 본 발명에 따른 불휘발성 메모리 장치 및 그것의 소거 방법에 따르면, 메모리 셀들의 소거 산포를 협소하게 제어할 수 있다. 따라서, 불휘발성 메모리 장치의 읽기 마진을 획기적으로 높일 수 있다.
도 1은 노어형 플래시 메모리 장치의 특성을 보여주는 회로도이다.
도 2는 노어형 플래시 메모리의 메모리 영역을 보여주는 회로도이다.
도 3은 메모리 셀들이 포스트-프로그램되는 과정을 보여주는 도면이다.
도 4는 본 발명의 불휘발성 메모리 장치를 보여주는 블록도이다.
도 5는 본 발명의 소거 방법을 간략히 보여주는 순서도이다.
도 6은 본 발명에 따른 소거 방법의 제 1 실시 예를 보여주는 순서도이다.
도 7은 본 발명의 소거 방법에 따른 메모리 셀들의 산포 변화를 보여주는 도면이다.
도 8은 본 발명의 제 1 실시 예에 따른 소거 방법에서의 바이어스 조건을 간략히 보여주는 테이블이다.
도 9 내지 도 12는 본 발명에 따른 소거 동작에서 각각의 절차들에서의 동작 특성을 보여주는 도면들이다.
도 13은 본 발명에 따른 소거 방법의 제 2 실시 예를 보여주는 순서도이다.
도 14는 본 발명의 제 2 실시 예에 따른 소거 방법에서 메모리 셀들의 산포 변화를 보여주는 도면이다.
도 15는 본 발명의 제 2 실시 예에 따른 소거 방법에서의 바이어스 조건을 간략히 보여주는 테이블이다.
도 16은 본 발명의 불휘발성 메모리 장치를 롬(ROM)으로 사용하는 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 노어형 플래시 메모리 장치가 본 발명의 기술적 특징 및 기능을 설명하기 위한 불휘발성 메모리 장치의 한 예로서 사용될 것이다. 하지만, 본 발명의 기술적 특징 및 기능이 노어형 플래시 메모리 장치에만 국한되지는 않는다. 본 발명의 기술적 특징 및 기능은 기준 셀을 사용하는 제반 반도체 메모리 장치에 적용될 수 있다. 예를 들면, 본 발명의 불휘발성 메모리 장치는, PRAM(Phase Change Random Access Memory)이나 RRAM(Resistance Random Access Memory)과 같은 저항 메모리(Resistive Memory)로 구성될 수 있다. 뿐만 아니라, 불휘발성 메모리 장치는 NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 기억 소자들 중 어느 하나를 사용하는 메모리 장치로 구성될 수 있을 것이다.
또한, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 노어형 플래시 메모리 장치의 특성을 보여주는 회로도이다. 도 1을 참조하면, 메모리 셀들(MC1~MC4) 각각의 드레인(Drain)은 비트 라인(BL)에 연결되고, 메모리 셀들(MC1~MC4) 각각의 소스(Source)는 소스 라인(SL)에 연결된다.
노어형 플래시 메모리 장치에서는 블록 소거시 셀들 간의 소거 속도 차이가 존재할 수 있다. 동일한 바이어스 조건에서 소거되더라도, 소거 속도가 빠른 일부의 메모리 셀들은 과소거될 수 있다. 과소거된 메모리 셀이 미치는 영향이 이하의 도면을 통해서 상세히 설명될 것이다. 여기서, 메모리 셀(MC2)은 과소거(Over-erased)된 셀이라 간주한다. 그리고 메모리 셀(MC3)은 특정 프로그램 상태로 프로그램되어 있는 것으로 가정한다.
메모리 셀(MC3)의 읽기 동작시, 메모리 셀(MC3)의 워드 라인(Sel WL)으로는 읽기 전압(예를 들면, 약 5V)이 인가된다. 선택되지 아니한 나머지 메모리 셀들(MC1, MC2, MC4)의 워드 라인들(Unsel WL)로는 0V가 인가된다. 이때, 감지 증폭기(10)는 선택된 메모리 셀에 흐르는 전류를 감지함으로써 선택된 메모리 셀에 저장된 데이터를 감지한다.
그러나 도시된 바와 같이 과소거된 메모리 셀이 선택된 메모리 셀(MC3)과 동일한 비트 라인(BL)에 연결되는 경우에 읽기 에러가 발생할 수 있다. 과소거된 셀(MC2)에 흐르는 누설 전류(Iℓ)에 의해서 감지 증폭기(10)는 선택된 메모리 셀(MC3)이 오프(Off) 셀이라 할지라도 온(On) 셀로 감지할 수 있다. 즉, 과소거된 메모리 셀(MC2)의 채널은 차단 상태에 있어야 한다. 하지만, 과소거된 메모리 셀(MC2)의 문턱 전압이 과도하게 낮아 채널에 누설 전류(Iℓ)가 흐르게 된다.
누설 전류(Iℓ)는 선택된 메모리 셀(MC3)을 감지하기 위해 비트 라인(BL)으로부터 제공된다. 따라서, 감지 증폭기(30)는 선택된 메모리 셀(MC3)을 오프 셀(Off-cell)로 감지해야 하나, 상술한 누설 전류(Iℓ)에 의해서 온 셀(On-cell)로 감지할 수 있다. 누설 전류(Iℓ)에 의한 읽기 오류는 과소거된 셀의 수가 많을수록 현저하게 발생한다.
도 2는 노어형 플래시 메모리 장치의 메모리 영역(예를 들면, 섹터 또는 메모리 블록)을 보여주는 회로도이다. 도 2를 참조하면, 소거의 단위가 되는 메모리 블록(20)은 워드 라인들의 배치에 따라 프로그램이나 포스트-프로그램(Post-program)의 순서가 달라진다. 포스트-프로그램 동작시, 메모리 셀들(22)은 메모리 셀들(21)보다 상대적으로 나중에 프로그램된다. 포스트-프로그램시, 나중에 프로그램되는 메모리 셀들(22)에 비해 먼저 프로그램되는 메모리 셀들(21)이 과소거 셀들로부터 받는 영향이 크게 될 것이다. 왜냐하면, 메모리 셀들(21)이 프로그램될 때, 나머지 메모리 셀들은 소거 상태로 존재한다. 그리고 소거 상태로 존재하는 메모리 셀들 중에는 과소거된 메모리 셀들이 존재할 수 있을 것이다.
따라서, 메모리 셀들(21)의 프로그램 동작시 예상되는 누설 전류(Iℓ)의 크기는 메모리 셀들(22)이 프로그램될 때 예상되는 누설 전류보다 크다. 다시 말해, 포스트-프로그램 동작시 먼저 프로그램된 메모리 셀과 나중에 프로그램되는 메모리 셀들이 받는 누설 전류의 영향은 다르다. 이것은 감지 증폭기(10)에 의해서 동등한 조건에서 검증 읽기가 수행되지 못했음을 의미한다. 따라서, 포스트-프로그램된 메모리 셀들의 산포가 확장될 수 있고, 결국 소거 산포의 확장으로 이어질 수 있다.
이러한 이유로 소거 산포의 확장은, 읽기 마진을 줄이고 읽기 동작의 신뢰성을 감소시킨다. 멀티 레벨 셀(MLC)의 적용을 위해서, 소거 산포의 관리는 점점 중요해지고 있는 실정이다.
도 3은 도 2의 메모리 셀들이 포스트-프로그램되는 과정을 보여주는 도면이다. 도 3을 참조하면, 소거 상태(30) 및 포스트-프로그램의 루프의 진행 경과에 따른 메모리 셀들의 산포들이 도시되어 있다.
(a)는 블록 소거에 따라 형성되는 하나의 블록에 포함되는 메모리 셀들(20, 도 2 참조)의 산포를 나타낸다. 블록 소거(Block erase)에 의해서 형성되는 메모리 셀들의 산포를 소거 상태(30)라 칭하기로 한다. (b) 내지 (d)에는, 포스트-프로그램(Post-program)의 루프들 각각에서 나타나는 메모리 셀들의 산포들이 도시되어 있다.
(b)는 포스트-프로그램의 제 1 루프(loop1)가 종료된 시점에서의 메모리 셀들의 산포를 보여준다. 메모리 셀들 각각의 워드 라인에 프로그램 전압을 인가하고, 검증 동작을 수행하는 것으로 포스트-프로그램의 각 루프들이 실행될 수 있다. 이때, 선택된 메모리 셀들 중 먼저 프로그램되는 메모리 셀들(21, 도 2 참조)은 산포(40)를 형성할 수 있다. 반면, 나중에 프로그램되는 메모리 셀들(22)은 산포(50)를 형성하게 된다. 동일한 바이어스 조건에서 포스트-프로그램(Post-program)되더라도, 먼저 프로그램되는 메모리 셀들(21)은 더 큰 누설 전류의 영향을 받기 때문이다.
(c) 및 (d)에서 도시된 바와 같이, 포스트-프로그램의 루프 수가 증가할수록 누설 전류의 크기는 감소하게 된다. 포스트-프로그램에 의해서 과소거된 메모리 셀들의 수가 감소하기 때문이다. 따라서, 먼저 프로그램되는 메모리 셀들(21)의 산포는 나중에 프로그램되는 메모리 셀들(22)의 산포와 역전되는 현상이 발생하게 된다. 즉, 먼저 프로그램되는 메모리 셀들의 산포는 루프 수가 증가함에 따라 각각 산포(42, 44)를 형성하게 될 것이다. 그리고 나중에 프로그램되는 메모리 셀들의 산포는 루프 수의 증가에 따라 각각 산포들(52, 54)을 형성하게 될 것이다.
이상에서는 포스트-프로그램 동작시의 산포 확산이 설명되었다. 포스트-프로그램에 의해서 야기되는 메모리 셀들의 산포 확산은 소거 동작의 신뢰성을 감소시킨다. 소거 산포의 제어가 중요한 노어형 플래시 메모리 장치에서, 소거 산포의 개선없이 신뢰성이나 읽기 마진의 향상은 기대하기 어렵다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 열 선택기(130), 기입 드라이버 및 감지 증폭기(140), 입출력 버퍼(150), 워드 라인 전압 발생기(160), 비트 라인 전압 발생기(170) 및 제어 로직(180)을 포함한다. 불휘발성 메모리 장치(100)는 소거 동작시 포스트-프로그램(Post-program) 이후에 선택적인 소거 동작을 실시한다.
셀 어레이(110)는 워드 라인 및 비트 라인에 각각 연결되는 복수의 노어형 플래시 메모리 셀들을 포함한다. 하나의 비트 라인(Bit line)에는 복수의 노어형 플래시 메모리 셀들이 병렬로 연결될 수 있다. 읽기 동작 시에는 워드 라인으로 읽기 전압(Vread: SLC의 경우 약 5V)이 인가되고, 비트 라인으로는 약 1V 정도의 전압이 인가된다. 프로그램 상태에 따라서, 선택된 메모리 셀은 온셀(On cell) 또는 오프셀(Off cell)로 판정된다. 온셀(On cell) 또는 오프셀(Off cell)의 판정은 비트 라인(Bit line)에 흐르는 센싱 전류의 크기를 통해서 감지될 것이다. 비트 라인을 통한 데이터의 감지는 후술하게 되는 감지 증폭기(140)에 의해서 수행될 것이다.
행 디코더(120)는 행 어드레스(미도시)에 응답하여 복수의 행들 중 어느 하나의 행을 선택한다. 행 디코더(120)는 선택된 워드 라인에 워드 라인 전압 발생기(160)로부터 제공되는 워드 라인 전압(VWL)을 전달한다. 예를 들면, 행 디코더(120)는 읽기 전압(Vread)이나 프로그램 전압(Vpgm, 약 10V)을 선택된 워드 라인에 전달할 수 있다. 블록 소거 동작시에는, 행 디코더(120)는 선택된 워드 라인에 음의 고전압(예를 들면, 약 -10V)을 전달할 것이다.
열 선택기(130)는 열 어드레스(미도시)에 응답하여 비트 라인(Bit line)을 선택한다. 읽기 또는 쓰기 동작시, 열 선택기(130)는 선택된 비트 라인을 기입 드라이버 및 감지 증폭기(140)에 연결한다.
기입 드라이버 및 감지 증폭기(140)는 선택된 메모리 셀에 저장된 데이터를 센싱하거나, 선택된 메모리 셀에 데이터를 기입한다. 읽기 동작시, 기입 드라이버 및 감지 증폭기(140)는 선택된 메모리 셀을 센싱하고, 센싱 결과를 입출력 버퍼(150)에 전달한다. 쓰기 동작시, 기입 드라이버 및 감지 증폭기(140)는 입출력 버퍼(150)로부터 제공되는 쓰기 데이터(Write data)를 선택된 메모리 셀에 기입한다.
데이터의 쓰기 동작시, 기입 드라이버 및 감지 증폭기(140)는 선택된 메모리 셀의 비트 라인(Bit line)으로 약 3~5V의 전압을 제공한다. 블록 소거 동작시, 비트 라인은 플로팅(Floating) 상태로 바이어스된다. 특히, 기입 드라이버 및 감지 증폭기(140)는 본 발명에 따른 포스트-소거 동작시, 선택된 메모리 셀들의 비트 라인으로 약 5V의 전압을 제공한다.
입출력 버퍼(150)는 제어 로직(180)의 제어에 따라 기입 드라이버 및 감지 증폭기(140)로부터 제공된 센싱 데이터(Sensing data)를 일시 저장한다. 입출력 버퍼(150)는 일시 저장된 센싱 데이터를 제어 로직(180)의 제어에 따라 외부로 출력(DQ)할 것이다. 프로그램 동작을 위해서, 입출력 버퍼(150)는 외부에서 입력되는 데이터를 일시 저장하여 기입 드라이버 및 감지 증폭기(140)에 전달할 수 있다.
워드 라인 전압 발생부(160)는 제어 로직(180)의 제어에 따라 선택된 워드 라인에 양의 고전압 또는 음의 고전압을 제공한다. 워드 라인 전압 발생부(160)는 각기 다른 동작 모드에서 활성화되는 소거 전압 발생기(161), 프로그램 전압 발생기(162), 읽기 전압 발생기(163) 및 검증 전압 발생기(164)를 포함할 수 있다.
소거 전압 발생기(161)는 블록 소거 동작시 선택된 블록의 워드 라인들에 음의 고전압(약 -10V)을 제공한다. 또한, 소거 전압 발생기(161)는 포스트-소거 동작시 선택된 메모리 셀의 워드 라인에 음의 고전압(약 -10V)을 제공한다. 프로그램 전압 발생기(162)는 쓰기 동작시 선택된 메모리 셀의 워드 라인에 약 10V의 고전압을 제공할 수 있다. ISPP(Incremental Step Pulse Program) 방식의 프로그램을 수행하는 경우, 프로그램 전압 발생기(162)는 각각의 루프마다 증가하는 전압을 생성할 수 있다. 읽기 전압 발생기(163)는 읽기 동작시 선택된 메모리 셀의 워드 라인에 읽기 전압(약 5V)을 제공한다. 검증 전압 발생기(164)는 프로그램된 메모리 셀의 검증을 위해 프로그램된 메모리 셀의 워드 라인에 검증 전압(Verify voltage)을 제공한다.
비트 라인 전압 발생부(170)는 제어 로직(180)의 제어에 따라 선택된 비트 라인에 동작 모드에 대응하는 비트 라인 전압(VBL)을 제공한다. 비트 라인 전압 발생부(170)는 읽기 동작 시 선택된 메모리 셀의 비트 라인에 제공되는 약 1V의 전압을 생성한다. 비트 라인 전압 발생부(170)는 쓰기 동작 시 선택된 메모리 셀의 비트 라인에 제공되는 약 5V의 전압을 생성한다. 읽기 또는 쓰기 동작시에 비트 라인 전압 발생부(170)에서 생성된 비트 라인 전압은 기입 드라이버 및 감지 증폭기(140)에 의해서 비트 라인으로 제공된다.
특히, 비트 라인 전압 발생부(170)는 포스트-소거 동작 시에는 선택된 메모리 셀의 비트 라인에 제공되는 약 5V의 전압을 생성한다. 이때, 선택된 메모리 셀의 워드 라인에는 약 -10V의 음의 고전압이 제공될 것이다. 이러한 바이어스 조건에서 포스트-소거를 위해서 선택된 메모리 셀은 선택적으로 소거될 수 있다.
여기서, 워드 라인 전압 발생부(160) 및 비트 라인 전압 발생부(170)를 통칭하여 전압 발생부라 칭할 수 있다. 도시되지는 않았지만, 벌크 전압(VBLK)을 생성하는 구성도 전압 발생부에 포함될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
제어 로직(180)은 입출력 버퍼(150), 워드 라인 전압 발생부(160) 및 비트 라인 전압 발생부(170)들을 제어한다. 특히, 본 발명에 따른 소거 동작시 제어 로직(180)은 메모리 셀들을 선택적으로 소거할 수 있다. 블록 소거(Block erase)와 같은 일괄 소거가 아닌 일부의 메모리 셀들을 선택적으로 소거하는 동작을 이하에서는 포스트-소거(Post-erase)라 칭하기로 한다.
제어 로직(180)은 소거 동작시 기준 레벨보다 높은 문턱 전압을 가지는 메모리 셀들을 선택하고, 선택된 메모리 셀들에 대한 포스트-소거를 수행한다. 예를 들면, 제어 로직(180)은 과도하게 프로그램된 메모리 셀들만을 선택하여 포스트-소거할 수 있다. 또는, 제어 로직(180)은 블록 소거에 의해서 충분히 소거되지 못한 메모리 셀들을 포스트-소거할 수 있다. 제어 로직(180)은 상술한 선택된 메모리 셀들의 위치 정보(예를 들면, 어드레스)를 저장하기 위한 메모리 소자들을 포함할 수 있다.
이상의 구성들을 포함하는 불휘발성 메모리 장치(100)는 소거 동작시 선택된 메모리 셀들에 대한 포스트-소거를 실시할 수 있다. 포스트-소거에 의해서 소거 동작시 발생하는 문턱 전압 상승 문제를 해결할 수 있다.
도 5는 본 발명의 실시 예에 따른 소거 동작을 간략히 보여주는 순서도이다. 도 5를 참조하면, 불휘발성 메모리 장치(100, 도 4 참조)는 소거 동작시 과도하게 프로그램되는 셀들을 선택하여 소거하는 포스트-소거 동작을 수행한다. 이하, 본 발명에 따른 불휘발성 메모리 장치(100)의 소거 절차가 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 본 발명에 따른 불 휘발성 메모리 장치(100)의 소거 절차는, 프리-프로그램 단계, 블록 소거 단계, 포스트-프로그램 단계, 그리고 포스트-소거 단계를 포함할 수 있다.
단계 S110에서, 불휘발성 메모리 장치(100)는 선택된 메모리 블록에 대한 블록 소거 동작을 실시한다. 블록 소거시, 선택된 메모리 블록에 포함되는 모든 메모리 셀들이 일괄 소거된다. 블록 소거시, 불휘발성 메모리 장치(100)는 선택된 메모리 블록의 벌크(Bulk)에 6~10V의 고전압을, 그리고 워드 라인들에는 약 -10V의 음의 고전압을 인가한다. 이때, 선택된 메모리 블록의 소스 라인(SL)과 비트 라인(BL)들은 플로팅 상태로 설정될 것이다. 단계 S110의 실행 이전에, 선택된 블록(또는 섹터)의 메모리 셀들에 대한 프리-프로그램(Pre-program)이 수행될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 잘 이해될 것이다.
단계 S120에서, 불휘발성 메모리 장치(100)는 일괄 소거된 메모리 셀들 중 일부에 대한 포스트-소거(Post-erase) 동작을 실시한다. 불휘발성 메모리 장치(100)는 일괄 소거된 메모리 셀들 중 기준 전압(예를 들면, 소거 검증 전압 Vev)보다 높은 문턱 전압을 가지는 셀들을 선택하여 소거한다. 포스트-소거 동작을 위하여, 불휘발성 메모리 장치(100)는 선택된 메모리 블록에 포함되는 메모리 셀들에 대한 검증 동작을 수행한다. 예를 들면, 불휘발성 메모리 장치(100)는 선택된 메모리 블록에 포함되는 메모리 셀들에 대한 검증 읽기(Verify read)를 수행할 수 있다.
검증 읽기를 통해서, 소거 검증 전압(Vev)보다 높은 문턱 전압을 가진 메모리 셀들이 선택될 수 있다. 제어 로직(180)은 소거 검증 전압보다 높은 문턱 전압을 가지는 메모리 셀들의 어드레스를 일시 저장할 수 있다. 제어 로직(180)은 검증 읽기를 통해서 선택된 메모리 셀들에 대한 포스트-소거 동작을 실시한다. 포스트-소거 동작은 블록 소거 동작과는 달리, 선택된 메모리 셀들에 대한 선별적인 소거 동작이다. 따라서, 포스트-소거 동작에는 블록 소거 동작과는 다른 바이어스 조건이 적용되어야 할 것이다.
이상에서 설명된 본 발명에 따른 소거 방법에 따르면, 소거 동작시 프리-프로그램이나 포스트-프로그램에 의해서 발생하는 과프로그램되는 메모리 셀들의 문제를 해결할 수 있다. 본 발명에 따르면, 소거 산포의 획기적 개선이 가능하여 불휘발성 메모리 장치의 읽기 마진을 확보할 수 있다.
도 6은 본 발명에 따른 소거 방법의 제 1 실시 예를 간략히 보여주는 순서도이다. 도 6을 참조하면, 소거 동작시 메모리 셀들에 대한 선택적 소거가 가능한 본 발명의 실시 예가 도면들에 의거하여 상세히 설명될 것이다.
단계 S210에서, 제어 로직(180, 도 4 참조)은 선택된 메모리 블록에 대한 프리-프로그램 절차를 수행한다. 제어 로직(180)은 다음에 이어지는 블록 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서 프리-프로그램 동작을 수행한다. 프리-프로그램 동작에 의해 정상적인 프로그램 동작과 동일한 바이어스 조건 하에서 선택된 블록에 포함되는 메모리 셀들이 프리-프로그램된다.
예를 들면, 하나의 행이 선택된 상태에서 미리 정해진 단위(예를 들면, 바이트 또는 워드 단위)로 선택된 행의 메모리 셀들이 프리-프로그램된다. 선택된 행의 모든 메모리 셀들이 프리-프로그램되면, 다음의 행이 선택된다. 이러한 과정을 통해 선택된 블록의 메모리 셀들 모두가 프리-프로그램된다. 프리-프로그램 동작시에 검증 동작은 수행되지 않을 수 있다. 즉, 프로그램 검증 동작없이 오프 상태를 갖도록 모든 메모리 셀들이 프로그램될 수 있다. 그러나 검증 동작이 매 프리-프로그램 동작시에 수행될 수도 있음은 잘 이해될 것이다.
단계 S220에서, 제어 로직(180)은 선택된 메모리 블록에 대한 블록 소거 동작을 수행한다. 제어 로직(180)은 선택된 메모리 블록의 벌크에는 약 6~10V의 고전압을, 워드 라인들에는 약 -10V의 음의 고전압을 인가한다. 그러면, 메모리 블록 내의 모든 메모리 셀들의 플로팅 게이트(Floating gate)에는 채널과 제어 게이트(Control gate) 간의 전위차에 의해 강한 전기장이 형성된다. 이러한 전기장에 의하여 플로팅 게이트에 저장된 전자가 F-N 터널링(Fowler-Nordheim Tunneling)에 의하여 채널로 이탈하게 될 것이다. 블록 소거 동작을 위한 소거 전압의 제공 이후에는, 메모리 셀들이 소거되었는지를 검증하는 소거 검증(Erase verify)이 수행된다. 이때, 소거 검증 전압(Vev)보다 높은 문턱 전압을 가지는 메모리 셀들이 존재하면, 블록 소거 동작이 거듭 수행될 수 있다.
단계 S230에서, 제어 로직(180)은 과소거된 셀들에 대한 포스트-프로그램 절차를 수행한다. 제어 로직(180)은 과소거 검증 전압(Voev)에 의한 검증 동작을 수행하여 과소거된 메모리 셀들을 선택할 수 있다. 제어 로직(180)은 선택된 과소거 셀들을 프로그램한다. 선택된 메모리 셀들에 대한 어드레스 정보를 참조하여, 제어 로직(180)은 순차적으로 선택된 메모리 셀들을 프로그램할 것이다.
선택된 메모리 셀들에 대한 프로그램 동작에 이어, 과소거된 메모리 셀들의 프로그램 여부를 검증하기 위한 검증 동작이 뒤따를 수 있다. 과소거 검증 전압(Voev)에 의해서 포스트-프로그램된 메모리 셀들의 프로그램 여부가 체크될 것이다. 검증 동작 결과, 만일 어느 하나의 메모리 셀이라도 정상적으로 프로그램되지 못한 경우에는 제어 로직(180)은 포스트-프로그램 동작을 재수행하게 될 것이다. 반면, 선택된 메모리 셀들의 문턱 전압이 모두 과소거 검증 전압(Voev)보다 높은 경우, 절차는 단계 S240으로 이동한다.
단계 S240에서, 제어 로직(180)은 소거 검증 전압(Vev)을 참조하여 포스트-소거의 대상이 될 메모리 셀들을 선택한다. 소거 검증 전압(Vev)보다 높은 문턱 전압을 가진 메모리 셀들을 선택하기 위하여 소거 검증 전압(Vev)에 의한 검증 읽기가 실행될 수 있다.
단계 S250에서는, 소거 검증 전압(Vev)에 의한 검증 읽기의 결과에 따른 절차의 분기가 발생한다. 검증 읽기의 결과, 메모리 셀들의 문턱 전압이 모두 소거 검증 전압(Vev)과 같거나 낮으면, 제어 로직(180)은 패스(Pass)로 판정한다. 소거 검증 전압(Vev)은 과소거 검증 전압(Voev)보다 높다. 반면, 소거 검증 전압(Vev)보다 높은 문턱 전압의 메모리 셀들이 적어도 하나 존재하는 경우, 절차는 소거 동작을 실행하기 위한 단계 S260으로 이동한다.
단계 S260에서, 제어 로직(180)은 소거 검증 전압(Vev)보다 높은 문턱 전압의 메모리 셀들을 선택적으로 소거한다. 선택된 메모리 블록 내에서 소거 검증 전압(Vev)보다 높은 문턱 전압의 메모리 셀들을 선택적으로 소거하기 위해서는 블록 소거와는 다른 소거 방법이 요구된다. 본 발명의 포스트-소거 동작에서 사용되는 소거에는 선택된 워드 라인에는 음의 고전압(예를 들면, -10V)을, 선택된 비트 라인에 고전압(예를 들면, 5V)을 인가한다. 일반적인 블록 소거를 위해서 벌크 영역에 고전압(예를 들면, 5V)을 제공한다. 그러나 메모리 블록 내의 선택된 일부의 메모리 셀들을 선택적으로 소거하기 위해 벌크 영역은 0V로 유지하고, 선택된 비트 라인에 고전압(예를 들면, 5V)을 제공할 수 있다. 상술한 바이어스 조건에서는 플로팅 게이트의 전자들이 드레인(또는, 비트 라인) 측으로 이탈하게 된다. 이러한 소거 방식을 NGDE(Negative Gate voltage, Drain side Erase)라 칭하기로 한다.
선택된 메모리 셀들에 대한 소거가 수행되면, 절차는 단계 S240으로 복귀한다. 단계 S240에서는 포스트-소거에 대한 검증 동작이 실시된다. 포스트-소거의 결과, 여전히 문턱 전압이 소거 검증 전압(Vev)보다 높은 메모리 셀들이 존재하는 경우, NGDE에 의한 소거 절차는 재실행될 수 있을 것이다.
여기서, 루프를 구성하는 단계 S240 내지 S260이 포스트-소거에 해당될 수 있다. 포스트-소거를 통해서, 프리-프로그램이나 포스트-프로그램과 같은 절차에서 발생하는 과프로그램 문제가 차단될 수 있다.
도 7은 도 6의 소거 절차의 수행에 따른 메모리 셀들의 산포 변화를 보여주는 도면이다. 도 7을 참조하여, 프리-프로그램, 블록 소거, 포스트-프로그램, 그리고 포스트-소거에 의한 메모리 셀들의 문턱 전압의 변화가 상세히 설명될 것이다.
(a)는 도 7의 단계 S210에서 설명된 프리-프로그램의 결과에 따른 메모리 셀들의 문턱 전압 변화를 보여준다. 소거 동작 이전의 메모리 셀들의 문턱 전압은 랜덤한 상태로 분포해 있을 것이다. 예를 들면, 소거를 위해서 선택된 메모리 블록에는 소거 상태(E0)에 대응하는 문턱 전압의 메모리 셀들이 포함될 수 있다. 또는 소거를 위해서 선택된 메모리 블록에는 프로그램 상태(P)에 대응하는 문턱 전압의 메모리 셀들도 포함될 수 있다. 하지만, 프리-프로그램에 의해서 블록 내의 모든 메모리 셀들은 모두 프로그램 상태(P)에 대응하는 문턱 전압을 가지게 될 것이다.
(b)는 도 7의 단계 S220에서 설명된 블록 소거(Block erase)에 의한 메모리 셀들의 문턱 전압 변화를 보여준다. 블록 소거(Block erase)는 선택된 모든 메모리 셀들의 워드 라인에는 음의 고전압(약 -10V)을, 벌크 영역에는 양의 고전압(약 6~10V)을 제공함으로써 실행된다. 이때, 소거 블록에 포함되는 메모리 셀들의 문턱 전압은 소거 상태(E1)로 변화하게 될 것이다. 즉, 소거 블록의 메모리 셀들은 소거 검증 전압(Vev)보다 낮은 문턱 전압을 가지게 될 것이다.
(c)는 포스트-프로그램을 설명하는 도 7의 단계 S230의 효과를 보여준다. 소거 상태(E1)에는 과소거된 메모리 셀들이 포함된다. 과소거된 메모리 셀들을 선택하기 위하여 과소거 검증 전압(Voev)이 사용될 수 있다. 과소거 검증 전압(Voev)에 의한 검증 동작에 의하여 과소거 셀들이 선택될 수 있다. 선택된 과소거 셀들은 과소거 검증 전압(Voev)보다 높은 문턱 전압을 가지도록 포스트-프로그램(Post-program)된다. 따라서, 선택된 메모리 블록의 산포는 실선으로 그려진 소거 산포(E2)와 같이 형성될 수 있다.
(d)는 본 발명의 포스트-소거(도 7의 단계 S240~S260)의 효과를 간략히 보여준다. 포스트-프로그램에 의해서 형성되는 소거 산포(E2)에는 소거 검증 전압(Vev)보다 높은 테일(Tail) 부분이 존재할 수 있다. 통상적으로 이러한 테일 부분에 대응하는 메모리 셀들 때문에 읽기 마진이 감소하게 된다. 이러한 테일 부분을 제거하기 위하여, 본 발명의 불휘발성 메모리 장치(100)에서는 테일 부분에 대응하는 메모리 셀들만을 선택적으로 소거한다.
소거 검증 전압(Vev)보다 높은 문턱 전압을 갖는 메모리 셀들은 소거 검증 전압(Vev)을 사용하는 검증 동작을 통해서 식별될 수 있다. 제어 로직(180)은 검증 동작을 통해서, 소거 검증 전압(Vev)보다 높은 문턱 전압을 가지는 메모리 셀들의 어드레스를 저장한다. 저장된 어드레스를 참조하여, 제어 로직(180)은 NGDE 바이어스 방식에 따른 포스트-소거 동작을 수행한다. 포스트-소거가 완료되면, 선택된 메모리 블록의 문턱 전압 산포는 소거 산포(E2)로부터 소거 산포(E3)로 개선될 수 있다.
도 8은 본 발명의 소거 동작에서 각각의 절차에 따른 바이어스 조건을 간략히 보여주는 테이블이다. 도 8을 참조하면, 포스트-소거(Post erase) 동작시 선택된 메모리 셀들에 대한 개별적 소거를 위하여 선택된 메모리 셀의 비트 라인(BL)에 고전압(5V)이, 워드 라인(WL)에는 약 -10V가 인가된다.
먼저, (a) 프리-프로그램 동작시의 바이어스 조건을 살펴보기로 한다. 프리-프로그램시, 선택된 메모리 셀들의 워드 라인(Sel. WL)으로는 5~10V의 전압이 인가된다. 선택된 메모리 셀들의 비트 라인(Sel. BL)으로는 약 3~5V의 전압이 인가된다. 선택된 메모리 블록의 소스 라인들(SL)은 접지되고, 벌크 영역(Bulk)에는 0V(또는, 약 -1V)가 인가된다. 이러한 바이어스 조건에서, 선택된 메모리 셀들은 열전자 주입(Hot Electron Injection) 효과에 의해서 프로그램될 것이다.
(b) 블록 소거 동작시의 바이어스 조건을 살펴보기로 한다. 블록 소거를 위해서, 벌크 영역으로는 6~10V 정도의 전압이, 워드 라인으로는 약 -10V의 소거 전압이 인가된다. 메모리 셀들의 비트 라인 및 소스 라인은 플로팅 상태(Floating state)로 유지된다. 이러한 바이어스 조건이 충족되면, 플로팅 게이트에 주입된 전자들이 F-N 터널링에 의해서 제거된다.
(c) 포스트-프로그램 동작시 선택된 메모리 셀들의 소스 라인(SL)은 접지(GND)된다. 선택된 메모리 셀들의 워드 라인(Sel. WL)으로는 2~3V의 전압이 인가된다. 선택된 메모리 셀들의 비트 라인(Sel. BL)으로는 약 3~5V의 전압이 인가된다. 그리고 벌크 영역(Bulk)에는 0V(또는, 약 -1V)가 인가된다. 이러한 바이어스 조건에서, 선택된 메모리 셀들은 과소거 검증 전압(Voev)보다 높은 문턱 전압을 갖도록 프로그램될 것이다.
(d) 포스트-소거 동작시 선택된 메모리 셀들의 소스 라인(SL)은 플로팅(Floating)된다. 그리고 선택된 메모리 셀들의 워드 라인(Sel. WL)으로는 약 -10V의 전압이 인가된다. 선택된 메모리 셀들의 비트 라인(Sel. BL)으로는 약 5V의 전압이 인가된다. 그리고 벌크 영역(Bulk)에는 0V(또는, 약 -1V)가 인가된다. 이러한 바이어스 조건에서, 선택된 메모리 셀들은 소거 검증 전압(Vev)보다 낮은 문턱 전압을 갖도록 소거된다.
상술한 바이어스 조건에 따르면, 포스트-소거(Post-erase) 동작시에 기준 레벨보다 높은 문턱 전압을 가지는 메모리 셀들에 대한 선별적 소거가 가능하다.
도 9 내지 도 12는 본 발명의 소거 절차들 각각에 대한 동작 특성을 보여주는 도면들이다. 도 9는 프리-프로그램 동작을, 도 10은 블록 소거 동작을, 도 11은 포스트-프로그램 동작을, 그리고 도 12는 포스트-소거 동작을 각각 설명한다.
도 9를 참조하면, 프리-프로그램을 위해서 메모리 셀(210)이 선택되었다고 가정한다. 메모리 셀(210)을 프리-프로그램하기 위한 바이어스 조건들이 좌측의 회로도와 우측의 단면도에 각각 도시되어 있다. 프리-프로그램 동작시 선택된 메모리 셀(210)의 워드 라인으로는 10V의 전압이 제공된다. 선택된 메모리 셀(210)의 비트 라인으로는 약 5V의 전압이 인가될 수 있다. 선택된 메모리 셀(210)의 소스 라인(SL)은 접지된다. 선택된 메모리 셀의 벌크 영역(Bulk)에는 0V(또는, 약 -1V)가 인가된다. 비선택된 워드 라인들과 비트 라인들에는 0V가 제공될 수 있다.
이러한 바이어스 조건에서, 선택된 메모리 셀(210)의 제어 게이트(211)와 채널 사이에는 전기장이 형성된다. 전기장에 의해서 채널에 흐르는 열전자(Channel Hot Electron)가 플로팅 게이트(212)에 주입됨으로써 선택된 메모리 셀은 프로그램된다.
도 10을 참조하면, 블록 소거 동작시의 제반 바이어스 조건이 도시되어 있다. 블록 소거 동작시, 벌크 영역으로는 5~10V 정도의 고전압이, 워드 라인으로는 약 -10V의 소거 전압이 인가된다. 그리고 메모리 셀들의 비트 라인 및 소스 라인은 플로팅(Floating) 상태로 유지된다. 이러한 바이어스 조건이 충족되면, 플로팅 게이트(212)에 주입된 전자들이 F-N 터널링에 의해서 제거된다.
도 11을 참조하면, 포스트-프로그램 동작시의 제반 바이어스 조건이 도시되어 있다. 포스트-프로그램을 위해서 선택된 메모리 셀(210)의 소스 라인(SL)은 접지(GND)된다. 그리고 선택된 메모리 셀들의 워드 라인으로는 2.5V의 전압이 인가된다. 선택된 메모리 셀들의 비트 라인으로는 약 5V의 전압이 인가된다. 그리고 벌크 영역(Bulk)에는 0V(또는, 약 -1V)가 인가된다. 이러한 바이어스 조건에서, 선택된 메모리 셀(210)은 과소거 검증 전압(Voev)보다 높은 문턱 전압을 갖도록 프로그램될 것이다. 포스트-프로그램 동작시에는 프리-프로그램보다 상대적으로 낮은 워드 라인 전압이 제공된다. 따라서, 포스트-프로그램 동작에서의 메모리 셀의 프로그램 속도는 프리-프로그램 동작에서의 프로그램 속도보다 늦다.
도 12를 참조하면, 포스트-소거 동작시의 제반 바이어스 조건이 도시되어 있다. 포스트-소거 동작시, 선택된 메모리 셀(210)의 소스 라인(SL)은 플로팅(Floating) 된다. 선택된 메모리 셀(210)의 워드 라인으로는 약 -10V의 전압이 인가된다. 선택된 메모리 셀(210)의 비트 라인으로는 약 5V의 전압이 인가된다. 그리고 벌크 영역(Bulk)에는 0V(또는, 약 -1V)가 인가된다. 비선택된 메모리 셀들의 워드 라인 또는 비트 라인으로는 0V가 제공될 것이다. 이러한 바이어스 조건에서, 선택된 메모리 셀들은 소거 검증 전압(Vev)보다 낮은 문턱 전압을 갖도록 소거된다. 즉, 선택된 메모리 셀의 플로팅 게이트(212)에 주입된 전자는 메모리 셀의 드레인(또는, 비트 라인) 측으로 이탈할 수 있다.
도 13은 본 발명에 따른 소거 방법의 제 2 실시 예를 보여주는 순서도이다. 도 13을 참조하면, 제 2 실시 예에 따른 소거 방법에서 포스트-소거 동작은 블록 소거 동작 이후에 실시된다. 메모리 셀들에 대한 선택적인 소거 절차가 이하 도면들에 의거하여 상세히 설명될 것이다.
단계 S310에서, 제어 로직(180, 도 4 참조)은 선택된 메모리 블록에 대한 프리-프로그램 절차를 수행한다. 제어 로직(180)은 다음에 이어지는 블록 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서 프리-프로그램 동작을 수행한다. 프리-프로그램 동작시에는 정상적인 프로그램 동작과 동일한 바이어스 조건 하에서 선택된 블록에 포함되는 모든 메모리 셀들이 프로그램된다.
단계 S320에서, 프리-프로그램된 메모리 셀들은 블록 소거 동작에 의해서 일괄 소거된다. 제어 로직(180)의 제어에 따라 선택된 메모리 블록의 벌크에는 약 6~10V의 고전압이, 워드 라인들에는 약 -10V의 음의 고전압이 인가된다. 그러면, 메모리 블록 내의 모든 메모리 셀들의 플로팅 게이트에는 채널과 제어 게이트 간의 전위차에 의한 강한 전기장이 형성된다. 이러한 전기장에 의하여 플로팅 게이트에 저장된 전하가 F-N 터널링에 의하여 채널로 이탈하게 될 것이다. 소거 전압의 제공 이후에는, 메모리 셀들이 소거되었는지를 검증하는 소거 검증(Erase verify)이 수행된다. 이때, 소거 검증을 위한 검증 전압(Verify voltage)은 앞서 설명된 제 1 실시 예에서의 소거 검증 전압(Vev)보다 높은 레벨로 제공된다.
단계 S330에서, 제어 로직(180)은 소거 검증 전압(Vev)을 참조하여 포스트-소거를 적용할 메모리 셀들을 선택한다. 소거 검증 전압(Vev)보다 높은 문턱 전압을 가진 메모리 셀들을 선택하기 위하여 소거 검증 전압(Vev)에 의한 검증 읽기가 실행될 수 있다.
단계 S340에서는, 소거 검증 전압(Vev)에 의한 검증 읽기의 결과에 따른 절차의 분기가 나타나 있다. 메모리 셀들의 문턱 전압이 모두 소거 검증 전압(Vev)과 같거나 낮으면, 제어 로직(180)은 패스(Pass)로 판정한다. 패스로 판정되는 경우, 절차는 포스트-프로그램을 위한 단계 S370으로 이동한다. 반면, 문턱 전압이 소거 검증 전압(Vev)보다 높은 메모리 셀들이 적어도 하나 존재하는 경우, 절차는 포스트-소거 동작을 실행하기 위한 단계 S350으로 이동한다.
단계 S350에서, 제어 로직(180)은 문턱 전압이 소거 검증 전압(Vev)보다 높은 메모리 셀들을 선택적으로 소거한다. 선택된 메모리 블록 내에서 문턱 전압이 소거 검증 전압(Vev)보다 높은 메모리 셀들을 선택적으로 소거하기 위해서는 블록 소거와는 다른 소거 방법이 요구된다. 본 발명의 포스트-소거 동작에서 사용되는 소거에는 선택된 워드 라인에는 음의 고전압(예를 들면, -10V)을, 선택된 비트 라인에 고전압(예를 들면, 5V)을 인가한다. 일반적인 블록 소거를 위해서 벌크 영역에 고전압(예를 들면, 5V)을 제공한다. 그러나 메모리 블록 내의 선택된 일부의 메모리 셀들을 선택적으로 소거하기 위해 벌크 영역은 0V로 유지하고 선택된 비트 라인에는 고전압(예를 들면, 5V)을 제공할 수 있다.
선택된 메모리 셀들에 대한 소거 후, 절차는 포스트-소거에 대한 검증을 위한 단계 S360으로 이동한다. 만일, 포스트-소거된 메모리 셀들의 문턱 전압이 모두 소거 검증 전압(Vev)과 같거나 낮으면, 제어 로직(180)은 패스(Pass)로 판정한다. 소거 검증 결과 패스로 판정되면, 절차는 포스트-프로그램을 위한 단계 S370으로 이동한다. 반면, 문턱 전압이 소거 검증 전압(Vev)보다 높은 메모리 셀들이 적어도 하나 존재하는 경우, 절차는 포스트-소거 동작을 재실행하기 위한 단계 S350으로 복귀한다. 단계 S350에서는 여전히 문턱 전압이 소거 검증 전압(Vev)보다 높은 메모리 셀들을 선택하여 NGDE 방식에 의한 소거 절차가 재실행될 수 있을 것이다.
단계 S370에서, 제어 로직(180)은 과소거된 셀들에 대한 포스트-프로그램 절차를 수행한다. 제어 로직(180)은 과소거 검증 전압(Voev)에 의한 검증 동작을 수행하여 과소거된 메모리 셀들을 선택할 수 있다. 제어 로직(180)은 선택된 과소거 셀들을 선택적으로 프로그램한다. 선택된 메모리 셀들에 대한 어드레스 정보를 참조하여, 제어 로직(180)은 순차적으로 선택된 메모리 셀들을 프로그램할 것이다. 선택된 메모리 셀들에 대한 포스트-프로그램이 완료되면, 제반 소거 동작은 완료된다.
여기서, 단계 S340 내지 S360을 포스트-소거라 칭할 수 있다. 또는, 메모리 셀의 드레인(Drain) 측으로 전자를 이탈시키는 단계 S350만을 포스트-소거라 칭할 수도 있을 것이다. 포스트-소거를 통해서, 프리-프로그램이나 포스트-프로그램 또는 다양한 원인에 의해서 발생하는 과프로그램 문제가 차단될 수 있다.
도 14는 도 13에서 설명된 절차들 각각에서의 메모리 셀들의 산포 변화를 보여주는 도면이다. 도 14를 참조하여, 프리-프로그램, 블록 소거, 포스트-소거 그리고 포스트-프로그램에 의한 메모리 셀들의 문턱 전압의 변화가 상세히 설명될 것이다.
(a)는 단계 S310에서 설명된 프리-프로그램 동작에 따른 메모리 셀들의 문턱 전압 변화를 보여준다. 프리-프로그램에 의해서 선택된 메모리 블록의 메모리 셀들은 모두 프로그램 상태(P)에 대응하는 문턱 전압을 가지게 될 것이다.
(b)는 도 13의 단계 S320에서 설명된 블록 소거에 의한 메모리 셀들의 문턱 전압 변화를 보여준다. 블록 소거에 의하여, 소거 블록에 포함되는 메모리 셀들의 문턱 전압은 소거 상태(E1)로 변화하게 될 것이다. 여기서, 소거 블록의 메모리 셀들은 소거 검증 전압(Vev′)에 의해서 소거 검증된다. 소거 검증 전압(Vev′)은 제 1 실시 예에서 사용되는 소거 검증 전압(Vev)보다 높은 전압이다.
(c)는 도 13의 단계 S350에서 설명된 포스트-소거에 의한 메모리 셀들의 문턱 전압 변화를 보여준다. 블록 소거에 의해서 형성되는 소거 상태(E1)에는 소거 검증 전압(Vev)보다 높은 문턱 전압을 갖는 메모리 셀들이 포함되어 있다. 포스트-소거 동작시에는 소거 검증 전압(Vev)보다 높은 문턱 전압을 가지는 메모리 셀들이 선택 및 소거된다. 포스트-소거 동작시에 적용되는 소거 검증 전압(Vev)에 의하여 메모리 셀들이 문턱 전압은 실선으로 도시된 소거 상태(E2)를 형성하게 될 것이다.
(d)는 포스트-소거 이후에 실행되는 포스트-프로그램의 효과를 보여주기 위한 도면이다. 포스트-프로그램을 위해 소거 상태(E2)에 대응하는 메모리 셀들 중, 과소거 검증 전압(Voev)보다 낮은 문턱 전압을 가지는 메모리 셀들이 선택된다. 선택된 과소거 셀들은 과소거 검증 전압(Voev)보다 높은 문턱 전압을 가지도록 포스트-프로그램된다. 따라서, 선택된 메모리 블록의 산포는 소거 산포(E3)와 같이 형성될 수 있다. 포스트-소거가 완료되면, 선택된 메모리 블록의 문턱 전압 산포는 소거 산포(E2)로부터 소거 산포(E3)로 개선될 수 있다.
도 15는 본 발명의 제 2 실시 예에 따른 바이어스 조건을 간략히 보여주는 테이블이다. 도 15를 참조하면, 포스트-소거는 블록 소거 동작 이후 그리고 포스트-프로그램 이전에 실시된다. 그리고 제 2 실시 예에서 바이어스 조건은 제 1 실시 예에서의 바이어스 조건과 실질적으로 동일하므로, 상세한 설명은 생략하기로 한다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 적용을 보여주는 블록도이다. 도 16을 참조하면, 본 발명의 불휘발성 메모리 장치를 ROM(1100)으로 사용하는 컴퓨팅 시스템(1000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1700)에 전기적으로 연결된 불휘발성 메모리 장치(1100), 대용량 스토리지(1200), 베이스밴드 칩셋과 같은 모뎀(1300), 중앙처리장치(1400), 램(1500), 사용자 인터페이스(1600)를 포함할 수 있다.
본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
여기서, 롬(1100)은 컴퓨팅 시스템의 코드 스토리지(Code storage)로 사용될 수 있다. 특히, 본 발명의 불휘발성 메모리 장치로 구성되는 롬(1100)은 높은 신뢰도의 코드 데이터를 제공할 수 있을 것이다. 따라서, 고신뢰도의 코드 데이터의 제공이 가능해 컴퓨팅 시스템(1000)의 동작 신뢰성을 높일 수 있을 것이다.
본 발명에 따른 불휘발성 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘발성 메모리 장치는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 감지 증폭기
20 : 메모리 블록
110 : 셀 어레이
120 : 행 디코더
130 : 열 선택기
140 : 기입 드라이버 및 감지 증폭기
150 : 입출력 버퍼
160 : 워드 라인 전압 발생부
161 : 소거 전압 발생기
162 : 프로그램 전압 발생기
163 : 읽기 전압 발생기
164 : 검증 전압 발생기
170 : 비트 라인 전압 발생부
180 : 제어 로직
211 : 제어 게이트
212 : 플로팅 게이트
1000: 컴퓨팅 시스템
1100 : ROM
1200 : 대용량 스토리지
1300 : 모뎀
1400 : 중앙처리장치
1500 : 램
1600 : 유저 인터페이스
1700 : 시스템 버스

Claims (10)

  1. 불휘발성 메모리 장치의 소거 방법에 있어서:
    복수의 메모리 셀들을 일괄적으로 소거하는 블록 소거 단계; 그리고
    기준 전압보다 높은 문턱 전압을 가지는 메모리 셀들을 선택하여 소거하는 포스트-소거 단계를 포함하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 포스트-소거 단계에서,
    상기 선택된 메모리 셀의 워드 라인으로는 음의 고전압이, 상기 선택된 메모리 셀의 비트 라인으로는 양의 고전압이 제공되는 소거 방법.
  3. 제 1 항에 있어서,
    상기 포스트-소거 단계 이전에 실행되며, 과소거된 메모리 셀들을 선택하여 프로그램하는 포스트-프로그램 단계를 더 포함하는 소거 방법.
  4. 제 3 항에 있어서,
    상기 기준 전압은 상기 블록 소거 단계에서 사용되는 소거 검증 전압에 대응하는 소거 방법.
  5. 제 4 항에 있어서,
    상기 포스트-소거 단계는,
    상기 소거 검증 전압으로 상기 복수의 메모리 셀들 또는 상기 선택된 메모리 셀들을 검증하는 단계; 그리고
    상기 검증 결과에 따라 상기 선택된 메모리 셀들을 소거하는 단계를 포함하는 소거 방법.
  6. 제 1 항에 있어서,
    상기 포스트-소거 단계의 이후에 실행되며, 과소거된 메모리 셀들을 선택하여 프로그램하기 위한 포스트-프로그램 단계를 더 포함하는 소거 방법.
  7. 제 6 항에 있어서,
    상기 블록 소거 단계의 검증 전압은 상기 기준 전압보다 높은 소거 방법.
  8. 복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 복수의 메모리 셀들의 워드 라인 및 비트 라인에 워드 라인 전압 또는 비트 라인 전압을 제공하기 위한 전압 발생부;
    상기 복수의 메모리 셀들의 비트 라인을 통해서 데이터를 기입하거나 독출하는 기입 드라이버 및 감지 증폭기; 그리고
    소거 동작시, 블록 소거 동작 이후에 기준 전압보다 높은 문턱 전압을 가지는 메모리 셀들을 선택하여 소거하는 포스트-소거 동작을 수행하도록 상기 전압 발생부와 상기 기입 드라이버 및 감지 증폭기를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 기준 전압은 상기 블록 소거 동작에서 사용되는 소거 검증 전압에 대응하는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 포스트-소거 동작시, 상기 제어 로직은 상기 선택된 메모리 셀들의 워드 라인으로는 음의 고전압을, 그리고 선택된 메모리 셀들의 비트 라인으로 양의 고전압을 제공하도록 상기 전압 발생부와 상기 기입 드라이버 및 감지 증폭기를 제어하는 불휘발성 메모리 장치.
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