JP3569185B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はメモリセルを一括して消去することができる不揮発性半導体記憶装置に関し、特に、ＮＯＲ型のフラッシュメモリのようにメモリセルの過剰消去が問題となる不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
メモリセルに対する書き込みおよび消去を電気的に行うことの可能な不揮発性半導体記憶装置として最近はフラッシュメモリが主流となってきている。フラッシュメモリはメモリセルアレイの全部又はその一部のメモリセルから成るブロック（「セクタ」などとも呼ぶ）を単位としてメモリセルを一括して消去できるという特徴がある。
【０００３】
フラッシュメモリでは、メモリセルのフローティングゲートへ電子の注入又は電子の引き抜きを行うことでメモリセルに対する書き込み又は消去を行っている。その際、フローティングゲートに電子が存在する程度に応じてメモリセルの閾値電圧が変化するため、この性質を利用して、電子がフローティングゲートに注入されて閾値電圧の高くなった状態（書き込み状態）を例えば論理“０”に対応させ、電子がフローティングゲートから引き抜かれて閾値電圧の低くなった状態（消去状態）を例えば論理“１”に対応させている。
【０００４】
ところが、メモリセルを構成しているトランジスタの酸化膜の膜厚や微少欠陥といった製造ばらつきに起因して消去速度がメモリセル毎に異なっており、同じように消去を行ったとしても各メモリセルの閾値電圧は一定とならず、メモリセル全体として見ると閾値電圧が或る分布を持っている。つまり、一括消去を行った場合、消去速度の遅いメモリセルを目標とする閾値電圧まで消去したときには、消去速度の速いメモリセルが目標とする閾値電圧に対して消去され過ぎた状態となる。このように過剰に消去されたメモリセルは「深いデプリーションのメモリセル」又は「デプリート不良のメモリセル」などと呼ばれている。過剰に消去されたメモリセルは様々な問題を引き起こすため、こうしたメモリセルが最終的に存在しないようにしておく必要がある。
【０００５】
深いデプリーションのメモリセルへの対策を行ったフラッシュメモリとしては、例えば特開平８−１０６７９３号公報に開示されているものが挙げられる。この公報では消去対象ブロック内のメモリセルの消去を次のようにして行っている。まず、閾値電圧の低い“１”のメモリセルを検出して“０”に相当する閾値電圧となるまで書き込みを行うことで、消去対象ブロック内の全てのメモリセルを“０”の状態にする。次に、消去対象ブロック内の全メモリセルを一括消去してこれらメモリセルを“１”の状態にする。このとき、全てのメモリセルの閾値電圧の上限が予め決められた「消去ベリファイ電圧」となるように消去を行う。
【０００６】
こうして一括消去が行われると、上述したメモリセル間に存在する消去速度の違いによって閾値電圧が負となった深いデプリーションのメモリセルが生じる。そこで、メモリセルのコントロールゲートに印加するワード線の電圧を“０Ｖ”に設定して深いデプリーションのメモリセルを探し出し、デプリーションを解消するための書き戻しを行う。このとき、ディジット線（ビット線，データ線などとも呼ぶ）に接続されているメモリセルの何れが深いデプリーションにあるかまでは分からないとの理由から、メモリセル単位ではなくディジット線単位で書き戻しを行うようにしている。
【０００７】
そのために、当該ディジット線に接続されたメモリセル全てに対して浅い書き込みを行い、その後、当該ディジット線にデプリーションが無くなったかどうかのベリファイを行って、当該ディジット線に深いデプリーションのメモリセルが無くなるまで浅い書き戻しを繰り返し行ってゆく。この後に、ワード線の電圧を“１．２Ｖ”に設定してワード線に“０Ｖ”を印加したときと同様にして書き戻し・ベリファイを行って、潜在的に深いデプリーションのメモリセルをメモリセル単位で書き戻すようにしている。
【０００８】
【発明が解決しようとする課題】
しかしながら上記公報に開示されているフラッシュメモリには以下に詳述するような問題がある。図８はこの問題を説明するためのグラフであって、消去対象ブロック内の全てのメモリセルについて閾値電圧の分布を示している。同図では、横軸が閾値電圧毎のメモリセル数Ｎを表しており、縦軸がメモリセルの閾値電圧Ｖｔｍを表している。同図の左端に示したグラフが実際の閾値電圧の分布を示しており、このうちの符号Ｄ１で示される分布がデプリーションの深いメモリセルに相当しており、符号Ｄ２で示される分布がデプリーションのない正常に消去されたメモリセルに相当している。
【０００９】
また、同図の中央に示したグラフは見かけ上の閾値電圧の分布であって、正常に消去されたメモリセルの分布Ｄ３が同図の左端のグラフに示した分布Ｄ２に比べて下がって見えている。こうした現象は分布Ｄ１で示されたデプリーションの深いメモリセルの存在によって引き起こされる。そこでこの現象について以下に説明する。ここで、図９はフラッシュメモリの一部分のみを取り出して描いたものであって、ディジット線１００はメモリセルアレイを構成する多数のディジット線のうちの１本である。また、センスアンプ１０１はディジット線１００に流れる電流Ｉｄの電流量と予め設定されたリファレンス電流の電流量を比較して、ディジット線１００に接続されたメモリセルの記憶データをセンスする。
【００１０】
また、不揮発性のメモリセル１０２〜１０４はディジット線１００に接続された多数のメモリセルの一部である。さらに、ワード線１０５〜１０７はこれらメモリセル１０２〜１０４をそれぞれ選択するための信号線であり、電流Ｉｃ１〜Ｉｃ３はそれぞれメモリセル１０２〜１０４のドレイン・ソース間に流れる電流である。ここで、メモリセル１０２，１０３は書き込み状態にあるメモリセルであり、メモリセル１０４は深いデプリーションのメモリセルである。いま、メモリセル１０２の閾値電圧を判定するためには、ワード線１０５に所定の電圧を印加するとともにワード線１０６，１０７および図示しないその他のワード線は何れも“０Ｖ”としておく。
【００１１】
ここで、上述したのとは反対にメモリセル１０４がデプリーションの深いメモリセルでないとすると、ワード線１０５に印加された上記所定の電圧がメモリセル１０２の閾値電圧に達していなければメモリセル１０２はオフのままとなって、電流Ｉｃ１の電流量はほぼ“０”となる。このとき、ワード線１０５以外には電圧を印加していないため、電流Ｉｃ２，Ｉｃ３の電流量もほぼ“０”であることから電流Ｉｄの電流量は結局“０”になる。一方、ワード線１０５に印加された上記所定の電圧がメモリセル１０２の閾値電圧以上であるとメモリセル１０２がオンとなる。このため、メモリセル１０２の特性で決まる電流Ｉｃ１が流れ、電流Ｉｃ２，Ｉｃ３の電流量が“０”であることから電流Ｉｄ＝電流Ｉｃ１となる。したがって、センスアンプ１０１が電流Ｉｄの電流量をセンスすることで、メモリセル１０２の閾値電圧が上記所定の電圧以上であるか否か判別できる。
【００１２】
ところが、メモリセル１０４が上述したようにデプリーションの深いメモリセルであると、例えばメモリセル１０２の読み出しを行ったときに、当該メモリセルに記憶されているデータが“０”であっても“１”のデータであるかのように誤読み出しされることが起こりうる。すなわち、深いデプリーションのメモリセル１０４は閾値電圧が“０Ｖ”を下回っているため、ワード線１０７に印加される電圧が“０Ｖ”であっても相当程度の電流Ｉｃ３が流れてしまう。このため、メモリセル１０２を選択したときの電流Ｉｄの電流量は電流Ｉｃ１，Ｉｃ３の和の電流量になる。
【００１３】
つまり、過剰に消去されているメモリセルと同一のディジット線に接続されているメモリセル１０２，１０３等の読み出しを行うと電流Ｉｄの電流量が見かけ上大きくなる。ここで、メモリセルのコントロールゲートに印加される電圧が同じであれば、メモリセルの閾値電圧が低いほど当該メモリセルに流れる電流の電流量は増大する。したがって、電流Ｉｄの電流量が見かけ上大きくなるということはメモリセル１０２の閾値電圧が低く見えることと等価である。そして、こうしたことが他のメモリセルについても同様に生じるため、消去対象ブロックの全メモリセルの閾値電圧分布は上述したように実際の分布に比べて全体的に下がって見えることになる。
【００１４】
ところで、上乗せされる電流Ｉｃ３の電流量が大きいと電流Ｉｄの電流量が上述したリファレンス電流の電流量を上回ってしまう。このため、メモリセル１０２が実際には閾値電圧の高い“０”のデータであるにも拘わらず、閾値電圧の低い“１”のデータであるかのように見えてしまうという問題を生じる。こうした誤読み出しをなくすためには、デプリーションの深いメモリセルを書き戻してやることで、過剰に消去された状態を解消して正常に消去された状態にしてやる必要がある。ところが、従来のフラッシュメモリでは書き戻しの過程において以下のような新たな問題が生じてしまう。
【００１５】
すなわち、デプリーションの深いメモリセルによって閾値電圧分布が下がって見えると、図８に示した「書き戻し判定レベル」以上の閾値電圧を持つメモリセルを対象に書き戻しを行ったときに、分布Ｄ３のメモリセルのうち書き戻し判定レベル未満の閾値電圧を持ったメモリセルは正常に消去が行われていて本来書き戻す必要がないにも拘わらず書き戻されてしまう。メモリセルに対する書き戻しは消去のときのように一括して行うことはできずメモリセル単位で行うしかないため、本来必要のないメモリセルの書き戻し分だけ消去処理全体の処理時間が増大してしまうことになる。
【００１６】
また、図８の中央のグラフに示した分布に対して書き戻しを行うと、メモリセルの閾値電圧分布は同図の右端のグラフに示した分布Ｄ４，Ｄ５となる。消去動作では、消去対象ブロックの全メモリセルについてそれらの閾値電圧を図示した「消去判定レベル」以下に収める必要があるが、分布Ｄ５に関しては閾値電圧が上がり過ぎてしまってこの「消去判定レベル」を越えている。この分布Ｄ５のメモリセルを「消去判定レベル」以下にするには再度の消去を行う必要があるため、消去処理全体の処理時間がさらに長くなってしまう。しかも、再度の消去によって深いデプリーションのメモリセルが生じると再び書き戻しを行ってやる必要があるため、場合によっては再度の消去と再度の書き戻しが無限に繰り返される事態に陥ってしまう恐れもある。
【００１７】
さらに、デプリーションの深いメモリセルが存在していると分布Ｄ４，Ｄ５で示したように閾値電圧の分布が全体的に広がってしまうため、書き戻しの過程でメモリセルの閾値電圧が「書き戻し判定レベル」以上となったかを調べるベリファイの際に読み出しマージンが十分取れなくなってしまうという問題もある。したがって、読み出しマージンに余裕を持たせるためには、デプリーションの深いメモリセルを予め除去しておいて閾値電圧分布の幅を狭めておくことが有効であると考えられる。
【００１８】
このほか、近年においては微細化によるトランジスタの耐圧低下対策や低消費電力化，高速化を図るために、不揮発性半導体記憶装置を含めた様々な半導体装置が低電源電圧動作のものに移行しつつある。低電源電圧動作を実現するにはメモリセルの閾値電圧を下げる必要があり、それに伴ってメモリセルの閾値電圧分布も狭めてゆかねばならない。しかしながら、メモリセルの元々の閾値電圧分布は製造プロセスによって決まってくるため、それを一朝一夕に改善することは困難であると言える。したがって、製造工程に改良を加えることなく、消去動作等の回路動作に工夫を凝らすことで閾値電圧の分布を実質的に狭めることができれば極めて都合が良い。
【００１９】
本発明は上記の点に鑑みてなされたものであり、その目的は、デプリーションの深いメモリセルが存在しても余計な書き戻しを行わずに済み、書き戻し回数が増えて消去処理全体の処理時間の増大などを引き起こさない不揮発性半導体記憶装置を提供することにある。また、本発明の目的は、メモリセルの閾値電圧分布をできる限り狭めることで、読み出しマージンを十分確保するとともに低電源電圧動作にも適した不揮発性半導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明は、電気的に書き込みおよび一括消去が可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、消去対象のメモリセルを一括消去する第１の消去手段と、該一括消去によって過剰に消去されたメモリセルをメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、該書き戻しの後に所望の消去判定レベルまで消去されていないメモリセルを消去する第２の消去手段と、該消去の後に所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段とを具備することを特徴としている。
また、請求項２記載の発明は、電気的に書き込みおよび一括消去可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、消去対象のメモリセルを所望の消去判定レベルよりも高い第１の消去判定レベルまで一括消去する第１の消去手段と、該一括消去によって過剰に消去されたメモリセルを所望の書き戻し判定レベルよりも低い第１の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、該書き戻しの後に前記所望の消去判定レベルまで消去されていないメモリセルを消去する第２の消去手段と、該消去の後に前記所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段とを具備することを特徴としている。
【００２１】
また、請求項３記載の発明は、請求項２記載の発明において、前記第１の消去判定レベルは、過剰に消去されていないメモリセルの閾値電圧が前記第１の書き戻し手段による書き戻しで上昇する電圧分だけ、前記所望の消去判定レベルよりも高く設定されていることを特徴としている。
また、請求項４記載の発明は、電気的に書き込みおよび一括消去可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、消去対象のメモリセルを所望の消去判定レベルまで一括消去する消去手段と、該一括消去によって過剰に消去されたメモリセルを所望の書き戻し判定レベルよりも低い第１の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、該書き戻しの後に前記所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段とを具備することを特徴としている。
また、請求項５記載の発明は、請求項２〜４の何れかの項記載の発明において、前記第１の書き戻し判定レベルは、過剰に消去されていないメモリセルの閾値電圧が前記第１の書き戻し手段による書き戻しで上昇する電圧分だけ、前記所望の書き戻し判定レベルよりも低く設定されていることを特徴としている。
【００２２】
また、請求項６記載の発明は、請求項１〜５の何れかの項記載の発明において、前記第１の書き戻し手段が書き戻しの際に前記メモリセルへ印加する書き込み制御電圧は、前記第２の書き戻し手段が書き戻しの際に前記メモリセルへ印加する書き込み制御電圧よりも高いことを特徴としている。
また、請求項７記載の発明は、請求項１〜６の何れかの項記載の発明において、前記第１の書き戻し手段又は前記第２の書き戻し手段は、書き戻しに伴って行われるベリファイの際に、該ベリファイの対象となっているメモリセルに印加する読み出し制御電圧を通常の読み出しのときに印加する読み出し制御電圧よりも高く設定していることを特徴としている。
【００２３】
また、請求項８記載の発明は、請求項１〜７の何れかの項記載の発明において、前記第１の書き戻し手段又は前記第２の書き戻し手段は、書き戻しの対象となっているメモリセルを過剰に消去されていないメモリセルの閾値電圧分布の中間付近に書き戻すことを特徴としている。
また、請求項９記載の発明は、消去対象のメモリセルを第１の消去判定レベルよりも高い第２の消去判定レベルまで一括消去する第１の消去ステップと、前記一括消去によって過剰に消去されたメモリセルを第１の書き戻し判定レベルよりも低い第２の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻しステップと、前記第１の書き戻しステップの後に前記第１の消去判定レベルまで消去されていないメモリセルを消去する第２の消去ステップと、前記第２の消去ステップの後に前記第１の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻しステップとを有することを特徴としている。
【００２４】
【発明の実施の形態】
〔基本思想〕
以下、図面を参照して本発明の実施形態について説明するが、まず始めに図２のグラフを参照して本発明による消去処理の基本となる技術思想について説明する。なお、以下では不揮発性半導体記憶装置の一例としてフラッシュメモリを取り上げて説明する。また、図２では図８に準じて同一の分布については同じ符号を付与してある。
【００２５】
本発明では消去対象ブロックに対する消去処理を２つの段階（すなわち、後述する「第１ステップ」および「第２ステップ」）を踏んで行うものとし、各ステップにおいてそれぞれ消去及び書き戻しを行っている。その際、書き戻し判定レベルおよび消去判定レベルをステップ毎に別々に設定している。ここで言う「書き戻し判定レベル」とは、これを下回る閾値電圧を持った深いデプリーションのメモリセルに書き戻しを行って当該書き戻し判定レベル以上の閾値電圧にするためのレベルを意味している。一方、「消去判定レベル」とは、これを上回る閾値電圧を持つメモリセルを消去して当該消去判定レベル以下の閾値電圧にするためのレベルを意味している。
【００２６】
なお、従来技術で挙げた上記公報では、本発明の書き戻し判定レベルに相当する「デプリートベリファイ電圧」をそのままワード線に印加して書き戻しを行うべきか否か判定している。これに対し、後述する本発明の実施形態では書き戻し判定レベルをそのままワード線に印加しているわけではない。すなわち、本実施形態における書き戻し判定レベルは、書き戻し対象になるメモリセルと書き戻し対象にならないメモリセルとの間の閾値電圧の境界を示すものである。
【００２７】
さて、図２の左端に示したグラフは図８に示した分布Ｄ１〜Ｄ３を重ね合わせたものを参考までに示したものである。また、図２の中央に示すグラフは第１ステップの動作を示しており、図２の右端に示したグラフは第２ステップの動作を示している。そして、ここでは消去対象ブロックの閾値電圧の分布を「書き戻し判定レベル２」〜「消去判定レベル２」の範囲内に収めることを目標として消去を行うようにしている。
【００２８】
まず第１ステップでは、「消去判定レベル２」よりも高めに設定された「消去判定レベル１」を用いて、消去対象ブロックの消去と当該消去が完了したかどうかの判定（以下これらを「消去・ベリファイ」という）を実施する。第１ステップではこの消去・ベリファイに引き続いて、消去対象ブロックに対する書き戻しと当該書き戻しが完了したかどうかの判定（以下これらを「書き戻し・ベリファイ」という）を実施する。その際、デプリーションの深いメモリセルの影響によって閾値電圧が見かけ上低くなることを考慮して、「書き戻し判定レベル２」よりも低めに設定された「書き戻し判定レベル１」を用いて書き戻し・ベリファイを行う。
【００２９】
こうした第１ステップの処理を行うことで、過剰に消去されたメモリセルだけを正常に消去されたメモリセルの閾値電圧分布の範囲内に書き戻すことができる。その結果、図２の中央のグラフに示されている分布Ｄ１および分布Ｄ６からなる幅の広い分布から分布Ｄ１がなくなって幅の狭い分布となる。ここで、深いデプリーションのメモリセルが書き戻し・ベリファイによって存在しなくなるため、閾値電圧分布が下がったように見えていた現象が解消されて実際の分布が見えてくる。このため、上記のように幅が狭くなった分布は図２の中央のグラフに分布Ｄ７として示したごとく、書き戻し前に比べて全体的に閾値電圧の分布が上がったものとなる。なお、第１ステップの書き戻しで深いデプリーションのメモリセルを書き戻す場合には、正常に消去された分布Ｄ６の中間付近（ないしはピーク近傍）を目標に書き戻しを行うことで、メモリセルの閾値電圧分布を図２のＤ７に示したような形状にすることができる。
【００３０】
次に、第２ステップでは目標としている判定レベルを使用して消去および書き戻しを行う。すなわち、まず「消去判定レベル２」を用いて第１ステップと同様に消去・ベリファイを行うことで、閾値電圧の分布を図２の右端のグラフに示した分布Ｄ８とする。次に、この消去・ベリファイによって生じた若干消去され過ぎたメモリセル（以下「浅いデプリーションのメモリセル」という）を無くすために、「書き戻し判定レベル２」を用いて第１ステップと同様に書き戻し・ベリファイを行う。
【００３１】
つまり第２ステップでは、目標とする閾値電圧分布の上限よりも閾値電圧が高いメモリセルについては、その閾値電圧を上限以下に収めるためにさらなる消去を行うほか、目標とする閾値電圧の分布の下限よりも閾値電圧が低いメモリセルについてはこれを目標とする閾値電圧分布の中へ書き戻すようにしている。そうすることで、消去対象ブロックの閾値電圧分布を所望の範囲内に収めることができる。
【００３２】
なお、上記公報では１回目の書き戻し・ベリファイにあたって、同一のデジット線に接続されている全てのメモリセルに書き戻しを行ってからベリファイを行うようにしている。このため、書き戻しを行うべきメモリセルと書き戻しを行う必要のないメモリセルが同一デジット線に混在して接続されていると、書き戻す必要のないメモリセルまで書き戻してしまって閾値電圧の分布が全体的に上がってしまう。これに対して本発明では、第１ステップ及び第２ステップの何れにおいてもメモリセル単位で書き戻し・ベリファイを行っているため、本当に書き戻しが必要なメモリセルについてだけ書き戻しを行うことが可能となる。
【００３３】
ここで、第１ステップで用いる「書き戻し判定レベル１」を第２ステップで用いる「書き戻し判定レベル２」よりも低いレベルに設定している。これは、上述したように深いデプリーションのメモリセルの影響で閾値電圧分布が下がるためであって、そうしないと書き戻す必要のないメモリセルまで書き戻してしまう可能性があることによる。また、第１ステップで用いる「消去判定レベル１」を第２ステップで用いる「消去判定レベル２」よりも高く設定している。これは、第１ステップにおける書き戻しによって、深いデプリーションのメモリセルによって下がって見えていた閾値電圧分布が実際の分布に戻って「消去判定レベル１」より上のところまで上昇するので、「消去判定レベル２」〜「消去判定レベル１」の間の閾値電圧を持つメモリセルについては第２ステップの消去・ベリファイでまとめて書き戻すようにしたためである。
【００３４】
なお、「消去判定レベル１」と「消去判定レベル２」の差電圧，および，「書き戻し判定レベル１」と「書き戻し判定レベル２」の差電圧をともにΔＶとおくと、このΔＶの値は図４に示すように見かけ上の分布（図中の「誤Ｖｔｍ」）における閾値電圧の上限値と実際の分布（図中の「実Ｖｔｍ」）における閾値電圧の上限値との差電圧に設定される。もっとも、実際の閾値電圧の分布を測定することは困難であることが予想される。このため、深いデプリーションのメモリセルがメモリセルアレイ内にどの程度の割合で存在するかをシミュレーションによって算出するとともに、深いデプリーションのメモリセルによって閾値電圧の分布がどの程度シフトするかを計算で求めることによってΔＶの値を決定するようにしている。
【００３５】
このほか、本発明では書き戻し・ベリファイを行う際にワード線へ印加する電圧を通常の読み出しのときに用いるワード線電圧よりも高くしている。そこでこの理由について図３を参照しつつ以下に説明する。同図では、横軸がメモリセルのコントロールゲート・ソース間に印加されるゲート・ソース間電圧ＶＧＳ，縦軸がドレイン電流Ｉｄである。また、符号Ｃ１は書き込み状態にある書き込みセルのＶＧＳ−Ｉｄ特性，符号Ｃ２はリファレンスセル６（図１参照）のＶＧＳ−Ｉｄ特性，符号Ｃ３は正常な消去状態にある消去セルのＶＧＳ−Ｉｄ特性，符号Ｃ４は深いデプリーションを持ったメモリセルのＶＧＳ−Ｉｄ特性である。なお、図からも明らかなごとくこれらは何れも指数関数状の特性となっている。また、特性Ｃ２は通常の読み出しの際のリファレンスセルの特性を示したものであって、書き込みセルと消去セルを識別できるように特性Ｃ１および特性Ｃ３の間になるように閾値電圧が調整されている。
【００３６】
デプリーションの深いメモリセルだけを対象として書き戻しを行うためには、深いデプリーションのメモリセルと正常に消去されているメモリセルを識別できれば良い。それには、リファレンスセル６に流れる電流の電流量Ｉｒｅｆを特性Ｃ３と特性Ｃ４の間で設定すれば良い。いま例えばメモリセルのゲート・ソース間電圧ＶＧＳを通常の読み出しのときと同様の例えば“５Ｖ”に設定したとする。そうすると、正常に消去されたメモリセル，デプリーションの深いメモリセルにそれぞれ流れる電流の電流量は上記ゲート・ソース間電圧ＶＧＳに対応する特性Ｃ３，Ｃ４から得られ、それぞれＩ３ａ，Ｉ４ａとなる。したがって、これらの間の例えば電流量Ｉｒａがリファレンスセル６に流れるように、リファレンスセル６のコントロールゲートに印加されるゲート・ソース間電圧ＶＧＳをＶＲＥＦａに設定する。あるいは、リファレンスセル６の閾値電圧を調整して、ゲート・ソース間電圧ＶＧＳに“５Ｖ”を印加したときに電流量Ｉｒｅｆ＝Ｉｒａとなるようにすれば良い。
【００３７】
ここで、上述したようにデプリーションの深いメモリセルではコントロールゲートに電圧が印加されていない（ゲート・ソース間電圧ＶＧＳ＝０）場合であっても、図３に示した電流量Ｉｄｅｐに相当する電流が流れている。したがって、正常に消去されたメモリセルと同一のディジット線に対して深いデプリーションのメモリセルが例えば１個だけ接続されていたとすると、正常に消去されたメモリセルを選択したときに当該ディジット線に流れる電流（図９のＩｄに相当）の電流量は“Ｉ３ａ＋Ｉｄｅｐ”となる。
【００３８】
このため、電流量“Ｉ３ａ＋Ｉｄｅｐ”が電流量Ｉｒａよりも大きくなってしまうと、深いデプリーションのメモリセルの影響によって正常に消去されたメモリセルとデプリーションの深いメモリセルを電流量から識別することができなくなってしまう。つまり、メモリセルのゲート・ソース間電圧ＶＧＳが“５Ｖ”程度と低いときには、電流量Ｉ３ａに対する電流量Ｉｄｅｐの割合が大きいためにその影響を無視することができない。こうした影響の程度は同一のディジット線に深いデプリートのメモリセルが１個だけでなく多数接続されているとさらに顕著なものとなる。
【００３９】
これに対して、ゲート・ソース間電圧ＶＧＳを“５Ｖ”よりも高くして例えば電圧ＶＶＥＲ に設定したとする。この場合、正常に消去されたメモリセル，深いデプリーションのメモリセルにそれぞれ流れる電流の電流量は特性Ｃ３，Ｃ４からそれぞれＩ３ｂ，Ｉ４ｂとなるので、上記ディジット線に流れる電流Ｉｄの電流量は“Ｉ３ｂ＋Ｉｄｅｐ”となる。また、リファレンスセル６にはこれら電流量Ｉ３ｂ，Ｉ４ｂの間の電流量として例えば電流量Ｉｒｂが流れるようにするので、リファレンスセル６のゲート・ソース間電圧ＶＧＳをＶＲＥＦｂに設定するか、リファレンスセル６の閾値電圧を調整して電圧ＶＶＥＲ で電流量Ｉｒｂが流れるように設定する。
【００４０】
ここで、上述したようにメモリセルのＶＧＳ−Ｉｄ特性は指数関数的（二乗関数）であることから“Ｉ４ａ−Ｉ３ａ”の値に比べて“Ｉ４ｂ−Ｉ３ｂ”の値は極めて大きくなる。もっとも、図示の都合から図３では“Ｉ４ｂ−Ｉ３ｂ”が“Ｉ４ａ−Ｉ３ａ”の数倍程度になっているが実際にはこの比率はもっと大きい。以上のように、第１ステップにおける書き戻し・ベリファイでは、メモリセルのゲート・ソース間電圧ＶＧＳをＶＶＥＲ 程度あるいはそれよりも高くすることで、消去セルまたは過剰消去セルに流れる電流量に比べて深いデプリーションのメモリセルに流れる電流量Ｉｄｅｐを十分小さくすることができ、事実上その影響を無視することができる。このため、電流量“Ｉ３ｂ＋Ｉｄｅｐ”が電流量Ｉｒｂよりを上回ってしまう恐れはなくなって、正常に消去されたメモリセルと過剰に消去されたメモリセルをより正確に識別できるようになる。
【００４１】
なお、第２ステップにおける書き戻し・ベリファイでは、深いデプリーションのメモリセルが第１ステップの書き戻し・ベリファイで除去されている。このため、通常の読み出しのときと同様にメモリセルのゲート・ソース間電圧ＶＧＳへ“５Ｖ”程度を印加しても、第１ステップにおける書き戻し・ベリファイのような問題が生じることはない。したがって、ワード線に印加する電圧とリファレンスセル６のコントロールゲートに印加する電圧もゲート・ソース間電圧ＶＧＳに応じて下げても良い。もっとも、ゲート・ソース間電圧ＶＧＳをＶＶＥＲ のままにしても良い。ここで、第２ステップでは、深いデプリーションのメモリセルよりも高閾値電圧である浅いデプリーションのメモリセルを対象として書き戻し・ベリファイを行うため、その特性は特性Ｃ４に比べて特性Ｃ３寄りのものとなる。このため、リファレンスセル６のゲート・ソース間電圧ＶＧＳをＶＲＥＦｂよりも低くして電流量Ｉｒｅｆを下げるか、あるいは、リファレンスセル６の閾値電圧を調整すれば良い。
【００４２】
以上のように、デプリーションの深いメモリセルをまず書き戻してから浅いデプリーションのメモリセルを書き戻してやることで、浅いデプリーションのメモリセルを書き戻す時点では閾値電圧の分布が見かけ上低くなるといったことはない。このため、余計な書き戻しが発生することがなくなって消去処理全体の処理時間を従来に比べて短縮することができる。また、従来に比べて閾値電圧の分布の幅を狭くすることができるため、十分な読み出しマージンを確保できるとともに、製造工程などに手を加えることなく低電源電圧動作に適したフラッシュメモリを実現することが可能となる。また、「消去判定レベル１」まで消去できた段階で過剰に消去されたメモリセルを書き戻すようにしたので、書き戻すべきメモリセル数を従来より大幅に少なくすることができ、その結果、消去に要する時間を大幅に短縮できる。
【００４３】
〔第１実施形態〕
（１）構成の説明
次に、上述した技術思想を実現するための具体的なフラッシュメモリの構成について説明する。図１は本実施形態によるフラッシュメモリの構成を示すブロック図であって、メモリセルがディジット線に対して並列に接続されたいわゆるＮＯＲ型のフラッシュメモリについて例示したものである。同図において、メモリセルアレイ１はマトリクス状に配列された９個のメモリセル２−１１〜２−１３，２−２１〜２−２３，２−３１〜２−３３で構成されている。個々のメモリセルはワード線ＷＬ１〜ＷＬ３およびディジット線ＤＬ１〜ＤＬ３が交差する位置に配置されている。
【００４４】
なお、図示の都合からここではメモリセルアレイ１を３行（ロウ）×３列（カラム）の構成としたが、当然ながら実際には多数のロウ（ワード線）および多数のカラム（ディジット線）で構成されている。また、各メモリセルは何れも一般的なフラッシュメモリで採用されているメモリセルと同様の構成であって、ソース端子，ドレイン端子のほかに積層ゲート構造のコントロールゲート及びフローティングゲートを備えている。このうち、各メモリセルのウエルは消去単位である所定のブロック毎に共通であって、この共通ウエルには図示しないウエルバイアス回路から電源が供給される。このほか、各メモリセルアレイのコントロールゲートは対応するワード線に接続され、ドレイン端子は対応するディジット線に接続される。また、各メモリセルのソース端子は図示しないスイッチを介して接地電位に接続されており、メモリセルの消去を行う際にはこのスイッチがオフにされてソース端子がオープン状態となる。
【００４５】
アドレスバッファ２は、フラッシュメモリ外部から与えられるアドレスＡＤＲ，又は，シーケンスコントローラ１０（後述）から与えられるアドレスをバッファリングして出力する。これらアドレスはロウアドレスおよびカラムアドレスから成っており、上述したワード線ＷＬ１〜ＷＬ３はそれぞれロウアドレス“０”〜“２”に対応し、ディジット線ＤＬ１〜ＤＬ３はそれぞれカラムアドレス“０”〜“２”に対応している。
【００４６】
ロウデコーダ・ドライバ３はアドレスバッファ２から供給されるアドレス中のロウアドレス部分をデコードし、当該ロウアドレスで指定されたワード線ＷＬ１〜ＷＬ３のうちの何れかのワード線を活性化させる。その際、ロウデコーダ・ドライバ３は選択されたワード線に対して高電圧発生回路１１又は高電圧発生回路１２（ともに後述する）の何れかから供給される電圧を印加する。
【００４７】
カラムデコーダ・スイッチ４はアドレスバッファ２から供給されるアドレス中のカラムアドレス部分をデコードし、そのデコード結果に応じてディジット線ＤＬ１〜ＤＬ３の中から選択した何れかのディジット線をセンスアンプ５に接続する。センスアンプ５はカラムデコーダ・スイッチ４で選択されたディジット線に流れる電流の電流量と、リファレンスセル６に流れる基準となる電流量Ｉｒｅｆを比較して、アドレスＡＤＲで選択されたメモリセルの保持データをセンス結果として出力する。
【００４８】
上述したように、通常の読み出しではメモリセルのゲート・ソース間に“５Ｖ”程度の電圧が印加されるようにワード線ＷＬ１〜ＷＬ３の電圧を設定する。メモリセルが書き込みセル（“０”）であれば閾値電圧は高くなっており、“５Ｖ”程度の電位を印加してもメモリセルに電流は殆ど流れない。一方、メモリセルが消去セル（“１”）であれば閾値電圧は低くなっており、“５Ｖ”程度の電位を印加することでメモリセルに電流が流れるようになる。そこで、例えば通常のメモリセルからの読み出しであれば、リファレンスセル６の特性を図３の特性Ｃ２として、ＶＧＳ＝５Ｖを印加したときに特性Ｃ２から得られる電流量をリファレンスセル６に流れる電流量Ｉｒｅｆとする。こうすることで、ディジット線に流れる電流の電流量が電流量Ｉｒｅｆ以上であればメモリセルの記憶データは“０”，電流量Ｉｒｅｆ未満であればメモリセルの記憶データは“１”である。
【００４９】
なお、センスアンプ５の出力は一般的なフラッシュメモリと同じくデータ出力バッファ（図示省略）でバッファリングされてから外部へ出力されるが、本発明の説明には差し当たって必要ないので敢えて図示していない。また、図１では図示を簡潔にするためにセンスアンプを１台だけ示してあるが、実際には、外部との間で同時に入出力されるデータの幅（例えば８ビット）に相当する台数のセンスアンプが設けられている。
【００５０】
次に、リファレンスセル６は上記各メモリセルと同様の構造であって、後述する高電圧発生回路１３から自身のコントロールゲートへ供給される電圧に従って、ドレイン電流の電流量Ｉｒｅｆが制御される。なお、センスアンプ５に対して電流量Ｉｒｅｆを供給するための回路構成はリファレンスセル６を用いたものに限定されず、定電流回路などを用いて構成するようにしても良い。次に、データ入力バッファ７はフラッシュメモリ外部から供給されるデータＤＡＴＡをバッファリングして出力する。供給されるデータＤＡＴＡとしては、メモリセルに書き込むべきデータそのものやフラッシュメモリに対するコマンドを指定するためのデータなどがある。
【００５１】
次に、コントロールバッファ８はフラッシュメモリのアクセスを制御するために外部から入力される各種の制御信号をバッファリングして出力する。なお、入力される制御信号は一般的なフラッシュメモリと同様であって、図示したチップイネーブル信号／ＣＥ，出力イネーブル信号／ＯＥ，書き込みイネーブル信号／ＷＥなどがあるが、この他にもリセット信号などが入力される。次に、コマンドデコーダ９はコントロールバッファ８から供給される制御信号の示すタイミングで、アドレスバッファ２およびデータ入力バッファ７から供給されるアドレスおよびデータを取り込んでデコードを行い、これらによって指定されたコマンドの種類およびそのパラメータをシーケンスコントローラ１０へ通知する。なお、パラメータとしては、ブロック単位で消去するときのブロックアドレスおよびブロック長などがある。
【００５２】
次に、シーケンスコントローラ１０は、コマンドデコーダ９から出力されるコマンドの種類およびパラメータならびにセンスアンプ５から供給されるセンス結果に基づいて高電圧発生回路１１〜１３を制御して、消去・ベリファイおよび書き込み・ベリファイに関わる動作を司る中枢部である。なお、このシーケンスコントローラ１０の機能の詳細については動作説明に譲るものとし、ここでは詳しく説明しない。
【００５３】
次に、高電圧発生回路１１は第１ステップにおける書き戻し・ベリファイでワード線に印加すべき電圧をロウデコーダ・ドライバ３に供給する。同様にして、高電圧発生回路１２は第２ステップにおける書き戻し・ベリファイでワード線に印加すべき電圧をロウデコーダ・ドライバ３に供給する。一方、高電圧発生回路１３は第１ステップおよび第２ステップの書き戻し・ベリファイにおいてリファレンスセル６のコントロールゲートへ印加すべき電圧を発生させる。なお、高電圧発生回路１１〜１３の具体的構成例としては、電源電位と接地電位との間に複数の抵抗素子を直列に配置して抵抗分割を行い、隣接する抵抗素子の接続ノードのどこから電圧を取り出すかによって所望の電圧を発生させれば良い。
【００５４】
（２）動作の説明
▲１▼ 消去コマンドの入力
次に、図５に示すタイミングチャートを参照しつつ、上述した構成を持ったフラッシュメモリにおける消去動作について説明する。まず、チップイネーブル信号／ＣＥ，出力イネーブル信号／ＯＥ，書き込みイネーブル信号／ＷＥの各レベル，アドレスＡＤＲの値およびデータＤＡＴＡの値の組み合わせによって、フラッシュメモリ外部から消去コマンドの指定を行う。その際、特定のブロックだけを消去させる場合にはアドレスＡＤＲを利用して消去対象のブロックを指定するようにする。
【００５５】
すると、コマンドデコーダ９はアドレスバッファ２，データ入力バッファ７およびコントロールバッファ８から上記各信号，アドレスＡＤＲおよびデータＤＡＴＡを取り込んで消去コマンドが指定されたことを認識し、パラメータとともにコマンドの種類をシーケンスコントローラ１０へ通知する。シーケンスコントローラ１０は消去コマンドの通知を受けて内部で消去動作のシーケンスを開始させる。また、ブロック単位の消去を行う場合、シーケンスコントローラ１０は送られてきたパラメータに基づいて、消去対象ブロックの消去開始アドレス，消去終了アドレスをロウ側及びカラム側についてそれぞれ生成して内部のレジスタに保持しておく。なお、本実施形態では消去対象ブロックとしてディジット線ＤＬ２，ＤＬ３に接続されたメモリセルが指定されたことを想定する。
【００５６】
▲２▼ 予備書き込み
次に、シーケンスコントローラ１０は、予備書き込み（プリライト）を行って消去対象ブロック内の全てのメモリセルを予め書き込み状態にしておく（ステップＳ１）。すなわち、消去コマンドが指定された時点において、メモリセルアレイ１には書き込み状態のメモリセルと消去状態のメモリセルが混在しているので、消去状態のメモリセルに書き込みを行うことでこれら消去状態のメモリセルを全て書き込み状態にする。なお、予備書き込みそのものは本発明の主旨とは直接関連しないことと、その詳細動作は後述する書き戻し動作（図６を参照）とほぼ同様であるため、書き戻し動作の説明を行ってから最後に補足説明する。
【００５７】
▲３▼ 第１の消去・ベリファイ
次に、シーケンスコントローラ１０は図５に示す「第１ステップ」に処理を進めて、まず第１の消去・ベリファイ動作を実施する。シーケンスコントローラ１０が高電圧発生回路１１，ウエルバイアス回路，カラムデコーダ・スイッチ４及び図示しないスイッチに指示を行うことで、高電圧発生回路１１はワード線に印加すべき消去用のゲート電圧（例えば“−１０Ｖ”）を発生させてロウデコーダ・ドライバ３に供給する。ロウデコーダ・ドライバ３は高電圧発生回路１１から供給される消去用のゲート電圧を消去対象ブロックに対応する各ワード線（この場合はワード線ＷＬ１〜ＷＬ３の全て）に印加する。
【００５８】
また、ウエルバイアス回路は消去対象ブロックに対応する共通ウエルに対して消去用のウエル電圧（例えば“７Ｖ”）を供給する。さらに、カラムデコーダ・スイッチ４は内部のスイッチをオフにすることで、メモリセルアレイ１内の各メモリセルのドレイン端子をオープン状態にする。またこのときには各メモリセルのソース端子も図示しないスイッチがオフになってオープン状態とされる。これらによって、既存のフラッシュメモリと同様に消去対象ブロック内のメモリセル２−１２，２−１３，２−２２，２−２３，２−３３，２−３３が全て消去される（ステップＳ２）。ここで、一般的なフラッシュメモリと同じく、ステップＳ２の消去動作は予め決められた単位時間毎の消去を間欠的に繰り返しすことで徐々に消去を行っているため、単位時間の消去に引き続いてベリファイを行うことで、消去対象ブロック内の全メモリセルが消去状態に達したかどうかを確認する。
【００５９】
具体的には、消去対象ブロック内の全メモリセルの閾値電圧が「消去判定レベル１」以下となったかどうかを上記ベリファイによって確認する（ステップＳ３）。そのためにシーケンスコントローラ１０は、消去対象ブロックの範囲内でアドレスバッファ２に供給するアドレスのロウアドレス部分及びカラムアドレス部分を更新しながらメモリセルを順次選択し、選択されたメモリセルに対して以下のような動作を行う。
【００６０】
シーケンスコントローラ１０が高電圧発生回路１１，１３に指示を行うことで、高電圧発生回路１１は「消去判定レベル１」に等しいワード線電圧を発生させてロウデコーダ・ドライバ３に供給する。また、高電圧発生回路１３はリファレンスセル６のコントロールゲートに電圧を供給して電流量Ｉｒｅｆの電流がリファレンスセル６に流れるようにする。このときの電流量Ｉｒｅｆは、深いデプリーションのメモリセルに流れるトータルの電流量よりも少し大きな値にしておく。そうすると、アドレスバッファ２から供給されるロウアドレスに対応するワード線に接続されたメモリセルの閾値電圧が「消去判定レベル１」以下であれば、当該メモリセルがオンとなって上記ワード線電圧に応じた電流量の電流がディジット線に流れるようになる。
【００６１】
これに対し、メモリセルの閾値電圧が「消去判定レベル１」を越えていれば当該メモリセルがオフになるため、選択されたメモリセルが接続されているディジット線に電流は流れない。もっとも、同一ディジット線に接続されたメモリセルの中に深いデプリーションのメモリセルがあればこれらメモリセルに流れる分の電流がディジット線に流れる。一方、カラムデコーダ・スイッチ４は、アドレスバッファ２から供給されるカラムアドレスに対応したディジット線をセンスアンプ５に接続する。センスアンプ５はこのディジット線に流れる電流量と電流量Ｉｒｅｆを比較してその比較結果をシーケンスコントローラ１０に通知する。
【００６２】
シーケンスコントローラ１０はディジット線の電流量が電流量Ｉｒｅｆ以上であれば選択されたメモリセルの閾値電圧が「消去判定レベル１」に達したと見なして、新たなメモリセルについて同様のベリファイを行う。これに対してディジット線に流れる電流量が電流量Ｉｒｅｆ未満であれば、まだ十分に消去されていないメモリセルがある（ステップＳ３が“Ｆａｉｌ”）ため、シーケンスコントローラ１０はいま述べたステップＳ２，Ｓ３の処理を繰り返す。この繰り返しによって消去対象ブロック内の全メモリセルが「消去判定レベル１」に達する（ステップＳ３が“Ｐａｓｓ”）と、これらメモリセルの見かけ上の閾値電圧分布は図２の中央のグラフに示した分布Ｄ１，Ｄ６となる。
【００６３】
▲４▼ 第１の書き戻し・ベリファイ
そこで、シーケンスコントローラ１０は第１の消去・ベリファイに引き続いて第１の書き戻し・ベリファイを行う（図５のステップＳ４，Ｓ５）。まずシーケンスコントローラ１０は「書き戻し判定レベル１」を用いてベリファイ（ステップＳ４）を実施する。その結果、書き戻しが完了していない（同ステップが“Ｆａｉｌ”）のであればシーケンスコントローラ１０は書き戻し（ステップＳ５）を行うようにして、書き戻しが完了する（ステップＳ４が“Ｐａｓｓ”）までこれらステップＳ４，Ｓ５を繰り返す。以下、これらの処理について図６を参照してさらに詳しく説明する。
【００６４】
ここで、図６に示したＸＳｔａｒｔ，ＸＥｎｄはそれぞれロウ側の消去開始アドレス，消去終了アドレス、ＹＳｔａｒｔ，ＹＥｎｄはそれぞれカラム側の消去開始アドレス，消去終了アドレスである。上述したようにここではディジット線ＤＬ２，ＤＬ３について消去を行うので、シーケンスコントローラ１０はＸＳｔａｒｔ，ＸＥｎｄ，ＹＳｔａｒｔ，ＹＥｎｄをそれぞれ“１”，“３”，“２”，“３”とする。また、図６に示したＸａｄｄ，Ｙａｄｄは各時点で書き戻し・ベリファイの対象となっているメモリセルのロウアドレス，カラムアドレスを表し、Ｔｃｙｃは個々の書き戻し処理で書き戻しを実施した回数を表す。さらに、Ｒｅｔｒｙ Ｍａｘ は書き戻し実施回数の最大許容値であって、これらＸａｄｄ，Ｙａｄｄ，Ｔｃｙｃ，Ｒｅｔｒｙ Ｍａｘ は何れもシーケンスコントローラ１０内のレジスタに保持される。
【００６５】
まず、シーケンスコントローラ１０はＹａｄｄをＹＳｔａｒｔ（＝“２”）に初期化（ステップＳ２１）するとともにＸａｄｄをＸＳｔａｒｔ（＝“１”）に初期化（ステップＳ２２）し、ＸａｄｄおよびＹａｄｄからなるアドレスをアドレスバッファ２に供給して、書き戻し・ベリファイの対象となるメモリセルを指定する。次に、シーケンスコントローラ１０はＴｃｙｃを“１”に初期化（ステップＳ２３）してからベリファイを行う（ステップＳ２４）。このベリファイのためにシーケンスコントローラ１０が高電圧発生回路１１へ指示すると、高電圧発生回路１１は通常の読み出しの時よりも高いワード線電圧を発生させ、ロウデコーダ・ドライバ３がこのワード線電圧をＸＳｔａｒｔの値“１”に対応するワード線ＷＬ１に印加する。
【００６６】
これにより、ワード線ＷＬ１に接続された各メモリセルのゲート・ソース間電圧ＶＧＳが例えば図３に示した電圧ＶＶＥＲ となる。これと同時にシーケンスコントローラ１０が高電圧発生回路１３へ指示を行うことで、高電圧発生回路１３は電流量Ｉｒｅｆが「書き戻し判定レベル１」に相当する電流量（例えば図３に示した電流量Ｉｒｂ）となるような電圧（例えば図３に示した電圧ＶＲＥＦｂ）を発生させる。この後は消去・ベリファイのところで説明したのと同様のベリファイ動作がなされて、ＸａｄｄおよびＹａｄｄで指定されたメモリセル２−１２ に関するセンス結果がセンスアンプ５からシーケンスコントローラ１０へ通知される。
【００６７】
シーケンスコントローラ１０は通知されたセンス結果に従って、メモリセル２−１２ の閾値電圧が「書き戻し判定レベル１」未満（ステップＳ２４が“Ｆａｉｌ”）であれば深いデプリーションの状態にあるので、メモリセル２−１２ に書き戻しを行って当該メモリセルの閾値電圧を高くする（ステップＳ２５）。書き戻しそのものは既存のフラッシュメモリで行われている書き込みと同じであって、例えば、書き込み対象のメモリセルのコントロールゲート，ドレイン端子，ソース端子に対してそれぞれ“１２Ｖ”，“７Ｖ”，“０Ｖ”を印加して、予め決めてられている単位時間だけ書き込みを行うようにする。
【００６８】
１回分の書き戻しが終わったならば、シーケンスコントローラ１０は書き戻しの回数を調べるが、この時点ではＴｃｙｃが“１”であってまだＲｅｔｒｙ ｍａｘ に達していない（ステップＳ２６が“Ｎｏ”）。そこで、シーケンスコントローラ１０は次のベリファイのためにＴｃｙｃを“１”だけインクリメント（ステップＳ２７）したのち、再びベリファイ・書き戻しを繰り返す。こうしてステップＳ２４〜Ｓ２７を繰り返してゆき、メモリセル２−１２ の閾値電圧が「書き戻し判定レベル１」以上になる（ステップＳ２４が“Ｐａｓｓ”）と、シーケンスコントローラ１０は次のメモリセルを対象として書き戻し・ベリファイを行う。
【００６９】
すなわち、シーケンスコントローラ１０は、Ｘａｄｄ（＝“１”）がＸＥｎｄ（＝“３”）に一致するかどうかを判定し、それによってＹｓｔａｒｔ（＝“２”）で示されるディジット線について書き戻し・ベリファイを行っていないメモリセルがまだ残っているか否かを調べる。この場合は両者が一致していない（ステップＳ２９が“Ｎｏ”）ため、シーケンスコントローラ１０はＸａｄｄを“１”だけインクリメント（ステップＳ３０）させて、次のメモリセル２−２２ を対象として書き戻し・ベリファイを実施する（ステップＳ２３〜Ｓ３０）。
【００７０】
なお、ステップＳ２４〜Ｓ２７の繰り返しでＴｃｙｃがＲｅｔｒｙ Ｍａｘ に達した場合は、書き戻しをそれ以上繰り返しても「書き込み判定レベル１」以上とならないので、シーケンスコントローラ１０は処理を異常終了させる（ステップＳ２８）。こうしてステップＳ２３〜Ｓ３０を繰り返してゆくと、ディジット線ＤＬ２に接続された全てのメモリセルについて書き戻し・ベリファイが終了する（ステップＳ２９が“Ｙｅｓ” ）。そこで、シーケンスコントローラ１０は新たなディジット線ＤＬ３を対象として書き戻し・ベリファイを行うようにする。
【００７１】
そのためにシーケンスコントローラ１０は、Ｙａｄｄ（＝“２”）がＹＥｎｄ（＝“３”）に一致するかどうかを判定し、それによって書き戻し・ベリファイを行っていないディジット線がまだ存在するかどうかを調べる。この場合は両者が一致していない（ステップＳ３１が“Ｎｏ”）ため、シーケンスコントローラ１０はＹａｄｄを“１”だけインクリメント（ステップＳ３２）させてから、ディジット線ＤＬ３に接続された消去対象のメモリセルについて書き戻し・ベリファイを実施する（ステップＳ２２〜Ｓ３１）。こうしてステップＳ２２〜Ｓ３１を繰り返してゆくと、消去対象の全てのディジット線に関しても書き戻し・ベリファイが終了する（ステップＳ３１が“Ｙｅｓ” ）ため、シーケンスコントローラ１０は処理を第２ステップ（図５参照）に進める。
【００７２】
▲５▼ 第２の消去・ベリファイ
第２ステップにおける消去・ベリファイ（ステップＳ６，Ｓ７）では、第１のステップで使用した「消去判定レベル１」の代わりに「消去判定レベル２」を用いる点を除いて、第１ステップにおける消去・ベリファイと同じである。そして第２の消去・ベリファイが終了する（ステップＳ７が“Ｐａｓｓ”）と、消去対象ブロックの閾値電圧分布は図２の右端のグラフに示した分布Ｄ８となって、閾値電圧の上限が目標としていた「消去判定レベル２」以下となる。
【００７３】
▲６▼ 第２の書き戻し・ベリファイ
いま述べた第２の消去・ベリファイを実施すると、図２の分布Ｄ８に示したように閾値電圧が「書き戻し判定レベル２」を下回るメモリセルが生じる可能性がある。そこでシーケンスコントローラ１０は、第１ステップで使用した「書き戻し判定レベル１」の代わりに「書き戻し判定レベル２」を用いて、第１ステップと同様に書き戻し・ベリファイを実施する（ステップＳ８，Ｓ９）。
【００７４】
ここで、「書き戻し判定レベル２」は「書き戻し判定レベル１」よりもΔＶだけ高く設定されている。したがって、ワード線に第１の書き戻し・ベリファイのときと同じ電圧ＶＶＥＲ を印加するのであれば、リファレンスセル６に流すべき電流量は図２に示した電流量Ｉｒｂよりも小さくなり、これに伴ってリファレンスセル６のコントロールゲートに印加すべき電圧も電圧ＶＲＥＦｂより低くなる。こうして第２の書き戻し・ベリファイが終了（ステップＳ８が“Ｐａｓｓ”）すると、メモリセルの閾値電圧分布が目標としていた「書き戻し判定レベル２」〜「消去判定レベル２」の間に収まり、これをもって消去対象ブロック内の全てのメモリセルについての消去動作が完結する。
【００７５】
なお、上述した予備書き込みの動作は書き戻しのときの動作と次の点が相違している。すなわち、図６のステップＳ２４では「書き戻し判定レベル１」又は「書き戻し判定レベル２」を用いていた。これに対して予備書き込みの場合は、“０”と“１”を識別するためにリファレンスセル６の特性を例えば図３の特性Ｃ２として、選択されたワード線とリファレンスセル６に同一の電圧（例えば“５Ｖ”）を印加する。そうしてシーケンスコントローラ１０は、メモリセルに記憶されているデータが消去セル，書き込みセルの何れであるかを判定し、もし消去セルであればステップＳ２５で単位時間の書き込みを行って、ステップＳ２４〜Ｓ２７の繰り返しで書き込みセルの閾値電圧まで書き込みを行う。
【００７６】
〔第２実施形態〕
本実施形態は、同一のディジット線に接続されたメモリセルに深いデプリーションのメモリセルが一つも存在しないときの処理を第１実施形態よりも高速化させたものである。本実施形態によるフラッシュメモリの構成そのものは第１実施形態（図１）と同じであるとともに、その全体動作も第１実施形態（図５）と同じであって、シーケンスコントローラ１０の制御が第１実施形態と異なっている。図７は本実施形態による書き戻しの手順を示したフローチャートであって、図６とは以下の点のみが相違している。
【００７７】
消去対象となっているディジット線にデプリーションの深いメモリセルが一つでも存在するかどうかは１回のベリファイで判定することができる。そこで本実施形態では、当該ディジット線に接続された個々のメモリセルについて書き戻し・ベリファイを行う（ステップＳ２２〜Ｓ３０）前に、深いデプリーションのメモリセルが存在するかどうかを予めチェックしている（ステップＳ２１ａ）。このチェックのためのベリファイを行うにあたっては、リファレンスセル６に流す電流量Ｉｒｅｆをほぼ“０”に設定するとともに、ワード線ＷＬ１〜ＷＬ３の何れにも電圧を印加しないようにしておく。そして、消去対象となっているディジット線に電流が流れていれば深いデプリーションのメモリセルが最低一つは存在するものと判断し、さもなくば一つも存在しないと判断する。
【００７８】
そして、深いデプリーションのメモリセルが一つも存在しないのであれば、シーケンスコントローラ１０は処理をステップＳ３１に進めて新たなディジット線を対象として書き戻し・ベリファイを行う。一方、深いデプリーションのメモリセルが存在する場合には、第１実施形態と同様に処理をステップＳ２２に進めてメモリセル単位で書き戻し・ベリファイを実施してゆく。以上のように、本実施形態ではデプリーションの深いメモリセルが無いディジット線について、第１実施形態のように当該ディジット線に接続された消去対象の全てのメモリセルについて個別にベリファイを行う必要がなく、その分だけ全体の消去処理に要する処理時間を短縮させることが可能となる。
【００７９】
〔変形例〕
（１）上述した各実施形態では、書き戻し判定レベルおよび消去判定レベルを何れも２種類設けてステップ毎に別々のレベルを設定していた。しかし以下のような場合には、消去判定レベルを１種類だけにして第１ステップ及び第２ステップの消去・ベリファイで「消去判定レベル２」を共用するようにしても良い。上述したように、第１の書き戻し・ベリファイによって見かけ上の分布が実際の分布に戻るが、このときに、実際の分布において「消去判定レベル２」を越えるメモリセルが存在しないことが確実な場合もありうる。そうした場合には、第１の消去・ベリファイの際に目標とする消去レベルである「消去判定レベル２」まで消去してしまうようにしても問題ない。こうすることによって、第２のステップでは消去・ベリファイを行う必要がなくなって書き戻し・ベリファイだけを行えば良くなる。このため、消去処理全体の処理時間を短縮できるとともに、シーケンスコントローラ１０の制御を簡単化することができる。
【００８０】
（２）上述したように、メモリセルに対する書き戻しは単位時間の書き込みを繰り返し行うことで実現しているため、書き戻すべきレベル（すなわち、閾値電圧を引き上げる量）が大きいほど書き込み回数も大きくなり、それに伴って書き戻しに要する消費電流も大きくなる。一方、ワード線の電圧を高くするほど単位時間当たりの書き込み量が大きくなるため、それだけ書き込み回数が減って消費電流を低減させることが可能となる。
【００８１】
上述した各実施形態では、第１の書き戻し・ベリファイおよび第２の書き戻し・ベリファイの何れにおいても、メモリセルへ書き込むときのワード線電圧は同一であることを想定していた。しかし、図２に示したように書き戻すべきレベルは第２の書き戻し・ベリファイに比べて第１の書き戻し・ベリファイの方が大きいため、それだけ電流を余計に消費してしまう。そこで、第１の書き戻し・ベリファイのときのワード線電圧を第２の書き戻し・ベリファイのときのワード線電圧よりも高くして、第１の書き戻しのときの消費電流を低減させるようにしても良い。
【００８２】
（３）上述した各実施形態では、ＮＯＲ型のフラッシュメモリを想定して説明していた。しかしながら、本発明は深いデプリーションのメモリセルが問題となるような不揮発性半導体記憶装置であれば如何なる種類のものであっても適用対象となりうる。すなわち、同一のディジット線に複数のメモリセルが接続され、デプリーションの深いメモリセルに流れる電流量によって閾値電圧の分布が影響を受けて、閾値電圧の判定（メモリセルのベリファイ）に支障を来たすものであれば良い。したがって、上述したような一般的なＮＯＲ型のフラッシュメモリ以外にも、バーチャルグランド型のフラッシュメモリやディジット線が分割されたＮＯＲ型のフラッシュメモリなどに適用することが可能である。
【００８３】
ちなみに、バーチャルグランド型のフラッシュメモリは、複数のメモリセルのコントロールゲートを同一のワード線へ接続するとともに、隣接するメモリセルのソース端子とドレイン端子を連結することによってビット線を形成したものである。また、ディジット線分割型のフラッシュメモリは、ディジット線を階層構造にするとともに書き込みにトンネル効果を利用したものであって、ＮＯＲ型とＮＡＮＤ型の長所を併せ持っている。ちなみに、各メモリセルに選択トランジスタの機能が付いているスプリットゲート内蔵型のメモリセルを採用したフラッシュメモリや、メモリセルがディジット線に対して直列に接続されたＮＡＮＤ型のフラッシュメモリはデプリーションが問題とならないため対象外である。
【００８４】
【発明の効果】
以上説明したように、請求項１又は２記載の発明では、消去対象のメモリセルを一括消去することで過剰に消去されたメモリセルをメモリセル単位でベリファイしながら書き戻し、この書き戻しの後に所望の消去判定レベルまで消去されていないメモリセルを消去してから、所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻している。これによれば、過剰に消去されたメモリセルの影響で見かけ上閾値電圧分布が下がって見えても、書き戻す必要のないメモリセルを書き戻さずに済む。したがって、書き戻すべきメモリセルだけを正しく書き戻すことができ、余計な書き戻しが発生することがなくなって消去処理全体の処理時間を従来に比べて短縮することができる。また、従来に比べて閾値電圧の分布の幅を狭くすることができるため、十分な読み出しマージンを確保できるとともに、製造工程などに手を加えることなく低電源電圧動作に適した不揮発性半導体記憶装置を実現できる。
【００８５】
また、請求項２記載の発明では、最初に一括消去する際に所望の消去判定レベルよりも高い第１の消去判定レベルまで消去している。そのためには、例えば請求項３記載の発明のように、過剰に消去されたメモリセルの書き戻しによって過剰に消去されていないメモリセルの閾値電圧が上昇する電圧分だけ、最初の消去の際の判定レベルを所望の消去判定レベルよりも高く設定すれば良い。こうすることで、所望の消去判定レベル〜第１の消去判定レベルの間の閾値電圧を持ったメモリセルを２回目の書き戻しのときにまとめて書き戻すことができる。
また、請求項４記載の発明では、消去対象のメモリセルを所望の消去判定レベルまで一括消去することによって過剰に消去されたメモリセルをメモリセル単位でベリファイしながら書き戻したのち、所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻している。これにより、請求項１又は２記載の発明と同様の効果が得られるほか、消去を一回だけ行えば良いため、消去のための制御が簡単になるとともに消去処理全体の処理時間をさらに短縮することができる。
【００８６】
また、請求項２又は４記載の発明では、最初の書き戻しのときには所望の書き戻し判定レベルよりも低い書き戻し判定レベルまで書き戻している。そのためには、例えば請求項５記載の発明のように、過剰に消去されたメモリセルの書き戻しによって過剰に消去されていないメモリセルの閾値電圧が上昇する電圧分だけ、最初の消去の際の書き戻しレベルを所望の書き戻し判定レベルよりも低く設定すれば良い。こうすることで、過剰に消去されたメモリセルによって見かけ上閾値電圧の分布が下がる影響を受けずに済み、書き戻すべきメモリセルだけを正しく書き戻すことが可能となる。
また、請求項６記載の発明では、最初の書き戻しのときにメモリセルへ印加する書き込み制御電圧を２回目の書き戻しのときよりも高く設定している。これにより、深いデプリーションのメモリセルを最初の書き戻しで書き戻す際の書き込み回数を少なくすることができ、その分だけ書き戻しに要する消去電流を低減させることができる。
【００８７】
また、請求項７記載の発明では、書き戻しに伴って行うベリファイの際に、メモリセルに印加する読み出し制御電圧を通常の読み出しのときよりも高く設定している。これにより、ベリファイの対象となっているメモリセルに流れる電流量が増大させることが可能となる。その結果、過剰に消去されたメモリセルに流れるリーク電流の影響をほとんど無視できるようになって、書き戻しを必要としているデプリーション状態のメモリセルをより正確に特定することが可能となる。
また、請求項８記載の発明では、書き戻し対象となっているメモリセルを過剰に消去されていないメモリセルの閾値電圧分布の中間付近に書き戻すようにしている。これにより、メモリセルの閾値電圧分布をピークを持った形状に維持することができる。また、第２の消去動作時に再びメモリセルがデプリーションとなる確率を低減できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるフラッシュメモリの構成を示すブロック図である。
【図２】同実施形態によるフラッシュメモリの消去動作を説明したグラフであって、消去対象のメモリセルの閾値電圧分布が遷移してゆく様子を示した説明図である。
【図３】メモリセルのコントロールゲート・ソース間電圧とドレイン電流との関係をリファレンスセル及びメモリセルの各状態（書き込み状態，消去状態，過剰消去状態）についてそれぞれ示した特性図である。
【図４】深いデプリーションのメモリセルによって、消去対象ブロック内の全てのメモリセルの閾値電圧分布が見かけ上低くなったときの様子を示した説明図である。
【図５】同実施形態によるフラッシュメモリの消去動作の手順を示したフローチャートである。
【図６】同実施形態によるフラッシュメモリの消去動作の過程で行われる書き戻し動作の手順を示したフローチャートである。
【図７】本発明の第２実施形態によるフラッシュメモリの消去動作の過程で行われる書き戻し動作の手順を示したフローチャートである。
【図８】従来技術によるフラッシュメモリの消去動作を説明したグラフであって、消去対象のメモリセルの閾値電圧分布が遷移してゆく様子を示した説明図である。
【図９】ディジット線に流れる電流の電流量が深いデプリーションのメモリセルの影響で増大する様子を示した説明図である。
【符号の説明】
１ メモリセルアレイ
２−１１〜２−１３，２−２１〜２−２３，２−３１〜２−３３ メモリセル
３ ロウデコーダ・ドライバ
４ カラムデコーダ・スイッチ
５ センスアンプ
６ リファレンスセル
７ データ入力バッファ
８ コントロールバッファ
９ コマンドデコーダ
１０ シーケンスコントローラ
１１〜１３ 高電圧発生回路
【発明の属する技術分野】
本発明はメモリセルを一括して消去することができる不揮発性半導体記憶装置に関し、特に、ＮＯＲ型のフラッシュメモリのようにメモリセルの過剰消去が問題となる不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
メモリセルに対する書き込みおよび消去を電気的に行うことの可能な不揮発性半導体記憶装置として最近はフラッシュメモリが主流となってきている。フラッシュメモリはメモリセルアレイの全部又はその一部のメモリセルから成るブロック（「セクタ」などとも呼ぶ）を単位としてメモリセルを一括して消去できるという特徴がある。
【０００３】
フラッシュメモリでは、メモリセルのフローティングゲートへ電子の注入又は電子の引き抜きを行うことでメモリセルに対する書き込み又は消去を行っている。その際、フローティングゲートに電子が存在する程度に応じてメモリセルの閾値電圧が変化するため、この性質を利用して、電子がフローティングゲートに注入されて閾値電圧の高くなった状態（書き込み状態）を例えば論理“０”に対応させ、電子がフローティングゲートから引き抜かれて閾値電圧の低くなった状態（消去状態）を例えば論理“１”に対応させている。
【０００４】
ところが、メモリセルを構成しているトランジスタの酸化膜の膜厚や微少欠陥といった製造ばらつきに起因して消去速度がメモリセル毎に異なっており、同じように消去を行ったとしても各メモリセルの閾値電圧は一定とならず、メモリセル全体として見ると閾値電圧が或る分布を持っている。つまり、一括消去を行った場合、消去速度の遅いメモリセルを目標とする閾値電圧まで消去したときには、消去速度の速いメモリセルが目標とする閾値電圧に対して消去され過ぎた状態となる。このように過剰に消去されたメモリセルは「深いデプリーションのメモリセル」又は「デプリート不良のメモリセル」などと呼ばれている。過剰に消去されたメモリセルは様々な問題を引き起こすため、こうしたメモリセルが最終的に存在しないようにしておく必要がある。
【０００５】
深いデプリーションのメモリセルへの対策を行ったフラッシュメモリとしては、例えば特開平８−１０６７９３号公報に開示されているものが挙げられる。この公報では消去対象ブロック内のメモリセルの消去を次のようにして行っている。まず、閾値電圧の低い“１”のメモリセルを検出して“０”に相当する閾値電圧となるまで書き込みを行うことで、消去対象ブロック内の全てのメモリセルを“０”の状態にする。次に、消去対象ブロック内の全メモリセルを一括消去してこれらメモリセルを“１”の状態にする。このとき、全てのメモリセルの閾値電圧の上限が予め決められた「消去ベリファイ電圧」となるように消去を行う。
【０００６】
こうして一括消去が行われると、上述したメモリセル間に存在する消去速度の違いによって閾値電圧が負となった深いデプリーションのメモリセルが生じる。そこで、メモリセルのコントロールゲートに印加するワード線の電圧を“０Ｖ”に設定して深いデプリーションのメモリセルを探し出し、デプリーションを解消するための書き戻しを行う。このとき、ディジット線（ビット線，データ線などとも呼ぶ）に接続されているメモリセルの何れが深いデプリーションにあるかまでは分からないとの理由から、メモリセル単位ではなくディジット線単位で書き戻しを行うようにしている。
【０００７】
そのために、当該ディジット線に接続されたメモリセル全てに対して浅い書き込みを行い、その後、当該ディジット線にデプリーションが無くなったかどうかのベリファイを行って、当該ディジット線に深いデプリーションのメモリセルが無くなるまで浅い書き戻しを繰り返し行ってゆく。この後に、ワード線の電圧を“１．２Ｖ”に設定してワード線に“０Ｖ”を印加したときと同様にして書き戻し・ベリファイを行って、潜在的に深いデプリーションのメモリセルをメモリセル単位で書き戻すようにしている。
【０００８】
【発明が解決しようとする課題】
しかしながら上記公報に開示されているフラッシュメモリには以下に詳述するような問題がある。図８はこの問題を説明するためのグラフであって、消去対象ブロック内の全てのメモリセルについて閾値電圧の分布を示している。同図では、横軸が閾値電圧毎のメモリセル数Ｎを表しており、縦軸がメモリセルの閾値電圧Ｖｔｍを表している。同図の左端に示したグラフが実際の閾値電圧の分布を示しており、このうちの符号Ｄ１で示される分布がデプリーションの深いメモリセルに相当しており、符号Ｄ２で示される分布がデプリーションのない正常に消去されたメモリセルに相当している。
【０００９】
また、同図の中央に示したグラフは見かけ上の閾値電圧の分布であって、正常に消去されたメモリセルの分布Ｄ３が同図の左端のグラフに示した分布Ｄ２に比べて下がって見えている。こうした現象は分布Ｄ１で示されたデプリーションの深いメモリセルの存在によって引き起こされる。そこでこの現象について以下に説明する。ここで、図９はフラッシュメモリの一部分のみを取り出して描いたものであって、ディジット線１００はメモリセルアレイを構成する多数のディジット線のうちの１本である。また、センスアンプ１０１はディジット線１００に流れる電流Ｉｄの電流量と予め設定されたリファレンス電流の電流量を比較して、ディジット線１００に接続されたメモリセルの記憶データをセンスする。
【００１０】
また、不揮発性のメモリセル１０２〜１０４はディジット線１００に接続された多数のメモリセルの一部である。さらに、ワード線１０５〜１０７はこれらメモリセル１０２〜１０４をそれぞれ選択するための信号線であり、電流Ｉｃ１〜Ｉｃ３はそれぞれメモリセル１０２〜１０４のドレイン・ソース間に流れる電流である。ここで、メモリセル１０２，１０３は書き込み状態にあるメモリセルであり、メモリセル１０４は深いデプリーションのメモリセルである。いま、メモリセル１０２の閾値電圧を判定するためには、ワード線１０５に所定の電圧を印加するとともにワード線１０６，１０７および図示しないその他のワード線は何れも“０Ｖ”としておく。
【００１１】
ここで、上述したのとは反対にメモリセル１０４がデプリーションの深いメモリセルでないとすると、ワード線１０５に印加された上記所定の電圧がメモリセル１０２の閾値電圧に達していなければメモリセル１０２はオフのままとなって、電流Ｉｃ１の電流量はほぼ“０”となる。このとき、ワード線１０５以外には電圧を印加していないため、電流Ｉｃ２，Ｉｃ３の電流量もほぼ“０”であることから電流Ｉｄの電流量は結局“０”になる。一方、ワード線１０５に印加された上記所定の電圧がメモリセル１０２の閾値電圧以上であるとメモリセル１０２がオンとなる。このため、メモリセル１０２の特性で決まる電流Ｉｃ１が流れ、電流Ｉｃ２，Ｉｃ３の電流量が“０”であることから電流Ｉｄ＝電流Ｉｃ１となる。したがって、センスアンプ１０１が電流Ｉｄの電流量をセンスすることで、メモリセル１０２の閾値電圧が上記所定の電圧以上であるか否か判別できる。
【００１２】
ところが、メモリセル１０４が上述したようにデプリーションの深いメモリセルであると、例えばメモリセル１０２の読み出しを行ったときに、当該メモリセルに記憶されているデータが“０”であっても“１”のデータであるかのように誤読み出しされることが起こりうる。すなわち、深いデプリーションのメモリセル１０４は閾値電圧が“０Ｖ”を下回っているため、ワード線１０７に印加される電圧が“０Ｖ”であっても相当程度の電流Ｉｃ３が流れてしまう。このため、メモリセル１０２を選択したときの電流Ｉｄの電流量は電流Ｉｃ１，Ｉｃ３の和の電流量になる。
【００１３】
つまり、過剰に消去されているメモリセルと同一のディジット線に接続されているメモリセル１０２，１０３等の読み出しを行うと電流Ｉｄの電流量が見かけ上大きくなる。ここで、メモリセルのコントロールゲートに印加される電圧が同じであれば、メモリセルの閾値電圧が低いほど当該メモリセルに流れる電流の電流量は増大する。したがって、電流Ｉｄの電流量が見かけ上大きくなるということはメモリセル１０２の閾値電圧が低く見えることと等価である。そして、こうしたことが他のメモリセルについても同様に生じるため、消去対象ブロックの全メモリセルの閾値電圧分布は上述したように実際の分布に比べて全体的に下がって見えることになる。
【００１４】
ところで、上乗せされる電流Ｉｃ３の電流量が大きいと電流Ｉｄの電流量が上述したリファレンス電流の電流量を上回ってしまう。このため、メモリセル１０２が実際には閾値電圧の高い“０”のデータであるにも拘わらず、閾値電圧の低い“１”のデータであるかのように見えてしまうという問題を生じる。こうした誤読み出しをなくすためには、デプリーションの深いメモリセルを書き戻してやることで、過剰に消去された状態を解消して正常に消去された状態にしてやる必要がある。ところが、従来のフラッシュメモリでは書き戻しの過程において以下のような新たな問題が生じてしまう。
【００１５】
すなわち、デプリーションの深いメモリセルによって閾値電圧分布が下がって見えると、図８に示した「書き戻し判定レベル」以上の閾値電圧を持つメモリセルを対象に書き戻しを行ったときに、分布Ｄ３のメモリセルのうち書き戻し判定レベル未満の閾値電圧を持ったメモリセルは正常に消去が行われていて本来書き戻す必要がないにも拘わらず書き戻されてしまう。メモリセルに対する書き戻しは消去のときのように一括して行うことはできずメモリセル単位で行うしかないため、本来必要のないメモリセルの書き戻し分だけ消去処理全体の処理時間が増大してしまうことになる。
【００１６】
また、図８の中央のグラフに示した分布に対して書き戻しを行うと、メモリセルの閾値電圧分布は同図の右端のグラフに示した分布Ｄ４，Ｄ５となる。消去動作では、消去対象ブロックの全メモリセルについてそれらの閾値電圧を図示した「消去判定レベル」以下に収める必要があるが、分布Ｄ５に関しては閾値電圧が上がり過ぎてしまってこの「消去判定レベル」を越えている。この分布Ｄ５のメモリセルを「消去判定レベル」以下にするには再度の消去を行う必要があるため、消去処理全体の処理時間がさらに長くなってしまう。しかも、再度の消去によって深いデプリーションのメモリセルが生じると再び書き戻しを行ってやる必要があるため、場合によっては再度の消去と再度の書き戻しが無限に繰り返される事態に陥ってしまう恐れもある。
【００１７】
さらに、デプリーションの深いメモリセルが存在していると分布Ｄ４，Ｄ５で示したように閾値電圧の分布が全体的に広がってしまうため、書き戻しの過程でメモリセルの閾値電圧が「書き戻し判定レベル」以上となったかを調べるベリファイの際に読み出しマージンが十分取れなくなってしまうという問題もある。したがって、読み出しマージンに余裕を持たせるためには、デプリーションの深いメモリセルを予め除去しておいて閾値電圧分布の幅を狭めておくことが有効であると考えられる。
【００１８】
このほか、近年においては微細化によるトランジスタの耐圧低下対策や低消費電力化，高速化を図るために、不揮発性半導体記憶装置を含めた様々な半導体装置が低電源電圧動作のものに移行しつつある。低電源電圧動作を実現するにはメモリセルの閾値電圧を下げる必要があり、それに伴ってメモリセルの閾値電圧分布も狭めてゆかねばならない。しかしながら、メモリセルの元々の閾値電圧分布は製造プロセスによって決まってくるため、それを一朝一夕に改善することは困難であると言える。したがって、製造工程に改良を加えることなく、消去動作等の回路動作に工夫を凝らすことで閾値電圧の分布を実質的に狭めることができれば極めて都合が良い。
【００１９】
本発明は上記の点に鑑みてなされたものであり、その目的は、デプリーションの深いメモリセルが存在しても余計な書き戻しを行わずに済み、書き戻し回数が増えて消去処理全体の処理時間の増大などを引き起こさない不揮発性半導体記憶装置を提供することにある。また、本発明の目的は、メモリセルの閾値電圧分布をできる限り狭めることで、読み出しマージンを十分確保するとともに低電源電圧動作にも適した不揮発性半導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明は、電気的に書き込みおよび一括消去が可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、消去対象のメモリセルを一括消去する第１の消去手段と、該一括消去によって過剰に消去されたメモリセルをメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、該書き戻しの後に所望の消去判定レベルまで消去されていないメモリセルを消去する第２の消去手段と、該消去の後に所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段とを具備することを特徴としている。
また、請求項２記載の発明は、電気的に書き込みおよび一括消去可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、消去対象のメモリセルを所望の消去判定レベルよりも高い第１の消去判定レベルまで一括消去する第１の消去手段と、該一括消去によって過剰に消去されたメモリセルを所望の書き戻し判定レベルよりも低い第１の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、該書き戻しの後に前記所望の消去判定レベルまで消去されていないメモリセルを消去する第２の消去手段と、該消去の後に前記所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段とを具備することを特徴としている。
【００２１】
また、請求項３記載の発明は、請求項２記載の発明において、前記第１の消去判定レベルは、過剰に消去されていないメモリセルの閾値電圧が前記第１の書き戻し手段による書き戻しで上昇する電圧分だけ、前記所望の消去判定レベルよりも高く設定されていることを特徴としている。
また、請求項４記載の発明は、電気的に書き込みおよび一括消去可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、消去対象のメモリセルを所望の消去判定レベルまで一括消去する消去手段と、該一括消去によって過剰に消去されたメモリセルを所望の書き戻し判定レベルよりも低い第１の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、該書き戻しの後に前記所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段とを具備することを特徴としている。
また、請求項５記載の発明は、請求項２〜４の何れかの項記載の発明において、前記第１の書き戻し判定レベルは、過剰に消去されていないメモリセルの閾値電圧が前記第１の書き戻し手段による書き戻しで上昇する電圧分だけ、前記所望の書き戻し判定レベルよりも低く設定されていることを特徴としている。
【００２２】
また、請求項６記載の発明は、請求項１〜５の何れかの項記載の発明において、前記第１の書き戻し手段が書き戻しの際に前記メモリセルへ印加する書き込み制御電圧は、前記第２の書き戻し手段が書き戻しの際に前記メモリセルへ印加する書き込み制御電圧よりも高いことを特徴としている。
また、請求項７記載の発明は、請求項１〜６の何れかの項記載の発明において、前記第１の書き戻し手段又は前記第２の書き戻し手段は、書き戻しに伴って行われるベリファイの際に、該ベリファイの対象となっているメモリセルに印加する読み出し制御電圧を通常の読み出しのときに印加する読み出し制御電圧よりも高く設定していることを特徴としている。
【００２３】
また、請求項８記載の発明は、請求項１〜７の何れかの項記載の発明において、前記第１の書き戻し手段又は前記第２の書き戻し手段は、書き戻しの対象となっているメモリセルを過剰に消去されていないメモリセルの閾値電圧分布の中間付近に書き戻すことを特徴としている。
また、請求項９記載の発明は、消去対象のメモリセルを第１の消去判定レベルよりも高い第２の消去判定レベルまで一括消去する第１の消去ステップと、前記一括消去によって過剰に消去されたメモリセルを第１の書き戻し判定レベルよりも低い第２の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻しステップと、前記第１の書き戻しステップの後に前記第１の消去判定レベルまで消去されていないメモリセルを消去する第２の消去ステップと、前記第２の消去ステップの後に前記第１の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻しステップとを有することを特徴としている。
【００２４】
【発明の実施の形態】
〔基本思想〕
以下、図面を参照して本発明の実施形態について説明するが、まず始めに図２のグラフを参照して本発明による消去処理の基本となる技術思想について説明する。なお、以下では不揮発性半導体記憶装置の一例としてフラッシュメモリを取り上げて説明する。また、図２では図８に準じて同一の分布については同じ符号を付与してある。
【００２５】
本発明では消去対象ブロックに対する消去処理を２つの段階（すなわち、後述する「第１ステップ」および「第２ステップ」）を踏んで行うものとし、各ステップにおいてそれぞれ消去及び書き戻しを行っている。その際、書き戻し判定レベルおよび消去判定レベルをステップ毎に別々に設定している。ここで言う「書き戻し判定レベル」とは、これを下回る閾値電圧を持った深いデプリーションのメモリセルに書き戻しを行って当該書き戻し判定レベル以上の閾値電圧にするためのレベルを意味している。一方、「消去判定レベル」とは、これを上回る閾値電圧を持つメモリセルを消去して当該消去判定レベル以下の閾値電圧にするためのレベルを意味している。
【００２６】
なお、従来技術で挙げた上記公報では、本発明の書き戻し判定レベルに相当する「デプリートベリファイ電圧」をそのままワード線に印加して書き戻しを行うべきか否か判定している。これに対し、後述する本発明の実施形態では書き戻し判定レベルをそのままワード線に印加しているわけではない。すなわち、本実施形態における書き戻し判定レベルは、書き戻し対象になるメモリセルと書き戻し対象にならないメモリセルとの間の閾値電圧の境界を示すものである。
【００２７】
さて、図２の左端に示したグラフは図８に示した分布Ｄ１〜Ｄ３を重ね合わせたものを参考までに示したものである。また、図２の中央に示すグラフは第１ステップの動作を示しており、図２の右端に示したグラフは第２ステップの動作を示している。そして、ここでは消去対象ブロックの閾値電圧の分布を「書き戻し判定レベル２」〜「消去判定レベル２」の範囲内に収めることを目標として消去を行うようにしている。
【００２８】
まず第１ステップでは、「消去判定レベル２」よりも高めに設定された「消去判定レベル１」を用いて、消去対象ブロックの消去と当該消去が完了したかどうかの判定（以下これらを「消去・ベリファイ」という）を実施する。第１ステップではこの消去・ベリファイに引き続いて、消去対象ブロックに対する書き戻しと当該書き戻しが完了したかどうかの判定（以下これらを「書き戻し・ベリファイ」という）を実施する。その際、デプリーションの深いメモリセルの影響によって閾値電圧が見かけ上低くなることを考慮して、「書き戻し判定レベル２」よりも低めに設定された「書き戻し判定レベル１」を用いて書き戻し・ベリファイを行う。
【００２９】
こうした第１ステップの処理を行うことで、過剰に消去されたメモリセルだけを正常に消去されたメモリセルの閾値電圧分布の範囲内に書き戻すことができる。その結果、図２の中央のグラフに示されている分布Ｄ１および分布Ｄ６からなる幅の広い分布から分布Ｄ１がなくなって幅の狭い分布となる。ここで、深いデプリーションのメモリセルが書き戻し・ベリファイによって存在しなくなるため、閾値電圧分布が下がったように見えていた現象が解消されて実際の分布が見えてくる。このため、上記のように幅が狭くなった分布は図２の中央のグラフに分布Ｄ７として示したごとく、書き戻し前に比べて全体的に閾値電圧の分布が上がったものとなる。なお、第１ステップの書き戻しで深いデプリーションのメモリセルを書き戻す場合には、正常に消去された分布Ｄ６の中間付近（ないしはピーク近傍）を目標に書き戻しを行うことで、メモリセルの閾値電圧分布を図２のＤ７に示したような形状にすることができる。
【００３０】
次に、第２ステップでは目標としている判定レベルを使用して消去および書き戻しを行う。すなわち、まず「消去判定レベル２」を用いて第１ステップと同様に消去・ベリファイを行うことで、閾値電圧の分布を図２の右端のグラフに示した分布Ｄ８とする。次に、この消去・ベリファイによって生じた若干消去され過ぎたメモリセル（以下「浅いデプリーションのメモリセル」という）を無くすために、「書き戻し判定レベル２」を用いて第１ステップと同様に書き戻し・ベリファイを行う。
【００３１】
つまり第２ステップでは、目標とする閾値電圧分布の上限よりも閾値電圧が高いメモリセルについては、その閾値電圧を上限以下に収めるためにさらなる消去を行うほか、目標とする閾値電圧の分布の下限よりも閾値電圧が低いメモリセルについてはこれを目標とする閾値電圧分布の中へ書き戻すようにしている。そうすることで、消去対象ブロックの閾値電圧分布を所望の範囲内に収めることができる。
【００３２】
なお、上記公報では１回目の書き戻し・ベリファイにあたって、同一のデジット線に接続されている全てのメモリセルに書き戻しを行ってからベリファイを行うようにしている。このため、書き戻しを行うべきメモリセルと書き戻しを行う必要のないメモリセルが同一デジット線に混在して接続されていると、書き戻す必要のないメモリセルまで書き戻してしまって閾値電圧の分布が全体的に上がってしまう。これに対して本発明では、第１ステップ及び第２ステップの何れにおいてもメモリセル単位で書き戻し・ベリファイを行っているため、本当に書き戻しが必要なメモリセルについてだけ書き戻しを行うことが可能となる。
【００３３】
ここで、第１ステップで用いる「書き戻し判定レベル１」を第２ステップで用いる「書き戻し判定レベル２」よりも低いレベルに設定している。これは、上述したように深いデプリーションのメモリセルの影響で閾値電圧分布が下がるためであって、そうしないと書き戻す必要のないメモリセルまで書き戻してしまう可能性があることによる。また、第１ステップで用いる「消去判定レベル１」を第２ステップで用いる「消去判定レベル２」よりも高く設定している。これは、第１ステップにおける書き戻しによって、深いデプリーションのメモリセルによって下がって見えていた閾値電圧分布が実際の分布に戻って「消去判定レベル１」より上のところまで上昇するので、「消去判定レベル２」〜「消去判定レベル１」の間の閾値電圧を持つメモリセルについては第２ステップの消去・ベリファイでまとめて書き戻すようにしたためである。
【００３４】
なお、「消去判定レベル１」と「消去判定レベル２」の差電圧，および，「書き戻し判定レベル１」と「書き戻し判定レベル２」の差電圧をともにΔＶとおくと、このΔＶの値は図４に示すように見かけ上の分布（図中の「誤Ｖｔｍ」）における閾値電圧の上限値と実際の分布（図中の「実Ｖｔｍ」）における閾値電圧の上限値との差電圧に設定される。もっとも、実際の閾値電圧の分布を測定することは困難であることが予想される。このため、深いデプリーションのメモリセルがメモリセルアレイ内にどの程度の割合で存在するかをシミュレーションによって算出するとともに、深いデプリーションのメモリセルによって閾値電圧の分布がどの程度シフトするかを計算で求めることによってΔＶの値を決定するようにしている。
【００３５】
このほか、本発明では書き戻し・ベリファイを行う際にワード線へ印加する電圧を通常の読み出しのときに用いるワード線電圧よりも高くしている。そこでこの理由について図３を参照しつつ以下に説明する。同図では、横軸がメモリセルのコントロールゲート・ソース間に印加されるゲート・ソース間電圧ＶＧＳ，縦軸がドレイン電流Ｉｄである。また、符号Ｃ１は書き込み状態にある書き込みセルのＶＧＳ−Ｉｄ特性，符号Ｃ２はリファレンスセル６（図１参照）のＶＧＳ−Ｉｄ特性，符号Ｃ３は正常な消去状態にある消去セルのＶＧＳ−Ｉｄ特性，符号Ｃ４は深いデプリーションを持ったメモリセルのＶＧＳ−Ｉｄ特性である。なお、図からも明らかなごとくこれらは何れも指数関数状の特性となっている。また、特性Ｃ２は通常の読み出しの際のリファレンスセルの特性を示したものであって、書き込みセルと消去セルを識別できるように特性Ｃ１および特性Ｃ３の間になるように閾値電圧が調整されている。
【００３６】
デプリーションの深いメモリセルだけを対象として書き戻しを行うためには、深いデプリーションのメモリセルと正常に消去されているメモリセルを識別できれば良い。それには、リファレンスセル６に流れる電流の電流量Ｉｒｅｆを特性Ｃ３と特性Ｃ４の間で設定すれば良い。いま例えばメモリセルのゲート・ソース間電圧ＶＧＳを通常の読み出しのときと同様の例えば“５Ｖ”に設定したとする。そうすると、正常に消去されたメモリセル，デプリーションの深いメモリセルにそれぞれ流れる電流の電流量は上記ゲート・ソース間電圧ＶＧＳに対応する特性Ｃ３，Ｃ４から得られ、それぞれＩ３ａ，Ｉ４ａとなる。したがって、これらの間の例えば電流量Ｉｒａがリファレンスセル６に流れるように、リファレンスセル６のコントロールゲートに印加されるゲート・ソース間電圧ＶＧＳをＶＲＥＦａに設定する。あるいは、リファレンスセル６の閾値電圧を調整して、ゲート・ソース間電圧ＶＧＳに“５Ｖ”を印加したときに電流量Ｉｒｅｆ＝Ｉｒａとなるようにすれば良い。
【００３７】
ここで、上述したようにデプリーションの深いメモリセルではコントロールゲートに電圧が印加されていない（ゲート・ソース間電圧ＶＧＳ＝０）場合であっても、図３に示した電流量Ｉｄｅｐに相当する電流が流れている。したがって、正常に消去されたメモリセルと同一のディジット線に対して深いデプリーションのメモリセルが例えば１個だけ接続されていたとすると、正常に消去されたメモリセルを選択したときに当該ディジット線に流れる電流（図９のＩｄに相当）の電流量は“Ｉ３ａ＋Ｉｄｅｐ”となる。
【００３８】
このため、電流量“Ｉ３ａ＋Ｉｄｅｐ”が電流量Ｉｒａよりも大きくなってしまうと、深いデプリーションのメモリセルの影響によって正常に消去されたメモリセルとデプリーションの深いメモリセルを電流量から識別することができなくなってしまう。つまり、メモリセルのゲート・ソース間電圧ＶＧＳが“５Ｖ”程度と低いときには、電流量Ｉ３ａに対する電流量Ｉｄｅｐの割合が大きいためにその影響を無視することができない。こうした影響の程度は同一のディジット線に深いデプリートのメモリセルが１個だけでなく多数接続されているとさらに顕著なものとなる。
【００３９】
これに対して、ゲート・ソース間電圧ＶＧＳを“５Ｖ”よりも高くして例えば電圧ＶＶＥＲ に設定したとする。この場合、正常に消去されたメモリセル，深いデプリーションのメモリセルにそれぞれ流れる電流の電流量は特性Ｃ３，Ｃ４からそれぞれＩ３ｂ，Ｉ４ｂとなるので、上記ディジット線に流れる電流Ｉｄの電流量は“Ｉ３ｂ＋Ｉｄｅｐ”となる。また、リファレンスセル６にはこれら電流量Ｉ３ｂ，Ｉ４ｂの間の電流量として例えば電流量Ｉｒｂが流れるようにするので、リファレンスセル６のゲート・ソース間電圧ＶＧＳをＶＲＥＦｂに設定するか、リファレンスセル６の閾値電圧を調整して電圧ＶＶＥＲ で電流量Ｉｒｂが流れるように設定する。
【００４０】
ここで、上述したようにメモリセルのＶＧＳ−Ｉｄ特性は指数関数的（二乗関数）であることから“Ｉ４ａ−Ｉ３ａ”の値に比べて“Ｉ４ｂ−Ｉ３ｂ”の値は極めて大きくなる。もっとも、図示の都合から図３では“Ｉ４ｂ−Ｉ３ｂ”が“Ｉ４ａ−Ｉ３ａ”の数倍程度になっているが実際にはこの比率はもっと大きい。以上のように、第１ステップにおける書き戻し・ベリファイでは、メモリセルのゲート・ソース間電圧ＶＧＳをＶＶＥＲ 程度あるいはそれよりも高くすることで、消去セルまたは過剰消去セルに流れる電流量に比べて深いデプリーションのメモリセルに流れる電流量Ｉｄｅｐを十分小さくすることができ、事実上その影響を無視することができる。このため、電流量“Ｉ３ｂ＋Ｉｄｅｐ”が電流量Ｉｒｂよりを上回ってしまう恐れはなくなって、正常に消去されたメモリセルと過剰に消去されたメモリセルをより正確に識別できるようになる。
【００４１】
なお、第２ステップにおける書き戻し・ベリファイでは、深いデプリーションのメモリセルが第１ステップの書き戻し・ベリファイで除去されている。このため、通常の読み出しのときと同様にメモリセルのゲート・ソース間電圧ＶＧＳへ“５Ｖ”程度を印加しても、第１ステップにおける書き戻し・ベリファイのような問題が生じることはない。したがって、ワード線に印加する電圧とリファレンスセル６のコントロールゲートに印加する電圧もゲート・ソース間電圧ＶＧＳに応じて下げても良い。もっとも、ゲート・ソース間電圧ＶＧＳをＶＶＥＲ のままにしても良い。ここで、第２ステップでは、深いデプリーションのメモリセルよりも高閾値電圧である浅いデプリーションのメモリセルを対象として書き戻し・ベリファイを行うため、その特性は特性Ｃ４に比べて特性Ｃ３寄りのものとなる。このため、リファレンスセル６のゲート・ソース間電圧ＶＧＳをＶＲＥＦｂよりも低くして電流量Ｉｒｅｆを下げるか、あるいは、リファレンスセル６の閾値電圧を調整すれば良い。
【００４２】
以上のように、デプリーションの深いメモリセルをまず書き戻してから浅いデプリーションのメモリセルを書き戻してやることで、浅いデプリーションのメモリセルを書き戻す時点では閾値電圧の分布が見かけ上低くなるといったことはない。このため、余計な書き戻しが発生することがなくなって消去処理全体の処理時間を従来に比べて短縮することができる。また、従来に比べて閾値電圧の分布の幅を狭くすることができるため、十分な読み出しマージンを確保できるとともに、製造工程などに手を加えることなく低電源電圧動作に適したフラッシュメモリを実現することが可能となる。また、「消去判定レベル１」まで消去できた段階で過剰に消去されたメモリセルを書き戻すようにしたので、書き戻すべきメモリセル数を従来より大幅に少なくすることができ、その結果、消去に要する時間を大幅に短縮できる。
【００４３】
〔第１実施形態〕
（１）構成の説明
次に、上述した技術思想を実現するための具体的なフラッシュメモリの構成について説明する。図１は本実施形態によるフラッシュメモリの構成を示すブロック図であって、メモリセルがディジット線に対して並列に接続されたいわゆるＮＯＲ型のフラッシュメモリについて例示したものである。同図において、メモリセルアレイ１はマトリクス状に配列された９個のメモリセル２−１１〜２−１３，２−２１〜２−２３，２−３１〜２−３３で構成されている。個々のメモリセルはワード線ＷＬ１〜ＷＬ３およびディジット線ＤＬ１〜ＤＬ３が交差する位置に配置されている。
【００４４】
なお、図示の都合からここではメモリセルアレイ１を３行（ロウ）×３列（カラム）の構成としたが、当然ながら実際には多数のロウ（ワード線）および多数のカラム（ディジット線）で構成されている。また、各メモリセルは何れも一般的なフラッシュメモリで採用されているメモリセルと同様の構成であって、ソース端子，ドレイン端子のほかに積層ゲート構造のコントロールゲート及びフローティングゲートを備えている。このうち、各メモリセルのウエルは消去単位である所定のブロック毎に共通であって、この共通ウエルには図示しないウエルバイアス回路から電源が供給される。このほか、各メモリセルアレイのコントロールゲートは対応するワード線に接続され、ドレイン端子は対応するディジット線に接続される。また、各メモリセルのソース端子は図示しないスイッチを介して接地電位に接続されており、メモリセルの消去を行う際にはこのスイッチがオフにされてソース端子がオープン状態となる。
【００４５】
アドレスバッファ２は、フラッシュメモリ外部から与えられるアドレスＡＤＲ，又は，シーケンスコントローラ１０（後述）から与えられるアドレスをバッファリングして出力する。これらアドレスはロウアドレスおよびカラムアドレスから成っており、上述したワード線ＷＬ１〜ＷＬ３はそれぞれロウアドレス“０”〜“２”に対応し、ディジット線ＤＬ１〜ＤＬ３はそれぞれカラムアドレス“０”〜“２”に対応している。
【００４６】
ロウデコーダ・ドライバ３はアドレスバッファ２から供給されるアドレス中のロウアドレス部分をデコードし、当該ロウアドレスで指定されたワード線ＷＬ１〜ＷＬ３のうちの何れかのワード線を活性化させる。その際、ロウデコーダ・ドライバ３は選択されたワード線に対して高電圧発生回路１１又は高電圧発生回路１２（ともに後述する）の何れかから供給される電圧を印加する。
【００４７】
カラムデコーダ・スイッチ４はアドレスバッファ２から供給されるアドレス中のカラムアドレス部分をデコードし、そのデコード結果に応じてディジット線ＤＬ１〜ＤＬ３の中から選択した何れかのディジット線をセンスアンプ５に接続する。センスアンプ５はカラムデコーダ・スイッチ４で選択されたディジット線に流れる電流の電流量と、リファレンスセル６に流れる基準となる電流量Ｉｒｅｆを比較して、アドレスＡＤＲで選択されたメモリセルの保持データをセンス結果として出力する。
【００４８】
上述したように、通常の読み出しではメモリセルのゲート・ソース間に“５Ｖ”程度の電圧が印加されるようにワード線ＷＬ１〜ＷＬ３の電圧を設定する。メモリセルが書き込みセル（“０”）であれば閾値電圧は高くなっており、“５Ｖ”程度の電位を印加してもメモリセルに電流は殆ど流れない。一方、メモリセルが消去セル（“１”）であれば閾値電圧は低くなっており、“５Ｖ”程度の電位を印加することでメモリセルに電流が流れるようになる。そこで、例えば通常のメモリセルからの読み出しであれば、リファレンスセル６の特性を図３の特性Ｃ２として、ＶＧＳ＝５Ｖを印加したときに特性Ｃ２から得られる電流量をリファレンスセル６に流れる電流量Ｉｒｅｆとする。こうすることで、ディジット線に流れる電流の電流量が電流量Ｉｒｅｆ以上であればメモリセルの記憶データは“０”，電流量Ｉｒｅｆ未満であればメモリセルの記憶データは“１”である。
【００４９】
なお、センスアンプ５の出力は一般的なフラッシュメモリと同じくデータ出力バッファ（図示省略）でバッファリングされてから外部へ出力されるが、本発明の説明には差し当たって必要ないので敢えて図示していない。また、図１では図示を簡潔にするためにセンスアンプを１台だけ示してあるが、実際には、外部との間で同時に入出力されるデータの幅（例えば８ビット）に相当する台数のセンスアンプが設けられている。
【００５０】
次に、リファレンスセル６は上記各メモリセルと同様の構造であって、後述する高電圧発生回路１３から自身のコントロールゲートへ供給される電圧に従って、ドレイン電流の電流量Ｉｒｅｆが制御される。なお、センスアンプ５に対して電流量Ｉｒｅｆを供給するための回路構成はリファレンスセル６を用いたものに限定されず、定電流回路などを用いて構成するようにしても良い。次に、データ入力バッファ７はフラッシュメモリ外部から供給されるデータＤＡＴＡをバッファリングして出力する。供給されるデータＤＡＴＡとしては、メモリセルに書き込むべきデータそのものやフラッシュメモリに対するコマンドを指定するためのデータなどがある。
【００５１】
次に、コントロールバッファ８はフラッシュメモリのアクセスを制御するために外部から入力される各種の制御信号をバッファリングして出力する。なお、入力される制御信号は一般的なフラッシュメモリと同様であって、図示したチップイネーブル信号／ＣＥ，出力イネーブル信号／ＯＥ，書き込みイネーブル信号／ＷＥなどがあるが、この他にもリセット信号などが入力される。次に、コマンドデコーダ９はコントロールバッファ８から供給される制御信号の示すタイミングで、アドレスバッファ２およびデータ入力バッファ７から供給されるアドレスおよびデータを取り込んでデコードを行い、これらによって指定されたコマンドの種類およびそのパラメータをシーケンスコントローラ１０へ通知する。なお、パラメータとしては、ブロック単位で消去するときのブロックアドレスおよびブロック長などがある。
【００５２】
次に、シーケンスコントローラ１０は、コマンドデコーダ９から出力されるコマンドの種類およびパラメータならびにセンスアンプ５から供給されるセンス結果に基づいて高電圧発生回路１１〜１３を制御して、消去・ベリファイおよび書き込み・ベリファイに関わる動作を司る中枢部である。なお、このシーケンスコントローラ１０の機能の詳細については動作説明に譲るものとし、ここでは詳しく説明しない。
【００５３】
次に、高電圧発生回路１１は第１ステップにおける書き戻し・ベリファイでワード線に印加すべき電圧をロウデコーダ・ドライバ３に供給する。同様にして、高電圧発生回路１２は第２ステップにおける書き戻し・ベリファイでワード線に印加すべき電圧をロウデコーダ・ドライバ３に供給する。一方、高電圧発生回路１３は第１ステップおよび第２ステップの書き戻し・ベリファイにおいてリファレンスセル６のコントロールゲートへ印加すべき電圧を発生させる。なお、高電圧発生回路１１〜１３の具体的構成例としては、電源電位と接地電位との間に複数の抵抗素子を直列に配置して抵抗分割を行い、隣接する抵抗素子の接続ノードのどこから電圧を取り出すかによって所望の電圧を発生させれば良い。
【００５４】
（２）動作の説明
▲１▼ 消去コマンドの入力
次に、図５に示すタイミングチャートを参照しつつ、上述した構成を持ったフラッシュメモリにおける消去動作について説明する。まず、チップイネーブル信号／ＣＥ，出力イネーブル信号／ＯＥ，書き込みイネーブル信号／ＷＥの各レベル，アドレスＡＤＲの値およびデータＤＡＴＡの値の組み合わせによって、フラッシュメモリ外部から消去コマンドの指定を行う。その際、特定のブロックだけを消去させる場合にはアドレスＡＤＲを利用して消去対象のブロックを指定するようにする。
【００５５】
すると、コマンドデコーダ９はアドレスバッファ２，データ入力バッファ７およびコントロールバッファ８から上記各信号，アドレスＡＤＲおよびデータＤＡＴＡを取り込んで消去コマンドが指定されたことを認識し、パラメータとともにコマンドの種類をシーケンスコントローラ１０へ通知する。シーケンスコントローラ１０は消去コマンドの通知を受けて内部で消去動作のシーケンスを開始させる。また、ブロック単位の消去を行う場合、シーケンスコントローラ１０は送られてきたパラメータに基づいて、消去対象ブロックの消去開始アドレス，消去終了アドレスをロウ側及びカラム側についてそれぞれ生成して内部のレジスタに保持しておく。なお、本実施形態では消去対象ブロックとしてディジット線ＤＬ２，ＤＬ３に接続されたメモリセルが指定されたことを想定する。
【００５６】
▲２▼ 予備書き込み
次に、シーケンスコントローラ１０は、予備書き込み（プリライト）を行って消去対象ブロック内の全てのメモリセルを予め書き込み状態にしておく（ステップＳ１）。すなわち、消去コマンドが指定された時点において、メモリセルアレイ１には書き込み状態のメモリセルと消去状態のメモリセルが混在しているので、消去状態のメモリセルに書き込みを行うことでこれら消去状態のメモリセルを全て書き込み状態にする。なお、予備書き込みそのものは本発明の主旨とは直接関連しないことと、その詳細動作は後述する書き戻し動作（図６を参照）とほぼ同様であるため、書き戻し動作の説明を行ってから最後に補足説明する。
【００５７】
▲３▼ 第１の消去・ベリファイ
次に、シーケンスコントローラ１０は図５に示す「第１ステップ」に処理を進めて、まず第１の消去・ベリファイ動作を実施する。シーケンスコントローラ１０が高電圧発生回路１１，ウエルバイアス回路，カラムデコーダ・スイッチ４及び図示しないスイッチに指示を行うことで、高電圧発生回路１１はワード線に印加すべき消去用のゲート電圧（例えば“−１０Ｖ”）を発生させてロウデコーダ・ドライバ３に供給する。ロウデコーダ・ドライバ３は高電圧発生回路１１から供給される消去用のゲート電圧を消去対象ブロックに対応する各ワード線（この場合はワード線ＷＬ１〜ＷＬ３の全て）に印加する。
【００５８】
また、ウエルバイアス回路は消去対象ブロックに対応する共通ウエルに対して消去用のウエル電圧（例えば“７Ｖ”）を供給する。さらに、カラムデコーダ・スイッチ４は内部のスイッチをオフにすることで、メモリセルアレイ１内の各メモリセルのドレイン端子をオープン状態にする。またこのときには各メモリセルのソース端子も図示しないスイッチがオフになってオープン状態とされる。これらによって、既存のフラッシュメモリと同様に消去対象ブロック内のメモリセル２−１２，２−１３，２−２２，２−２３，２−３３，２−３３が全て消去される（ステップＳ２）。ここで、一般的なフラッシュメモリと同じく、ステップＳ２の消去動作は予め決められた単位時間毎の消去を間欠的に繰り返しすことで徐々に消去を行っているため、単位時間の消去に引き続いてベリファイを行うことで、消去対象ブロック内の全メモリセルが消去状態に達したかどうかを確認する。
【００５９】
具体的には、消去対象ブロック内の全メモリセルの閾値電圧が「消去判定レベル１」以下となったかどうかを上記ベリファイによって確認する（ステップＳ３）。そのためにシーケンスコントローラ１０は、消去対象ブロックの範囲内でアドレスバッファ２に供給するアドレスのロウアドレス部分及びカラムアドレス部分を更新しながらメモリセルを順次選択し、選択されたメモリセルに対して以下のような動作を行う。
【００６０】
シーケンスコントローラ１０が高電圧発生回路１１，１３に指示を行うことで、高電圧発生回路１１は「消去判定レベル１」に等しいワード線電圧を発生させてロウデコーダ・ドライバ３に供給する。また、高電圧発生回路１３はリファレンスセル６のコントロールゲートに電圧を供給して電流量Ｉｒｅｆの電流がリファレンスセル６に流れるようにする。このときの電流量Ｉｒｅｆは、深いデプリーションのメモリセルに流れるトータルの電流量よりも少し大きな値にしておく。そうすると、アドレスバッファ２から供給されるロウアドレスに対応するワード線に接続されたメモリセルの閾値電圧が「消去判定レベル１」以下であれば、当該メモリセルがオンとなって上記ワード線電圧に応じた電流量の電流がディジット線に流れるようになる。
【００６１】
これに対し、メモリセルの閾値電圧が「消去判定レベル１」を越えていれば当該メモリセルがオフになるため、選択されたメモリセルが接続されているディジット線に電流は流れない。もっとも、同一ディジット線に接続されたメモリセルの中に深いデプリーションのメモリセルがあればこれらメモリセルに流れる分の電流がディジット線に流れる。一方、カラムデコーダ・スイッチ４は、アドレスバッファ２から供給されるカラムアドレスに対応したディジット線をセンスアンプ５に接続する。センスアンプ５はこのディジット線に流れる電流量と電流量Ｉｒｅｆを比較してその比較結果をシーケンスコントローラ１０に通知する。
【００６２】
シーケンスコントローラ１０はディジット線の電流量が電流量Ｉｒｅｆ以上であれば選択されたメモリセルの閾値電圧が「消去判定レベル１」に達したと見なして、新たなメモリセルについて同様のベリファイを行う。これに対してディジット線に流れる電流量が電流量Ｉｒｅｆ未満であれば、まだ十分に消去されていないメモリセルがある（ステップＳ３が“Ｆａｉｌ”）ため、シーケンスコントローラ１０はいま述べたステップＳ２，Ｓ３の処理を繰り返す。この繰り返しによって消去対象ブロック内の全メモリセルが「消去判定レベル１」に達する（ステップＳ３が“Ｐａｓｓ”）と、これらメモリセルの見かけ上の閾値電圧分布は図２の中央のグラフに示した分布Ｄ１，Ｄ６となる。
【００６３】
▲４▼ 第１の書き戻し・ベリファイ
そこで、シーケンスコントローラ１０は第１の消去・ベリファイに引き続いて第１の書き戻し・ベリファイを行う（図５のステップＳ４，Ｓ５）。まずシーケンスコントローラ１０は「書き戻し判定レベル１」を用いてベリファイ（ステップＳ４）を実施する。その結果、書き戻しが完了していない（同ステップが“Ｆａｉｌ”）のであればシーケンスコントローラ１０は書き戻し（ステップＳ５）を行うようにして、書き戻しが完了する（ステップＳ４が“Ｐａｓｓ”）までこれらステップＳ４，Ｓ５を繰り返す。以下、これらの処理について図６を参照してさらに詳しく説明する。
【００６４】
ここで、図６に示したＸＳｔａｒｔ，ＸＥｎｄはそれぞれロウ側の消去開始アドレス，消去終了アドレス、ＹＳｔａｒｔ，ＹＥｎｄはそれぞれカラム側の消去開始アドレス，消去終了アドレスである。上述したようにここではディジット線ＤＬ２，ＤＬ３について消去を行うので、シーケンスコントローラ１０はＸＳｔａｒｔ，ＸＥｎｄ，ＹＳｔａｒｔ，ＹＥｎｄをそれぞれ“１”，“３”，“２”，“３”とする。また、図６に示したＸａｄｄ，Ｙａｄｄは各時点で書き戻し・ベリファイの対象となっているメモリセルのロウアドレス，カラムアドレスを表し、Ｔｃｙｃは個々の書き戻し処理で書き戻しを実施した回数を表す。さらに、Ｒｅｔｒｙ Ｍａｘ は書き戻し実施回数の最大許容値であって、これらＸａｄｄ，Ｙａｄｄ，Ｔｃｙｃ，Ｒｅｔｒｙ Ｍａｘ は何れもシーケンスコントローラ１０内のレジスタに保持される。
【００６５】
まず、シーケンスコントローラ１０はＹａｄｄをＹＳｔａｒｔ（＝“２”）に初期化（ステップＳ２１）するとともにＸａｄｄをＸＳｔａｒｔ（＝“１”）に初期化（ステップＳ２２）し、ＸａｄｄおよびＹａｄｄからなるアドレスをアドレスバッファ２に供給して、書き戻し・ベリファイの対象となるメモリセルを指定する。次に、シーケンスコントローラ１０はＴｃｙｃを“１”に初期化（ステップＳ２３）してからベリファイを行う（ステップＳ２４）。このベリファイのためにシーケンスコントローラ１０が高電圧発生回路１１へ指示すると、高電圧発生回路１１は通常の読み出しの時よりも高いワード線電圧を発生させ、ロウデコーダ・ドライバ３がこのワード線電圧をＸＳｔａｒｔの値“１”に対応するワード線ＷＬ１に印加する。
【００６６】
これにより、ワード線ＷＬ１に接続された各メモリセルのゲート・ソース間電圧ＶＧＳが例えば図３に示した電圧ＶＶＥＲ となる。これと同時にシーケンスコントローラ１０が高電圧発生回路１３へ指示を行うことで、高電圧発生回路１３は電流量Ｉｒｅｆが「書き戻し判定レベル１」に相当する電流量（例えば図３に示した電流量Ｉｒｂ）となるような電圧（例えば図３に示した電圧ＶＲＥＦｂ）を発生させる。この後は消去・ベリファイのところで説明したのと同様のベリファイ動作がなされて、ＸａｄｄおよびＹａｄｄで指定されたメモリセル２−１２ に関するセンス結果がセンスアンプ５からシーケンスコントローラ１０へ通知される。
【００６７】
シーケンスコントローラ１０は通知されたセンス結果に従って、メモリセル２−１２ の閾値電圧が「書き戻し判定レベル１」未満（ステップＳ２４が“Ｆａｉｌ”）であれば深いデプリーションの状態にあるので、メモリセル２−１２ に書き戻しを行って当該メモリセルの閾値電圧を高くする（ステップＳ２５）。書き戻しそのものは既存のフラッシュメモリで行われている書き込みと同じであって、例えば、書き込み対象のメモリセルのコントロールゲート，ドレイン端子，ソース端子に対してそれぞれ“１２Ｖ”，“７Ｖ”，“０Ｖ”を印加して、予め決めてられている単位時間だけ書き込みを行うようにする。
【００６８】
１回分の書き戻しが終わったならば、シーケンスコントローラ１０は書き戻しの回数を調べるが、この時点ではＴｃｙｃが“１”であってまだＲｅｔｒｙ ｍａｘ に達していない（ステップＳ２６が“Ｎｏ”）。そこで、シーケンスコントローラ１０は次のベリファイのためにＴｃｙｃを“１”だけインクリメント（ステップＳ２７）したのち、再びベリファイ・書き戻しを繰り返す。こうしてステップＳ２４〜Ｓ２７を繰り返してゆき、メモリセル２−１２ の閾値電圧が「書き戻し判定レベル１」以上になる（ステップＳ２４が“Ｐａｓｓ”）と、シーケンスコントローラ１０は次のメモリセルを対象として書き戻し・ベリファイを行う。
【００６９】
すなわち、シーケンスコントローラ１０は、Ｘａｄｄ（＝“１”）がＸＥｎｄ（＝“３”）に一致するかどうかを判定し、それによってＹｓｔａｒｔ（＝“２”）で示されるディジット線について書き戻し・ベリファイを行っていないメモリセルがまだ残っているか否かを調べる。この場合は両者が一致していない（ステップＳ２９が“Ｎｏ”）ため、シーケンスコントローラ１０はＸａｄｄを“１”だけインクリメント（ステップＳ３０）させて、次のメモリセル２−２２ を対象として書き戻し・ベリファイを実施する（ステップＳ２３〜Ｓ３０）。
【００７０】
なお、ステップＳ２４〜Ｓ２７の繰り返しでＴｃｙｃがＲｅｔｒｙ Ｍａｘ に達した場合は、書き戻しをそれ以上繰り返しても「書き込み判定レベル１」以上とならないので、シーケンスコントローラ１０は処理を異常終了させる（ステップＳ２８）。こうしてステップＳ２３〜Ｓ３０を繰り返してゆくと、ディジット線ＤＬ２に接続された全てのメモリセルについて書き戻し・ベリファイが終了する（ステップＳ２９が“Ｙｅｓ” ）。そこで、シーケンスコントローラ１０は新たなディジット線ＤＬ３を対象として書き戻し・ベリファイを行うようにする。
【００７１】
そのためにシーケンスコントローラ１０は、Ｙａｄｄ（＝“２”）がＹＥｎｄ（＝“３”）に一致するかどうかを判定し、それによって書き戻し・ベリファイを行っていないディジット線がまだ存在するかどうかを調べる。この場合は両者が一致していない（ステップＳ３１が“Ｎｏ”）ため、シーケンスコントローラ１０はＹａｄｄを“１”だけインクリメント（ステップＳ３２）させてから、ディジット線ＤＬ３に接続された消去対象のメモリセルについて書き戻し・ベリファイを実施する（ステップＳ２２〜Ｓ３１）。こうしてステップＳ２２〜Ｓ３１を繰り返してゆくと、消去対象の全てのディジット線に関しても書き戻し・ベリファイが終了する（ステップＳ３１が“Ｙｅｓ” ）ため、シーケンスコントローラ１０は処理を第２ステップ（図５参照）に進める。
【００７２】
▲５▼ 第２の消去・ベリファイ
第２ステップにおける消去・ベリファイ（ステップＳ６，Ｓ７）では、第１のステップで使用した「消去判定レベル１」の代わりに「消去判定レベル２」を用いる点を除いて、第１ステップにおける消去・ベリファイと同じである。そして第２の消去・ベリファイが終了する（ステップＳ７が“Ｐａｓｓ”）と、消去対象ブロックの閾値電圧分布は図２の右端のグラフに示した分布Ｄ８となって、閾値電圧の上限が目標としていた「消去判定レベル２」以下となる。
【００７３】
▲６▼ 第２の書き戻し・ベリファイ
いま述べた第２の消去・ベリファイを実施すると、図２の分布Ｄ８に示したように閾値電圧が「書き戻し判定レベル２」を下回るメモリセルが生じる可能性がある。そこでシーケンスコントローラ１０は、第１ステップで使用した「書き戻し判定レベル１」の代わりに「書き戻し判定レベル２」を用いて、第１ステップと同様に書き戻し・ベリファイを実施する（ステップＳ８，Ｓ９）。
【００７４】
ここで、「書き戻し判定レベル２」は「書き戻し判定レベル１」よりもΔＶだけ高く設定されている。したがって、ワード線に第１の書き戻し・ベリファイのときと同じ電圧ＶＶＥＲ を印加するのであれば、リファレンスセル６に流すべき電流量は図２に示した電流量Ｉｒｂよりも小さくなり、これに伴ってリファレンスセル６のコントロールゲートに印加すべき電圧も電圧ＶＲＥＦｂより低くなる。こうして第２の書き戻し・ベリファイが終了（ステップＳ８が“Ｐａｓｓ”）すると、メモリセルの閾値電圧分布が目標としていた「書き戻し判定レベル２」〜「消去判定レベル２」の間に収まり、これをもって消去対象ブロック内の全てのメモリセルについての消去動作が完結する。
【００７５】
なお、上述した予備書き込みの動作は書き戻しのときの動作と次の点が相違している。すなわち、図６のステップＳ２４では「書き戻し判定レベル１」又は「書き戻し判定レベル２」を用いていた。これに対して予備書き込みの場合は、“０”と“１”を識別するためにリファレンスセル６の特性を例えば図３の特性Ｃ２として、選択されたワード線とリファレンスセル６に同一の電圧（例えば“５Ｖ”）を印加する。そうしてシーケンスコントローラ１０は、メモリセルに記憶されているデータが消去セル，書き込みセルの何れであるかを判定し、もし消去セルであればステップＳ２５で単位時間の書き込みを行って、ステップＳ２４〜Ｓ２７の繰り返しで書き込みセルの閾値電圧まで書き込みを行う。
【００７６】
〔第２実施形態〕
本実施形態は、同一のディジット線に接続されたメモリセルに深いデプリーションのメモリセルが一つも存在しないときの処理を第１実施形態よりも高速化させたものである。本実施形態によるフラッシュメモリの構成そのものは第１実施形態（図１）と同じであるとともに、その全体動作も第１実施形態（図５）と同じであって、シーケンスコントローラ１０の制御が第１実施形態と異なっている。図７は本実施形態による書き戻しの手順を示したフローチャートであって、図６とは以下の点のみが相違している。
【００７７】
消去対象となっているディジット線にデプリーションの深いメモリセルが一つでも存在するかどうかは１回のベリファイで判定することができる。そこで本実施形態では、当該ディジット線に接続された個々のメモリセルについて書き戻し・ベリファイを行う（ステップＳ２２〜Ｓ３０）前に、深いデプリーションのメモリセルが存在するかどうかを予めチェックしている（ステップＳ２１ａ）。このチェックのためのベリファイを行うにあたっては、リファレンスセル６に流す電流量Ｉｒｅｆをほぼ“０”に設定するとともに、ワード線ＷＬ１〜ＷＬ３の何れにも電圧を印加しないようにしておく。そして、消去対象となっているディジット線に電流が流れていれば深いデプリーションのメモリセルが最低一つは存在するものと判断し、さもなくば一つも存在しないと判断する。
【００７８】
そして、深いデプリーションのメモリセルが一つも存在しないのであれば、シーケンスコントローラ１０は処理をステップＳ３１に進めて新たなディジット線を対象として書き戻し・ベリファイを行う。一方、深いデプリーションのメモリセルが存在する場合には、第１実施形態と同様に処理をステップＳ２２に進めてメモリセル単位で書き戻し・ベリファイを実施してゆく。以上のように、本実施形態ではデプリーションの深いメモリセルが無いディジット線について、第１実施形態のように当該ディジット線に接続された消去対象の全てのメモリセルについて個別にベリファイを行う必要がなく、その分だけ全体の消去処理に要する処理時間を短縮させることが可能となる。
【００７９】
〔変形例〕
（１）上述した各実施形態では、書き戻し判定レベルおよび消去判定レベルを何れも２種類設けてステップ毎に別々のレベルを設定していた。しかし以下のような場合には、消去判定レベルを１種類だけにして第１ステップ及び第２ステップの消去・ベリファイで「消去判定レベル２」を共用するようにしても良い。上述したように、第１の書き戻し・ベリファイによって見かけ上の分布が実際の分布に戻るが、このときに、実際の分布において「消去判定レベル２」を越えるメモリセルが存在しないことが確実な場合もありうる。そうした場合には、第１の消去・ベリファイの際に目標とする消去レベルである「消去判定レベル２」まで消去してしまうようにしても問題ない。こうすることによって、第２のステップでは消去・ベリファイを行う必要がなくなって書き戻し・ベリファイだけを行えば良くなる。このため、消去処理全体の処理時間を短縮できるとともに、シーケンスコントローラ１０の制御を簡単化することができる。
【００８０】
（２）上述したように、メモリセルに対する書き戻しは単位時間の書き込みを繰り返し行うことで実現しているため、書き戻すべきレベル（すなわち、閾値電圧を引き上げる量）が大きいほど書き込み回数も大きくなり、それに伴って書き戻しに要する消費電流も大きくなる。一方、ワード線の電圧を高くするほど単位時間当たりの書き込み量が大きくなるため、それだけ書き込み回数が減って消費電流を低減させることが可能となる。
【００８１】
上述した各実施形態では、第１の書き戻し・ベリファイおよび第２の書き戻し・ベリファイの何れにおいても、メモリセルへ書き込むときのワード線電圧は同一であることを想定していた。しかし、図２に示したように書き戻すべきレベルは第２の書き戻し・ベリファイに比べて第１の書き戻し・ベリファイの方が大きいため、それだけ電流を余計に消費してしまう。そこで、第１の書き戻し・ベリファイのときのワード線電圧を第２の書き戻し・ベリファイのときのワード線電圧よりも高くして、第１の書き戻しのときの消費電流を低減させるようにしても良い。
【００８２】
（３）上述した各実施形態では、ＮＯＲ型のフラッシュメモリを想定して説明していた。しかしながら、本発明は深いデプリーションのメモリセルが問題となるような不揮発性半導体記憶装置であれば如何なる種類のものであっても適用対象となりうる。すなわち、同一のディジット線に複数のメモリセルが接続され、デプリーションの深いメモリセルに流れる電流量によって閾値電圧の分布が影響を受けて、閾値電圧の判定（メモリセルのベリファイ）に支障を来たすものであれば良い。したがって、上述したような一般的なＮＯＲ型のフラッシュメモリ以外にも、バーチャルグランド型のフラッシュメモリやディジット線が分割されたＮＯＲ型のフラッシュメモリなどに適用することが可能である。
【００８３】
ちなみに、バーチャルグランド型のフラッシュメモリは、複数のメモリセルのコントロールゲートを同一のワード線へ接続するとともに、隣接するメモリセルのソース端子とドレイン端子を連結することによってビット線を形成したものである。また、ディジット線分割型のフラッシュメモリは、ディジット線を階層構造にするとともに書き込みにトンネル効果を利用したものであって、ＮＯＲ型とＮＡＮＤ型の長所を併せ持っている。ちなみに、各メモリセルに選択トランジスタの機能が付いているスプリットゲート内蔵型のメモリセルを採用したフラッシュメモリや、メモリセルがディジット線に対して直列に接続されたＮＡＮＤ型のフラッシュメモリはデプリーションが問題とならないため対象外である。
【００８４】
【発明の効果】
以上説明したように、請求項１又は２記載の発明では、消去対象のメモリセルを一括消去することで過剰に消去されたメモリセルをメモリセル単位でベリファイしながら書き戻し、この書き戻しの後に所望の消去判定レベルまで消去されていないメモリセルを消去してから、所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻している。これによれば、過剰に消去されたメモリセルの影響で見かけ上閾値電圧分布が下がって見えても、書き戻す必要のないメモリセルを書き戻さずに済む。したがって、書き戻すべきメモリセルだけを正しく書き戻すことができ、余計な書き戻しが発生することがなくなって消去処理全体の処理時間を従来に比べて短縮することができる。また、従来に比べて閾値電圧の分布の幅を狭くすることができるため、十分な読み出しマージンを確保できるとともに、製造工程などに手を加えることなく低電源電圧動作に適した不揮発性半導体記憶装置を実現できる。
【００８５】
また、請求項２記載の発明では、最初に一括消去する際に所望の消去判定レベルよりも高い第１の消去判定レベルまで消去している。そのためには、例えば請求項３記載の発明のように、過剰に消去されたメモリセルの書き戻しによって過剰に消去されていないメモリセルの閾値電圧が上昇する電圧分だけ、最初の消去の際の判定レベルを所望の消去判定レベルよりも高く設定すれば良い。こうすることで、所望の消去判定レベル〜第１の消去判定レベルの間の閾値電圧を持ったメモリセルを２回目の書き戻しのときにまとめて書き戻すことができる。
また、請求項４記載の発明では、消去対象のメモリセルを所望の消去判定レベルまで一括消去することによって過剰に消去されたメモリセルをメモリセル単位でベリファイしながら書き戻したのち、所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻している。これにより、請求項１又は２記載の発明と同様の効果が得られるほか、消去を一回だけ行えば良いため、消去のための制御が簡単になるとともに消去処理全体の処理時間をさらに短縮することができる。
【００８６】
また、請求項２又は４記載の発明では、最初の書き戻しのときには所望の書き戻し判定レベルよりも低い書き戻し判定レベルまで書き戻している。そのためには、例えば請求項５記載の発明のように、過剰に消去されたメモリセルの書き戻しによって過剰に消去されていないメモリセルの閾値電圧が上昇する電圧分だけ、最初の消去の際の書き戻しレベルを所望の書き戻し判定レベルよりも低く設定すれば良い。こうすることで、過剰に消去されたメモリセルによって見かけ上閾値電圧の分布が下がる影響を受けずに済み、書き戻すべきメモリセルだけを正しく書き戻すことが可能となる。
また、請求項６記載の発明では、最初の書き戻しのときにメモリセルへ印加する書き込み制御電圧を２回目の書き戻しのときよりも高く設定している。これにより、深いデプリーションのメモリセルを最初の書き戻しで書き戻す際の書き込み回数を少なくすることができ、その分だけ書き戻しに要する消去電流を低減させることができる。
【００８７】
また、請求項７記載の発明では、書き戻しに伴って行うベリファイの際に、メモリセルに印加する読み出し制御電圧を通常の読み出しのときよりも高く設定している。これにより、ベリファイの対象となっているメモリセルに流れる電流量が増大させることが可能となる。その結果、過剰に消去されたメモリセルに流れるリーク電流の影響をほとんど無視できるようになって、書き戻しを必要としているデプリーション状態のメモリセルをより正確に特定することが可能となる。
また、請求項８記載の発明では、書き戻し対象となっているメモリセルを過剰に消去されていないメモリセルの閾値電圧分布の中間付近に書き戻すようにしている。これにより、メモリセルの閾値電圧分布をピークを持った形状に維持することができる。また、第２の消去動作時に再びメモリセルがデプリーションとなる確率を低減できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるフラッシュメモリの構成を示すブロック図である。
【図２】同実施形態によるフラッシュメモリの消去動作を説明したグラフであって、消去対象のメモリセルの閾値電圧分布が遷移してゆく様子を示した説明図である。
【図３】メモリセルのコントロールゲート・ソース間電圧とドレイン電流との関係をリファレンスセル及びメモリセルの各状態（書き込み状態，消去状態，過剰消去状態）についてそれぞれ示した特性図である。
【図４】深いデプリーションのメモリセルによって、消去対象ブロック内の全てのメモリセルの閾値電圧分布が見かけ上低くなったときの様子を示した説明図である。
【図５】同実施形態によるフラッシュメモリの消去動作の手順を示したフローチャートである。
【図６】同実施形態によるフラッシュメモリの消去動作の過程で行われる書き戻し動作の手順を示したフローチャートである。
【図７】本発明の第２実施形態によるフラッシュメモリの消去動作の過程で行われる書き戻し動作の手順を示したフローチャートである。
【図８】従来技術によるフラッシュメモリの消去動作を説明したグラフであって、消去対象のメモリセルの閾値電圧分布が遷移してゆく様子を示した説明図である。
【図９】ディジット線に流れる電流の電流量が深いデプリーションのメモリセルの影響で増大する様子を示した説明図である。
【符号の説明】
１ メモリセルアレイ
２−１１〜２−１３，２−２１〜２−２３，２−３１〜２−３３ メモリセル
３ ロウデコーダ・ドライバ
４ カラムデコーダ・スイッチ
５ センスアンプ
６ リファレンスセル
７ データ入力バッファ
８ コントロールバッファ
９ コマンドデコーダ
１０ シーケンスコントローラ
１１〜１３ 高電圧発生回路
Claims (9)
- 電気的に書き込みおよび一括消去が可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、
消去対象のメモリセルを一括消去する第１の消去手段と、
該一括消去によって過剰に消去されたメモリセルをメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、
該書き戻しの後に所望の消去判定レベルまで消去されていないメモリセルを消去する第２の消去手段と、
該消去の後に所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段と
を具備することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き込みおよび一括消去可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、
消去対象のメモリセルを所望の消去判定レベルよりも高い第１の消去判定レベルまで一括消去する第１の消去手段と、
該一括消去によって過剰に消去されたメモリセルを所望の書き戻し判定レベルよりも低い第１の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、
該書き戻しの後に前記所望の消去判定レベルまで消去されていないメモリセルを消去する第２の消去手段と、
該消去の後に前記所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記第１の消去判定レベルは、過剰に消去されていないメモリセルの閾値電圧が前記第１の書き戻し手段による書き戻しで上昇する電圧分だけ、前記所望の消去判定レベルよりも高く設定されていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
- 電気的に書き込みおよび一括消去可能な不揮発性のメモリセルを有し、過剰に消去されたメモリセルによってメモリセルの閾値電圧分布が影響を受ける不揮発性半導体記憶装置において、
消去対象のメモリセルを所望の消去判定レベルまで一括消去する消去手段と、
該一括消去によって過剰に消去されたメモリセルを所望の書き戻し判定レベルよりも低い第１の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻し手段と、
該書き戻しの後に前記所望の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻し手段と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記第１の書き戻し判定レベルは、過剰に消去されていないメモリセルの閾値電圧が前記第１の書き戻し手段による書き戻しで上昇する電圧分だけ、前記所望の書き戻し判定レベルよりも低く設定されていることを特徴とする請求項２〜４の何れかの項記載の不揮発性半導体記憶装置。
- 前記第１の書き戻し手段が書き戻しの際に前記メモリセルへ印加する書き込み制御電圧は、前記第２の書き戻し手段が書き戻しの際に前記メモリセルへ印加する書き込み制御電圧よりも高いことを特徴とする請求項１〜５の何れかの項記載の不揮発性半導体記憶装置。
- 前記第１の書き戻し手段又は前記第２の書き戻し手段は、書き戻しに伴って行われるベリファイの際に、該ベリファイの対象となっているメモリセルに印加する読み出し制御電圧を通常の読み出しのときに印加する読み出し制御電圧よりも高く設定していることを特徴とする請求項１〜６の何れかの項記載の不揮発性半導体記憶装置。
- 前記第１の書き戻し手段又は前記第２の書き戻し手段は、書き戻しの対象となっているメモリセルを過剰に消去されていないメモリセルの閾値電圧分布の中間付近に書き戻すことを特徴とする請求項１〜７の何れかの項記載の不揮発性半導体記憶装置。
- 消去対象のメモリセルを第１の消去判定レベルよりも高い第２の消去判定レベルまで一括消去する第１の消去ステップと、
前記一括消去によって過剰に消去されたメモリセルを第１の書き戻し判定レベルよりも低い第２の書き戻し判定レベルまでメモリセル単位でベリファイしながら書き戻す第１の書き戻しステップと、
前記第１の書き戻しステップの後に前記第１の消去判定レベルまで消去されていないメモリセルを消去する第２の消去ステップと、
前記第２の消去ステップの後に前記第１の書き戻し判定レベルまで書き戻されていないメモリセルをメモリセル単位でベリファイしながら書き戻す第２の書き戻しステップと
を有することを特徴とする不揮発性半導体記憶装置の消去方法。
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