JP2000173279A

JP2000173279A - 不揮発性半導体記憶装置とその消去検証方法

Info

Publication number: JP2000173279A
Application number: JP34285098A
Authority: JP
Inventors: Koji Osanawa; 浩司長縄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-02
Filing date: 1998-12-02
Publication date: 2000-06-23
Also published as: US6219280B1; KR20000047814A; KR100315321B1

Abstract

(57)【要約】【課題】不揮発性メモリセルの消去検証を短時間で行
うことを可能にした不揮発性半導体記憶装置とその消去
検証方法を提供する。【解決手段】不揮発性メモリセルに対して書き込み及
び消去を行ない、かつ当該メモリセルが所定のレベル状
態であるか否かを判定する消去検証処理を１メモリセル
毎に順次行う（Ｓ２０１〜Ｓ２０４）とともに、所定の
レベルに達していないメリセルの個数をカウントし（Ｓ
２０７）、そのカウント値Ｎがメモリセルとの切り替え
が可能な冗長メモリセルの数に対応して設定される設定
値Ｍを越えるまでは（Ｓ２０８）、順次次のメモリセル
に対する消去検証処理を継続し（Ｓ２０５，Ｓ２０
６）、前記カウント値が前記設定値Ｍを越えたときは、
全メモリセルに対する消去検証処理を最初からやり直す
（Ｓ２０１〜）。メモリセルに対する消去の繰り返し回
数を最小限の数に抑えることができ、消去検証処理の時
間を短縮し、かつメモリセルの過剰消去を抑制して書き
戻し処理の処理時間を短縮する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特にメモリセルの消去検証回路を備えた不
揮発性半導体記憶装置と、その消去検証回路を用いて行
う消去検証方法に関する。

【０００２】

【従来の技術】現在、各種の電子機器に電気的に書込
み、消去が可能な不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）が利用されており、このようなＥＥＰＲＯＭの大容
量化や高集積化も促進されている。しかし、このような
ＥＥＰＲＯＭを構成する全てのメモリセルを不良なく完
全無欠に製造することは困難であり、歩留まりを極端に
低下させてしまう。このため、最近の大規模な半導体記
憶装置では、メーカーは半導体記憶装置に予備のメモリ
セル（以下、冗長メモリセルという）を設けておき、ウ
エハ検査段階で不良のメモリセルを冗長メモリセルに切
り替えるように設定することで、良好な歩留まりを得て
いる。ウェハ検査段階でのＥＥＰＲＯＭの検査は、ＤＲ
ＡＭやＳＲＡＭなどの半導体記憶装置と同様、回路電流
やリーク電流が規格を満たすか、あるいは読み書きが正
常に行われるか否かなどの検査が行われる。しかしなが
ら、ＥＥＰＲＯＭはフロ−ティングゲートヘの電子注入
量によってデータを記憶するようにしているので、ＤＲ
ＡＭやＳＲＡＭなどと異なり、フローティングゲートへ
正常に電子が注入できたか否か、また正常に電子が引き
抜かれたか否かといった検査項目を追加して確認する必
要がある。このような検査の結果、不良のメモリセルが
検出されると、不良のメモリセルが存在するアドレスを
ヒューズやＥＥＰＲＯＭセル等に記憶させ、該アドレス
がアクセスされたとき、冗長メモリセルに置き替わるよ
うにしている。

【０００３】ＥＥＰＲＯＭの中でも、フラッシュ型不揮
発性半導体記憶装置（以下、フラッシュメモリという）
は、メモリセル全体を一括して消去したり、または複数
のブロックに分割されたメモリセルのうち所定のブロッ
ク単位で消去したりする機能を有する。通常、消去動作
はゲートと半導体基板との間に高電圧を印加し、その間
に存在するゲート酸化膜にＦＮ（Fowler-Nordheim)トン
ネル電流を流して行う。ＦＮトンネル電流は、ゲート酸
化膜の膜厚や膜質、あるいは印加電圧などによりばらつ
きが生じ、例えば、ゲート酸化膜の薄いメモリセルには
大きなトンネル電流が流れ、ゲート酸化膜の膜質を劣化
させてしまう。ゲート酸化膜の膜質が劣化すると、フロ
ーティングゲー卜の電荷保持特性が悪くなり、時間がた
つと記憶内容が変化してしまう。また、ゲートから電子
を過剰に引き抜き過ぎると、そのメモリセルは選択され
ていなくても電流が流れてしまう過消去状態になってし
まう。このような問題を防ぐため、フラッシュメモリ
は、メモリセルの消去動作を、一挙に行うのではなく何
回かに分けて行い、消去状態を確認しながら徐々に消去
するようにしている。このような確認作業を消去検証と
呼ぶ。また、消去状態と過消去状態との境界をリペアレ
ベルと呼び、過消去状態になったか召かを確認する作業
をリペア検証と呼び、過消去になったメモリセルは、電
子を注入して所定の電子注入量になるよう書き戻し処理
を行っている。これら消去検証や書き戻し処理での各検
証は、メモリセルのしきい値レベルが所定のレベル範囲
以内であるか否かを確認することによって行う。具体的
には、メモリセルのゲートに所定の電圧を印加して、所
定の電流が流れるか否かを確認している。

【０００４】さらに、フラッシュメモリは、電子機器に
組み込んだ状態においても、前述のような段階的消去と
消去検証の動作を行う必要があるので、フラッシュメモ
リ自身に消去検証やリペア検証を行う回路を内蔵し、マ
イクロプロセッサ等から与えられる消去コマンド等によ
って自動的に消去動作や消去検証やリペア検証を行うよ
うになっている（以下、自動消去処理という）。フラッ
シュメモリの消去は、消去対象となっている全てのメモ
リセルが所定のしきい値レベル以下になったかを消去検
証で行い、１つでもこの条件を満たしていなければ再度
消去と消去検証の処理を繰り返す。全てのメモリセルが
所定のしきい値レベル以下になると、フラッシュメモリ
は消去が完了したことをマイクロプロセッサ等に通知す
る。なお、書き込み動作についても書き込み検証を前述
の方法と同様に行ってもよいが、２値の情報を記憶する
メモリセルでは、電子を過剰に注入するようにすること
で省略することができる。以上の書き込み、消去、及び
これらの検証処理は電子機器に組み込んだ状態でも、ウ
ェハ段階の検査工程でも同様な処理が行われる。

【０００５】図９は従来のフラッシュメモリの自動消去
検証処理Ｓ４００のフロー図である。先ず、図示しない
ステップで、全てのメモリセルの電子注入畳を揃えるた
め、最初に全てのメモリセルに対して書込みを行う。そ
の後、全てのメモリセルに対して予め設定した電圧をコ
ントロールゲートは半導体基板（チャネル）間に印加し
て消去を実行する（Ｓ４０１）。この消去処理では、周
知のように、前記書込み処理によってメモリセルのフロ
ーティングゲートに存在される電子を、前記電圧を印加
することによってＦ−Ｎ電流によって半導体基板側に引
き抜くことによって当該メモリセルのしいき値レベルを
低下させることによって行われる。しかる後、消去した
メモリセルに対して、消去対象のメモリセルの先頭アド
レスをセットし（Ｓ４０２）、当該アドレスのメモリセ
ルのしきい値レベルを検出し、消去が適正に行われたか
否かを検証する（Ｓ４０３）。消去が適正の場合には、
消去対象領域の最終のアドレスであるかを判定し（Ｓ４
０４）、そうでない場合にはアドレスをインクリメント
し（Ｓ４０５）、全てのメモリセルに対して同様の検証
を実行する。最終のアドレスまで検証を行うことにより
（Ｓ４０６）、消去検証が終了される。また、ステップ
Ｓ４０３の検証において消去状態にないメモリセルが検
出されたときには、再度ステップＳ４０１の消去工程に
戻り、前記と同じ消去検証の処理を繰り返す。

【０００６】すなわち、メモリセルには特性のばらつき
が存在しているため、前述の理由により１回の消去動作
では全てのメモリセルが完全に消去されないようにして
あり、消去されないメモリセル（フェイルセル）が検出
される。そのために全メモリセルに対して再度の消去処
理を行なう。この再度の消去処理により、各メモリセル
には再度の消去用電圧が印加されるため、各メモリセル
のフローティングゲートの電子が更に引き抜かれ、各メ
モリセルのしきい値レベルはさらに低下される状態とな
る。これにより、前回の消去では所定のしきい値レベル
に達していないメモリセルが、今回の消去によって所定
のしきい値レベルに達するようになり、フェイルセルが
解消される。そして、この処理を繰り返すことにより、
全てのメモリセルが所定のしきい値レベル以下になるま
で低下した時点で検証を終了する。なお、Ｓ４０３で、
リペア検証を行い、電子を過剰に引き抜き過ぎたメモリ
セルには、書き込み処理を行い、しきい値レベルに戻す
処理を行うこともある。

【０００７】

【発明が解決しようとする課題】しかしながら、この消
去検証方法では、メモリセルの一部に、しきい値レベル
の高いメモリセル（以下、特異メモリセル）が存在して
いる場合には、この特異メモリセルのしきい値レベルを
所定のレベルに低下させるまで前記したように消去検証
を繰り返すため、消去検証処理時間が長くなるという問
題がある。ここで、特異メモリセルとは、不良メモリセ
ルであったり、電子を引き抜き難くて消去に時間がかか
るセルを指す。また、このように消去検証を繰り返すこ
とによって、通常のメモリセルのフローティングゲート
内の電子が過剰に引き抜かれることになり、そのしきい
値レベルがリペアレベル以下になり、メモリセルが過消
去状態となったり、負となり、メモリセルが過消去状態
となる。図１０は消去対象の全メモルセルのしきい値レ
ベルの分布を示す図であり、前記したように主分布から
外れた一部の特異メモリセルのしきい値レベルを所定の
しきい値レベルまで下げるように消去検証を繰り返した
ときには、それまでの処理に長時間を要するとともに、
メモリセル全体のしきい値レベルが低下されるため、主
分布に属する多くのメモリセルのしきい値レベルが過剰
に低下され、大部分のメモリセルが過消去状態にされて
しまう。このため、消去検証の後処理として、過消去状
態のメモリセルに対してしきい値レベルを本来のレベル
にまで復旧させるための書き戻しを行っているが、この
書き戻し処理において書き戻し対象となるメモリセル数
が多くなり、書き戻し処理時間が長くなる。このよう
に、従来の消去検証では、消去検証を複数回繰り返すた
めの処理時間と、書き戻しを行うための処理時間がそれ
ぞれ長くなり、結果として自動消去検証全体の処理時間
が長くなるという問題がある。このため、ウェハ検査工
程の処理時間が長くなり、不揮発性半導体記憶装置の生
産性が悪くなるとともに、製造原価を高くする原因にな
る。さらに、消去と書き戻しの処理回数が増えるので、
ゲート酸化膜が劣化して、フローティングゲートの電子
保持特性が短くなり、記憶データが消失するなどフラッ
シュメモリの信頼性が低下する。

【０００８】本発明の目的は、消去検証を短時間で行う
ことを可能にした不揮発性半導体記憶装置とその消去検
証方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、不揮発性メモリセルと、前記メモリセルと
切り替え可能な冗長メモリセルと、前記不揮発性メモリ
セルに書き込みを行い、かつその後に消去を行う手段
と、前記不揮発性メモリの消去状態を１メモリセル毎に
順次検証する消去検証手段と、所定の消去状態にないメ
モリセルをカウントするカウント手段と、前記カウント
手段のカウント値を前記冗長メモリセル数に基づいて設
定された設定値と比較する比較手段と、前記比較手段に
おける比較結果に基づいて前記消去検証手段、前記カウ
ント手段、及び前記比較手段を制御する制御手段とを備
えており、前記制御手段は、前記カウント値が前記設定
値を越えるまでは前記消去検証手段、前記カウント手段
及び前記比較手段を、次に検証するメモリセルに対して
実行する制御を行うことを特徴とする。ここで、前記比
較手段に設定される設定値を、前記冗長メモリセルの切
り替え可能な数に設定する設定手段を備えることが好ま
しい。また、前記制御手段は、前記カウント値が設定値
を越えたときには、最初に検証したメモリセルから再度
消去検証を行う制御を行い、また、前記制御手段は、前
記カウント値が前記設定値以下で消去検証処理が終了し
たときには、前記所定の消去状態にないメモリセルを前
記冗長メモリセルに切り替える機能を有する。

【００１０】本発明の不揮発性半導体記憶装置の消去検
証方法は、不揮発性メモリセルと、前記メモリセルと切
り替え可能な冗長メモリセルとを備え、前記不揮発性メ
モリセルに対して書き込み及び消去を行ない、かつ当該
メモリセルが所定のレベル状態であるか否かを判定する
消去検証処理を含む方法であって、前記メモリセルの消
去検証処理を１メモリセル毎に順次行うとともに、前記
所定のレベルに達していないメモリセルの個数をカウン
トし、前記カウント値が前記冗長メモリセルの数に基づ
いて設定される設定値を越えるまでは、順次次のメモリ
セルに対する消去検証処理を継続することを特徴とす
る。ここで、前記カウント値が前記設定値を越えたとき
は、全メモリセルに対する消去検証処理を最初からやり
直す。また、前記設定値として、切り替えが可能な冗長
メモリセルの個数を設定する。

【００１１】また、本発明の消去検証方法では、複数の
デジット線に接続された複数の不揮発性メモリセル列
と、冗長デジット線に接続され、前記メモリセルを切り
替え可能なＭ列の冗長メモリセル列とを備え、前記メモ
リセル列の消去レベルを検出し、前記消去レベルを越え
た不良メモリセルを少なくとも１つ有する不良デジット
線の数をカウントし、カウントした値が前記Ｍを越える
まで前記消去レベルを検出する消去検証処理を継続して
もよい。この場合、Ｍ₀列の冗長デジット線数から既に
切り替えた冗長デジット線の数ｍを減算した値Ｍを設定
する設定手段を有し、カウントした値が前記Ｍを越える
まで前記消去レベルを検出する消去検出処理を継続す
る。

【００１２】本発明によれば、所定の消去状態に達して
いないメモリセルであるフェイルセルが設定値を越える
までは、メモリセルに対する消去を繰り返すことなく、
順次次のメモリセルに対する検証を継続する。そのた
め、メモリセルに対する消去の繰り返し回数を最小限の
数に抑えることができ、消去検証処理の時間を短縮する
ことが可能となる。また、消去の繰り返しを最小限の数
とすることにより、メモリセルの過剰消去を抑制し、消
去処理工程が終了した時点におけるディプレッション状
態のメモリセルの数を低減することができ、次の書き戻
し処理の処理時間を短縮することも可能となる。この結
果、自動消去検証工程の全体の処理時間を短縮すること
が可能となる。

【００１３】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のＥＥＰＲＯＭのブロ
ック構成図である。メモリセル１は、複数のセクタ０〜
ｎとして構成されており、また各セクタ０〜ｎには、そ
れぞれ冗長メモリセル２が設けられ、前記各セクタ０〜
ｎ内のメモリセル１内で検出されたフェイルセルを各セ
クタ毎に冗長セル２に切り替えることが可能とされてい
る。アドレスコントロール３はマイクロプロセッサやウ
エハ検査装置（以下、テスタという）から供給されるア
ドレス信号をラッチし、このアドレス信号に基づいてＸ
デコーダ４でセクタ０〜ｎを選択し、かつ各セクタ内の
Ｘライン（ワード線）を選択する。また、前記アドレス
信号に基づいてＹデコーダ５でＹセレクタ６を制御して
前記メモリセル１の各セクタ０〜ｎを通したＹライン
（ディジット線）を選択する。そして、Ｙセレクタ６で
選択されたＹラインを通して出力される各メモリセルの
しきい値レベルをベリファイ回路（検証回路）７で検出
し、この検出値に基づいて、選択されたメモリセルが所
定の条件を満たしているか否かを検証する。なお、ベリ
ファイ回路７は、通常動作状態では、リファレンス電圧
などを変更することでセンスアンプ回路として動作す
る。該センスアンプ回路の出力は、図示しない出力バッ
フアを介して記憶データを外部に出力する。また、フェ
イルカウンタ回路８は、前記ベリファイ回路６で行われ
る消去検証で検出されたフェイルセルの個数をカウント
し、そのカウント値を積算する。また、前記フェイルカ
ウント回路８には設定値Ｍが設定されており、フェイル
カウント回路でカウントされたカウント値が設定値Ｍを
越えたときにカウントオーバ信号ＣＮＴＯＶＥＲを後述
するステートコントロール１１に出力するように構成さ
れる。

【００１４】一方、コマンドデコーダ１０には、テスタ
等からチップイネーブル信号ＣＥ、ライトイネーブル信
号ＷＥ、データ信号が入力されコマンドをデコードす
る。ステートコントロール１１はコマンドを認識（デコ
ード）することにより、タイマ回路活性化信号ＴＭＳＴ
をタイマ回路１２に出力し、タイマ回路１２を活性化さ
せ、タイマ回路１２からの内部動作タイミング信号ＲＡ
ＴＥを生成する。また、内部アドレス発生回蕗１３は、
前アドレスの消去検証が終了すると、ステートコントロ
ール１１から出力されるアップカウント信号ＵＰＣＮＴ
の指示に基づき内部アドレスをインクリメントし、前記
アドレスコントロール３に出力する。また、前記ステー
トコントロール１１は後述するフローを実行するための
各種シーケンス信号を出力し、前記内部アドレス発生回
路１３、ベリファイ回路７、フェイルカウンタ回路８を
制御する。また、外部から供給されるアドレス信号によ
って消去対象のセクタが選択されて、フラッシュメモリ
は消去処理を実行する。内部アドレス発生回路１３は、
セクタ内の下位アドレスを生成し、該内部アドレスをア
ドレスコントロール３に供給する。内部アドレス発生回
路１３は、インクリメントした該内部アドレス信号が当
該セクタの最終アドレスか否かを判断し、最終アドレス
に達していれば最終アドレス信号ＡＤＳＥＮＤをステー
トコントロール回路１１に供給し、処理を終了する。ス
テートコントロール回路１１は、最終アドレス信号ＡＤ
ＳＥＮＤが活化していなければ最終アドレスに達してい
ないとして、アップカウント信号ＵＰＣＮＴを内部アド
レス発生回路１３に出力する。その後、フラッシュメモ
リは、テスタ等に消去検証の終了を通知したり、あるい
は消去検証処理終了フラグを立ててテスタ等が認識でき
るようにする。なお、終了アドレスはテスタ等から供給
してもよいし、セクタのサイズが決まっていれば内部ア
ドレス発生回路１３に予め設定しておいてもよい。ま
た、最終アドレスの判定は、ステートコントロール回路
１１が最終アドレス情報を有し、これを内部アドレス発
生回路１３の出力アドレスと比較することで、判定する
ようにしてもよい。

【００１５】図２は図１の回路構成のフラッシュメモリ
による消去検証工程を含むウェハ検査工程におけるフラ
ッシュメモリ検証工程の概略を示すフロー図である。先
ず、前処理として基本動作検査工程Ｓ１０があり、ここ
で、ウエハ上に形成したフラッシュメモリのチップに検
査用プローブを接触させ、チップの各パッドに所定の電
圧を印加して、そこに流れるリーク電流量を計測し、リ
ーク電流が所定の範囲内であるか否かを検査する。これ
をＩ／Ｏリーク検査という。また、電源パッドと接地パ
ッド間に所定の電源電圧を供給し、消去動作を除くフラ
ッシュメモリの基本動作、例えば、特定のメモリセルの
リーク電流が大きくて所定の記憶データが読み書きでき
ないデジット線が存在するか否か（デジット線リーク）
等を検査する。そして、基本動作検査工程Ｓ１０により
フェイルセル等の不良が検出され、冗長セル２への置き
換えが可能な範囲内であれば、冗長セル２への切り替え
を実行し、冗長セルへ置き換えても不良が残るときは不
良チップとして廃棄する（Ｓ２０）。

【００１６】次いで、自動消去検証工程Ｓ３０を実行す
る。ここで、通常のメモリ・ウエハ検査工程では、テス
タがアドレス信号をメモリチップに供給して、読み出し
た信号をテスタが判定するが、自動消去検証工程Ｓ３０
は、消去コマンドと消去対象のメモリセクタのアドレス
信号をメモリチップに供給するだけで、メモリチップが
自動的に消去・検証処理を実行し、処理が終了したこと
をテスタに通知する。先ず、メモリセル１に対する書き
込み処理（Ｓ１００）を実行する。この書き込み処理
（Ｓ１００）では、全メモリセルに対して書込みを実行
し、所定の書き込みが行われたかの検証を行う。書き込
み処理Ｓｌ００の目的は以下の通りである。即ち、
“１”を記憶したメモリセルと“０”を記憶したメモリ
セルとで、フローティングセルに注入されている電子の
量が異なるため、このままの状態で消去すると、これら
のセル間で消去状態が異なり、過消去状態のメモリセル
が生じやすくなる。これを防止するため、前記書き込み
処理Ｓ１００が、消去処理を実行する前に行われる。

【００１７】次いで、本発明において特徴とされるメモ
リセルに対する消去検証処理（Ｓ２００）が行われる。
この消去検証処理（Ｓ２００）では、前記書き込みが行
われたメモリセルを消去するとともに、消去されたメモ
リセルが所定のしきい値レベルにまで低下されているか
否かを検証する。ここで、この消去検証によって所定の
しきい値レベルに達していないフェイルセルを検出した
場合には、そのフェイルセルの個数をカウントし、この
カウント値が予め設定された値になるまではそのまま消
去検証処理を継続する。また、フェイルセルが設定値を
越えたときには、再度最初から消去検証を繰り返す。そ
して、消去検証処理（Ｓ２００）が終了した後には、過
消去状態にあるメモリセルに対して書き戻し処理（Ｓ３
００）を実行する。その後、冗長セル２への置き換えが
可能な範囲内であれば、冗長セル２への切り替え工程を
実行し、冗長セルヘ置き換えても不良が残るときは不良
チップとして廃棄する（Ｓ４０）。

【００１８】次に、前記自動消去検証工程Ｓ３０を説明
する。図３は前記書き込み処理Ｓ１００のフロー図であ
る。テスタはアドレス信号をアドレスコントロール回路
３に供給し、消去対象であるメモリセルセクタの先頭ア
ドレスを内部アドレス発生回路１３にセットし（Ｓ１０
１）、Ｘデコーダ４及びＹデコーダ５でメモリセルを選
択し、当該選択されたメモリセルのＹラインから出力さ
れるしきい値レベルをベリファイ回路７で検出し、当該
メモリセルが書き込み状態であるか否かを判定し（Ｓ１
０２）、書き込み状態にないときには、当該メモリセル
に対して所要の電圧をフローティングゲートとドレイン
との間に印加してフローティングゲートに電子を注入す
る書き込みを行う（Ｓ１０３）。そして、この書き込み
が正しく行われたかを検証する（Ｓ１０４）。この検証
は、メモリセルのゲート（Ｘライン）に所在の電圧を印
加して、該メモリセルに流れるドレイン電流をべリファ
イ回路７で基準電流と比較することで行われたり、メモ
リセルのゲート（Ｘライン）に通常の電圧を印加して、
該メモリセルに流れるドレイン電流をべリファイ回路７
で所定の基準電流と比較することで行われる。べリファ
イ回路７が“１”を出力すればパスと判定し、“０”を
出力すればフェイルと判定する。この判定結果はステー
トコントロール回路１１に供給さる。書き込みが適正で
ないフェイルである場合には、前記ステップＳ１０３を
再度繰り返す。そして、適正な書き込み状態となったと
きには、ステートコントロール回路１１は最終のアドレ
スであるか否かを判定し（Ｓ１０５）、そうでない場合
には、ステートコントロール回路１１は内部アドレス発
生回路１３にアップカウント信号ＵＰＣＮＴを出力し、
内部アドレス発生回路１３は、アドレスをインクリメン
トし（Ｓ１０６）、次のアドレスのメモリセルに対して
同様の書き込みを実行する。なお、前記ステップＳ１０
２において既に書込状態であることを判定したときに
は、ステップＳ１０５に移行する。そして、全てのメモ
リセルに対して前記動作を繰り返し、全てのメモリセル
に対して書き込みが完了すると、書き込み処理を終了す
る（Ｓ１０７）。

【００１９】図４は前記消去検証処理Ｓ２００を示すフ
ロー図である。前記書き込み処理Ｓ１００を行った後、
前記フェイルカウンタ回路８に内蔵されるカウンタのカ
ウント値をＮ＝０とした上で（Ｓ２０１）、消去対象で
ある全メモリセル１に対して同時に一括消去を実行する
（Ｓ２０２）。この一括消去処理そのものは従来と同様
であり、消去対象である全てのメモリセルのフローティ
ングゲートと半導体基板との間に所定の電圧を印加して
行う。しかる上で、テスタは消去対象の先頭アドレス信
号をアドレスコントロール回路３に供給し、内部アドレ
ス発生回路１３に先頭アドレスをセットし（Ｓ２０
３）、Ｘデコーダ４及びＹデコーダ５でメモリセルを選
択し、かつ当該選択されたメモリセルのＹラインからそ
のしきい値レベルを検出し、ベリファイ回路７において
当該メモリセルのしきい値レベルを予め設定してある検
証しきい値レベルと比較し、適正な消去が行われている
か否かを検証する（Ｓ２０４）。この検証は、メモリセ
ルのゲート（Ｘライン）に所定の電圧を印加して、該メ
モリセルに流れるドレイン電流をべリファイ回路７で基
準電流と比較することで行われたり、メモリセルのゲー
ト（Ｘライン）に通常の電圧を印加して、該メモリセル
に流れるドレイン電流をべリファイ回路７で所定の基準
電流と仕較することで行われる。ベリファイ回路７が
“０”を出力すれば、所定のしきい値以下であり、パス
と判定し、“１”を出力すればフェイルと判定する。こ
の判定結果はステートコントロール回路１１に供給され
る。しきい値レベルが検証しきい値レベル以下であれば
消去は適正であり、次に内部アドレス回路１３は最後の
アドレスであるか否かを判定し（Ｓ２０５）、最後のア
ドレスでなければ、アドレス終了信号ＡＤＳＥＮＤを
“０”（非活性化）のままにしてステートコントロール
回路１１に供給する。その後、ステートコントロール回
路１１は、アドレス終了信号ＡＤＳＥＮＤが“０”であ
ることを確認すると、アップカウント信号ＵＰＣＮＴを
内部アドレス発生回路１３に供給し、内部アドレス発生
回路１３は、アドレスをインクリメントし（Ｓ２０
６）、次のアドレスのメモリセルに対してステップＳ２
０４以降の同様の消去検証処理を実行する。一方、ステ
ップＳ２０４において、当該メモリセルのしきい値レベ
ルが検証しきい値レベルよりも大きく、消去が適正でな
いことを検出したときは、当該メモリセルをフェイルセ
ルであると判定し、フェイルカウンタ回路８のカウント
値をＮ＝Ｎ＋１とする（Ｓ２０７）。

【００２０】そして、Ｎの値を予め設定した設定値Ｍと
比較する（Ｓ２０８）。このＭの値は、冗長セル２によ
って切り替えが可能なセル数に対応する値である。Ｎが
Ｍ以下の場合には、後に冗長セルへの切り替えを行うこ
とを前提として、前記ステップＳ２０５に移行し、最後
のアドレスであるか判定し、そうでない場合にはさらに
次のアドレスのメモリセルを検証する。このループを繰
り返し、ＮがＭ以下の状態のままで最後のアドレスのメ
モリセルまで実行することで、消去検証を終了する（Ｓ
２０９）。一方、前記ステップＳ２０８おいて、ＮがＭ
を越えたときには、ステップＳ２０１に戻り、フェイル
カウンタ回路８のカウント値をリセットしてＮ＝０にし
た上で、再度ステップＳ２０２からの消去検証処理を全
メモリセルに対して繰り返す。そして、ＮがＭ以下の状
態で消去検証処理が終了した時点で消去検証が終了され
る（Ｓ２０９）。

【００２１】前記消去検証処理Ｓ２００の後には、この
消去検証処理Ｓ２００によって過消去状態又はディプレ
ッション状態とされた過剰消去のメモリセルに対して書
き戻し処理Ｓ３００を行なう。図５はこの書き戻し処理
Ｓ３００のフロー図である。メモリセルの先頭アドレス
をセットし（Ｓ３０１）、Ｘデコーダ４及びＹデコーダ
５で選択したメモリセルのしきい値電圧を検証する（Ｓ
３０２）。当該メモリセルが過消去状態にあるときに
は、フローティングゲートに電子を注入して書き戻す
（Ｓ３０３）。そして、この書き戻しが正しく行われた
かを検証し（Ｓ３０４）、書き戻しが正しくない場合に
は、ステップＳ３０３の処理を再度繰り返す。そして、
書き戻しが適正に行われたと判定されたときには、最終
のアドレスであるか否かを判定し（Ｓ３０５）、そうで
ない場合にはアドレスをインクリメントし（Ｓ３０
６）、次のアドレスのメモリセルに対して同様の処理を
実行する。全てのメモリセルに対して書き戻しが完了す
ると、書き戻し動作を終了する（Ｓ３０７）。なお、ス
テップＳ３０２において、過消去状態にないことを判定
したときは、ステップＳ３０５に移行する。

【００２２】以上のようにして、書き込み処理Ｓ１０
０、消去検証処理Ｓ２００、書き戻し処理Ｓ３００を終
了したときには、図６に消去対象の全メモリセルのしき
い値レベルの分布を示すように、フェイルセルとして判
定されたＮ個のメモリセルは、主分布のメモリセルに比
較してしきい値レベルが高いことが分かる。そこで、こ
れらのメモリセルを冗長セルと切り替える。この切り替
えた冗長セルに対しては、前記した書き込み処理、消去
検証処理、書き戻し処理を同様に実行することで、主分
布のメモリセルに近いしきい値レベルのメモリセルとし
て救済することが可能である。

【００２３】このように、前記第１の実施形態において
は、フェイルセルが設定値Ｍを越えるまでは、メモリセ
ルに対する消去を繰り返すことなく、順次次のメモリセ
ルに対する検証を継続する。そのため、メモリセルに対
する消去の繰り返し回数を最小限の数に抑えることがで
き、消去検証処理の時間を短縮することが可能となる。
また、消去の繰り返しを最小限の数とすることにより、
メモリセルの過剰消去を抑制し、消去処理工程が終了し
た時点におけるディプレッション状態のメモリセルの数
を低減することができ、次の書き戻し処理の処理時間を
短縮することも可能となる。この結果、自動消去検証工
程の全体の処理時間を短縮することが可能となる。この
ため、ウエハ検査工程の処理時間が短くなり、不揮発性
半導体記憶装置の生産性が向上できるとともに、製造原
価を低減することができる。さらに、消去と書き戻しの
処理回数が減るので、ゲート酸化膜の劣化が防止でき、
フローティングゲートの電子保持特性が劣化して記憶デ
ータが消失することがなくなり、フラッシュメモリの信
頼性が維持できる。

【００２４】図７は本発明の不揮発性半導体記憶装置の
第２の実施形態のブロック構成図である。同図におい
て、第１の実施形態と同一部分には同一符号を付してあ
る。この第２の実施形態では、ステートコントロール１
１から前記フェイルカウンタ回路８に対して、当該フェ
イルカウンタ回路８の設定値Ｍを設定するためのカウン
トセット信号ＣＮＴＳＥＴを出力するように構成してい
る。このカウントセット信号ＣＮＴＳＥＴは、前記回路
検証工程Ｓ１０の後において行われる冗長セルの切り替
え処理Ｓ２０に基づいて前記設定値Ｍを変更するために
出力される。

【００２５】図８は本発明の第２の実施形態における検
証を説明するための全体のフロー図である。図２に示し
た第１の実施形態と同一工程には同一符号を付してあ
る。この第２の実施形態では、基本動作検査工程Ｓ１０
においてテスタはメモリセル１が備える冗長セル２の数
Ｍ_Oを認識した上で、基本動作検査工程Ｓ１０において
フェイルセルを検出し、当該フェイルセルを冗長セル切
り替え処理Ｓ２０において冗長セルに切り替えたとき
に、フェイルカウンタ回路８の設定値Ｍを、冗長セルの
数Ｍ_Oから切り替えたセル数ｍを差し引いた値、すなわ
ち、消去検証工程Ｓ３０においてフェイルセルを切り替
えることが可能な冗長セルの数Ｍ＝Ｍ_O−ｍとする。こ
れを受けて、この実施形態では、自動消去検証工程Ｓ３
０の前段に設定値Ｍ（Ｍ＝Ｍ_O−ｍ）をテスタ及びフェ
イルカウンタ回路８に設定する工程（Ｓ５０）を加入す
ることにより、以降の消去検証工程Ｓ３０では、実際に
切り替えが可能な残存する冗長セルの個数Ｍ＝Ｍ_O−ｍ
に基づいた自動消去検証工程が実現できる。具体的に
は、ステップＳ１０，Ｓ２０で、テスタは不良メモリセ
ルの数ｍを検出して、ヒューズ等にそのアドレスを設定
するとともに、残りの冗長セルの数Ｍ（＝Ｍ₀−ｍ）を
計算する。テスタは該設定置Ｍをデータ信号としてフラ
ッシュメモリに供給し、コマンドデータ回路１０はこれ
をステートコントロール回路１１を介してフェイルカウ
ンタ回路８に設定する。

【００２６】なお、冗長セルヘの切り換え処理が複数ス
テップにあるときには、Ｓ５０の処理は冗長セル数Ｍ０
からそれまでに切り替えたセル数ｍｌ，ｍ２‥の総和を
引いた設定値Ｍとなり、Ｍ＝Ｍ₀−ｍｌ−ｍ２…とな
る。また、前述の消去検証は、予め冗長セルについても
行われており、不良となった冗長セルの数ｍｒは設定値
から減算されている（Ｍ＝Ｍ₀−ｍｒ−ｍ１−ｍ２
…）。なお、自動消去検証工程Ｓ３０自体は第１の実施
形態と同じであるので、説明は省略する。したがって、
この第２の実施形態では、図８に示したメモリセル１の
各セクタ０〜ｎにそれぞれＭ_O個の冗長セルが設けら
れ、基本動作検査工程Ｓ１０において各セクタでそれぞ
れ異なる数の冗長セルの切り替えを行ったような場合
に、各セクタ毎に消去検証を実行して各セクタ毎で冗長
セルへの切り替えを行う場合に有効となる。

【００２７】なお、以上の説明はメモリセルを１メモリ
セル単位で検証する例を示しているが、１バイト単位、
あるいは所定のメモリセル単位で検証する場合にも本発
明を適用することが可能である。ただし、この場合に
は、冗長メモリセルについても１バイト単位、あるいは
所定の数単位での切り替えが可能であり、かつフェイル
カウンタ回路に設定される設定値は、切り替える冗長メ
モリセルの前記した単位の数に設定することは言うまで
もない。また、上述の実施形態では、メモリセル単位で
冗長セルに切り替えるとして説明したが、デジット線単
位であってもよい。このとき、１つのデジット線に複数
の不良メモリセルが存在していても、切り替える冗長セ
ルのデジット線数は１つである。また、本発明は、行方
向に冗長セルを設けてワード線単位で不良のワード線を
冗長ワード線に切り替えるようにしたメモリにも適用で
きる。このときは、列方向の冗長セル列数Ｍをフェイル
カウンタに設定するとともに、行方向の冗長セル行数Ｑ
をフェイルカウンタの別レジスタに設定する。また、べ
リファイ回路とフェイルカウンタをフラッシュメモリの
チップ内に設けることで、テスタ側の処理負荷が低減で
きるので、テスタは多数のメモリを同時に検査すること
ができるようになり、半導体記憶装置の生産性をさらに
向上できる。

【００２８】

【発明の効果】以上説明したように本発明は、所定の消
去状態に達していないメモリセルであるフェイルセルの
数が設定値を越えるまでは、メモリセルに対する消去を
繰り返すことなく、順次次のメモリセルに対する検証を
継続することにより、全メモリセルに対する消去検証処
理を繰り返すことか少なくなり、自動消去検証処理を短
時間で行うことが可能となる。また、消去検証処理によ
って過剰消去されるメモリセルの数が少なくなり、自動
消去検証処理の後に行われる書き戻し処理を短時間で行
うことが可能となる。これにより、ＥＥＰＲＯＭのメモ
リセルの自動消去検証処理を含む検証工程を短時間で行
うことが可能となる。さらに、ウエハ検査工程の処理時
間が短くなり、不揮発性半導体記憶装置の生産性が向上
できるとともに、製造原価を低減することができる。ま
た、消去と書き戻しの処理回数が減るので、ゲート酸化
膜の劣化が防止でき、フローティングゲートの電子保持
特性が劣化して記憶データが消失することがなくなり、
フラッシュメモリの信頼性が維持できる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の第１の実施
形態のブロック構成図である。

【図２】不揮発性半導体記憶装置の検証方法の全体工程
を示すフロー図である。

【図３】書き込み処理のフロー図である。

【図４】消去検証処理のフロー図である。

【図５】書き戻し処理のフロー図である。

【図６】消去検証処理時のメモリセルのしきい値レベル
の分布を示す図である。

【図７】本発明の第２の実施形態のブロック構成図であ
る。

【図８】第２の実施形態の検証方法の全体工程を示すフ
ロー図である。

【図９】従来の消去検証処理のフロー図である。

【図１０】従来の消去検証処理時のメモリセルのしきい
値レベルの分布を示す図である。

【符号の説明】

１メモリセル２冗長メモリセル３アドレスコントロール４Ｘデコーダ５Ｙデコーダ６Ｙセレクタ７ベイファイ回路８フェイルカウンタ回路１０コマンドデコーダ１１ステートコントロール１２タイマ回路１３内部アドレス発生回路

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリセルと、前記メモリセル
と切り替え可能な冗長メモリセルと、前記不揮発性メモ
リセルに書き込みを行い、かつその後に消去を行う手段
と、前記不揮発性メリモの消去状態を１メモリセル毎に
順次検証する消去検証手段と、所定の消去状態にないメ
モリセルをカウントするカウント手段と、前記カウント
手段のカウント値を前記冗長メモリセル数に基づいて設
定された設定値と比較する比較手段と、前記比較手段に
おける比較結果に基づいて前記消去検証手段、前記カウ
ント手段、及び前記比較手段を制御する制御手段とを備
え、前記制御手段は、前記カウント値が前記設定値を越
えるまでは前記消去検証手段、前記カウント手段及び前
記比較手段を、次に検証するメモリセルに対して実行す
る制御を行うことを特徴とする不揮発性半導体記憶装
置。
【請求項２】前記比較手段に設定される設定値を、前
記冗長メモリセルの切り替え可能な数に設定する設定手
段を備える請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記制御手段は、前記カウント値が設定
値を越えたときには、最初に検証したメモリセルから再
度消去検証を行う制御をする請求項１又は２に記載の不
揮発性半導体記憶装置。
【請求項４】前記制御手段は、前記カウント値が前記
設定値以下で消去検証処理が終了したときには、前記所
定の消去状態にないメモリセルを前記冗長メモリセルに
切り替える機能を有する請求項１ないし３のいずれかに
記載の不揮発性半導体記憶装置。
【請求項５】不揮発性メモリセルと、前記メモリセル
と切り替え可能な冗長メモリセルとを備え、前記不揮発
性メモリセルに対して書き込み及び消去を行ない、かつ
当該メモリセルが所定のレベル状態であるか否かを判定
する消去検証処理を含む方法であって、前記メモリセル
の消去検証処理を１メモリセル毎に順次行うとともに、
前記所定のレベルに達していないメリセルの個数をカウ
ントし、前記カウント値が前記冗長メモリセルの数に基
づいて設定される設定値を越えるまでは、次のメモリセ
ルに対する消去検証処理を継続することを特徴とする消
去検証方法。
【請求項６】前記カウント値が前記設定値を越えたと
きは、全メモリセルに対する消去検証処理を最初からや
り直すことを特徴とする請求項５に記載の消去検証方
法。
【請求項７】前記設定値として、切り替えが可能な冗
長メモリセルの個数を設定することを特徴とする請求項
５又は６に記載の消去検証方法。
【請求項８】前記所定のレベルに達していないメモリ
セルを前記冗長メモリセルと切り替えることを特徴とす
る請求項５ないし７のいずれかに記載の消去検証方法。
【請求項９】複数のデジット線に接続された複数の不
揮発性メモリセル列と、冗長デジット線に接続され、前
記メモリセルを切り替え可能なＭ列の冗長メモリセル列
とを備え、前記メモリセル列の消去レベルを検出し、前
記消去レベルを越えた不良メモリセルを少なくとも１つ
有する不良デジット線の数をカウントし、カウントした
値が前記Ｍを越えるまで前記消去レベルを検出する消去
検証処理を継続することを特徴とする消去検出方法。
【請求項１０】Ｍ₀列の冗長デジット線数から既に切
り替えた冗長デジット線の数ｍを減算した値Ｍを設定す
る設定手段を有し、カウントした値が前記Ｍを越えるま
で前記消去レベルを検出する消去検出処理を継続するこ
とを特徴とする請求項９に記載の消去検証方法。