JPH09306197A - フラッシュメモリの消去不良セル検査方法 - Google Patents
フラッシュメモリの消去不良セル検査方法Info
- Publication number
- JPH09306197A JPH09306197A JP14495296A JP14495296A JPH09306197A JP H09306197 A JPH09306197 A JP H09306197A JP 14495296 A JP14495296 A JP 14495296A JP 14495296 A JP14495296 A JP 14495296A JP H09306197 A JPH09306197 A JP H09306197A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cell
- cells
- flash memory
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 記憶性能が検査されて記憶不良セルの個数が
判明した、フラッシユメモリに存在する消去不良セルの
有無を簡易な方法により検査する。 【解決手段】 フラッシユメモリの全セルにデータを書
込み、メモリテスターのレジスタに記憶不良セルの個数
ｎをセットし、全セルのデータの消去をＮ回繰り返し
て、各消去ごとにセルのアドレス順に各データを読出
し、読出しデータが不良の都度、レジスタのセット数を
１づつ減算し、Ｎ回の消去と１の減算の結果、レジスタ
の残数ｎ’が０のとき、フラッシユメモリには消去不良
セルは存在せず、残数ｎ’が０より小さいとき、（ｎ’
−ｎ）個の消去不良セルが存在すると判定する。
判明した、フラッシユメモリに存在する消去不良セルの
有無を簡易な方法により検査する。 【解決手段】 フラッシユメモリの全セルにデータを書
込み、メモリテスターのレジスタに記憶不良セルの個数
ｎをセットし、全セルのデータの消去をＮ回繰り返し
て、各消去ごとにセルのアドレス順に各データを読出
し、読出しデータが不良の都度、レジスタのセット数を
１づつ減算し、Ｎ回の消去と１の減算の結果、レジスタ
の残数ｎ’が０のとき、フラッシユメモリには消去不良
セルは存在せず、残数ｎ’が０より小さいとき、（ｎ’
−ｎ）個の消去不良セルが存在すると判定する。
Description
【０００１】
【発明の属する技術分野】この発明は、フラッシユメモ
リに存在する消去不良のメモリセルを検査する方法に関
する。
リに存在する消去不良のメモリセルを検査する方法に関
する。
【０００２】
【従来の技術】ＩＣメモリには各種のものがあるが、最
近では、書き換え可能なフラッシユメモリが多用されて
いる。図３はフラッシユメモリチップ（以下単にフラッ
シユメモリ）１を説明するもので、(a) において、フラ
ッシユメモリ１はｐ型シリコン基板２の表面に、多数の
メモリセル３がマトリックス状に形成されて構成され
る。(b) はメモリセル３の一例として、フローティング
ゲート・トンネル型（ＦＬＯＴＯＸ）の断面を示し、シ
リコン基板２の表面にｎ+ のソースとドレインを設け、
その上に酸化シリコン（ＳｉＯ2)、フローティングゲー
ト（ＦＧ）、ＳｉＯ2 、コントロールゲート（ＣＧ）が
順次に積層され、ドレインの上部のＳｉＯ2 は極めて薄
くされ、トンネルとよばれる部分が形成されている。
近では、書き換え可能なフラッシユメモリが多用されて
いる。図３はフラッシユメモリチップ（以下単にフラッ
シユメモリ）１を説明するもので、(a) において、フラ
ッシユメモリ１はｐ型シリコン基板２の表面に、多数の
メモリセル３がマトリックス状に形成されて構成され
る。(b) はメモリセル３の一例として、フローティング
ゲート・トンネル型（ＦＬＯＴＯＸ）の断面を示し、シ
リコン基板２の表面にｎ+ のソースとドレインを設け、
その上に酸化シリコン（ＳｉＯ2)、フローティングゲー
ト（ＦＧ）、ＳｉＯ2 、コントロールゲート（ＣＧ）が
順次に積層され、ドレインの上部のＳｉＯ2 は極めて薄
くされ、トンネルとよばれる部分が形成されている。
【０００３】上記のメモリセル（以下単にセル）３の記
憶と消去の動作を述べると、ドレインに対してＣＧに正
の高電圧を印加すると、電子がトンネル効果によってＦ
Ｇに流入し、ＣＧに電荷が蓄積されてデータが記憶され
る。消去においては、ＣＧを零電圧とし、図示のビット
線Ｙに高電圧を加えると、ＦＧがトンネル効果により電
子を放出して、データが消去される。ビット線Ｙはすべ
てのセル３に共通しているので、全セル３は一挙に消去
される。なお、セル３には上記のＦＬＯＴＯＸのほか、
ＥＴＯＸ，ＭＯＮＯＳなどがあるが、いずれもトンネル
効果によるもので、記憶と消去方法は上記とほほ同様で
ある。
憶と消去の動作を述べると、ドレインに対してＣＧに正
の高電圧を印加すると、電子がトンネル効果によってＦ
Ｇに流入し、ＣＧに電荷が蓄積されてデータが記憶され
る。消去においては、ＣＧを零電圧とし、図示のビット
線Ｙに高電圧を加えると、ＦＧがトンネル効果により電
子を放出して、データが消去される。ビット線Ｙはすべ
てのセル３に共通しているので、全セル３は一挙に消去
される。なお、セル３には上記のＦＬＯＴＯＸのほか、
ＥＴＯＸ，ＭＯＮＯＳなどがあるが、いずれもトンネル
効果によるもので、記憶と消去方法は上記とほほ同様で
ある。
【０００４】フラッシユメモリ１は製作後、各セル３の
記憶性能と消去性能が検査される。記憶性能の検査方法
は、全セル３にデータを書込み／読出し、読出しデータ
が正当なセル３は記憶性能が良好であるが、なかにはこ
れが不良のものがあり、この記憶不良セルはマスクさ
れ、これに対してフラッシユメモリ１に冗長回路を設け
て救済されている。次に消去性能の検査方法は、全セル
のデータを消去した後、これらを読出し記憶不良セルを
除いた各データがすべて読出しされなければ、これらの
セルの消去性能は良好であるが、もしデータが読出され
たときは、このセルは消去不完全または不良とされ、上
記と同様に冗長回路により救済されている。なお、検査
スペックには消去回数が規定されており、各セルに対し
て消去を例えば６００回繰り返して、その良否を検査す
るものとされる。
記憶性能と消去性能が検査される。記憶性能の検査方法
は、全セル３にデータを書込み／読出し、読出しデータ
が正当なセル３は記憶性能が良好であるが、なかにはこ
れが不良のものがあり、この記憶不良セルはマスクさ
れ、これに対してフラッシユメモリ１に冗長回路を設け
て救済されている。次に消去性能の検査方法は、全セル
のデータを消去した後、これらを読出し記憶不良セルを
除いた各データがすべて読出しされなければ、これらの
セルの消去性能は良好であるが、もしデータが読出され
たときは、このセルは消去不完全または不良とされ、上
記と同様に冗長回路により救済されている。なお、検査
スペックには消去回数が規定されており、各セルに対し
て消去を例えば６００回繰り返して、その良否を検査す
るものとされる。
【０００５】
【発明が解決しようとする課題】さて、上記したメモリ
セル３の記憶と消去性能の検査においては、不良セルを
冗長回路により救済するために、不良セルのアドレスを
特定しこれをマスクするなどの複雑な処理機能を有す
る、やや高級なメモリテスターが使用されている。しか
し最近においては、フラッシユメモリ１の需要増に対応
してその検査量も増加しており、これらに対して消去性
能検査を迅速に行うことが要請されている。この場合、
フラッシユメモリ１は比較的に安価であるので、消去不
良セルが有るものは廃棄し、これが無いもののみを採用
することが許されれば、その有無のみを検査する簡易な
消去性能検査方法をとることができる。この発明は、以
上に鑑みてなされたもので、マスク機能などの複雑な処
理機能を持たない簡易なメモリテスターに適用し、消去
不良セルの有無を迅速に検査する方法を提供することを
課題とする。
セル３の記憶と消去性能の検査においては、不良セルを
冗長回路により救済するために、不良セルのアドレスを
特定しこれをマスクするなどの複雑な処理機能を有す
る、やや高級なメモリテスターが使用されている。しか
し最近においては、フラッシユメモリ１の需要増に対応
してその検査量も増加しており、これらに対して消去性
能検査を迅速に行うことが要請されている。この場合、
フラッシユメモリ１は比較的に安価であるので、消去不
良セルが有るものは廃棄し、これが無いもののみを採用
することが許されれば、その有無のみを検査する簡易な
消去性能検査方法をとることができる。この発明は、以
上に鑑みてなされたもので、マスク機能などの複雑な処
理機能を持たない簡易なメモリテスターに適用し、消去
不良セルの有無を迅速に検査する方法を提供することを
課題とする。
【０００６】
【課題を解決するための手段】この発明は、上記の課題
を解決したフラッシユメモリの消去不良セル検査方法で
あって、各セルの記憶性能が検査されて、記憶不良セル
の個数ｎが判明したフラッシユメモリを対象とし、フラ
ッシユメモリの全セルにデータを書込み、メモリテスタ
ーのレジスタに記憶不良セルの個数ｎをセットする。メ
モリテスターにより全セルのデータの消去をＮ回繰り返
して、各消去ごとにセルのアドレス順に各データを読出
し、読出しデータが不良の都度、レジスタのセット数を
１づつ減算する。Ｎ回の消去と１の減算の結果、レジス
タの残数ｎ’が０のとき、フラッシユメモリには消去不
良セルは存在せず、残数ｎ’が０より小さいとき、
（ｎ’−ｎ）個の消去不良セルが存在すると判定する。
を解決したフラッシユメモリの消去不良セル検査方法で
あって、各セルの記憶性能が検査されて、記憶不良セル
の個数ｎが判明したフラッシユメモリを対象とし、フラ
ッシユメモリの全セルにデータを書込み、メモリテスタ
ーのレジスタに記憶不良セルの個数ｎをセットする。メ
モリテスターにより全セルのデータの消去をＮ回繰り返
して、各消去ごとにセルのアドレス順に各データを読出
し、読出しデータが不良の都度、レジスタのセット数を
１づつ減算する。Ｎ回の消去と１の減算の結果、レジス
タの残数ｎ’が０のとき、フラッシユメモリには消去不
良セルは存在せず、残数ｎ’が０より小さいとき、
（ｎ’−ｎ）個の消去不良セルが存在すると判定する。
【０００７】
【発明の実施の形態】上記の消去不良セル検査方法にお
いては、メモリテスターに対して、記憶性能が検査され
て、記憶不良セルの個数ｎが判明したフラッシユメモリ
が装着され、全セルにデータが書込みされ、メモリテス
ターのレジスタに記憶不良セルの個数ｎがセットされ
る。全セルに対するデータの消去がＮ回繰り返され、各
消去ごとにセルのアドレス順にデータの読出しが行われ
る。この場合、記憶不良セルと消去不良セルの読出しデ
ータは、ともに不良である。そこで、読出しデータが不
良の都度、レジスタのセット数を１づつ減算する。Ｎ回
の消去と１の減算を行った結果、レジスタの残数ｎ’が
０のときは、ｎ個の記憶不良セルによりｎから１がｎ回
減算されて０となったもので、従って、フラッシユメモ
リには記憶不良セルのみが存在し、各記憶不良セルを除
く各セルのデータはすべて完全に消去されて、消去不良
セルは存在しないと判定される。これに対して、残数
ｎ’が０より小さいときは、（ｎ’−ｎ）が消去不良セ
ルの個数に相当する筈であり、フラッシユメモリには、
この個数の消去不良セルが存在すると判定される。
いては、メモリテスターに対して、記憶性能が検査され
て、記憶不良セルの個数ｎが判明したフラッシユメモリ
が装着され、全セルにデータが書込みされ、メモリテス
ターのレジスタに記憶不良セルの個数ｎがセットされ
る。全セルに対するデータの消去がＮ回繰り返され、各
消去ごとにセルのアドレス順にデータの読出しが行われ
る。この場合、記憶不良セルと消去不良セルの読出しデ
ータは、ともに不良である。そこで、読出しデータが不
良の都度、レジスタのセット数を１づつ減算する。Ｎ回
の消去と１の減算を行った結果、レジスタの残数ｎ’が
０のときは、ｎ個の記憶不良セルによりｎから１がｎ回
減算されて０となったもので、従って、フラッシユメモ
リには記憶不良セルのみが存在し、各記憶不良セルを除
く各セルのデータはすべて完全に消去されて、消去不良
セルは存在しないと判定される。これに対して、残数
ｎ’が０より小さいときは、（ｎ’−ｎ）が消去不良セ
ルの個数に相当する筈であり、フラッシユメモリには、
この個数の消去不良セルが存在すると判定される。
【０００８】
【実施例】図１は、この発明の消去不良セル検査方法を
実行するフローチャートの一実施例を示し、図２は、図
１に対する補足説明図である。なお、メモリテスター
（図示省略）は、消去プログラムとレジスタとを有する
ものとする。以下、図２を併用して図１のフローチャー
トを説明する。図２の(a) において、被検査のフラッシ
ユメモリ１は、前記したように、記憶性能が検査され、
例えば図示の位置に記憶不良セル（×印）があり、その
個数ｎ（図の場合は４個）が判明しているものとし、そ
の他のセルは記憶性能が良好とする。なお、各セル３の
アドレスをｒとし、例えば図示左上端から順次にｒを
(0),(1),(2)……とし、右下端をｒ＝ｒm として、この
順序に検査する。また消去回数をＮとし、その最大値を
Ｎm とする。
実行するフローチャートの一実施例を示し、図２は、図
１に対する補足説明図である。なお、メモリテスター
（図示省略）は、消去プログラムとレジスタとを有する
ものとする。以下、図２を併用して図１のフローチャー
トを説明する。図２の(a) において、被検査のフラッシ
ユメモリ１は、前記したように、記憶性能が検査され、
例えば図示の位置に記憶不良セル（×印）があり、その
個数ｎ（図の場合は４個）が判明しているものとし、そ
の他のセルは記憶性能が良好とする。なお、各セル３の
アドレスをｒとし、例えば図示左上端から順次にｒを
(0),(1),(2)……とし、右下端をｒ＝ｒm として、この
順序に検査する。また消去回数をＮとし、その最大値を
Ｎm とする。
【０００９】図１において、フラッシユメモリ１はメモ
リテスターに装着され、全セル３に対してデータが書込
みされ（ステップ）、レジスタに対して個数ｎ（この
場合４）がセットされる（ステップ）。ここで、消去
プログラムの消去回数を第１回としてＮ＝０にセットし
（ステップ）、ついで全セルのデータを消去するステ
ップと、図２の(b) の状態となり、消去がとりあえず
不完全または不良の３個のセル（△印で示す）が図示の
位置に現れる。セルのアドレスｒ＝０にセットして（ス
テップ）、そのデータを読出し（ステップ）、デー
タの良否を調べると（ステップ）、このセルの読出し
データは０であるが、データ０は正当であるから良と判
定されて、ｒ＝ｒm ？の判定ステップに移行し、ここ
でｒ＝０によりＮＯとされ、ついでｒに１が加えられ
（ステップ）、ステップに戻って次のセル (1)のデ
ータが読出しされる。セル (1)は記憶不良（×）でマス
クされているため、読出し不能であるので不良と判定さ
れ、ステップ(10)に移行してレジスタのｎから１が減算
され（この場合３となる）、その残数ｎ’はステップ(1
1)のｎ’＜０？によりＮＯと判定され、ステップ，ス
テップを経てステップに戻ってセル(2) のデータが
読出しされる。
リテスターに装着され、全セル３に対してデータが書込
みされ（ステップ）、レジスタに対して個数ｎ（この
場合４）がセットされる（ステップ）。ここで、消去
プログラムの消去回数を第１回としてＮ＝０にセットし
（ステップ）、ついで全セルのデータを消去するステ
ップと、図２の(b) の状態となり、消去がとりあえず
不完全または不良の３個のセル（△印で示す）が図示の
位置に現れる。セルのアドレスｒ＝０にセットして（ス
テップ）、そのデータを読出し（ステップ）、デー
タの良否を調べると（ステップ）、このセルの読出し
データは０であるが、データ０は正当であるから良と判
定されて、ｒ＝ｒm ？の判定ステップに移行し、ここ
でｒ＝０によりＮＯとされ、ついでｒに１が加えられ
（ステップ）、ステップに戻って次のセル (1)のデ
ータが読出しされる。セル (1)は記憶不良（×）でマス
クされているため、読出し不能であるので不良と判定さ
れ、ステップ(10)に移行してレジスタのｎから１が減算
され（この場合３となる）、その残数ｎ’はステップ(1
1)のｎ’＜０？によりＮＯと判定され、ステップ，ス
テップを経てステップに戻ってセル(2) のデータが
読出しされる。
【００１０】以下同様に、最終のアドレスｒm までの各
セルのデータの読出しと、その良否の判定が順次になさ
れ、それぞれの終了はステップとステップ(12)により
判定され、ステップ(13)とステップ(14)により、消去回
数Ｎが最大値Ｎm に達するまで消去が繰り返される。こ
れらの消去の結果、例えば図２の(c) のように、例えば
１個のセルのデータは消去され、２個のセルのデータが
消去されないときは、レジスタの残数ｎ’は、ｎ＝４か
ら記憶不良セルと消去不良セルの和の６が差し引かれて
−２となり、ステップ(11)のｎ’＜０？によりＹＥＳと
判定されて、このフラッシユメモリ１には消去不良セル
が有るとされる（ステップ(16)）。また、(d) のように
３個のセルがすべて消去されたときは、残数ｎ’が０と
なるので、消去不良セルは無いとされる（ステップ(1
7)）。
セルのデータの読出しと、その良否の判定が順次になさ
れ、それぞれの終了はステップとステップ(12)により
判定され、ステップ(13)とステップ(14)により、消去回
数Ｎが最大値Ｎm に達するまで消去が繰り返される。こ
れらの消去の結果、例えば図２の(c) のように、例えば
１個のセルのデータは消去され、２個のセルのデータが
消去されないときは、レジスタの残数ｎ’は、ｎ＝４か
ら記憶不良セルと消去不良セルの和の６が差し引かれて
−２となり、ステップ(11)のｎ’＜０？によりＹＥＳと
判定されて、このフラッシユメモリ１には消去不良セル
が有るとされる（ステップ(16)）。また、(d) のように
３個のセルがすべて消去されたときは、残数ｎ’が０と
なるので、消去不良セルは無いとされる（ステップ(1
7)）。
【００１１】上記においては、消去不良セルの個数は不
明であるが、これが必要な場合は、ステップ(16)に、ス
テップ(11)の最終結果のレジスタの残数ｎ’よりセット
数ｎを減算する手段を設けることにより、その個数を知
ることができる。また消去は最大値Ｎm まで繰り返され
るが、その以前に全てのセル（記憶不良セルを除く）の
データが消去され、この時点で検査を完了することが望
ましい場合があり、その場合には上記のフローチャート
をそのように変更すればよく、このような変更は容易に
行うことができる。なお付言すると、実際においては、
メモリテスターに上記のフローチャートを実行する処理
回路を複数組設け、これらの並列の動作により多数のフ
ラッシユメモリに対する消去性能検査の迅速化が図られ
ている。
明であるが、これが必要な場合は、ステップ(16)に、ス
テップ(11)の最終結果のレジスタの残数ｎ’よりセット
数ｎを減算する手段を設けることにより、その個数を知
ることができる。また消去は最大値Ｎm まで繰り返され
るが、その以前に全てのセル（記憶不良セルを除く）の
データが消去され、この時点で検査を完了することが望
ましい場合があり、その場合には上記のフローチャート
をそのように変更すればよく、このような変更は容易に
行うことができる。なお付言すると、実際においては、
メモリテスターに上記のフローチャートを実行する処理
回路を複数組設け、これらの並列の動作により多数のフ
ラッシユメモリに対する消去性能検査の迅速化が図られ
ている。
【００１２】
【発明の効果】以上の説明のとおり、この発明の検査方
法は簡易なメモリテスターに適用することが可能で、こ
れにより、消去不良セルの存在するフラッシユメモリと
存在しないものが迅速に判別され、フラッシユメモリの
消去性能の検査の迅速化に寄与する効果には、大きいも
のがある。
法は簡易なメモリテスターに適用することが可能で、こ
れにより、消去不良セルの存在するフラッシユメモリと
存在しないものが迅速に判別され、フラッシユメモリの
消去性能の検査の迅速化に寄与する効果には、大きいも
のがある。
【図１】 図１は、この発明の検査方法を実行するフロ
ーチャートの一実施例の説明図である。
ーチャートの一実施例の説明図である。
【図２】 図２は、図１に対する補足説明図で、(a) は
被検査のフラッシユメモリ１の各メモリセルの状態、
(b) は第１回の消去後の状態、(c) は、最大の消去回数
Ｎm の消去後、消去不良セルが残存した状態、(d) は、
同じく全セルが消去された状態の、それぞれの例を示す
説明図である。
被検査のフラッシユメモリ１の各メモリセルの状態、
(b) は第１回の消去後の状態、(c) は、最大の消去回数
Ｎm の消去後、消去不良セルが残存した状態、(d) は、
同じく全セルが消去された状態の、それぞれの例を示す
説明図である。
【図３】 図３は、フラッシユメモリの説明図で、(a)
はフラッシユメモリに形成されたメモリセルの配列図、
(b) はメモリセルの一例の、フローティングゲート・ト
ンネル型（ＦＬＯＴＯＸ）の断面図である。
はフラッシユメモリに形成されたメモリセルの配列図、
(b) はメモリセルの一例の、フローティングゲート・ト
ンネル型（ＦＬＯＴＯＸ）の断面図である。
【符号の説明】 １…フラッシユメモリチップ（単にフラッシユメモ
リ）、２…ｐ型シリコン基板、３…メモリセル（単にセ
ル）、ｎ…記憶不良セルの個数、ｎ’…レジスタの残
数、Ｎ…消去回数、Ｎm …最大の消去回数、ｒ…セルの
アドレス、ｒm …最終アドレス、〜(17)…フローチャ
ートのステップ番号。
リ）、２…ｐ型シリコン基板、３…メモリセル（単にセ
ル）、ｎ…記憶不良セルの個数、ｎ’…レジスタの残
数、Ｎ…消去回数、Ｎm …最大の消去回数、ｒ…セルの
アドレス、ｒm …最終アドレス、〜(17)…フローチャ
ートのステップ番号。
Claims (1)
- 【請求項１】各メモリセルの記憶性能が検査されて、記
憶不良セルの個数ｎが判明したフラッシユメモリを対象
とし、該フラッシユメモリに存在する消去不良セルを検
査するメモリテスターにおいて、該フラッシユメモリの
全メモリセルにデータを書込み、該メモリテスターのレ
ジスタに該記憶不良セルの個数ｎをセットし、該メモリ
テスターにより該全メモリセルのデータの消去をＮ回繰
り返して、該各消去ごとに該メモリセルのアドレス順に
各データを読出して、該読出しデータが不良の都度、前
記レジスタのセット数を１づつ減算し、該Ｎ回の消去と
該１の減算の結果、該レジスタの残数ｎ’が０のとき、
該フラッシユメモリには消去不良セルは存在せず、該残
数ｎ’が０より小さいとき、（ｎ’−ｎ）個の消去不良
セルが存在すると判定することを特徴とする、フラッシ
ユメモリの消去不良セル検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14495296A JPH09306197A (ja) | 1996-05-15 | 1996-05-15 | フラッシュメモリの消去不良セル検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14495296A JPH09306197A (ja) | 1996-05-15 | 1996-05-15 | フラッシュメモリの消去不良セル検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306197A true JPH09306197A (ja) | 1997-11-28 |
Family
ID=15374018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14495296A Pending JPH09306197A (ja) | 1996-05-15 | 1996-05-15 | フラッシュメモリの消去不良セル検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219280B1 (en) | 1998-12-02 | 2001-04-17 | Nec Corporation | Nonvolatile semiconductor memory device and erase verify method therefor |
| KR100358059B1 (ko) * | 2000-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 테스트 방법 |
| KR100592743B1 (ko) * | 1999-07-26 | 2006-06-26 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 기억 장치 |
-
1996
- 1996-05-15 JP JP14495296A patent/JPH09306197A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219280B1 (en) | 1998-12-02 | 2001-04-17 | Nec Corporation | Nonvolatile semiconductor memory device and erase verify method therefor |
| KR100592743B1 (ko) * | 1999-07-26 | 2006-06-26 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 기억 장치 |
| KR100358059B1 (ko) * | 2000-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 테스트 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI622986B (zh) | 用於在半導體記憶裝置執行抹除操作之方法及半導體記憶裝置 | |
| JP2716906B2 (ja) | 不揮発性半導体記憶装置 | |
| US7532520B2 (en) | Semiconductor memory device and control method of the same | |
| US7397706B2 (en) | Methods of erasing flash memory devices by applying wordline bias voltages having multiple levels and related flash memory devices | |
| TWI399751B (zh) | 氮化物儲存層非揮發性記憶體陣列字元線重試抹除以及臨界電壓恢復之方法 | |
| US20090010071A1 (en) | Nonvolatile memory device and erasing method | |
| KR20190093370A (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
| CN114758689A (zh) | 用于非易失性存储器的擦除方法和上电修复方法 | |
| US7330374B2 (en) | Nonvolatile semiconductor memory device, such as an EEPROM or a flash memory, with reference cells | |
| US6407944B1 (en) | Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices | |
| US20050213363A1 (en) | Non-volatile memory device and inspection method for non-volatile memory device | |
| JP2012212487A (ja) | メモリシステム | |
| JPH09306197A (ja) | フラッシュメモリの消去不良セル検査方法 | |
| JP5023208B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
| JP3268732B2 (ja) | 不揮発性半導体メモリ | |
| KR20100013954A (ko) | 반도체 메모리 소자의 테스트 방법 | |
| JPH08306196A (ja) | 不揮発性半導体記憶装置 | |
| CN113113072A (zh) | 芯片测试中载入trim值的方法 | |
| JPH09288899A (ja) | 半導体記憶装置 | |
| JP5538196B2 (ja) | 不揮発性半導体記憶装置 | |
| Kempf et al. | Threshold voltage bitmap analysis methodology: Application to a 512kB 40nm Flash memory test chip | |
| JP4005802B2 (ja) | 半導体集積回路 | |
| JP3544222B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2005243117A (ja) | 不揮発性半導体記憶装置およびそのデータの消去方法 | |
| JP2000331485A (ja) | 不揮発性半導体記憶装置及びその消去方法 |