JPH09288899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09288899A JPH09288899A JP9842196A JP9842196A JPH09288899A JP H09288899 A JPH09288899 A JP H09288899A JP 9842196 A JP9842196 A JP 9842196A JP 9842196 A JP9842196 A JP 9842196A JP H09288899 A JPH09288899 A JP H09288899A
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- JP
- Japan
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- memory cell
- blocks
- cell array
- block
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- Prior art date
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 製品試験のための試験時間を短縮することが
でき、試験に要するコストの低減を図る。 【解決手段】 データを記憶するメモリセルがマトリク
ス状に配置されて構成され、複数のブロックから構成さ
れるメモリセルアレイと、ブロック単位でメモリセルア
レイをアクセスするローデコーダ５と、メモリセルの記
憶されたデータを読み出すワード線ＷＬとを備えた半導
体記憶装置において、製品試験のために、全ブロック及
び全ワード線を選択して読み出しを行うモードを有す
る。
でき、試験に要するコストの低減を図る。 【解決手段】 データを記憶するメモリセルがマトリク
ス状に配置されて構成され、複数のブロックから構成さ
れるメモリセルアレイと、ブロック単位でメモリセルア
レイをアクセスするローデコーダ５と、メモリセルの記
憶されたデータを読み出すワード線ＷＬとを備えた半導
体記憶装置において、製品試験のために、全ブロック及
び全ワード線を選択して読み出しを行うモードを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に試験に適した動作モードを有する半導体記
憶装置に関する。
係わり、特に試験に適した動作モードを有する半導体記
憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は一般に、データを記憶
するメモリセルがマトリクス状に配置されて構成され複
数のブロックから構成されるメモリセルアレイと、ブロ
ック単位でメモリセルアレイをアクセスするローデコー
ダと、メモリセルの記憶されたデータを読み出すワード
線と、データに応じた電圧又は電流が現れるビット線
と、データの読み出し時にビット線電圧を増幅して出力
し、データの書き込み時に書き込むデータに応じてビッ
ト線電圧を与えるセンスアンプ等から構成されている。
するメモリセルがマトリクス状に配置されて構成され複
数のブロックから構成されるメモリセルアレイと、ブロ
ック単位でメモリセルアレイをアクセスするローデコー
ダと、メモリセルの記憶されたデータを読み出すワード
線と、データに応じた電圧又は電流が現れるビット線
と、データの読み出し時にビット線電圧を増幅して出力
し、データの書き込み時に書き込むデータに応じてビッ
ト線電圧を与えるセンスアンプ等から構成されている。
【０００３】あらゆる製品と同様、半導体記憶装置でも
信頼性試験などの製品試験が行われている。試験に要す
るコストは試験にかかる時間に依存する。試験に要する
コストを下げるためには、試験時間を短縮しなければな
らない。このため、従来より同時に複数のメモリセルや
周辺回路に電圧を印加することにより、試験時間を短縮
することが行われている。
信頼性試験などの製品試験が行われている。試験に要す
るコストは試験にかかる時間に依存する。試験に要する
コストを下げるためには、試験時間を短縮しなければな
らない。このため、従来より同時に複数のメモリセルや
周辺回路に電圧を印加することにより、試験時間を短縮
することが行われている。
【０００４】全メモリセルに対する一括書換え試験は、
全ブロックを選択して全ワード線を書き込み電圧にする
ことによって行われる。しかし、欠陥メモリセルがある
と、その欠陥によりリーク電流があまりにも大きく、そ
の結果、書き込み電圧レベルが低下してしまい一括試験
が行うことができなくなる場合がある。この場合は、そ
の欠陥メモリセルを含むブロックを非選択にすることに
よって、それ以外のブロックのメモリセルを一括試験す
ることができる。しかしながら、従来では全ブロックを
選択するか、一つずつブロックを選択するしかできない
ために、前述の欠陥メモリセルを含まないブロックを一
つずつ選択していかなければならないという問題があ
る。
全ブロックを選択して全ワード線を書き込み電圧にする
ことによって行われる。しかし、欠陥メモリセルがある
と、その欠陥によりリーク電流があまりにも大きく、そ
の結果、書き込み電圧レベルが低下してしまい一括試験
が行うことができなくなる場合がある。この場合は、そ
の欠陥メモリセルを含むブロックを非選択にすることに
よって、それ以外のブロックのメモリセルを一括試験す
ることができる。しかしながら、従来では全ブロックを
選択するか、一つずつブロックを選択するしかできない
ために、前述の欠陥メモリセルを含まないブロックを一
つずつ選択していかなければならないという問題があ
る。
【０００５】ISSCC Digest of Technical Papers,pp.12
8-129,Feb.,1995.に開示されている電気的に書換可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）では、ｎＭＯ
Ｓ転送ゲートのみを用いたローデコーダが用いられてい
る。このローデコーダでは、選択状態には転送ゲートが
オンしてワード線に電圧が印加され、非選択状態では転
送ゲートはオフしてワード線はフローティングになる。
8-129,Feb.,1995.に開示されている電気的に書換可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）では、ｎＭＯ
Ｓ転送ゲートのみを用いたローデコーダが用いられてい
る。このローデコーダでは、選択状態には転送ゲートが
オンしてワード線に電圧が印加され、非選択状態では転
送ゲートはオフしてワード線はフローティングになる。
【０００６】ところで、ビット線にリークがある場合に
はメモリセルのデータは誤読み出しされてしまうので、
このような欠陥ビット線はリーク電流のないリダンダン
シービット線で置き換えなければならない。このため、
ビット線にリークがあるかどうかのチェックを行わなけ
ればならない。従来では全ブロックを非選択状態にして
読み出し動作を行っているため、ビット線コンタクトの
ジャンクションリークは検出可能であるが、フローティ
ングのワード線とビット線がショートしている場合はリ
ークがないため検出不可能である。
はメモリセルのデータは誤読み出しされてしまうので、
このような欠陥ビット線はリーク電流のないリダンダン
シービット線で置き換えなければならない。このため、
ビット線にリークがあるかどうかのチェックを行わなけ
ればならない。従来では全ブロックを非選択状態にして
読み出し動作を行っているため、ビット線コンタクトの
ジャンクションリークは検出可能であるが、フローティ
ングのワード線とビット線がショートしている場合はリ
ークがないため検出不可能である。
【０００７】また、半導体記憶装置の歩留まりを向上す
るため、欠陥カラムや欠陥ローを置き換えるようにリダ
ンダンシーが用いられている。従来のリダンダンシーは
置き換えた後に試験などによって不良になってしまうと
チップ不良となってしまうという問題がある。さらに、
多値記憶可能な半導体記憶装置において書換え時間は一
般に長くなるため、書換え試験時間も長くなってしまう
という問題がある。
るため、欠陥カラムや欠陥ローを置き換えるようにリダ
ンダンシーが用いられている。従来のリダンダンシーは
置き換えた後に試験などによって不良になってしまうと
チップ不良となってしまうという問題がある。さらに、
多値記憶可能な半導体記憶装置において書換え時間は一
般に長くなるため、書換え試験時間も長くなってしまう
という問題がある。
【０００８】
【発明が解決しようとする課題】このように従来、欠陥
メモリセルを有する不良ブロックが存在すると、全ブロ
ックを選択して全ワード線を書き込み電圧にすることに
よって行う全メモリセルに対する一括書換え試験はでき
なくなる。さらに、ビット線にリークがあるか否かチェ
ックを行う場合、全ブロックを非選択状態にして読み出
し動作を行っているため、ビット線コンタクトのジャン
クションリークは検出可能であるが、フローティングの
ワード線とビット線のショートは検出不可能である。
メモリセルを有する不良ブロックが存在すると、全ブロ
ックを選択して全ワード線を書き込み電圧にすることに
よって行う全メモリセルに対する一括書換え試験はでき
なくなる。さらに、ビット線にリークがあるか否かチェ
ックを行う場合、全ブロックを非選択状態にして読み出
し動作を行っているため、ビット線コンタクトのジャン
クションリークは検出可能であるが、フローティングの
ワード線とビット線のショートは検出不可能である。
【０００９】また、欠陥カラムや欠陥ローを置き換える
ためのリダンダンシー回路が不良になってしまうと、チ
ップ不良となってしまうという問題がある。さらに、多
値記憶可能な半導体記憶装置においては、書換え時間が
長くなるために書換え試験時間も長くなってしまうとい
う問題があった。
ためのリダンダンシー回路が不良になってしまうと、チ
ップ不良となってしまうという問題がある。さらに、多
値記憶可能な半導体記憶装置においては、書換え時間が
長くなるために書換え試験時間も長くなってしまうとい
う問題があった。
【００１０】本発明は、上記の事情を考慮して成された
もので、その目的とするところは、製品試験のための試
験時間を短縮することができ、試験に要するコストの低
減を図り得る半導体記憶装置を提供することにある。
もので、その目的とするところは、製品試験のための試
験時間を短縮することができ、試験に要するコストの低
減を図り得る半導体記憶装置を提供することにある。
【００１１】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。 （１）データを記憶するメモリセルがマトリクス状に配
置されて構成され、１又は複数のブロックから構成され
るメモリセルアレイと、前記メモリセルアレイの各ブロ
ックに設けられたアドレスラッチ回路と、前記アドレス
ラッチ回路のラッチ状態に応じてブロック単位で前記メ
モリセルアレイをアクセスするローデコーダとを備えた
半導体記憶装置において、 (1-1) 全ブロックを選択状態にラッチした後、選択ブロ
ックのアドレスラッチを非選択状態に解除して、前記メ
モリセルアレイにアクセスするモードを有することを特
徴とする。 (1-2) 製品試験のために、全ブロックを選択状態にラッ
チした後、予め調べられた不良ブロックのアドレスを選
択して、前記選択ブロックのアドレスラッチを非選択状
態に解除して、前記メモリセルアレイにアクセスするこ
とを特徴とする。 （２）データを記憶するメモリセルがマトリクス状に配
置されて構成され、１又は複数のブロックから構成され
るメモリセルアレイと、前記ブロック単位で前記メモリ
セルアレイをアクセスするローデコーダと、前記メモリ
セルの記憶されたデータを読み出すワード線とを備えた
半導体記憶装置において、 (2-1) 製品試験のために、全ブロック及び全ワード線を
選択して読み出しを行うモードを有することを特徴とす
る半導体記憶装置。 (2-2) 製品試験のために、基板電位を高くした状態（例
えばＶcc）で、全ブロック及び全ワード線を選択（例え
ばゲートが０Ｖ）して読み出しを行うモードを有するこ
とを特徴とする。 （３）データを記憶するメモリセルがローとカラムによ
ってマトリクス状に配置されて構成されるメモリセルア
レイと、ロー又はカラムを置き換えることができる複数
のリダンダンシー回路とを備えた半導体記憶装置におい
て、任意のリダンダンシー回路は別のリダンダンシー回
路で置き換えることができることを特徴とする。 （４）物理量の大きさをｎ個（ｎ≧３）持つことができ
るようにしてｎ値のデータを記憶するメモリセルがマト
リクス状に配置されて構成されるメモリセルアレイと、
前記メモリセルのデータを書換える手段とを備えた半導
体記憶装置において、製品試験のために、前記全メモリ
セルのデータを、前記ｎ個の物理量の中で最小な物理量
に対応する最小データから前記ｎ個の物理量の中で最大
な物理量に対応する最大データに、又は前記ｎ個の物理
量の中で最大な物理量に対応する最大データから前記ｎ
個の物理量の中で最小な物理量に対応する最小データに
一括して書換えることを特徴とする。 （５）データを記憶するメモリセルがマトリクス状に配
置されて構成され、１又は複数のブロックから構成され
るメモリセルアレイと、前記メモリセルアレイの各ブロ
ックに設けられたアドレスラッチ回路と、前記アドレス
ラッチ回路のラッチ状態に応じてブロック単位で前記メ
モリセルアレイをアクセスするローデコーダと、前記メ
モリセルの記憶されたデータを読み出すワード線とを備
えた半導体記憶装置において、製品試験のために、全ブ
ロックを選択状態にラッチした後、予め調べられた不良
ブロックのアドレスを選択して、前記選択ブロックのア
ドレスラッチを非選択状態に解除して、選択された全ブ
ロック及び全ワード線を選択して読み出しを行うことを
特徴とする。 （作用）本発明によれば、ローデコーダにブロックアド
レスラッチ回路が備えられた半導体記憶装置において、
全ブロックを一括選択状態にした後、不良ブロックのア
ドレスラッチを非選択状態に解除することができるの
で、不良ブロック以外を１ブロックずつ順に選択するこ
と不要になり、正常ブロックの一括書き込み・消去・読
み出し試験を容易に行うことができる。また、ｎＭＯＳ
転送ゲートで構成されるローデコーダにおいて、複数ブ
ロックと複数グローバルワード線を同時に選択して読み
出すことによってビット線リークチェックを行うので、
ワード線・ビット線間ショートを検出できる。さらに、
ローやカラムのリダンダンシー同士でも置き換えを可能
にすることによって、リダンダンシーの不良が直ちにチ
ップ不良となることがないため、歩留まりが向上する。
な構成を採用している。 （１）データを記憶するメモリセルがマトリクス状に配
置されて構成され、１又は複数のブロックから構成され
るメモリセルアレイと、前記メモリセルアレイの各ブロ
ックに設けられたアドレスラッチ回路と、前記アドレス
ラッチ回路のラッチ状態に応じてブロック単位で前記メ
モリセルアレイをアクセスするローデコーダとを備えた
半導体記憶装置において、 (1-1) 全ブロックを選択状態にラッチした後、選択ブロ
ックのアドレスラッチを非選択状態に解除して、前記メ
モリセルアレイにアクセスするモードを有することを特
徴とする。 (1-2) 製品試験のために、全ブロックを選択状態にラッ
チした後、予め調べられた不良ブロックのアドレスを選
択して、前記選択ブロックのアドレスラッチを非選択状
態に解除して、前記メモリセルアレイにアクセスするこ
とを特徴とする。 （２）データを記憶するメモリセルがマトリクス状に配
置されて構成され、１又は複数のブロックから構成され
るメモリセルアレイと、前記ブロック単位で前記メモリ
セルアレイをアクセスするローデコーダと、前記メモリ
セルの記憶されたデータを読み出すワード線とを備えた
半導体記憶装置において、 (2-1) 製品試験のために、全ブロック及び全ワード線を
選択して読み出しを行うモードを有することを特徴とす
る半導体記憶装置。 (2-2) 製品試験のために、基板電位を高くした状態（例
えばＶcc）で、全ブロック及び全ワード線を選択（例え
ばゲートが０Ｖ）して読み出しを行うモードを有するこ
とを特徴とする。 （３）データを記憶するメモリセルがローとカラムによ
ってマトリクス状に配置されて構成されるメモリセルア
レイと、ロー又はカラムを置き換えることができる複数
のリダンダンシー回路とを備えた半導体記憶装置におい
て、任意のリダンダンシー回路は別のリダンダンシー回
路で置き換えることができることを特徴とする。 （４）物理量の大きさをｎ個（ｎ≧３）持つことができ
るようにしてｎ値のデータを記憶するメモリセルがマト
リクス状に配置されて構成されるメモリセルアレイと、
前記メモリセルのデータを書換える手段とを備えた半導
体記憶装置において、製品試験のために、前記全メモリ
セルのデータを、前記ｎ個の物理量の中で最小な物理量
に対応する最小データから前記ｎ個の物理量の中で最大
な物理量に対応する最大データに、又は前記ｎ個の物理
量の中で最大な物理量に対応する最大データから前記ｎ
個の物理量の中で最小な物理量に対応する最小データに
一括して書換えることを特徴とする。 （５）データを記憶するメモリセルがマトリクス状に配
置されて構成され、１又は複数のブロックから構成され
るメモリセルアレイと、前記メモリセルアレイの各ブロ
ックに設けられたアドレスラッチ回路と、前記アドレス
ラッチ回路のラッチ状態に応じてブロック単位で前記メ
モリセルアレイをアクセスするローデコーダと、前記メ
モリセルの記憶されたデータを読み出すワード線とを備
えた半導体記憶装置において、製品試験のために、全ブ
ロックを選択状態にラッチした後、予め調べられた不良
ブロックのアドレスを選択して、前記選択ブロックのア
ドレスラッチを非選択状態に解除して、選択された全ブ
ロック及び全ワード線を選択して読み出しを行うことを
特徴とする。 （作用）本発明によれば、ローデコーダにブロックアド
レスラッチ回路が備えられた半導体記憶装置において、
全ブロックを一括選択状態にした後、不良ブロックのア
ドレスラッチを非選択状態に解除することができるの
で、不良ブロック以外を１ブロックずつ順に選択するこ
と不要になり、正常ブロックの一括書き込み・消去・読
み出し試験を容易に行うことができる。また、ｎＭＯＳ
転送ゲートで構成されるローデコーダにおいて、複数ブ
ロックと複数グローバルワード線を同時に選択して読み
出すことによってビット線リークチェックを行うので、
ワード線・ビット線間ショートを検出できる。さらに、
ローやカラムのリダンダンシー同士でも置き換えを可能
にすることによって、リダンダンシーの不良が直ちにチ
ップ不良となることがないため、歩留まりが向上する。
【００１２】また、多値メモリにおいて、複数のメモリ
セルに対して同時に最小状態から最大状態へ、又は最大
状態から最小状態に書換えることによって試験時間を短
縮することができる。さらに、電荷蓄積層に電荷を蓄積
してその蓄積量によってメモリトランジスタのしきい電
圧を複数持たせて情報を記憶する不揮発性半導体記憶装
置において、メモリセルのゲートに対するウェルの電圧
を正電圧とすることによって複数のメモリセルの一括読
み出し加速試験や一括データ保持加速試験を実現でき
る。
セルに対して同時に最小状態から最大状態へ、又は最大
状態から最小状態に書換えることによって試験時間を短
縮することができる。さらに、電荷蓄積層に電荷を蓄積
してその蓄積量によってメモリトランジスタのしきい電
圧を複数持たせて情報を記憶する不揮発性半導体記憶装
置において、メモリセルのゲートに対するウェルの電圧
を正電圧とすることによって複数のメモリセルの一括読
み出し加速試験や一括データ保持加速試験を実現でき
る。
【００１３】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる半導体記憶装置の構成を示すブロック図である。
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる半導体記憶装置の構成を示すブロック図である。
【００１４】コマンドバッファ３は入力コマンドに応じ
て制御信号をメモリセルアレイ４のウェル電圧制御回路
２、ローデコーダ５、グローバルワード線駆動回路６、
ビット線制御回路７、ローアドレス発生回路１０、カラ
ムアドレス発生回路１１に転送する。書き込みデータと
読み出しデータは、半導体記憶装置１の外部とＩＯバッ
ファ８を介してやり取りされる。ビット線制御回路７は
メモリセルのビット線に接続される。カラムアドレス発
生回路１１の出力によって制御されるカラムデコーダ９
は、選択されたビット線制御回路７とＩＯバッファ８を
接続する。
て制御信号をメモリセルアレイ４のウェル電圧制御回路
２、ローデコーダ５、グローバルワード線駆動回路６、
ビット線制御回路７、ローアドレス発生回路１０、カラ
ムアドレス発生回路１１に転送する。書き込みデータと
読み出しデータは、半導体記憶装置１の外部とＩＯバッ
ファ８を介してやり取りされる。ビット線制御回路７は
メモリセルのビット線に接続される。カラムアドレス発
生回路１１の出力によって制御されるカラムデコーダ９
は、選択されたビット線制御回路７とＩＯバッファ８を
接続する。
【００１５】図２は、本装置の要部構成を示す回路図で
ある。メモリセルアレイは、ＮＡＮＤユニット１３をマ
トリクス状に配列されて構成されている。本実施形態で
は、ワード線８本でブロックが構成され、直列接続され
たメモリセルＭ１〜８の両端に選択ゲートＳＧＤ及びＳ
ＧＳが接続される。
ある。メモリセルアレイは、ＮＡＮＤユニット１３をマ
トリクス状に配列されて構成されている。本実施形態で
は、ワード線８本でブロックが構成され、直列接続され
たメモリセルＭ１〜８の両端に選択ゲートＳＧＤ及びＳ
ＧＳが接続される。
【００１６】図３は、通常の読み出し動作を説明する電
圧波形図である。スタンバイ時には、ＰＲＥ及びＳＢＬ
はハイ、ＶＳＡはローとされ、全ビット線ＢＬｊ及びノ
ードＮ２はロー、ノードＮ１はハイにセットされる。ロ
ーアドレスＰｉ，Ｑｉ，Ｒｉはスタンバイ時に全てロー
にされ、全てのブロックの転送ゲートＱＮ１１〜１４は
全てオフしている。
圧波形図である。スタンバイ時には、ＰＲＥ及びＳＢＬ
はハイ、ＶＳＡはローとされ、全ビット線ＢＬｊ及びノ
ードＮ２はロー、ノードＮ１はハイにセットされる。ロ
ーアドレスＰｉ，Ｑｉ，Ｒｉはスタンバイ時に全てロー
にされ、全てのブロックの転送ゲートＱＮ１１〜１４は
全てオフしている。
【００１７】ＳＢＬがローになった後ＶＳＡはハイにな
り、ビット線はプリチャージされる。このとき、選択さ
れたアドレスＰｉ，Ｑｉ，Ｒｉはハイとなって、転送ゲ
ートＱＮ１１〜１４は全てオンする。一方、非選択のア
ドレスＰｉ，Ｑｉ，Ｒｉはローのままであり、転送ゲー
トＱＮ１１〜１４は全てオフしている。
り、ビット線はプリチャージされる。このとき、選択さ
れたアドレスＰｉ，Ｑｉ，Ｒｉはハイとなって、転送ゲ
ートＱＮ１１〜１４は全てオンする。一方、非選択のア
ドレスＰｉ，Ｑｉ，Ｒｉはローのままであり、転送ゲー
トＱＮ１１〜１４は全てオフしている。
【００１８】その後、ＰＲＥはローになりビット線はフ
ローティングになる。選択されたグローバルワード線Ｖ
ＣＧ１はローのままで、その他のＶＣＧ２〜８とグロー
バル選択線ＶＳＧＤ，ＶＳＧＳはハイにされる。選択ブ
ロックのワード線ＷＬ１ｉ〜８ｉ、選択ゲート線ＳＧＤ
ｉ，ＳＧＳｉはグローバルワード線ＶＣＧ１〜８とグロ
ーバル選択線ＶＳＧＤ，ＶＳＧＳと同電位になる。
ローティングになる。選択されたグローバルワード線Ｖ
ＣＧ１はローのままで、その他のＶＣＧ２〜８とグロー
バル選択線ＶＳＧＤ，ＶＳＧＳはハイにされる。選択ブ
ロックのワード線ＷＬ１ｉ〜８ｉ、選択ゲート線ＳＧＤ
ｉ，ＳＧＳｉはグローバルワード線ＶＣＧ１〜８とグロ
ーバル選択線ＶＳＧＤ，ＶＳＧＳと同電位になる。
【００１９】選択メモリセルＭ１（ｉ，ｊ）のしきい電
圧が０Ｖ以下（“１”）であればビット線ＢＬｊはロー
になり、しきい電圧が０Ｖ以上（“０”）であればビッ
ト線はハイのままになる。ワード線が立ち下がつた後に
ＳＥＮＳＥがハイになって、ビット線がハイであればｎ
ＭＯＳトランジスタＱＮ１６がオンしているためノード
Ｎ１はローに反転、ビット線がローであればｎＭＯＳト
ランジスタＱＮ１６がオフしているためノードＮ１はハ
イのままとなる。インバータＩ５，６によってラッチさ
れたデータはカラム選択信号ＣＬＳｊによってＩＯバッ
ファに転送される。
圧が０Ｖ以下（“１”）であればビット線ＢＬｊはロー
になり、しきい電圧が０Ｖ以上（“０”）であればビッ
ト線はハイのままになる。ワード線が立ち下がつた後に
ＳＥＮＳＥがハイになって、ビット線がハイであればｎ
ＭＯＳトランジスタＱＮ１６がオンしているためノード
Ｎ１はローに反転、ビット線がローであればｎＭＯＳト
ランジスタＱＮ１６がオフしているためノードＮ１はハ
イのままとなる。インバータＩ５，６によってラッチさ
れたデータはカラム選択信号ＣＬＳｊによってＩＯバッ
ファに転送される。
【００２０】図４は、通常の書き込み動作を説明する電
圧波形図である。ＳＢＬがローになった後、ＶＳＡとＳ
ＥＮＳＥがハイになる。この動作によって全てのセンス
アンプ兼ラッチ回路７の内部ノードＮ１はローにセット
される。これは、リダンダンシーで置き換えたカラムを
書き込み非選択状態にするために行われる。このとき、
選択されたアドレスＰｉ，Ｑｉ，Ｒｉはハイとなって、
転送ゲートＱＮ１１〜１４は全てオンする。一方、非選
択のアドレスＰｉ，Ｑｉ，Ｒｉはローのままであり、転
送ゲートＱＮ１１〜１４は全てオフしている。
圧波形図である。ＳＢＬがローになった後、ＶＳＡとＳ
ＥＮＳＥがハイになる。この動作によって全てのセンス
アンプ兼ラッチ回路７の内部ノードＮ１はローにセット
される。これは、リダンダンシーで置き換えたカラムを
書き込み非選択状態にするために行われる。このとき、
選択されたアドレスＰｉ，Ｑｉ，Ｒｉはハイとなって、
転送ゲートＱＮ１１〜１４は全てオンする。一方、非選
択のアドレスＰｉ，Ｑｉ，Ｒｉはローのままであり、転
送ゲートＱＮ１１〜１４は全てオフしている。
【００２１】書き込みデータはＩＯ線からＣＳＬｊによ
ってセンスアンプ兼ラッチ回路７に取り込まれる。
“０”書き込みデータが入力された場合のみラッチが反
転する。全ての書き込みデータが入力され終わったら、
ＳＢＬはＶＭ１０（１０Ｖ程度）にされビット線は書き
込みデータ“０”，“１”に応じて、それぞれ０Ｖ，Ｖ
ＣＣにされる。選択されたグローバルワード線ＶＣＧ
１、グローバル選択線ＶＳＧＳをローとしたまま、その
他のＶＣＧ２〜８はＶＭ１０に、グローバル選択線ＶＳ
ＧＤはＶＣＣにされる。
ってセンスアンプ兼ラッチ回路７に取り込まれる。
“０”書き込みデータが入力された場合のみラッチが反
転する。全ての書き込みデータが入力され終わったら、
ＳＢＬはＶＭ１０（１０Ｖ程度）にされビット線は書き
込みデータ“０”，“１”に応じて、それぞれ０Ｖ，Ｖ
ＣＣにされる。選択されたグローバルワード線ＶＣＧ
１、グローバル選択線ＶＳＧＳをローとしたまま、その
他のＶＣＧ２〜８はＶＭ１０に、グローバル選択線ＶＳ
ＧＤはＶＣＣにされる。
【００２２】その後、選択されたグローバルワード線Ｖ
ＣＧ１はＶＰＰ（２０Ｖ程度）にされる。選択ブロック
のワード線ＷＬ１ｉ〜８ｉ、選択ゲート線ＳＧＤｉ．Ｓ
ＧＳｉはグローバルワード線ＶＣＧ１〜８とグローバル
選択線ＶＳＧＤ，ＶＳＧＳと同電位になる。
ＣＧ１はＶＰＰ（２０Ｖ程度）にされる。選択ブロック
のワード線ＷＬ１ｉ〜８ｉ、選択ゲート線ＳＧＤｉ．Ｓ
ＧＳｉはグローバルワード線ＶＣＧ１〜８とグローバル
選択線ＶＳＧＤ，ＶＳＧＳと同電位になる。
【００２３】“０”書き込みの場合、メモリセルのゲー
トとチャネルの間の電位差はＶＰＰとなってＦＮトンネ
ル電流が流れ、その結果、メモリセルのしきい電圧は正
になる。一方、“１”書き込みの場合にはゲート・チャ
ネル間電位差が低いためトンネル電流は流れずメモリセ
ルのしきい電圧は変動せず負のままになる。
トとチャネルの間の電位差はＶＰＰとなってＦＮトンネ
ル電流が流れ、その結果、メモリセルのしきい電圧は正
になる。一方、“１”書き込みの場合にはゲート・チャ
ネル間電位差が低いためトンネル電流は流れずメモリセ
ルのしきい電圧は変動せず負のままになる。
【００２４】図５は、通常の消去動作を説明する電圧波
形図である。ＳＢＬ，ＰＲＥがローになった後、選択さ
れたアドレスＰｉ，Ｑｉ，Ｒｉはハイとなって、ＳＢＤ
Ｉｃｈがハイになる。この動作によって選択アドレスが
ラッチされる。ブロックアドレスは複数入力することが
でき、インバータＩ２，３で構成されるブロックアドレ
スラッチ回路によって複数ブロックを選択できる。
形図である。ＳＢＬ，ＰＲＥがローになった後、選択さ
れたアドレスＰｉ，Ｑｉ，Ｒｉはハイとなって、ＳＢＤ
Ｉｃｈがハイになる。この動作によって選択アドレスが
ラッチされる。ブロックアドレスは複数入力することが
でき、インバータＩ２，３で構成されるブロックアドレ
スラッチ回路によって複数ブロックを選択できる。
【００２５】ＳＢＤＩｃｈがローになってから、全アド
レスＰｉ，Ｑｉ，Ｒｉはハイになって、／ＥＲＡはロー
になる。このとき、選択ブロックの転送ゲートＱＮ１１
〜１４は全てオンする。一方、非選択ブロックの転送ゲ
ートＱＮ１１〜１４は全てオフしている。メモリセルの
ウェル電圧ＶwellはＶＰＰに充電される。選択されたメ
モリセルのゲート電圧は０Ｖ、非選択メモリセルのそれ
はフローティングのためウェルとの容量カップリングの
ためＶＰＰ近くまで上昇する。従って、選択されたメモ
リセルのゲート・ウェル間はＶＰＰの電位差のため、Ｆ
Ｎ電流が流れメモリセルのしきい電圧は負になる。
レスＰｉ，Ｑｉ，Ｒｉはハイになって、／ＥＲＡはロー
になる。このとき、選択ブロックの転送ゲートＱＮ１１
〜１４は全てオンする。一方、非選択ブロックの転送ゲ
ートＱＮ１１〜１４は全てオフしている。メモリセルの
ウェル電圧ＶwellはＶＰＰに充電される。選択されたメ
モリセルのゲート電圧は０Ｖ、非選択メモリセルのそれ
はフローティングのためウェルとの容量カップリングの
ためＶＰＰ近くまで上昇する。従って、選択されたメモ
リセルのゲート・ウェル間はＶＰＰの電位差のため、Ｆ
Ｎ電流が流れメモリセルのしきい電圧は負になる。
【００２６】一方、非選択のメモリセルのゲート・ウェ
ル間の電位差は小さいのでＦＮ電流は流れずしきい電圧
は変動しない。また、全ての選択線ＳＧＤｉ，ＳＧＳｉ
はフローティングのため、ＶＰＰ近くまで上昇する。ビ
ット線ＢＬｊ及びソース線ＳＬはウェルとのジャンクシ
ョンがフォアードにバイアスされるため、やはりＶＰＰ
近くまで充電される。
ル間の電位差は小さいのでＦＮ電流は流れずしきい電圧
は変動しない。また、全ての選択線ＳＧＤｉ，ＳＧＳｉ
はフローティングのため、ＶＰＰ近くまで上昇する。ビ
ット線ＢＬｊ及びソース線ＳＬはウェルとのジャンクシ
ョンがフォアードにバイアスされるため、やはりＶＰＰ
近くまで充電される。
【００２７】図６は、複数ブロックを一括選択して書き
込みを行う試験動作を示す電圧波形図である。通常書き
込み動作との違いは、Ｐｉ，Ｑｉ，Ｒｉ，ＳＢＤＩｃ
ｈ，ＵＢＤＩｃｈ，／ＥＲＡにある。
込みを行う試験動作を示す電圧波形図である。通常書き
込み動作との違いは、Ｐｉ，Ｑｉ，Ｒｉ，ＳＢＤＩｃ
ｈ，ＵＢＤＩｃｈ，／ＥＲＡにある。
【００２８】書き込みパルスを印加する前に全てのＰ
ｉ，Ｑｉ，ＲｉをハイにしてＳＢＤＩｃｈハイで、全ブ
ロック選択状態にする。その後、予め調べられた不良ブ
ロックのアドレスが入力され、そのブロックの選択状態
をＵＢＤＩｃｈハイで非選択状態に解除する。その後、
／ＥＲＡをローにしてラッチ回路の状態に応じて転送ゲ
ートをオンまたオフする。この動作によって、正常メモ
リセルの一括書き込み試験が実現できる。全ビット線を
０Ｖにして一括“０”書き込み試験を、全ビット線をＶ
ＣＣにして一括“１”書き込み試験を行える。
ｉ，Ｑｉ，ＲｉをハイにしてＳＢＤＩｃｈハイで、全ブ
ロック選択状態にする。その後、予め調べられた不良ブ
ロックのアドレスが入力され、そのブロックの選択状態
をＵＢＤＩｃｈハイで非選択状態に解除する。その後、
／ＥＲＡをローにしてラッチ回路の状態に応じて転送ゲ
ートをオンまたオフする。この動作によって、正常メモ
リセルの一括書き込み試験が実現できる。全ビット線を
０Ｖにして一括“０”書き込み試験を、全ビット線をＶ
ＣＣにして一括“１”書き込み試験を行える。
【００２９】図７は、複数ブロックを一括選択して消去
を行う試験動作を示す電圧波形図である。通常消去動作
との違いは、Ｐｉ，Ｑｉ，Ｒｉ，ＳＢＤＩｃｈ，ＵＢＤ
Ｉｃｈ，／ＥＲＡにある。
を行う試験動作を示す電圧波形図である。通常消去動作
との違いは、Ｐｉ，Ｑｉ，Ｒｉ，ＳＢＤＩｃｈ，ＵＢＤ
Ｉｃｈ，／ＥＲＡにある。
【００３０】消去パルスを印加する前に全てのＰｉ，Ｑ
ｉ，ＲｉをハイにしてＳＢＤＩｃｈハイで、全ブロック
選択状態にする。その後、予め調べられた不良ブロック
のアドレスが入力されそのブロックの選択状態をＵＢＤ
Ｉｃｈハイで非選択状態に解除する。その後、／ＥＲＡ
をローにしてラッチ回路の状態に応じて転送ゲートをオ
ンまたオフする。この動作によって、正常メモリセルの
一括消去試験が実現できる。
ｉ，ＲｉをハイにしてＳＢＤＩｃｈハイで、全ブロック
選択状態にする。その後、予め調べられた不良ブロック
のアドレスが入力されそのブロックの選択状態をＵＢＤ
Ｉｃｈハイで非選択状態に解除する。その後、／ＥＲＡ
をローにしてラッチ回路の状態に応じて転送ゲートをオ
ンまたオフする。この動作によって、正常メモリセルの
一括消去試験が実現できる。
【００３１】図８は、ビット線リークチェックの電圧波
形図である。通常読み出し動作との違いは、Ｐｉ，Ｑ
ｉ，Ｒｉ，ＳＢＤＩｃｈ，ＵＢＤＩｃｈ、／ＥＲＡ，Ｖ
ＳＧＤ、ＶＣＧ２〜８，ＶＳＧＳにある。
形図である。通常読み出し動作との違いは、Ｐｉ，Ｑ
ｉ，Ｒｉ，ＳＢＤＩｃｈ，ＵＢＤＩｃｈ、／ＥＲＡ，Ｖ
ＳＧＤ、ＶＣＧ２〜８，ＶＳＧＳにある。
【００３２】全てのＰｉ，Ｑｉ，ＲｉをハイにしてＳＢ
ＤＩｃｈハイで、全ブロック選択状態にする。その後、
予め調べられた不良ブロックのアドレスが入力されその
ブロックの選択状態をＵＢＤＩｃｈハイで非選択状態に
解除する。その後、／ＥＲＡをローにしてラッチ回路の
状態に応じて転送ゲートをオンまたオフする。
ＤＩｃｈハイで、全ブロック選択状態にする。その後、
予め調べられた不良ブロックのアドレスが入力されその
ブロックの選択状態をＵＢＤＩｃｈハイで非選択状態に
解除する。その後、／ＥＲＡをローにしてラッチ回路の
状態に応じて転送ゲートをオンまたオフする。
【００３３】ＶＣＧ１〜８は全て選択状態として０Ｖ固
定され、ＶＳＧＤ，ＶＳＧＳは全て０Ｖ固定にされる。
ビット線リークが全くなければ全てのビット線はハイの
ままになるが、リークのあるビット線はローになり、こ
れを検出することができる。この動作によって、ビット
線リークチェックが実現できる。なお、ＵＢＤＩｃｈを
ローに固定にすれば、全ブロック選択状態でリークチェ
ックをすることができる。
定され、ＶＳＧＤ，ＶＳＧＳは全て０Ｖ固定にされる。
ビット線リークが全くなければ全てのビット線はハイの
ままになるが、リークのあるビット線はローになり、こ
れを検出することができる。この動作によって、ビット
線リークチェックが実現できる。なお、ＵＢＤＩｃｈを
ローに固定にすれば、全ブロック選択状態でリークチェ
ックをすることができる。
【００３４】図９は、“０”データを記憶しているメモ
リセルの読み出し一括加速試験の動作電圧波形図を示
す。図７のものとの唯一の違いはＶwell電圧レベルであ
る。ＶＰＰより低い電圧、この場合はＶＣＣにされる。
“０”セルを選択して読み出す場合では、ゲート０Ｖ、
ドレインＶＣＣとなる場合がある。この実施形態によっ
て、全メモリセル又は複数の選択ブロックのメモリセル
を一括に読み出し加速試験を実現できる。
リセルの読み出し一括加速試験の動作電圧波形図を示
す。図７のものとの唯一の違いはＶwell電圧レベルであ
る。ＶＰＰより低い電圧、この場合はＶＣＣにされる。
“０”セルを選択して読み出す場合では、ゲート０Ｖ、
ドレインＶＣＣとなる場合がある。この実施形態によっ
て、全メモリセル又は複数の選択ブロックのメモリセル
を一括に読み出し加速試験を実現できる。
【００３５】このように本実施形態によれば、ローデコ
ーダ５にブロックアドレスラッチ回路（インバータＩ
２，３）が備えられた半導体記憶装置において、全ブロ
ックを一括選択状態にした後、不良ブロックのアドレス
ラッチを非選択状態に解除することができる。このた
め、不良ブロック以外を１ブロックずつ順に選択するこ
と不要になり、正常ブロックの一括書き込み・消去・読
み出し試験を容易に行うことができる。
ーダ５にブロックアドレスラッチ回路（インバータＩ
２，３）が備えられた半導体記憶装置において、全ブロ
ックを一括選択状態にした後、不良ブロックのアドレス
ラッチを非選択状態に解除することができる。このた
め、不良ブロック以外を１ブロックずつ順に選択するこ
と不要になり、正常ブロックの一括書き込み・消去・読
み出し試験を容易に行うことができる。
【００３６】また、ｎＭＯＳ転送ゲートで構成されるロ
ーデコーダにおいて、複数ブロックと複数グローバルワ
ード線を同時に選択して読み出すことによってビット線
リークチェックを行うので、ワード線・ビット線間ショ
ートを検出できる。 （第２の実施形態）図１０は、本発明の第２の実施形態
を説明するためのもので、リダンダンシーアドレス発生
回路を示す回路図である。図１１はその動作波形図であ
る。
ーデコーダにおいて、複数ブロックと複数グローバルワ
ード線を同時に選択して読み出すことによってビット線
リークチェックを行うので、ワード線・ビット線間ショ
ートを検出できる。 （第２の実施形態）図１０は、本発明の第２の実施形態
を説明するためのもので、リダンダンシーアドレス発生
回路を示す回路図である。図１１はその動作波形図であ
る。
【００３７】ＡＤＲＥＮＢＢがローになった後、アドレ
スＡ１〜８が入力される。アドレスパターンＡ１〜８
Ａ，１Ｂ〜８Ｂが飛ばしたヒューズＦ１〜８，Ｆ１Ｂ〜
８Ｂのパターンに一致するとノードＮ３はハイのままに
なり、さもなくばローとなる。一方、ヒューズＦ９が飛
ばされている時ノードＮ４はハイのままになり、さもな
くばローになる。従って、ＡＤＤＲＴＭがハイになった
ときに、入力アドレスを置き換え、かつその後ヒューズ
Ｆ９を飛ばしていない時リダンダンシーアドレスＲＡｎ
はハイになる。
スＡ１〜８が入力される。アドレスパターンＡ１〜８
Ａ，１Ｂ〜８Ｂが飛ばしたヒューズＦ１〜８，Ｆ１Ｂ〜
８Ｂのパターンに一致するとノードＮ３はハイのままに
なり、さもなくばローとなる。一方、ヒューズＦ９が飛
ばされている時ノードＮ４はハイのままになり、さもな
くばローになる。従って、ＡＤＤＲＴＭがハイになった
ときに、入力アドレスを置き換え、かつその後ヒューズ
Ｆ９を飛ばしていない時リダンダンシーアドレスＲＡｎ
はハイになる。
【００３８】一方、入力アドレスに対応するヒューズを
カットしていない、又は入力アドレスに対応するヒュー
ズをカットしていて、その後の試験などで置き換えたロ
ー又はカラムが不良したときにヒューズＦ９をカットし
ているときリダンダンシーアドレスＲＡｎはローにな
る。ヒューズＦ９をカットした場合、他のリダンダンシ
ーアドレスパターンをプログラムして再置き換えができ
る。
カットしていない、又は入力アドレスに対応するヒュー
ズをカットしていて、その後の試験などで置き換えたロ
ー又はカラムが不良したときにヒューズＦ９をカットし
ているときリダンダンシーアドレスＲＡｎはローにな
る。ヒューズＦ９をカットした場合、他のリダンダンシ
ーアドレスパターンをプログラムして再置き換えができ
る。
【００３９】このように本実施形態によれば、ローやカ
ラムのリダンダンシー同士でも置き換えを可能にするこ
とによって、リダンダンシーの不良が直ちにチップ不良
となることがないため、歩留まりが向上する。 （第３の実施形態）図１２は、本発明の第３の実施形態
に係わる多値記憶不揮発性メモリの一括書き込み・消去
試験の方法を示した図である。図では、４値の場合を示
している。最小しきい電圧の分布を“１”、最大しきい
電圧の分布を“４”と呼ぶことにする。一括書き込み・
消去試験は“１”と“４”の間で行われる。これによっ
て、試験時間の短縮が可能になる。
ラムのリダンダンシー同士でも置き換えを可能にするこ
とによって、リダンダンシーの不良が直ちにチップ不良
となることがないため、歩留まりが向上する。 （第３の実施形態）図１２は、本発明の第３の実施形態
に係わる多値記憶不揮発性メモリの一括書き込み・消去
試験の方法を示した図である。図では、４値の場合を示
している。最小しきい電圧の分布を“１”、最大しきい
電圧の分布を“４”と呼ぶことにする。一括書き込み・
消去試験は“１”と“４”の間で行われる。これによっ
て、試験時間の短縮が可能になる。
【００４０】即ち、多値メモリにおいて、複数のメモリ
セルに対して同時に最小状態から最大状態へ、又は最大
状態から最小状態に書換えることによって、試験時間を
短縮することができる。 （第４の実施形態）図１３は、本発明の第４の実施形態
に係わる不揮発性半導体記憶装置のメモリセル構成を示
す回路図である。この実施形態における電圧関係は、下
記の通りである。
セルに対して同時に最小状態から最大状態へ、又は最大
状態から最小状態に書換えることによって、試験時間を
短縮することができる。 （第４の実施形態）図１３は、本発明の第４の実施形態
に係わる不揮発性半導体記憶装置のメモリセル構成を示
す回路図である。この実施形態における電圧関係は、下
記の通りである。
【００４１】ＷＬ → ０Ｖ ＳＬ → Floating ＢＬ → Floating Ｖwell→ Ｖcc このようにして、しきい電圧を高くしたメモリセルの読
み出し加速試験を実現できる。
み出し加速試験を実現できる。
【００４２】つまり、電荷蓄積層に電荷を蓄積してその
蓄積量によってメモリトランジスタのしきい電圧を複数
持たせて情報を記憶する不揮発性半導体記憶装置におい
て、メモリセルのゲートに対するウェルの電圧を正電圧
とすることによって、複数のメモリセルの一括読み出し
加速試験や一括データ保持加速試験を実現できる。
蓄積量によってメモリトランジスタのしきい電圧を複数
持たせて情報を記憶する不揮発性半導体記憶装置におい
て、メモリセルのゲートに対するウェルの電圧を正電圧
とすることによって、複数のメモリセルの一括読み出し
加速試験や一括データ保持加速試験を実現できる。
【００４３】
【発明の効果】以上説明したように本発明によれば、全
ブロックを一括選択状態にした後、不良ブロックのアド
レスラッチを非選択状態に解除することができるので、
正常ブロックの一括書き込み・消去・読み出し試験を容
易に行うことができる。また、多値メモリの書換え試験
において、１回の書換え当たりのストレスを最大にする
ことができる。従って、製品試験のための試験時間を短
縮することができ、試験に要するコストの低減に寄与す
る半導体記憶装置を実現することが可能となる。
ブロックを一括選択状態にした後、不良ブロックのアド
レスラッチを非選択状態に解除することができるので、
正常ブロックの一括書き込み・消去・読み出し試験を容
易に行うことができる。また、多値メモリの書換え試験
において、１回の書換え当たりのストレスを最大にする
ことができる。従って、製品試験のための試験時間を短
縮することができ、試験に要するコストの低減に寄与す
る半導体記憶装置を実現することが可能となる。
【００４４】また、ビット線リークチェックではワード
線・ビット線間ショートを検出することができ、さらに
リダンダンシーの不良も救済することができる。従っ
て、試験の信頼性を向上させることができ、さらに製品
歩留まり向上をはかることも可能となる。
線・ビット線間ショートを検出することができ、さらに
リダンダンシーの不良も救済することができる。従っ
て、試験の信頼性を向上させることができ、さらに製品
歩留まり向上をはかることも可能となる。
【図１】第１の実施形態に係わる半導体記憶装置の構成
を示すブロック図。
を示すブロック図。
【図２】第１の実施形態に係わる半導体記憶装置の要部
構成を示す回路図。
構成を示す回路図。
【図３】通常の読み出し動作を説明する電圧波形図。
【図４】通常の書き込み動作を説明する電圧波形図。
【図５】通常の消去動作を説明する電圧波形図。
【図６】複数ブロックを一括選択して書き込みを行う試
験の電圧波形図。
験の電圧波形図。
【図７】複数ブロックを一括選択して消去を行う試験の
電圧波形図。
電圧波形図。
【図８】ビット線リークチェックの電圧波形図。
【図９】“０”データを記憶しているメモリセルの読み
出し一括加速試験の動作電圧波形図。
出し一括加速試験の動作電圧波形図。
【図１０】第２の実施形態に係わるリダンダンシーアド
レス発生回路の回路構成図。
レス発生回路の回路構成図。
【図１１】第２の実施形態における動作波形図。
【図１２】第３の実施形態に係わる多値記憶不揮発性メ
モリにおける一括書き込み・消去試験の方法を示す図。
モリにおける一括書き込み・消去試験の方法を示す図。
【図１３】第４の実施形態に係わる不揮発性半導体記憶
装置のメモリセル構成を示す回路図。
装置のメモリセル構成を示す回路図。
１…半導体記憶装置 ２…ウェル電圧制御回路 ３…コマンドバッファ ４…メモリセルアレイ ５…ローデコーダ ６…グローバルワード線駆動回路 ７…ビット線制御回路 ８…ＩＯバッファ ９…カラムデコーダ １０…ローアドレス発生回路 １１…カラムアドレス発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ３０９Ｅ
Claims (8)
- 【請求項１】データを記憶するメモリセルがマトリクス
状に配置されて構成され、１又は複数のブロックから構
成されるメモリセルアレイと、前記メモリセルアレイの
各ブロックに設けられたアドレスラッチ回路と、前記ア
ドレスラッチ回路のラッチ状態に応じてブロック単位で
前記メモリセルアレイをアクセスするローデコーダとを
備えた半導体記憶装置において、 全ブロックを選択状態にラッチした後、選択ブロックの
アドレスラッチを非選択状態に解除して、前記メモリセ
ルアレイにアクセスするモードを有することを特徴とす
る半導体記憶装置。 - 【請求項２】データを記憶するメモリセルがマトリクス
状に配置されて構成され、１又は複数のブロックから構
成されるメモリセルアレイと、前記ブロック単位で前記
メモリセルアレイをアクセスするローデコーダと、前記
メモリセルの記憶されたデータを読み出すワード線とを
備えた半導体記憶装置において、 製品試験のために、全ブロック及び全ワード線を選択し
て読み出しを行うモードを有することを特徴とする半導
体記憶装置。 - 【請求項３】データを記憶するメモリセルがマトリクス
状に配置されて構成され、１又は複数のブロックから構
成されるメモリセルアレイと、前記ブロック単位で前記
メモリセルアレイをアクセスするローデコーダと、前記
メモリセルの記憶されたデータを読み出すワード線とを
備えた半導体記憶装置において、 製品試験のために、基板電位を高くした状態で、全ブロ
ック及び全ワード線を選択して読み出しを行うモードを
有することを特徴とする半導体記憶装置。 - 【請求項４】データを記憶するメモリセルがローとカラ
ムによってマトリクス状に配置されて構成されるメモリ
セルアレイと、ロー又はカラムを置き換えることができ
る複数のリダンダンシー回路とを備えた半導体記憶装置
において、 任意のリダンダンシー回路は別のリダンダンシー回路で
置き換えることができることを特徴とする半導体記憶装
置。 - 【請求項５】物理量の大きさをｎ個（ｎ≧３）持つこと
ができるようにしてｎ値のデータを記憶するメモリセル
がマトリクス状に配置されて構成されるメモリセルアレ
イと、前記メモリセルのデータを書換える手段とを備え
た半導体記憶装置において、 製品試験のために、前記全メモリセルのデータを、前記
ｎ個の物理量の中で最小な物理量に対応する最小データ
から前記ｎ個の物理量の中で最大な物理量に対応する最
大データに、又は前記ｎ個の物理量の中で最大な物理量
に対応する最大データから前記ｎ個の物理量の中で最小
な物理量に対応する最小データに一括して書換えること
を特徴とする半導体記憶装置。 - 【請求項６】データを記憶するメモリセルがマトリクス
状に配置されて構成され、１又は複数のブロックから構
成されるメモリセルアレイと、前記メモリセルアレイの
各ブロックに設けられたアドレスラッチ回路と、前記ア
ドレスラッチ回路のラッチ状態に応じてブロック単位で
前記メモリセルアレイをアクセスするローデコーダとを
備えた半導体記憶装置において、 製品試験のために、全ブロックを選択状態にラッチした
後、予め調べられた不良ブロックのアドレスを選択し
て、前記選択ブロックのアドレスラッチを非選択状態に
解除して、前記メモリセルアレイにアクセスすることを
特徴とする半導体記憶装置。 - 【請求項７】データを記憶するメモリセルがマトリクス
状に配置されて構成され、１又は複数のブロックから構
成されるメモリセルアレイと、前記メモリセルアレイの
各ブロックに設けられたアドレスラッチ回路と、前記ア
ドレスラッチ回路のラッチ状態に応じてブロック単位で
前記メモリセルアレイをアクセスするローデコーダと、
前記メモリセルの記憶されたデータを読み出すワード線
とを備えた半導体記憶装置において、 製品試験のために、全ブロックを選択状態にラッチした
後、予め調べられた不良ブロックのアドレスを選択し
て、前記選択ブロックのアドレスラッチを非選択状態に
解除して、選択された全ブロック及び全ワード線を選択
して読み出しを行うことを特徴とする半導体記憶装置。 - 【請求項８】物理量の大きさをｎ個（ｎ≧３）持つこと
ができるようにしてｎ値のデータを記憶するメモリセル
がマトリクス状に配置されて構成され、１又は複数のブ
ロックから構成されるメモリセルアレイと、前記メモリ
セルのデータを書換える手段と、前記ブロック単位で前
記メモリセルアレイをアクセスするローデコーダとを備
えた半導体記憶装置において、 製品試験のために、前記１又は複数のブロックのデータ
を、前記ｎ個の物理量の中で最小な物理量に対応する最
小データから前記ｎ個の物理量の中で最大な物理量に対
応する最大データに、又は前記ｎ個の物理量の中で最大
な物理量に対応する最大データから前記ｎ個の物理量の
中で最小な物理量に対応する最小データに一括して書換
えることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9842196A JPH09288899A (ja) | 1996-04-19 | 1996-04-19 | 半導体記憶装置 |
| US08/843,721 US6072719A (en) | 1996-04-19 | 1997-04-17 | Semiconductor memory device |
| KR1019970014644A KR100272034B1 (ko) | 1996-04-19 | 1997-04-19 | 반도체 기억 장치 |
| US09/512,469 US6154403A (en) | 1996-04-19 | 2000-02-24 | Semiconductor memory device |
| US09/671,293 US6249479B1 (en) | 1996-04-19 | 2000-09-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9842196A JPH09288899A (ja) | 1996-04-19 | 1996-04-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09288899A true JPH09288899A (ja) | 1997-11-04 |
Family
ID=14219362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9842196A Abandoned JPH09288899A (ja) | 1996-04-19 | 1996-04-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09288899A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888764B2 (en) | 2001-08-31 | 2005-05-03 | Kabushiki Kaisha Toshiba | Semiconductor device including semiconductor memory |
| JP2006107690A (ja) * | 2004-10-05 | 2006-04-20 | Hynix Semiconductor Inc | フラッシュメモリ素子のブロックスイッチ |
| WO2006067853A1 (ja) * | 2004-12-24 | 2006-06-29 | Spansion Llc | 記憶装置のバイアス印加方法、および記憶装置 |
| JP2011501335A (ja) * | 2007-10-10 | 2011-01-06 | マイクロン テクノロジー， インク． | Ｍｌｃｎａｎｄにおける不均等閾値電圧範囲 |
| JP2011070768A (ja) * | 2011-01-12 | 2011-04-07 | Renesas Electronics Corp | 不揮発性半導体記憶装置の書込方法 |
| JP2013073657A (ja) * | 2011-09-28 | 2013-04-22 | Winbond Electronics Corp | 半導体記憶装置 |
-
1996
- 1996-04-19 JP JP9842196A patent/JPH09288899A/ja not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888764B2 (en) | 2001-08-31 | 2005-05-03 | Kabushiki Kaisha Toshiba | Semiconductor device including semiconductor memory |
| JP2006107690A (ja) * | 2004-10-05 | 2006-04-20 | Hynix Semiconductor Inc | フラッシュメモリ素子のブロックスイッチ |
| WO2006067853A1 (ja) * | 2004-12-24 | 2006-06-29 | Spansion Llc | 記憶装置のバイアス印加方法、および記憶装置 |
| US7239548B2 (en) | 2004-12-24 | 2007-07-03 | Spansion Llc | Method and apparatus for applying bias to a storage device |
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