JPH0785684A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH0785684A
JPH0785684A JP23167593A JP23167593A JPH0785684A JP H0785684 A JPH0785684 A JP H0785684A JP 23167593 A JP23167593 A JP 23167593A JP 23167593 A JP23167593 A JP 23167593A JP H0785684 A JPH0785684 A JP H0785684A
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Abstract

(57)【要約】 【目的】 書き込みモードになってから短時間でデータ
ロードが実行でき、使い易く不良ビット線救済効率の高
いＮＡＮＤセル型ＥＥＰＲＯＭを提供すること。 【構成】 ＮＡＮＤセル型のＥＥＰＲＯＭにおいて、電
気的書き替えを可能としたメモリセルがマトリクス状に
配置されたメモリセルアレイ１と、このメモリセルアレ
イ１内のメモリセルの書き込み動作状態を制御するデー
タを記憶する複数のデータ回路（主ビット線制御回路２
内のＲ／Ｗ回路）とを備え、データロード後にデータ回
路の書き込みデータに応じてビット線電位を制御し、ビ
ット線でリーク源があるものは変化するので、リーク時
間を待った後ビット線電位をセンスしたデータをデータ
回路に書き込みデータとして設定することにより、電流
漏れ不良のあるビット線による誤書き込み動作を防ぐこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的書き替え可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、例
えばＮＡＮＤセル構成のメモリセルアレイを有するＥＥ
ＰＲＯＭに関する。
【０００２】
【従来の技術】近年、ＥＥＰＲＯＭの１つとして、ＮＡ
ＮＤセル型ＥＥＰＲＯＭが提案されている。このＥＥＰ
ＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと制御
ゲートが積層されたｎチャネルＦＥＴＭＯＳ構造の複数
のメモリセルを、それらのソース，ドレインを隣接する
もの同士で共有する形で直列接続し、これを１単位とし
てビット線に接続するものである。ＮＡＮＤセルのドレ
イン側は第１の選択ゲートを介してビット線に接続さ
れ、ソース側は第２の選択ゲートを介してソース線に接
続される。メモリセルの制御ゲート及び第１，第２の選
択ゲートは、行方向に連続的に配設される。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの書き込
み動作は、次の通りである。まず、消去動作によってＮ
ＡＮＤセル内の全てのメモリセルのしきい値が負にされ
る。この後、データの書き込み動作は、制御ゲートを共
有する複数個のメモリセルを同時に、ビット線コンタク
トから最も離れた位置のメモリセルから順に行う。選択
されたメモリセルの制御ゲートには高電圧Ｖpp（〜２０
Ｖ程度）を印加し、非選択のメモリセルの制御ゲートに
は中間電位Ｖm10 （〜１０Ｖ程度）を印加し、ビット線
にはデータに応じて０Ｖ又は中間電位Ｖm8（〜８Ｖ程
度）を与える。このとき、第１の選択ゲートはオン、第
２の選択ゲートはオフとなっている。
【０００４】ビット線に０Ｖが与えられた時、その電位
は選択されたメモリセルのドレインまで伝達され、浮遊
ゲートに電子注入が生じる。この結果、選択されたメモ
リセルのしきい値は正になる。この状態を、例えば
“０”とする。ビット線にＶm8が与えられた時、電子注
入は起こらず、従ってしきい値は変化せず負の値を保持
する。この状態を“１”とする。
【０００５】このように書き込みを複数個のメモリセル
に対して同時に行うため、書き込みデータを記憶するデ
ータ回路が設けられる。このデータ回路は、読み出した
データを一時記憶するためにも用いられる。データロー
ド時間短縮のために通常は、書き込む必要のないメモリ
セルのデータ回路にはデータはロードされない。このた
め、データロード前にデータ回路には一括して“１”書
き込みデータがセットされる。
【０００６】データ読み出し動作は、選択されたメモリ
セルの制御ゲートを０Ｖとし、それ以外のメモリセルの
制御ゲートを電源電圧Ｖcc（例えば３Ｖ）として、選択
メモリセルで電流が流れるか否かを検出することによ
り、制御ゲートを共有する複数個のメモリセルに対して
同時に行われる。そして、読み出されたデータはデータ
回路に記憶されてから出力される。
【０００７】ＮＡＮＤセル型ＥＥＰＲＯＭを単一電源で
動作させるために、書き込み動作時に用いられるＶpp，
Ｖm10 及びＶm8は、Ｖccを内部昇圧回路により昇圧する
ことによって発生させられる。昇圧回路は一般的に電流
供給能力が小さく、その出力先に少しでも電流の漏れる
リーク源があると、所望の電位に昇圧することができな
くなる。これは、不良カラムを救済回路によって冗長カ
ラムに置き換えても、不良カラムのビット線にリーク源
があると、書き込みは制御ゲートを共有する複数個のメ
モリセルに対して同時に行われるため、リーク源によっ
てＶm8が所望の電位を昇圧することができなくなり、誤
書き込み動作を引き起こす。
【０００８】これに対して、書き込みが行われる複数個
のメモリセルに対する書き込みデータを記憶するデータ
回路のリーク源のあるビット線に対応するデータを、デ
ータロード前にデータ回路に“１”書き込みデータをセ
ットした後、データ回路に書き込みデータがロードされ
る前に、予め“０”書き込みデータにセットし直す方法
がある。
【０００９】しかしながら、この種の方法では、書き込
みモードになってからデータロードまでリーク源のある
ビット線をチェックする時間が必要、又は書き込みモー
ドにする前にリーク源のあるビット線をチェックする時
間が必要であり、さらにこれらのチェックは自動化でき
ずＣＰＵの制御の下に行う必要があり、ＮＡＮＤセル型
ＥＥＰＲＯＭの制御が複雑になる。
【００１０】
【発明が解決しようとする課題】このように従来のＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書き込みモードになって
からデータロードまでにリーク源のあるビット線をチェ
ックする時間が必要、又は書き込みモードにする前にリ
ーク源のあるビット線をチェックする時間が必要であ
る、等の問題があり使いにくい原因となっていた。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書き込みモードにする
前や書き込みモードになってからデータロードまでにリ
ーク源のあるビット線をチェックする必要はなく、書き
込みモードになってから短時間でデータロードが実行で
き、使いやすく不良ビット線救済効率の高いＮＡＮＤセ
ル型ＥＥＰＲＯＭを提供することにある。
【００１２】
【課題を解決するための手段】本発明の骨子は、書き込
みモードにする前や書き込みモードになってからデータ
ロードまでにリーク源のあるビット線をチェックするの
ではなく、データロード後にリーク源のあるビット線を
自動的にチェックし、そのまま自動的に書き込み動作と
することにある。
【００１３】即ち本発明は、不揮発性半導体記憶装置に
おいて、電気的書き替えを可能としたメモリセルがマト
リクス状に配置されたメモリセルアレイと、このメモリ
セルアレイ内のメモリセルの書き込み動作状態を制御す
るデータを記憶する複数のデータ回路と、メモリセルア
レイ中の複数のメモリセルに対し、それぞれ対応するデ
ータ回路の内容に応じてビット線電位を制御して書き込
み動作を行う書き込み手段と、データ回路にデータがロ
ードされた後、電流漏れ不良のあるビット線を検索し、
データ回路のデータのうち不良ビット線に対応するデー
タの内容のみを例えば一括設定し直すデータ再設定手段
とを具備してなることを特徴する。
【００１４】また、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) データ回路の書き込み動作状態を制御するデータの
少なくとも１つは、書き込み動作時に書き込み手段によ
ってビット線を第１の書き込みビット線電位にするよう
なデータであって、電流漏れ不良のあるビット線の電流
の漏れる先の電位は第１の書き込みビット線電位と同電
位であって、データ再設定手段は、電流漏れ不良のある
ビット線に対応するデータ回路の内容のみを、第１の書
き込みビット線電位にするようなデータに再設定するこ
と。 (2) データ回路の書き込み動作状態を制御するデータの
少なくとも１つは、書き込み動作時に書き込み手段によ
ってビット線を第１の書き込みビット線電位にするよう
なデータであって、第１の書き込みビット線電位は、電
流漏れ不良のあるビット線の漏れ電流に比べ十分電流供
給能力のある電源若しくは電源回路の出力であって、デ
ータ再設定手段は、電流漏れ不良のあるビット線に対応
するデータ回路の内容のみを、第１の書き込みビット線
電位にするようなデータに再設定すること。 (3) データ回路は、ビット線電位をセンスする機能を兼
ね備え、データ再設定手段は、データ回路によってビッ
ト線の電位をセンスして再記憶したとき、電流漏れ不良
のあるビット線に対応するデータ回路の内容のみをを、
書き込み動作時に書き込み手段によってビット線を第１
の書き込みビット線電位にするような内容に変更し、電
流漏れ不良のないビット線に対応するデータ回路の内容
は変更しないよう制御すること。 (4) データ再設定手段は、データ回路の内容に応じて、
ビット線を第１のビット線読み出し電位か第２のビット
線読み出し電位に設定するビット線電位設定回路を備
え、電流漏れ不良のあるビット線ではデータ回路の内容
に関わらず第２のビット線読み出し電位になるように、
第１、第２のビット線読み出し電位は設定されていて、
データ回路によってビット線の第２のビット線読み出し
電位をセンスし再記憶した場合、ビット線は書き込み動
作時に書き込み手段によって第１の書き込みビット線電
位にすること。 (5) データ回路はＣＭＯＳフリップフロップから構成さ
れ、その一端子はスイッチングＭＯＳトランジスタを介
してビット線に接続され、ビット線電位設定回路はビッ
ト線に接続され、データ回路であるＣＭＯＳフリップフ
ロップの出力を入力とし、データ回路であるＣＭＯＳフ
リップフロップは書き込みビット線電圧をスイッチング
ＭＯＳトランジスタを介してビット線に出力し、データ
回路であるＣＭＯＳフリップフロップはビット線電位設
定回路を用いて動作された後のビット線電位をセンスし
記憶しデータ再設定すること。 (6) 書き込み時のビット線電圧を出力するＣＭＯＳフリ
ップフロップの出力端子と、ビット線電位をセンスする
ためのＣＭＯＳフリップフロップの入力端子は共通であ
ること。 (7) メモリセルは半導体層上に電荷蓄積層と制御ゲート
が積層形成されて構成され、これらのメモリセルが複数
個づつ直列接続されＮＡＮＤセル構造を形成しているこ
と。
【００１５】
【作用】本発明によれば、データロード後にデータ回路
の書き込みデータに応じてビット線電位を制御した時、
ビット線でリーク源があるものはビット線電位が変化す
るので、リーク時間を待った後、ビット線電位をセンス
したデータをデータ回路に書き込みデータとして再設定
することができる。［従来の技術］で説明した例に従っ
て説明すると、データロード後にデータ回路の書き込み
データが“０”の場合そのビット線を“Ｌ”フローティ
ング状態にし、“１”の場合そのビット線を“Ｈ”フロ
ーティング状態にする。“Ｈ”フローティング状態にな
っているビット線でリーク源があるものは“Ｌ”に変化
するので、リーク時間を待った後ビット線電位をセンス
したデータをデータ回路に書き込みデータとして設定す
る。
【００１６】このように、データロード後にリーク源の
あるビット線は自動的にチェックされ、そのまま自動的
に書き込み動作となるので、書き込みモードになってか
ら短時間でデータロードが実行でき、使いやすく不良ビ
ット線救済効率の高いＮＡＮＤセル型ＥＥＰＲＯＭを実
現することが可能となる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係わるＮＡＮＤセル
型ＥＥＰＲＯＭの概略構成を示すブロック図である。
Ａ，Ｂの２つに分けられたメモリセルアレイ１（１ａ，
１ｂ）に対して、データ書き込み，読み出し，再書き込
み及びベリファイ読み出しを行うために主ビット線制御
回路２が設けられている。この主ビット線制御回路２は
データ入出力バッファ９につながり、アドレスバッファ
１０からのアドレス信号を受ける。ビット線を書き込み
／読み出し時に必要に応じて充放電し、またビット線の
電位から書き込み終了／過剰書き込み／消去終了を検出
する副ビット線制御回路３ａ，３ｂが、メモリセルアレ
イ１ａ，１ｂに対して設けられる。副ビット線制御回路
３ａ，３ｂは、それぞれビット線救済用ヒューズ４ａ，
４ｂを介して書き込み終了検知回路６，過剰書き込み検
知回路７及び消去終了検知回路８に接続されている。
【００１８】また、メモリセルアレイ１ａ，１ｂに対し
て制御ゲート，選択ゲートを制御するためのロウ・デコ
ーダ５ａ，５ｂが設けられ、ロウ・デコーダ５ａ，５ｂ
はアドレスバッファ１０からのアドレス信号を受ける。
昇圧電位切替・分配回路１１は、データ書き替えに必要
な高電圧を発生する昇圧回路１２の出力を、主ビット線
制御回路２，副ビット線制御回路３ａ，３ｂ及びロウ・
デコーダ５ａ，５ｂに供給する。副ビット線制御回路３
ａ，３ｂへのデータ書き替えに必要な高電圧は、ビット
線救済用ヒューズ４ａ，４ｂを介して供給される。
【００１９】図２は、ＮＡＮＤセルがマトリクス配列さ
れたメモリセルアレイ１の等価回路を示している。１つ
のＮＡＮＤセルに着目して説明すると、この実施例では
８個のメモリセルＭ１〜Ｍ８が直列接続され、ＮＡＮＤ
セルのドレイン側は選択トランジスタＳ１を介してビッ
ト線ＢＬ０につながり、ソース側は選択トランジスタＳ
２を介してソース線Ｖｓにつながる。行方向に並ぶＮＡ
ＮＤセルの制御ゲートと選択ゲートは、共通に制御ゲー
ト線ＣＧ１〜ＣＧ８と選択ゲート線ＳＧ１，ＳＧ２とし
て配線される。この実施例では、メモリセル及び選択ト
ランジスタはｎチャネルＭＯＳトランジスタである。
【００２０】図３〜図５に、図１中の主ビット線制御回
路２、副ビット線制御回路３ａ，３ｂとビット線救済用
ヒューズ４ａ，４ｂの具体的な構成を示す。なお、図３
〜図５は連続したものであり、図３，図５にメモリセル
アレイ１，副ビット線制御回路３，ビット線救済用ヒュ
ーズ４を示し、図４に主ビット線制御回路２を示してい
る。回路構成説明の簡略化のため主ビット線制御回路
２、副ビット線制御回路３ａ，３ｂについては、データ
入出力線ＩＯA7，ＩＯB7に関する部分についてのみ説明
する。また、主ビット線制御回路２中の読み出し・書き
込み回路（以下Ｒ／Ｗ回路と略記する）を図６に示す。
なお、図６の中央図は最下図のＲ／Ｗ回路を具体的に表
したものである。
【００２１】主ビット線制御回路２中のＲ／Ｗ回路は、
図６に示すようにＥタイプｎチャネルＭＯＳトランジス
タＱn1，Ｑn2，Ｑn3とＥタイプｐチャネルＭＯＳトラン
ジスタＱp1，Ｑp2，Ｑp3から構成されるフリップフロッ
プと、ＥタイプｎチャネルＭＯＳトランジスタＱn4，Ｑ
n5で構成されるイコライズ回路と、Ｅタイプｎチャネル
ＭＯＳトランジスタＱn6，Ｑn7で構成されるカラムセレ
クトゲート、から構成される。
【００２２】図４に示すように、ＥタイプｎチャネルＭ
ＯＳトランジスタＱn8，Ｑn9，Ｑn10 ，Ｑn11 は、Ｒ／
Ｗ回路にラッチされているデータに応じてビット線ＢＬ
の電圧を設定する。ＥタイプｎチャネルＭＯＳトランジ
スタＱn12 ，Ｑn13 ，Ｑn14，Ｑn15 ，Ｑn16 ，Ｑn17
により、Ｒ／Ｗ回路とビット線ＢＬa1，ＢＬa2，ＢＬb
1，ＢＬb2は選択的に接続される。
【００２３】前述した図６のＥタイプｎチャネルＭＯＳ
トランジスタＱn6，Ｑn7で構成されるカラムセレクトゲ
ートは、アドレス信号とカラム選択活性化信号ＣＥＮＢ
を入力とするＮＡＮＤ回路Ｇ１とインバータ回路Ｉ１で
構成されるカラムデコーダの出力カラム選択信号ＣＳＬ
ｉを受け、フリップフロップとデータ入出力線ＩＯA，
ＩＯB を選択的に接続する。
【００２４】図３及び図５の副ビット線制御回路３ａ，
３ｂ中のＥタイプｎチャネルＭＯＳトランジスタＱn18
，Ｑn19 ，Ｑn20 ，Ｑn21 によりビット線ＢＬa1，Ｂ
Ｌa2，ＢＬb1，ＢＬb2は接地する。また、Ｅタイプｎチ
ャネルＭＯＳトランジスタＱn22 ，Ｑn23 ，Ｑn24 ，Ｑ
n25 ，Ｑn28 ，Ｑn29 により、ビット線ＢＬa1，ＢＬa
2，ＢＬb1，ＢＬb2は選択的に充電される。Ｅタイプｎ
チャネルＭＯＳトランジスタＱn26 ，Ｑn27 は、ビット
線ＢＬの電位から書き込み終了／過剰書き込み／消去終
了を検出するために設けられている。
【００２５】ビット線救済用ヒューズ４ａ，４ｂは、カ
ラム選択信号ＣＳＬｉで選択されるビット線に対して、
４つのヒューズＦai，Ｆｄai，Ｆbi，Ｆｄbiで構成さ
れ、不良ビット線による誤動作を救済する。ヒューズＦ
ai，Ｆbiは不良ビット線による充電電圧ＶＡ、ＶＢのレ
ベル低下を防ぎ、ヒューズＦｄai，Ｆｄbiは不良ビット
線及び不良メモリセルによる書き込み終了／過剰書き込
み／消去終了の誤検出を防ぐ。例えば、メモリセルアレ
イ１ａ中のカラム選択信号ＣＳＬｉで選択されるビット
線、或いはそのビット線につながるメモリセルが不良し
ている場合、ヒューズＦai，Ｆｄai，Ｆｄbiが切断され
る。
【００２６】次に、このように構成されたＥＥＰＲＯＭ
の読み出し動作を図７に従って説明する。ここでは、メ
モリセルアレイ１ａのビット線ＢＬa1が選択されている
とする。この場合、メモリセルアレイ１ｂのビット線Ｂ
Ｌb1が、ダミービット線として用いられる。また、制御
ゲートＣＧ２が選択されているとする。
【００２７】ビット線リセット信号ＲＳＴＡ１，ＲＳＴ
Ｂ１が“Ｌ”、副ビット線プリチャージ信号ＰＲＡ１，
ＰＲＢ１と副ビット線選択信号ＳＳ１が“Ｈとなって、
主ビット線プリチャージ信号ＰＲＥＡ，ＰＲＥＢが
“Ｈ”となり、ビット線ＢＬa1は電圧ＶＡに、ビット線
ＢＬb1は電圧ＶＢに充電される。電圧ＶＡは電圧ＶＢよ
り高い電圧に（この例ではＶＡ＝１．８Ｖ、ＶＢ＝１．
５Ｖ）される。
【００２８】選択された制御ゲートＣＧ２は０Ｖ、非選
択制御ゲートＣＧ１，ＣＧ３〜８と選択ゲートＳＧ１，
ＳＧ２はＶccにされ、選択されたメモリセルのしきい値
が負なら選択ビット線ＢＬa1の電位はダミービット線電
圧ＶＢより低下し（データ“１”読み）、正ならビット
線ＢＬa1の電位は保持される（データ“０”読み）。
【００２９】フリップフロップ活性化信号φＮ、φＰが
それぞれ“Ｌ”，“Ｈ”、続いてイコライズ信号φＥが
“Ｈ”となり、Ｒ／Ｗ回路はリセットされる。主ビット
線選択信号ＳＡ，ＳＢが“Ｈ”となってＲ／Ｗ回路と選
択ビット線ＢＬa1，ダミービット線ＢＬb1は接続され
る。フリップフロップ活性化信号φＮが“Ｈ”、続いて
φＰが“Ｌ”となって選択ビット線ＢＬa1の電位がセン
スされ、そのままラッチされる。カラム選択信号ＣＳＬ
ｉが“Ｈ”となって、Ｒ／Ｗ回路にラッチされているデ
ータは、データ入出力線ＩＯを介して外部に出力され
る。
【００３０】なお、図７において、ＲＳＴＡ２＝Ｖcc，
ＲＳＴＢ２＝Ｖcc，ＰＲＡ２＝０Ｖ，ＰＲＢ２＝０Ｖ，
ＶＲＦＹＡ＝０Ｖ，ＶＲＦＹＢ＝０Ｖ，φNW＝Ｖcc，Ｓ
Ｓ２＝０Ｖ，ＶＲＡ＝Ｖcc，ＶＲＢ＝Ｖcc，φDTCA＝０
Ｖ，φDTCB＝０Ｖ，ＢＬa2（非選択，非DUMMY ）＝０
Ｖ，ＢＬb2（非選択，非DUMMY ）＝０Ｖである。
【００３１】次に、データ書き込みについて説明する。
ここでも、メモリセルアレイ１ａのビット線ＢＬa1と制
御ゲートＣＧ２が選択されているとする。書き込みデー
タは、書き替えるカラム番地に対するＲ／Ｗ回路のみ
に、転送される。よって、データが転送されてこないカ
ラム番地に対するＲ／Ｗ回路には、メモリセルのデータ
が書き替えられないように、“１”書き込みデータを自
動的にセットする。“１”書き込みデータのセットは、
図８に示されるように、データ転送に先立って、冗長カ
ラムを含む全カラム番地に対して行われる。
【００３２】データ入出力線ＩＯＡ、ＩＯＢがそれぞれ
“Ｈ”，“Ｌ”となる。また、フリップフロップ活性化
信号φＮ，φＰが、それぞれ“Ｌ”，“Ｈ”となって、
フリップフロップが非活性化される。全カラムアドレス
信号とカラム選択活性化信号ＣＥＮＢが“Ｈ”となっ
て、φＮ，φＰが、それぞれ“Ｈ”、“Ｌ”となること
で、“１”書き込みデータのセットは、全カラム番地に
対して行われる。選択ビット線がＢＬb1である場合、図
９に示されるように、データ入出力線ＩＯＡ、ＩＯＢが
それぞれ“Ｌ”，“Ｈ”となる。そして、“１”書き込
みデータを自動的にセットした後、図１０に示すように
カラムアドレス信号に従ってデータ転送が行われる。
【００３３】ＮＡＮＤセル型ＥＥＰＲＯＭでは、後で説
明するように“１”書き込み動作時にビット線に８Ｖ程
度の電圧を印加する。この電圧は昇圧回路で発生される
ため、出力先に電流リークがあると所望の電圧まで昇圧
できなくなる。そこで、先に説明したようにデータ転送
が行われた後、書き込み動作に先立って電流リークのあ
るビット線を検出し、そのビット線に対応するＲ／Ｗ回
路の書き込みデータを“０”にする。この動作を、図１
１に示す。
【００３４】この動作は読み出し動作と似ているが、制
御ゲートＣＧ，選択ゲートＳＧは選択されない。また、
選択されたビット線ＢＬa1へのプリチャージは、信号Ｖ
ＲＦＹＡが“Ｈ”になることで、Ｒ／Ｗ回路の書き込み
データに応じて選択的に行われる。
【００３５】Ｒ／Ｗ回路の書き込みデータが“１”の場
合は選択されたビット線ＢＬa1へプリチャージが行わ
れ、書き込みデータが“０”の場合はプリチャージが行
われない。リークのあるビット線ＢＬa1では、プリチャ
ージが行われてもリークによって電位が低下する。
【００３６】よって、ビット線ＢＬa1をセンスすると、
リークのないビット線に対応するＲ／Ｗ回路には、変更
なしで再び書き込みデータがラッチされる。リークのあ
るビット線に対応するＲ／Ｗ回路では、書き込みデータ
“１”は変更され書き込みデータ“０”がラッチされ
る。勿論、書き込みデータ“０”の場合には変更がな
い。
【００３７】なお、図１１において、ＶＡ＝０Ｖ，φDT
CA＝０Ｖ，φDTCB＝０Ｖ，ＰＲＥＡ＝０Ｖ，ＰＲＡ２＝
０Ｖ，ＰＲＢ２＝０Ｖ，ＲＳＴＡ２＝Ｖcc，ＲＳＴＢ２
＝Ｖcc，ＳＳ２＝０Ｖ，ＶＲＦＹＢ＝０Ｖ，ＶＲＢ＝Ｖ
cc，φNW＝Ｖcc，ＣＳＬｉ＝０Ｖ，ＢＬa2（非選択，非
DUMMY ）＝０Ｖ，ＢＬb2（非選択，非DUMMY ）＝０Ｖ，
ＣＧ＝０Ｖ，ＳＧ１＝０Ｖ，ＳＧ２＝０Ｖである。
【００３８】次に、図１２のように書き込み動作が行わ
れる。ビット線リセット信号ＲＳＴＡ１，ＲＳＴＡ２が
“Ｌ”、副ビット線選択信号ＳＳ１が“Ｈ”となって、
信号ＶＲＦＹＡが“Ｈ”となると、ビット線ＢＬa1はＲ
／Ｗ回路のデータに応じてプリチャージされる。
【００３９】続いて、主ビット線選択信号ＳＡが“Ｈ”
となって、ビット線ＢＬa1はＲ／Ｗ回路と接続される。
また、副ビット線プリチャージ信号ＰＲＡ２，主ビット
線プリチャージ信号ＰＲＥＡが“Ｈ”となって、非選択
ビット線ＢＬa2もプリチャージされる。
【００４０】信号ＳＳ１，ＳＡ，ＰＲＡ２，ＰＲＥＡが
Ｖm10 （〜１０Ｖ）に昇圧され、電圧ＶＡ，Ｒ／Ｗ回路
の電源φNWがＶm8（〜８Ｖ）に昇圧されると、ビット線
ＢＬa1は書き込みデータに応じて、“１”書き込み動作
時にはＶm8に、“０”書き込み動作時には０Ｖになる。
非選択ビット線ＢＬa2はメモリセルに書き込みがされな
いようＶm8にされる。選択された制御ゲートＣＧ２はＶ
pp（〜２０Ｖ）にされ、ビット線が０Ｖならメモリセル
のしきい値は正の方へ変動する。
【００４１】以上、説明したように書き込み動作時に
は、ビット線救済用ヒューズと電流リークのあるビット
線に対応するＲ／Ｗ回路の書き込みデータを“０”にす
ることにより、Ｖm8の昇圧電位が電流リークのあるビッ
ト線によってレベルダウンすることはない。
【００４２】なお、図１２において、φDTCA＝０Ｖ，φ
DTCB＝０Ｖ，ＶＢ＝０Ｖ，ＰＲＥＢ＝０Ｖ，ＰＲＡ１＝
０Ｖ，ＰＲＢ１＝０Ｖ，ＰＲＢ２＝０Ｖ，ＲＳＴＢ１＝
Ｖcc，ＲＳＴＢ２＝Ｖcc，ＳＳ２＝０Ｖ，ＳＢ＝０Ｖ，
ＶＲＦＹＢ＝０Ｖ，ＶＲＡ＝Ｖcc，ＶＲＢ＝Ｖcc，φＮ
＝Ｖcc，φＰ＝０Ｖ，φＥ＝０Ｖ，ＶＨＬ＝０Ｖ，ＣＳ
Ｌｉ＝０Ｖ，ＳＧ２＝０Ｖである。
【００４３】図１３は書き込み動作後の、ベリファイ読
み出し動作を示している。読み出しに似ているが、選択
された制御ゲートＣＧ２がベリファイ電位（例えば０．
５Ｖ）にされ、フリップフロップ活性化信号φＮ，φＰ
がそれぞれ“Ｌ”、“Ｈ”となる前にＶＲＦＹＡが
“Ｈ”となる。これによって、再書き込みデータは下記
の（表１）のように変換され、書き込み不十分のメモリ
セルのみ追加書き込みが行われる。
【００４４】
【表１】
【００４５】この場合においても、電流リークのあるビ
ット線に対応するＲ／Ｗ回路の再書き込みデータは
“０”となり、再書き込み時でもＶm8の昇圧電位はレベ
ルダウンしない。
【００４６】ベリファイ読み出し動作後には、検出信号
線φDTCBを活性化してダミービット線電位が全て０Ｖな
ら“Ｈ”となるようにし、書き込みが終了しているか検
出する。不良カラムでは、前に述べたようにビット線救
済用ヒューズにより誤検出が防止される。
【００４７】なお、図１３において、ＲＳＴＡ２＝Ｖc
c，ＲＳＴＢ２＝Ｖcc，ＰＲＡ２＝０Ｖ，ＰＲＢ２＝０
Ｖ，ＶＲＦＹＢ＝０Ｖ，φNW＝Ｖcc，ＳＳ２＝０Ｖ，Ｖ
ＲＡ＝Ｖcc，ＶＲＢ＝Ｖcc，φDTCA＝０Ｖ，ＣＳＬｉ＝
０Ｖ，ＢＬa2（非選択，非DUMMY ）＝０Ｖ，ＢＬb2（非
選択，非DUMMY ）＝０Ｖである。
【００４８】図１４は、書き込み終了検知後の、過剰書
き込み検出読み出し動作を示している。読み出しに似て
いるが、選択された制御ゲートＣＧ２が過剰書き込み検
出電位（例えば２．４Ｖ）にされる。これによって、し
きい値が２．４Ｖ以上になっている過剰に書き込まれた
メモリセルが検出され、検出信号線φDTCAが“Ｌ”にな
ると過剰書き込み救済動作となる。この場合でも、電流
リークのあるビット線に対応するＲ／Ｗ回路の過剰書き
込み救済データは、過剰書き込み救済時にＶm8の昇圧電
位がレベルダウンしないようになる。
【００４９】なお、図１４において、ＲＳＴＡ２＝Ｖc
c，ＲＳＴＢ２＝Ｖcc，ＰＲＡ２＝０Ｖ，ＰＲＢ２＝０
Ｖ，ＶＲＦＹＡ＝０Ｖ，ＶＲＦＹＢ＝０Ｖ，φNW＝Ｖc
c，ＶＲＡ＝Ｖcc，ＶＲＢ＝Ｖcc，φDTCB＝０Ｖ，ＣＳ
Ｌｉ＝０Ｖ，ＳＳ２＝０Ｖ，ＢＬa2（非選択，非DUMMY
）＝０Ｖ，ＢＬb2（非選択，非DUMMY ）＝０Ｖであ
る。
【００５０】図１５は、過剰書き込み救済動作を示して
いる。書き込み動作に似ているが、選択された制御ゲー
トＣＧ２は０Ｖである。これによって、過剰書き込みさ
れたメモリセルでは、しきい値が負の方向にシフトし所
定のしきい値に戻される。ここでは、過剰書き込みされ
たメモリセルのビット線をＶm8、過剰書き込みされてな
いメモリセルのビット線を０Ｖにしている。過剰書き込
みされてないメモリセルのビット線を、選択された制御
ゲートＣＧ２の電圧（ここでは０Ｖ）と過剰書き込みさ
れたメモリセルのビット線（ここではＶm8）の中間値ぐ
らいにするとより効果的である。
【００５１】なお、図１５において、φDTCA＝０Ｖ，φ
DTCB＝０Ｖ，ＶＢ＝０Ｖ，ＰＲＥＢ＝０Ｖ，ＰＲＡ１＝
０Ｖ，ＰＲＢ１＝０Ｖ，ＰＲＢ２＝０Ｖ，ＲＳＴＢ１＝
Ｖcc，ＲＳＴＢ２＝Ｖcc，ＳＳ２＝０Ｖ，ＳＢ＝０Ｖ，
ＶＲＦＹＢ＝０Ｖ，ＶＲＡ＝Ｖcc，ＶＲＢ＝Ｖcc，φＮ
＝Ｖcc，φＰ＝０Ｖ，φＥ＝０Ｖ，ＶＨＬ＝０Ｖ，ＣＳ
Ｌｉ＝０Ｖ，ＳＧ２＝０Ｖである。
【００５２】書き込みデータは、書き込み動作に先立っ
て入出力線ＩＯから転送される場合以外に、コピー機能
として、ある制御ゲートを共有する１ページ分のメモリ
セルのデータを他のページのメモリセルに書き写す場合
にも使用される。この時の動作を、図１６，図１７に従
って説明する。
【００５３】なお、図１６において、ＲＳＴＡ２＝Ｖc
c，ＲＳＴＢ２＝Ｖcc，ＰＲＡ２＝０Ｖ，ＰＲＢ２＝０
Ｖ，ＶＲＦＹＡ＝０Ｖ，ＶＲＦＹＢ＝０Ｖ，φNW＝Ｖc
c，ＣＳＬｉ＝０Ｖ，ＳＳ２＝０Ｖ，ＶＲＡ＝Ｖcc，Ｖ
ＲＢ＝Ｖcc，φDTCA＝０Ｖ，φDTCB＝０Ｖ，ＢＬa2（非
選択，非DUMMY ）＝０Ｖ，ＢＬb2（非選択，非DUMMY ）
＝０Ｖである。また図１７において、ＲＳＴＡ２＝Ｖc
c，ＲＳＴＢ２＝Ｖcc，ＰＲＡ２＝０Ｖ，ＰＲＢ２＝０
Ｖ，ＶＲＦＹＢ＝０Ｖ，φNW＝Ｖcc，ＳＳ２＝０Ｖ，Ｖ
ＲＢ＝Ｖcc，φDTCA＝０Ｖ，φDTCB＝０Ｖ，ＣＬＳｉ＝
０Ｖ，ＢＬa2（非選択，非DUMMY ）＝０Ｖ，ＢＬb2（非
選択，非DUMMY ）＝０Ｖ，ＣＧ＝０Ｖ，ＳＧ１＝０Ｖ，
ＳＧ２＝０Ｖである。
【００５４】まず、図１６のように読み出しを行う。例
えば、メモリセルアレイ１ａのページからメモリセルア
レイ１ｂのページにコピーする場合、この読み出し後の
Ｒ／Ｗ回路にラッチされたデータに従って書き込みを行
う。例えば、メモリセルアレイ１ａのページから同じメ
モリセルアレイ１ａのページにコピーする場合、このと
きにＲ／Ｗ回路にラッチされたデータに従って書き込み
を行うと、データが反転してしまう。そこでこのような
場合、図１７に示されるようにデータ反転動作を行う。
【００５５】ベリファイ読み出しと似ているが、制御ゲ
ート，選択ゲートは選択されず、ＶＲＦＹＡが“Ｈ”と
なるとき電圧ＶＲＡは０Ｖである。これによって、Ｒ／
Ｗ回路にラッチされたデータは反転され、電流リークの
あるビット線に対応するＲ／Ｗ回路のみは書き込みデー
タは“０”である。
【００５６】データ消去は、ｐ基板或いはｐウェルにＶ
ppを印加し、選択されたブロックの制御ゲートＣＧ１〜
ＣＧ８を０Ｖにして行われる。消去後の消去ベリファイ
動作を図１８に示す。
【００５７】読み出しと似ているが、制御ゲートＣＧ１
〜ＣＧ８は全て０Ｖとされる。これによって、ＮＡＮＤ
セルを構成する直列接続された８個のメモリセル全てが
消去されてないと、検出信号線φDTCAに“Ｌ”が出力さ
れ、再度消去が行われる。
【００５８】なお、図１８において、ＲＳＴＡ２＝Ｖc
c，ＲＳＴＢ２＝Ｖcc，ＰＲＡ２＝０Ｖ，ＰＲＢ２＝０
Ｖ，ＶＲＦＹＡ＝０Ｖ，ＶＲＦＹＢ＝０Ｖ，φNW＝Ｖc
c，ＳＳ２＝０Ｖ，ＶＲＡ＝Ｖcc，ＶＲＢ＝Ｖcc，φDTC
B＝０Ｖ，ＣＬＳｉ＝０Ｖ，ＢＬa2（非選択，非DUMMY
）＝０Ｖ，ＢＬb2（非選択，非DUMMY ）＝０Ｖであ
る。
【００５９】このように本実施例によれば、Ｒ／Ｗ回路
に書き込みデータをラッチしたまま、電流リークのある
ビット線を検出し対応するＲ／Ｗ回路のデータを、ビッ
ト線に昇圧回路などの電流供給能力の小さい回路からの
出力が印加されないように自動的にセットし、さらにヒ
ューズを用いて、ビット線救済効率の高いＥＥＰＲＯＭ
を得ることができる。即ち、データロード後にリーク源
のあるビット線は自動的にチェックされ、そのまま自動
的に書き込み動作となるので、書き込みモードにおける
ＣＰＵの負担を軽くすることができ、書き込みモードに
なってから短時間でデータロードが実行でき、使いやす
く不良ビット線救済効率の高いＮＡＮＤセル型ＥＥＰＲ
ＯＭを実現することが可能となる。
【００６０】なお、実施例では、書き込み時の電流リー
クのあるビット線の電位を電流リーク先の電位と同じに
して電流リークを防いでいるが、書き込み時の電流リー
クのあるビット線の電位は、電流リークに打ち勝つほど
十分電流供給能力のある電源あるいは電源回路からの出
力であって、正常なビット線の書き込み動作電圧が正常
な値から変動しないようにされていればよい。
【００６１】
【発明の効果】以上詳述したように本発明によれば、書
き込みモードにする前や書き込みモードになってからデ
ータロードまでにリーク源のあるビット線をチェックす
るのではなく、データロード後にリーク源のあるビット
線を自動的にチェックし、そのまま自動的に書き込み動
作とすることにより、書き込みモードになってから短時
間でデータロードが実行でき、使いやすく不良ビット線
救済効率の高いＮＡＮＤセル型ＥＥＰＲＯＭを実現する
ことが可能となる。
【図面の簡単な説明】
【図１】実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの
概略構成を示すブロック図。
【図２】実施例におけるメモリセルアレイの等価回路
図。
【図３】実施例におけるメモリセルアレイ，副ビット線
制御回路，ビット線救済用ヒューズの具体的な回路構成
図。
【図４】実施例における主ビット線制御回路の具体的な
回路構成図。
【図５】実施例におけるメモリセルアレイ、副ビット線
制御回路、ビット線救済用ヒューズの具体的な回路構成
図。
【図６】実施例における主ビット線制御回路中のＲ／Ｗ
回路の具体的な回路構成図。
【図７】実施例における読み出し動作を示すタイミング
図。
【図８】実施例における主ビット線制御回路への一括デ
ータセット動作を示すタイミング図。
【図９】実施例における主ビット線制御回路への一括デ
ータセット動作を示すタイミング図。
【図１０】実施例における主ビット線制御回路へのデー
タ転送動作を示すタイミング図。
【図１１】実施例における不良ビット線の検出動作を示
すタイミング図。
【図１２】実施例における書き込み動作を示すタイミン
グ図。
【図１３】実施例における書き込みベリファイ動作を示
すタイミング図。
【図１４】実施例における過剰書き込み検出動作を示す
タイミング図。
【図１５】実施例における過剰書き込み救済動作を示す
タイミング図。
【図１６】実施例におけるページコピー動作を示すタイ
ミング図。
【図１７】実施例におけるページコピー動作を示すタイ
ミング図。
【図１８】実施例における消去ベリファイ動作を示すタ
イミング図。
【符号の説明】
１（１ａ，１ｂ）…メモリセルアレイ１ ２…主ビット線制御回路 ３（３ａ，３ｂ）…副ビット線制御回路 ４（４ａ，４ｂ）…ビット線救済用ヒューズ ５（５ａ，５ｂ）…ロウ・デコーダ ６…書き込み終了検知回路 ７…過剰書き込み検知回路 ８…消去終了検知回路 ９…データ入出力バッファ １０…アドレスバッファ １１…昇圧電位切替・分配回路 １２…昇圧回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】電気的書き替えを可能としたメモリセルが
    マトリクス状に配置されたメモリセルアレイと、 このメモリセルアレイ内のメモリセルの書き込み動作状
    態を制御するデータを記憶する複数のデータ回路と、 前記メモリセルアレイ中の複数のメモリセルに対し、そ
    れぞれ対応する前記データ回路の内容に応じてビット線
    電位を制御して書き込み動作を行う書き込み手段と、 前記データ回路にデータがロードされた後、電流漏れ不
    良のあるビット線を検索し、前記データ回路のデータの
    うち不良ビット線に対応するデータの内容のみを設定し
    直すデータ再設定手段とを具備してなることを特徴する
    不揮発性半導体記憶装置。
  2. 【請求項２】前記データ回路の書き込み動作状態を制御
    するデータの少なくとも１つは、書き込み動作時に書き
    込み手段によってビット線を第１の書き込みビット線電
    位にするようなデータであって、 第１の書き込みビット線電位は、電流漏れ不良のあるビ
    ット線の電流の漏れる先の電位と同電位、又は電流漏れ
    不良のあるビット線の漏れ電流に比べ十分電流供給能力
    のある電源若しくは電源回路の出力であって、 前記データ再設定手段は、電流漏れ不良のあるビット線
    に対応するデータ回路の内容のみを、書き込み動作時に
    書き込み手段によってビット線を第１の書き込みビット
    線電位にするようなデータに再設定することを特徴とす
    る請求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】前記データ回路は、ビット線電位をセンス
    する機能を兼ね備え、 前記データ再設定手段は、データ回路によってビット線
    の電位をセンスし再記憶したとき、電流漏れ不良のある
    ビット線に対応するデータ回路の内容のみ、書き込み動
    作時に書き込み手段によってビット線を第１の書き込み
    ビット線電位にするような内容に変更し、電流漏れ不良
    のないビット線に対応するデータ回路の内容は変更しな
    いことを特徴とする請求項２記載の不揮発性半導体記憶
    装置。
  4. 【請求項４】前記データ再設定手段は、 データ回路の内容に応じて、ビット線を第１のビット線
    読み出し電位か第２のビット線読み出し電位に設定する
    ビット線電位設定回路を備え、 電流漏れ不良のあるビット線ではデータ回路の内容に関
    わらず第２のビット線読み出し電位になるように、第
    １、第２のビット線読み出し電位は設定されていて、 データ回路によってビット線の第２のビット線読み出し
    電位をセンスし再記憶した場合は、ビット線を書き込み
    動作時に書き込み手段によって第１の書き込みビット線
    電位にすることを特徴とする請求項３記載の不揮発性半
    導体記憶装置。
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