JP2009151910A - 揮発性メモリ装置の頁バッファ及びそのプログラム方法 - Google Patents

揮発性メモリ装置の頁バッファ及びそのプログラム方法 Download PDF

Info

Publication number
JP2009151910A
JP2009151910A JP2008148977A JP2008148977A JP2009151910A JP 2009151910 A JP2009151910 A JP 2009151910A JP 2008148977 A JP2008148977 A JP 2008148977A JP 2008148977 A JP2008148977 A JP 2008148977A JP 2009151910 A JP2009151910 A JP 2009151910A
Authority
JP
Japan
Prior art keywords
data
node
register
voltage
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008148977A
Other languages
English (en)
Inventor
Chang Won Yang
彰 元 梁
Jong Hyun Wang
鍾 鉉 王
Se Chun Park
世 泉 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009151910A publication Critical patent/JP2009151910A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Abstract

【課題】前述の必要性により頁バッファをプレーンの中央部に位置させ、上側メモリを担当するレジスタと下側メモリを担当するレジスタを区分させること。
【解決手段】第１のメモリセルブロックグループに含まれたセルにプログラムするデータを臨時格納するか、または該当メモリセルのデータを読み出して格納する第１のレジスタと、第２のメモリセルブロックグループに含まれたセルにプログラムするデータを臨時格納するか、または該当メモリセルのデータを読み出して格納する第２のレジスタと、前記第１のレジスタ及び第２のレジスタに特定データを入力させるか、または前記第１のレジスタ及び第２のレジスタに格納されたデータを外部に出力させるデータ入出力部を含む頁バッファ。
【選択図】図３

Description

本発明は、改善された構造の揮発性メモリ装置の頁バッファ及びそのプログラム方法に関するものである。
最近、電気的にプログラム（program）と消去（erase）が可能であり、一定周期でデータを再作成しなければならないリフレッシュ（refresh）機能が必要でない非揮発性メモリ素子に対する需要が増加しており、その集積度を高めるための方法として一つのセルに１ビット以上のデータを格納しようとする試みが引き続き進行中である。
前記揮発性メモリ装置は、通常、データが格納されるセルがマトリックス状に構成されたメモリセルアレイ、前記メモリセルアレイの特定セルに対してメモリを書き込むか、または特定セルに格納されたメモリを読み出す頁バッファを含む。前記頁バッファは、特定メモリセルと接続されたビットライン対、メモリセルアレイに記録するデータを臨時格納するか、またはメモリセルアレイから特定セルのデータを読み出して臨時格納するレジスタ、特定のビットラインまたは特定レジスタの電圧レベルを感知する感知ノード、前記特定のビットラインと感知ノードの接続可否を制御するビットライン選択部を含む。
通常の頁バッファの構造において、製造工程の線幅が減少し、集積度は増加するにつれてビットライン間のキャパシタンスが増加しており、各ビットラインが負担する負荷も増加している。これを解決するために、メモリセルアレイの構造と頁バッファの構造を改善し、ビットラインが負担する負荷を減少させる揮発性メモリ装置を提供する必要がある。
ただし、前記改善した頁バッファの場合、二つのレジスタを含むものの、各レジスタが上側または下側のメモリセルを担当する構成を取るようになるため、一つのレジスタだけで特定セルのマルチレベルセルプログラムをするようになる。しかし、一つのレジスタだけではマルチレベルセルプログラムに脆弱なことがある。従って、一つのレジスタだけでもマルチレベルセルプログラムが可能なプログラム方法を提供する必要がある。
前述の必要性により頁バッファをプレーンの中央部に位置させ、上側メモリを担当するレジスタと下側メモリを担当するレジスタを区分させることを特徴とする揮発性メモリ装置を提供することを目的とする。
また、前記揮発性メモリ装置のプログラム方法を提供することを目的とする。
また、前記揮発性メモリ装置のマルチレベルセルプログラム方法を提供することを目的とする。
前述の目的を達成するための本発明の頁バッファは、第１のメモリセルブロックグループに含まれたセルにプログラムするデータを臨時格納するか、または該当メモリセルのデータを読み出して格納する第１のレジスタと、第２のメモリセルブロックグループに含まれたセルにプログラムするデータを臨時格納するか、または該当メモリセルのデータを読み出して格納する第２のレジスタと、前記第１のレジスタ及び第２のレジスタに特定データを入力させるか、または前記第１のレジスタ及び第２のレジスタに格納されたデータを外部に出力させるデータ入出力部を含むことを特徴とする。
また、本発明の揮発性メモリ装置のプログラム方法は、第１のメモリセルブロックグループと接続される第１のレジスタ及び第２のメモリセルブロックグループと接続される第２のレジスタを含む頁バッファが提供される段階と、前記第１のメモリセルブロックグループに格納させるデータを前記第２のレジスタに格納させる段階と、前記第２のレジスタに格納されたデータを第１のレジスタに伝送する段階と、前記第２のメモリセルブロックグループに格納させるデータを前記第２のレジスタに格納させる段階と、前記各レジスタに格納されたデータにより第１のメモリセルブロックグループに含まれたセルまたは第２のメモリセルブロックグループに含まれたセルをプログラムする段階を含むことを特徴とする。
また、本発明の揮発性メモリ装置のプログラム方法は、第１のメモリセルブロックグループと接続される第１のレジスタ及び第２のメモリセルブロックグループと接続される第２のレジスタを含む頁バッファが提供される段階と、各メモリセルに対して下位ビットプログラムを完了する段階と、前記第１のレジスタのデータラッチ部の第１のノードに上位ビットデータを設定する段階と、上位ビットプログラムを行う段階と、第１の検証電圧以上にプログラムされた場合、前記第１のノードに第１のデータを設定する段階と、第２の検証電圧以上にプログラムされた場合、前記第１のノードに前記第１のデータと相反したレベルの第２のデータを設定する段階と、第３の検証電圧以上にプログラムされた場合、前記第１のノードに前記第１のデータを設定する段階と、前記第１のノードに設定されたデータにより前記上位ビットプログラムを繰り返す段階を含むことを特徴とする。
前述の本発明の構成により頁バッファをプレーンの中央部に位置させることにより、頁バッファにおいて特定セルの間に接続されるビットラインの長さを全体的に短縮させる効果がある。それにより、特定のビットラインが負担する負荷が減少し、瞬間的なピーク電流が減少するようになり、結果的に電力降下現象を減らすことができ、動作電流消耗を減らすことができる。
また、一つのレジスタだけでもマルチレベルセルプログラムが可能になるため、前記改善した構造の頁バッファを用いてマルチレベルセルプログラムが可能な効果がある。
以下、添付した図面を参照し、本発明の好ましい実施例を詳しく説明する。
図１は、通常的な揮発性メモリ装置を示したブロック図である。
前記揮発性メモリ装置１００は、入力バッファ１１０、制御ロジッグ回路１２０、高電圧発生器１３０、X-デコーダー１４０、Y-デコーダー１５０、複数のメモリブロックを含むプレーン１７０、前記メモリブロックに入力するデータを臨時格納する頁バッファ部１７４を含む。
前記入力バッファ１１０は、外部アドレス信号（ADD）またはコマンド信号（CMD１, CMD２,及びCMD３のいずれか一つ）を受信して前記制御ロジッグ回路１２０に出力する。
前記制御ロジッグ回路１２０は、チップイネーブル信号（CEb）と制御信号（REb, WEb, ALE, CLE）に応答し、前記コマンド信号（CMD１, CMD２,及びCMD３のいずれか一つ）または前記外部アドレス信号（ADD）を受信し、これに応答してプログラム命令（PGM）、リード命令（READ）、及び消去命令（ERS）のいずれか一つを発生する。前記制御ロジッグ回路１２０は、前記特定命令を発生した後、確認コード（confirm code）を含むコマンド信号を受信すれば、レディー/ビジーバー（ready/busy bar）信号（R/Bb）を設定時間の間出力させる。
前記高電圧発生器１３０は、前記プログラム命令（PGM）、前記リード命令（READ）、及び前記消去命令（ERS）のいずれか一つに応答し、バイアス電圧（VD, VS, VW１-VWK）（Kは整数）を発生する。
前記X-デコーダー１４０は、前記ロウアドレス信号（RADD）に基づいて前記プレーン１７０に含まれたメモリセルブロック（MB１-MBn）のいずれか一つを選択し、その選択されたメモリセルブロックに前記バイアス電圧（VD, VS, VW１-VWK）を供給する。前記X-デコーダー１４０は、前記ロウアドレス信号（RADD）をデコードしてロウデコード信号を発生し、前記ロウデコード信号に基づいて前記メモリセルブロック（MB１-MBn）のいずれか一つを選択する。
前記Y-デコーダー１５０は、前記カラムアドレス信号（CADD）をデコードし、カラムデコード信号（CDEC）を発生し、前記カラムデコード信号（CDEC）を前記頁バッファ部１７４に出力する。
前記頁バッファ部１７４は、前記メモリブロックにプログラムさせるデータを臨時格納するか、または前記メモリブロックに格納されたデータを読み出して臨時格納する。さらに詳しく説明すれば、前記頁バッファ部は、対応するデータ入出力回路１６０から受信される入力データ（Di１-DiMのいずれか一つ、Mは整数）をラッチするか、または前記カラムデコード信号（CDEC）に応答して対応するプレーンのビットライン（図示せず）のうちの一部または全体を選択し、その選択されたビットラインから受信される出力データ（Do１-DoMのいずれか一つ、Mは整数）をラッチする。一方、図面では一つのプレーンだけ示されているが、同一の形態のプレーンが複数個並列に連結されたマルチプレーン形態の構成も可能である。
前記データ入出力回路１６０は、外部から入力されるデータ（Di１-DiM）を前記各頁バッファ部に伝達するか、または頁バッファ部から伝達された出力データ（Do１-DoM）を連続的に出力する。
このような通常の揮発性メモリ装置の場合、頁バッファを基準として一方向にのみメモリセルブロックが接続される構造であるため、製造工程の線幅が減少し、集積度が増加することにより、頁バッファ部とメモリセルの間に接続される各ビットラインが負担する負荷も増加している。
上述した問題点を解決するために、頁バッファを前記メモリセルアレイの中央に配置し、メモリセルブロックが頁バッファを基準として両方向に接続される構造を提案しようとする。
図２は、本発明の一実施例による揮発性メモリ装置のメモリセルブロックと頁バッファ部の接続関係を示した図面である。
前記揮発性メモリ装置の単一プレーン２００は、複数の頁バッファとビットライン選択部を含む頁バッファ部２３０と、前記頁バッファ部の上側に位置したメモリセルブロックを含む第１のメモリセルブロックグループ２１０と、前記頁バッファ部の下側に位置したメモリセルブロックを含む第２のメモリセルブロックグループ２２０を含む。
前記第１のメモリセルブロックグループ２１０は、前記頁バッファ部２３０の上側に位置する多数のメモリセルブロック（MB１〜MBi）を含み、各メモリセルブロックと頁バッファは上側ビットライン（BLeT１,BLoT１,・・・,BLeTn,BLoTn）を介して接続される。
前記第２のメモリセルブロックグループ２２０は、前記頁バッファ部２３０の下側に位置する多数のメモリセルブロック（MBi+１〜MBi+j）を含み、各メモリセルブロックと頁バッファは、ビットライン（BLeB１,BLoB１,・・・,BLeBn,BLoBn）を介して接続される。
望ましくは、前記第１のメモリセルブロックグループと第２のメモリセルブロックグループに属したメモリセルブロックの個数を同一にする。すなわち、i=jの条件を有するように構成する。
一方、前記頁バッファ部２３０は、複数の頁バッファ（第１〜第nの頁バッファ）と、前記第１のメモリセルブロックグループに含まれた特定セルのビットラインと頁バッファを接続させる上側ビットライン選択部（第１〜第nの上側ビットライン選択部）、前記第２のメモリセルブロックグループに含まれた特定セルのビットラインと頁バッファを接続させる下側ビットライン選択部（第１〜第nの下側ビットライン選択部）を含む。
このように、プレーンの中央に頁バッファを配置し、メモリセルブロックが頁バッファを基準として両方向に接続される構成を取っている。
一方、前記のような構成を採択するために、本発明の頁バッファが従来のものと異なって構成されているところ、これについて詳しく説明する。
図３は、本発明の一実施例による頁バッファを示した回路図である。
前記頁バッファ３００は、前記上側ビットライン選択部と接続されるメモリセルにプログラムするデータを臨時格納するか、または該当メモリセルのデータを読み出して格納する第１のレジスタ３１０、前記下側ビットライン選択部と接続されるメモリセルにプログラムするデータを臨時格納するか、または該当メモリセルのデータを読み出して格納する第２のレジスタ３５０、各メモリセルに格納するデータが第１のレジスタ及び第２のレジスタを介して入力され、第１のレジスタ及び第２のレジスタを介して読み出されたメモリセルのデータが出力されるデータ入出力部３４０、第２のレジスタに格納されたデータを第１のレジスタに伝送するレジスタ間データ伝送部３３０を含む。
前記第１のレジスタ３１０と第２のレジスタ３５０は、各種の制御信号が相違した以外は全体的な構成は同一である。そして、第１のレジスタ３１０は第１のメモリセルブロックグループに含まれたセルと接続され、第２のレジスタ３５０は第２のメモリセルブロックグループに含まれたセルと接続される。
前記第１のレジスタ３１０は、読み出し/検証動作においてビットラインと感知ノードを選択的に接続させて特定セルに格納されたデータをセンシングするビットラインセンシング部３１４（第１のビットラインセンシング部）、感知ノードにハイレベルの電源電圧を印加する感知ノードプリチャージ部３１２（第１の感知ノードプリチャージ部）、特定セルにプログラムさせるデータを臨時格納するか、または特定セルから読み出したデータを臨時格納するデータラッチ部３１８（第１のデータラッチ部）、前記データラッチ部に格納されたデータを感知ノードに印加するデータ伝送部３１６（第１のデータ伝送部）、前記データラッチ部に格納させるデータを入力するデータ設定部３２０（第１のデータ設定部）、前記感知ノードのレベルによりデータラッチ部の特定ノードに接地電圧を印加させる感知ノードセンシング部３２２（第１の感知ノードセンシング部）を含む。
前記ビットラインセンシング部３１４は、ビットラインセンシング信号（PBSENSE_R）に応答して前記上側ビットライン選択部と感知ノードを選択的に接続させる。このために、前記上側ビットライン選択部と感知ノードの間に接続されたNMOSトランジスタ（N314）を含む。前記ビットラインセンシング部３１４の具体的な動作は、後に詳しく説明する。
前記感知ノードプリチャージ部３１２は、プリチャージ信号（PRECHb_R）に応答して前記感知ノード（SO）にハイレベルの電圧（VDD）を印加する。このために、前記電源電圧端子（VDD）と感知ノードの間に接続されたPMOSトランジスタ（P312）を含む。前記感知ノードプリチャージ部３１２の具体的な動作は後に詳しく説明する。
前記データラッチ部３１８は、特定セルにプログラムさせるデータを臨時格納するか、または特定セルから読み出したデータを臨時格納する。このために、第１のインバータ（INV318）の出力端子を第２のインバータ（INV319）の入力端子に接続させ、第２のインバータ（INV319）の出力端子を第１のインバータ（INV318）の入力端子に接続させて構成する。
この時、第１のインバータ（INV318）の出力端子と第２のインバータ（INV319）の入力端子が接続されるノードを第１のノード（QR）とし、第２のインバータ（INV319）の出力端子と第１のインバータ（INV318）の入力端子が接続されるノードを第２のノード（QR_N）とする。
例えば、第１のノード（QR）にハイレベルデータが印加された場合には、第２のインバータにより該当データが反転され、第２のノード（QR_N）にロウレベルデータが印加され、これは、また第１のインバータにより反転され、第１のノード（QR）に印加されたハイレベルデータがそのまま維持されるデータ格納効果が奏される。逆に、第１のノード（QR）にロウレベルデータが印加された場合には、第２のインバータにより該当データが反転され、第２のノード（QR_N）にハイレベルデータが印加され、これは、また第１のインバータにより反転され、第１のノード（QR）に印加されたロウレベルデータがそのまま維持されるデータ格納効果が奏される。
前記データ伝送部３１６は、前記データラッチ部３１８の第１のノード（QR）または第２のノード（QR_N）に格納されたデータを選択的に感知ノードに印加させる。このために、前記第１のノード（QR）と感知ノードを選択的に接続させる第１の送信トランジスタ（N317）及び前記第２のノード（QR_N）と感知ノードを選択的に接続させる第２の送信トランジスタ（N316）を含む。
前記第１の送信トランジスタ（N317）は、第１のデータ送信信号（TRAN_R）に応答して第１のノードに格納されたデータを前記感知ノードに伝送する。また、前記第２の送信トランジスタ（N316）は、第２のデータ送信信号（TRAN_N_R）に応答して第２のノードに格納されたデータを前記感知ノードに伝送する。
したがって、第１のノードに格納されたデータを前記感知ノードに伝送しようとする場合には、ハイレベルの第１のデータ送信信号を印加し、第２のノードに格納されたデータを前記感知ノードに伝送しようとする場合には、ハイレベルの第２のデータ送信信号を印加する。
前記データ設定部３２０は、前記データラッチ部３１８の第１のノード（QR）に接地電圧を印加させる第１のデータ設定トランジスタ（N324）と、第２のノード（QR_N）に接地電圧を印加させる第２のデータ設定トランジスタ（N320）を含む。
前記第１のデータ設定トランジスタ（N324）は、前記感知ノードセンシング部３２２と第１のノードの間に接続され、第１のデータ設定信号（RESET_R）に応答して前記感知ノードセンシング部３２２が伝達する接地電圧を前記第１のノードに印加させる。
また、前記第２のデータ設定トランジスタ（N320）は、前記感知ノードセンシング部３２２と第２のノードの間に接続され、第２のデータ設定信号（SET_R）に応答して前記感知ノードセンシング部３２２が伝達する接地電圧を前記第２のノードに印加させる。
前記感知ノードセンシング部３２２は、感知ノードの電圧レベルにより接地電圧を前記データ設定部３２０に印加させる。このために、前記データ設定部３２０と接地端子の間に接続されたNMOSトランジスタ（N322）を含む。
したがって、感知ノードの電圧レベルにより接地電圧を前記データ設定部に印加する。感知ノードの電圧レベルがハイレベルの場合に限って、接地電圧を前記データ設定部に印加させる。この時、ハイレベルの第１のデータ設定信号（RESET_R）が印加されれば、前記第１のノード（QR）に接地電圧が印加されるところ、これは第１のノードにロウレベルデータが印加されたものと見なす。しかし、ハイレベルの第２のデータ設定信号（SET_R）が印加されれば、前記第２のノード（QR_N）に接地電圧が印加されるところ、これは第１のノードにハイレベルデータが印加されたものと見なす。
一方、前記第２のレジスタ３５０は、読み出し/検証動作においてビットラインと感知ノードを選択的に接続させ、特定セルに格納されたデータをセンシングするビットラインセンシング部３５４（第２のビットラインセンシング部）、感知ノードにハイレベルの電源電圧を印加する感知ノードプリチャージ部３５２（第２の感知ノードプリチャージ部）、特定セルにプログラムさせるデータを臨時格納するか、または特定セルから読み出したデータを臨時格納するデータラッチ部３５８（第２のデータラッチ部）、前記データラッチ部に格納されたデータを感知ノードに印加するデータ伝送部３５６（第２のデータ伝送部）、前記データラッチ部に格納させるデータを入力するデータ設定部３６０（第２のデータ設定部）、前記感知ノードのレベルによりデータラッチ部の特定ノードに接地電圧を印加させる感知ノードセンシング部３６２（第２の感知ノードセンシング部）を含む。
前記ビットラインセンシング部３５４は、ビットラインセンシング信号（PBSENSE_L）に応答して前記下側ビットライン選択部と感知ノードを選択的に接続させる。このために、前記下側ビットライン選択部と感知ノードの間に接続されたNMOSトランジスタ（N354）を含む。前記ビットラインセンシング部３５４の具体的な動作は後に詳しく説明する。
前記感知ノードプリチャージ部３５２は、プリチャージ信号（PRECHb_L）に応答して前記感知ノード（SO）にハイレベル電圧（VDD）を印加する。このために、前記電源電圧端子（VDD）と感知ノードの間に接続されたPMOSトランジスタ（P352）を含む。前記感知ノードプリチャージ部３５２の具体的な動作は後に詳しく説明する。
前記データラッチ部３５８は、特定セルにプログラムさせるデータを臨時格納するか、または特定セルから読み出したデータを臨時格納する。このために、第１のインバータ（INV358）の出力端子を第２のインバータ（INV359）の入力端子に接続させ、第２のインバータ（INV359）の出力端子を第１のインバータ（INV358）の入力端子に接続させて構成する。
この時、第１のインバータ（INV358）の出力端子と第２のインバータ（INV359）の入力端子が接続されるノードを第１のノード（QL）とし、第２のインバータ（INV359）の出力端子と第１のインバータ（INV358）の入力端子が接続されるノードを第２のノード（QL_N）とする。
例えば、第１のノード（QL）にハイレベルデータが印加された場合には、第２のインバータにより該当データが反転され、第２のノード（QL_N）にロウレベルデータが印加され、これは、また第１のインバータにより反転され、第１のノード（QL）に印加されたハイレベルデータがそのまま維持されるデータ格納効果が奏される。逆に、第１のノード（QL）にロウレベルデータが印加された場合には、第２のインバータにより該当データが反転され、第２のノード（QL_N）にハイレベルデータが印加され、これは、また第１のインバータにより反転され、第１のノード（QL）に印加されたロウレベルデータがそのまま維持されるデータ格納効果が奏される。
前記データ伝送部３５６は、前記データラッチ部３５８の第１のノード（QL）または第２のノード（QL_N）に格納されたデータを選択的に感知ノードに印加させる。このために、前記第１のノード（QL）と感知ノードを選択的に接続させる第１の送信トランジスタ（N357）及び前記第２のノード（QL_N）と感知ノードを選択的に接続させる第２の送信トランジスタ（N356）を含む。
前記第１の送信トランジスタ（N357）は、第１のデータ送信信号（TRAN_L）に応答して第１のノードに格納されたデータを前記感知ノードに伝送する。また、前記第２の送信トランジスタ（N356）は、第２のデータ送信信号（TRAN_N_L）に応答して第２のノードに格納されたデータを前記感知ノードに伝送する。
したがって、第１のノードに格納されたデータを前記感知ノードに伝送しようとする場合にはハイレベルの第１のデータ送信信号を印加し、第２のノードに格納されたデータを前記感知ノードに伝送しようとする場合にはハイレベルの第２のデータ送信信号を印加する。
前記データ設定部３６０は、前記データラッチ部３５８の第１のノード（QL）に接地電圧を印加させる第１のデータ設定トランジスタ（N361）と、第２のノード（QL_N）に接地電圧を印加させる第２のデータ設定トランジスタ（N360）を含む。
前記第１のデータ設定トランジスタ（N361）は、前記感知ノードセンシング部３６２と第１のノードの間に接続され、第１のデータ設定信号（RESET_L）に応答して前記感知ノードセンシング部３６２が伝達する接地電圧を前記第１のノードに印加させる。
また、前記第２のデータ設定トランジスタ（N360）は前記感知ノードセンシング部３６２と第２のノードの間に接続され、第２のデータ設定信号（SET_L）に応答して前記感知ノードセンシング部３６２が伝達する接地電圧を前記第２のノードに印加させる。
前記感知ノードセンシング部３６２は、感知ノードの電圧レベルにより接地電圧を前記データ設定部３６０に印加させる。このために、前記データ設定部３６０と接地端子の間に接続されたNMOSトランジスタ（N362）を含む。
したがって、感知ノードの電圧レベルにより接地電圧を前記データ設定部に印加する。感知ノードの電圧レベルがハイレベルの場合に限って、接地電圧を前記データ設定部に印加させる。この時、ハイレベルの第１のデータ設定信号（RESET_L）が印加されれば、前記第１のノード（QL）に接地電圧が印加されるところ、これは、第１のノードにロウレベルデータが印加されたものと見なす。しかし、ハイレベルの第２のデータ設定信号（SET_L）が印加されれば、前記第２のノード（QL_N）に接地電圧が印加されるところ、これは第１のノードにハイレベルデータが印加されたものと見なす。
前記データ入出力部３４０は、前記第１及び第２のレジスタに特定データを入力させるか、または前記第１及び第２のレジスタに格納されたデータを外部に出力させる。
このために、前記データ入出力部３４０は、データ出力部３４２、データ入力部３４６及びデータ入出力制御部３４９を含む。
前記データ入出力制御部３４９は、入出力制御信号（YADRV）に応答して入出力端子（YA）と前記データ出力部及びデータ入力部を接続させるNMOSトランジスタ（N349）を含む。
ハイレベルの入出力制御信号の入力時に、前記NMOSトランジスタ（N349）がターンオンされ、前記入出力端子（YA）とデータ出力部及びデータ入力部を接続させる。
前記データ出力部３４２は、第１のデータ出力信号（DATOUT_R）により前記第１のレジスタ３１０の第１のノード（QR）と前記入出力端子を選択的に接続させるNMOSトランジスタ（N342）と、第２のデータ出力信号（DATOUT_L）により前記第２のレジスタ３５０の第１のノード（QL）と前記入出力端子を選択的に接続させるNMOSトランジスタ（N344）を含む。
データ出力過程を波形図を通じて詳しく説明する。
図４（ａ）は、本発明の一実施例によるデータ出力過程を示した波形図である。
まず、データの出力時にはハイレベルの入出力制御信号（YADRV）が印加された状況で第１のデータ出力信号または第２のデータ出力信号が印加される。
ハイレベルの第１のデータ出力信号（DATOUT_R）が印加される場合には前記第１のレジスタ３１０の第１のノード（QR）と前記入出力端子が接続され、第１のノード（QR）に格納されたデータが出力される。また、ハイレベルの第２のデータ出力信号（DATOUT_L）が印加される場合には、前記第２のレジスタ３５０の第１のノード（QL）と前記入出力端子が接続され、第１のノード（QL）に格納されたデータが出力される。
前記データ入力部３４６は、第１のデータ入力信号（DL）により前記入出力端子と第２のレジスタ３５０の第１のノード（QL）を選択的に接続させるNMOSトランジスタ（N348）と、第２のデータ入力信号（DL_N）により前記入出力端子と第２のレジスタ３５０の第２のノード（QL_N）を選択的に接続させるNMOSトランジスタ（N346）を含む。
データの入力時には、通常、入出力端子（YA）に接地電圧を印加する。そして、ハイレベルの入出力制御信号（YADRV）が印加された状況でハイレベルの第１のデータ入力信号（DL）が印加されれば、第２のレジスタの第１のノード（QL）に接地電圧、すなわち、ロウレベルのデータが印加される。また、ハイレベルの入出力制御信号（YADRV）が印加された状況でハイレベルの第２のデータ入力信号（DL_N）が印加されれば、第２のレジスタの第２のノード（QL_N）に接地電圧、すなわち、ロウレベルのデータが印加される。したがって、第１のデータ入力信号と第２のデータ入力信号の入力により第１のノードまたは第２のノードにロウレベルデータが入力される。
一方、本発明では、前記データ入出力部３４０を通じて入力されたデータが第２のレジスタに格納され、これを再び第１のレジスタで移す過程を通じて第１のレジスタにデータを入力する。このような役割をするのがレジスタ間のデータ伝送部３３０である。
前記レジスタ間のデータ伝送部３３０は、接地端子と接続され、レジスタ間のデータ送信信号（DAT_TRAN）により接地電圧を前記第１のレジスタ３１０の第１のノード（QR）に印加するNMOSトランジスタ（N332）と、前記第２のレジスタ３５０の第２のノード（QL_N）の電圧レベルによりターンオンされ、前記NMOSトランジスタ（N332）と前記第１のレジスタ３１０の第１のノード（QR）の間に接続されるNMOSトランジスタ（N330）を含む。
前記レジスタ間のデータ伝送部３３０は、ハイレベルのレジスタ間のデータ送信信号（DAT_TRAN）の入力時に動作する。
前記第２のレジスタの第１のノード（QL）にロウレベルデータが印加された場合には、第２のノード（QL_N）にハイレベルデータが印加され、これにより、前記レジスタ間のデータ伝送部３３０のNMOSトランジスタ（N330）がターンオンされることにより、接地電圧が第１のレジスタの第１のノード（QR）に印加される。
しかし、前記第２のレジスタの第１のノード（QL）にハイレベルデータが印加された場合には、第２のノード（QL_N）にロウレベルデータが印加され、これにより前記レジスタ間のデータ伝送部３３０のNMOSトランジスタ（N330）がターンオフされることにより、第１のレジスタの第１のノード（QR）に格納されたハイレベルの初期値がそのまま維持される。
前記の過程を波形図を通じて再び詳しく説明する。
図４（ｂ）は、本発明の一実施例によるデータ入力過程を示した波形図である。
まず、第１のレジスタを通じてプログラムするデータを第２のレジスタに入力する。
ハイレベルの入出力制御信号（YADRV）が印加された状況で第１のデータ入力信号（DL）または第２のデータ入力信号（DL_N）が印加される。
このような過程を通じて第２のレジスタの第１のノード（QL）に特定データが入力される。
次に、第２のレジスタから第１のレジスタにデータを伝送する前に第１のレジスタを初期化する。具体的に説明すれば、感知ノードプリチャージ部３１２を通じて感知ノードをハイレベルにプリチャージさせて感知ノードセンシング部３２２のNMOSトランジスタ（N322）をターンオンさせる。次いで、ハイレベルの第２のデータ設定信号（SET_R）を印加すれば、前記第１のノード（QR）にハイレベルデータが初期化される。
次に、前記第２のレジスタの第１のノード（QL）に格納されたデータを第１のレジスタの第１のノード（QR）に伝送する。このために、ハイレベルのレジスタ間のデータ送信信号（DAT_TRAN）が印加される。
前記第２のレジスタの第１のノード（QL）にロウレベルデータが印加された場合には、第２のノード（QL_N）にハイレベルデータが印加され、これにより前記レジスタ間のデータ伝送部３３０のNMOSトランジスタ（N330）がターンオンされることにより、接地電圧が第１のレジスタの第１のノード（QR）に印加される。
しかし、前記第２のレジスタの第１のノード（QL）にハイレベルデータが印加された場合には、第２のノード（QL_N）にロウレベルデータが印加され、これにより前記レジスタ間のデータ伝送部３３０のNMOSトランジスタ（N330）がターンオフされることにより、第１のレジスタの第１のノード（QR）に格納されたハイレベルの初期値がそのまま維持される。
このような過程を通じて第２のレジスタに格納されたデータが第１のレジスタに送信される。
次に、第２のレジスタを通じてプログラムするデータを入力する。
ハイレベルの入出力制御信号（YADRV）が印加された状況で第１のデータ入力信号（DL）または第２のデータ入力信号（DL_N）が印加される。
このような過程を通じて第２のレジスタの第１のノード（QL）に特定データが入力される。
整理すれば、本発明では頁バッファをプレーンの中央に位置させるために、第１のレジスタと第２のレジスタが担当するメモリセルブロックが明確に区分されている。すなわち、第１のレジスタに格納されたデータは、前記第１のメモリセルブロックグループ２１０にプログラムされ、第２のレジスタに格納されたデータは前記第２のメモリセルブロックグループ２２０にプログラムされる。したがって、通常、使われるデュアルレジスタ構造の頁バッファとは異なり、一つのレジスタだけで特定セルに入力するデータを設定するようになる。ただし、このような構成は最近広く用いられているマルチレベルセルプログラムに適しない問題点がある。
一つのセルに２ビット以上のデータをプログラムするマルチレベルセル揮発性メモリ装置の場合、下位ビットプログラム及び上位ビットプログラムを進行するが、上位ビットプログラムの動作前に下位ビットプログラム状態を読み出してその状態を区分する動作を行うようになる。このために、二つのデータラッチ部を用いた構成を取っているのが通常である。
しかし、本発明では、一つのレジスタだけがこのような役割を行わなければならない。ここで、一つのレジスタだけでマルチレベルセルプログラムをする方法を説明する。
図４（ｃ）は、本発明によるマルチレベルセルプログラムの手順を示したセルのしきい値電圧分布図である。
本発明は、２ビットマルチレベルセルプログラムに関するものである。
第１状態は、下位ビット（LSB）プログラム及び上位ビット（MSB）プログラムの前の状態を示すものである。この時、揮発性メモリ装置の頁バッファには‘１１’のデータが順に入力される。
第２状態は、下位ビットプログラムは行わず、上位ビットプログラムだけ行った場合の分布を示すものである。この時、揮発性メモリ装置の頁バッファには‘１０’のデータが順に入力される。
第３状態は、上位ビットプログラムは行わず、下位ビットプログラムだけ行った場合の分布を示すものである。この時、揮発性メモリ装置の頁バッファには‘０１’のデータが順に入力される。
第４状態は、下位ビットプログラム及び上位ビットプログラムをいずれも行った場合の分布を示したものである。この時、揮発性メモリ装置の頁バッファには‘００’のデータが順に入力される。
ここで、そのプログラム方法について詳細手順を説明する。
以後に説明されるプログラム方法は、図３の第１のレジスタまたは第２のレジスタそれぞれに対して遂行される動作である。すなわち、第１のレジスタだけでも前記動作が遂行されることができ、第２のレジスタだけでも前記動作が遂行されることができる。以下の説明では第１のレジスタを基準として説明する。
図５は、本発明の一実施例によるマルチレベルセルプログラム方法を示した順序図である。
まず、下位ビットデータを設定する（段階６１０）。
すなわち、下位ビットをプログラムする場合（‘００’、‘１０’のデータ）には前記データラッチ部３１８の第１のノード（QR）にロウレベルデータを印加させる。
しかし、下位ビットをプログラムしない場合（‘１１’、‘０１’のデータ）には、前記データラッチ部３１８の第１のノード（QR）にハイレベルデータを印加させる。
前記第１のノードにデータを印加する方法は、先のレジスタ間のデータ伝送部３３０を通じたデータ設定過程で説明した通りである。
次に、下位ビットプログラムを進行する（段階６２０）。
前記感知ノードプリチャージ部３１２を用いて感知ノード（SO）をハイレベルにプリチャージさせた後、ハイレベルの第１のデータ送信信号（TRAN_R）を印加して第１のノード（QR）に格納されたデータが感知ノードに印加されるようにする。下位ビットをプログラムする場合（‘００’、‘１０’のデータ）にはロウレベルのデータが感知ノードに印加され、前記感知ノードはロウレベルにディスチャージされる。しかし、下位ビットをプログラムしない場合（‘０１’、‘１１’のデータ）には、ハイレベルのデータが感知ノードに印加され、前記感知ノードはハイレベルを維持する。ワードラインにプログラム電圧の印加時に感知ノードの電圧レベルによりプログラム可否が決定される。
次に、第２の検証電圧（PV2）を基準として前記下位ビットプログラムに対する検証動作を行う（段階６３０）。
このために、まず、前記感知ノードプリチャージ部３１２を用いて感知ノード（SO）とビットラインをハイレベルにプリチャージさせる。
次に、検証しようとするセルが含まれたワードラインに第２の検証電圧（PV2）を印加してプログラム可否を検証するが、該当セルが第２の検証電圧（PV2）以上にプログラムされた場合には、該当セルのしきい値電圧が第２の検証電圧（PV2）より大きいため、該当セルはターンオンされず、ビットラインからセルストリングにつながる電流経路が形成されない。したがって、該当ビットラインは、ハイレベル電圧をそのまま維持する。
しかし、該当セルが第２の検証電圧（PV2）以上にプログラムされない場合には、該当セルのしきい値電圧が第２の検証電圧（PV2）より小さいため、該当セルはターンオンされ、ビットラインからセルストリングにつながる電流経路が形成される。したがって、該当ビットラインは、ロウレベルに電圧をディスチャージさせる。
すなわち、該当セルが第２の検証電圧以上にプログラムされた場合には、該当ビットラインはハイレベルの電圧を維持し、そうではない場合にはロウレベルの電圧を維持する。プログラムの対象ではなかったセルも同様にロウレベル電圧を維持する。ビットラインの電圧レベルは、そのまま感知ノード（SO）に印加され、前記感知ノードセンシング部３２２及びデータ設定部３２０を動作させ、プログラム可否により第１のノード（QR）のデータを再設定する。
前記下位ビットプログラムの動作により適切にプログラムされた場合には、前記感知ノード（SO）の電圧レベルがハイレベルを維持するため、これは、感知ノードセンシング部３２２に伝達され、接地電圧が前記データ設定部３２０に印加される。これと同時に、ハイレベルの第２のデータ設定信号（SET_R）を印加させて第１のノード（QR）にハイレベルデータが格納されるようにする。しかし、前記下位ビットプログラムの動作にもかかわらず、プログラムされない場合には、前記感知ノード（SO）の電圧レベルがロウレベルに遷移されるため、前記感知ノードセンシング部３２２が動作せず、初期に格納された第１のノード（QR）のデータがそのまま維持される。
参照までに、前述したように、下位ビットがプログラムの対象であったセルの場合、第１のノード（QR）にロウレベルデータが格納されており、消去の対象であったセルの場合、第１のノード（QR）にハイレベルデータが格納されていた。
したがって、プログラムの対象でありながら適切にプログラムされた場合には、第１のノード（QR）のデータがハイレベルデータに変更される。しかし、プログラムの対象でありながらプログラムされない場合には、ロウレベルデータをそのまま維持するようになる。一方、消去の対象であったセルの場合には、最初のハイレベルデータをそのまま維持する。
前記検証動作によりプログラムされないセルがある場合には、再びプログラム動作を行う。
このようなプログラム及び検証動作は、プログラムの対象でありながらプログラムされないセルが消えるまで、理想的には特定セルが消去対象なのかプログラム対象なのかを問わず、第１のノード（QR）にハイレベルデータが格納されるまで繰り返される。
次に、上位ビットプログラムのために、上位ビットデータを設定する（段階６４０）。
すなわち、上位ビットをプログラムする場合（‘０１’、‘００’のデータ）には、前記データラッチ部３１８の第１のノード（QR）にロウレベルデータを印加させる。さらに詳しくは、プリチャージ部にハイレベル電圧を印加して前記感知ノードセンシング部３２２のNMOSトランジスタ（N322）をターンオンさせ、ハイレベルの第１のデータ設定信号（RESET_R）を印加させ、ロウレベル電圧が第１のノード（QR）に印加されるようにする。
しかし、上位ビットをプログラムしない場合（‘１１’、‘１０’のデータ）には、前記データラッチ部３１８の第１のノード（QR）にハイレベルデータを印加させる。さらに詳しくは、プリチャージ部にハイレベル電圧を印加して前記感知ノードセンシング部３２２のNMOSトランジスタ（N322）をターンオンさせ、ハイレベルの第２のデータ設定信号（SET_R）を印加させ、ハイレベル電圧が第１のノード（QR）に印加されるようにする。
次に、上位ビットプログラムを進行する（段階６５０）。
前記感知ノードプリチャージ部３１２を用いて感知ノード（SO）をハイレベルにプリチャージさせた後、ハイレベルの第１のデータ送信信号（TRAN_R）を印加して第１のノード（QR）に格納されたデータが感知ノードに印加されるようにする。上位ビットをプログラムする場合（‘０１’、‘００’のデータ）には、ロウレベルのデータが感知ノードに印加され、前記感知ノードはロウレベルにディスチャージされる。しかし、上位ビットをプログラムしない場合（‘１１’、‘１０’のデータ）には、ハイレベルのデータが感知ノードに印加され、前記感知ノードはハイレベルを維持する。ワードラインにプログラム電圧の印加時に感知ノードの電圧レベルによりプログラム可否が決定される。
次に、第１〜第３の検証電圧（PV1〜PV3）を基準として前記上位ビットプログラムに対する検証動作を行う（段階６６０〜６９０）。図６及び図７を参照して詳しく説明する。
図６は前記第１のノード（QR）に設定されたデータがハイレベルの場合に対する検証動作を示した波形図であり、図７は前記第１のノード（QR）に設定されたデータがロウレベルの場合に対する検証動作を示した波形図である。
まず、第１の検証電圧を基準として上位ビットプログラムに対する検証動作を行う（段階６６０）。
このために、前記感知ノードプリチャージ部３１２を用いて感知ノード（SO）とビットラインをハイレベルにプリチャージさせる（T１区間）。
また、ハイレベルのドレイン選択信号（DSL）とソース選択信号（SSL）を印加し、ビットラインとセルストリングを接続させ、セルストリングと共通ソースラインを接続させる。また、第１電圧レベル（V１）のビットラインセンシング信号（PBSENSE_R）を印加して感知ノードとビットラインを接続させる。これにより、ビットラインの電圧が漸次上昇することが見られる。
次に、前記感知ノードプリチャージ動作を中断し、第１の検証電圧を基準として特定セルのプログラム可否によりビットラインの電圧レベルを評価させる（T２区間）。
このために、ハイレベルのプリチャージ信号（PRECHb_R）を印加し、選択されたワードラインには第１の検証電圧（PV1）を印加する。この時、非選択されたワードラインにはパス電圧を印加する（図示せず）。
該当セルのプログラム可否によりビットラインの電圧レベルが変わるところ、該当セルがプログラムされた場合（しきい値電圧が第１の検証電圧より大きい場合）には、下位ビットプログラムに対する検証動作と同様に、ビットラインの電圧レベルがハイレベルを維持し、プログラムが遂行されない場合（しきい値電圧が第１の検証電圧より小さな場合）には、ビットラインの電圧レベルがロウレベルに遷移される。
一方、この区間の間には感知ノードがフローティング状態であるところ、これを用いて検証が必要でないセルに対しては感知ノードの電圧レベルをロウレベルに遷移させる動作を行う。すなわち、既に第１のノード（QR）にハイレベルデータが印加された場合（消去対象セルであるか、またはプログラム対象でありながらプログラムされたものと感知されたセル）には、追加的な検証動作やプログラム動作が不必要な状態であるため、これに対しては感知ノードの電圧レベルをロウレベルに遷移させる。
このために、ハイレベルの第２のデータ送信信号（TRAN_N_R）を一定期間印加させる。これにより、第１のノード（QR）に格納されたデータが反転されて感知ノードに印加され、第１のノードにハイレベルデータが格納された場合（図６の場合）には、感知ノードがロウレベルに遷移されることが見られる。
このように感知ノードがロウレベルに遷移された後に各区間で検証を経るようになるが、感知ノードが再びハイレベルに上昇することはできなくなる。したがって、感知ノードセンシング部３２２が動作しなくなり、第１のノード（QR）に格納されたハイレベルデータはそのまま維持される。
したがって、このような動作により検証が不必要なセル（消去対象セル）や検証を一度パスしたセルは、確定的に検証対象から除かれる効果がある。
次に、前記第１の検証電圧を基準とした評価結果をセンシングする（T3）。
このために、ビットラインセンシング部３１４に第２の電圧レベル（V2）のビットラインセンシング信号（PBSENSE_R）を印加する。したがって、該当セルが第１の検証電圧以上にプログラムされた場合にはビットラインの電圧レベルが大きいため、前記NMOSトランジスタ（N314）がターンオンされず、感知ノードの電圧レベルがそのまま維持される。
しかし、該当セルが第１の検証電圧以上にプログラムされない場合には、ビットラインの電圧レベルが低いため、前記NMOSトランジスタ（N314）がターンオンされ、これにより感知ノードの電圧レベルがロウレベルに遷移される。
したがって、特定セルのプログラム可否により感知ノードセンシング部３２２の動作如何が決定される。すなわち、特定セルがプログラムされた場合に限って、前記感知ノードセンシング部３２２が動作して接地電圧をデータ設定部３２０に伝達する。
一方、この区間では、ハイレベルの第２のデータ設定信号（SET_R）を印加する。これにより、特定セルがプログラムされた場合には、接地電圧が第２のノード（QR_N）に印加され、第１のノード（QR）にハイレベルデータが格納される。
図６の場合、最初の第１のノード（QR）にハイレベルデータが格納されており、T２区間で第２のデータ送信信号（TRAN_N_R）の印加により、感知ノードがロウレベルに遷移されたところ、この場合、検証対象から除かれるようになる。したがって、第１のノード（QR）のハイレベルデータがそのまま維持される。
図７の場合、最初の第１のノード（QR）にロウレベルデータが格納されており（プログラム対象）、該当セルのプログラム可否により第１のノード（QR）に印加されるデータが変わるようになる。プログラム動作にもかかわらずプログラムされなければ（すなわち、しきい値電圧が第１の検証電圧より小さな場合）、第１のノード（QR）にロウレベルデータがそのまま維持される。
しかし、プログラムが成功すれば（すなわち、しきい値電圧が第１の検証電圧より大きい場合）、第１のノード（QR）にハイレベルデータが格納される。
整理すれば、前記プログラムにより第１の検証電圧以上にプログラムされた場合には、第１のノード（QR）にハイレベルデータが格納されるように設定し（段階６６２）、そうでない場合には、初期に第１のノード（QR）に格納されたデータがそのまま維持される。そして、その後、第２の検証電圧を基準とする検証動作を行う。
ここで、第２の検証電圧を基準として上位ビットプログラムに対する検証動作を行う（段階６７０）。
まず、第２の検証電圧（PV2）を基準として特定セルのプログラム可否によりビットラインの電圧レベルを評価させる（T4区間）。
このために、選択されたワードラインには第２の検証電圧（PV2）を印加し、非選択されたワードラインにはパス電圧を印加する（図示せず）。
該当セルのプログラム可否によりビットラインの電圧レベルが変わるところ、該当セルがプログラムされた場合（しきい値電圧が第２の検証電圧より大きい場合）には、ビットラインの電圧レベルがハイレベルを維持するようになり、プログラムが遂行されない場合（しきい値電圧が第２の検証電圧より小さな場合）には、ビットラインの電圧レベルがロウレベルに遷移される。
次に、前記第２の検証電圧を基準とした評価結果をセンシングする（T5）。
このために、ビットラインセンシング部３１４に第２の電圧レベル（V2）のビットラインセンシング信号（PBSENSE_R）を印加する。したがって、該当セルが第２の検証電圧以上にプログラムされた場合には、ビットラインの電圧レベルが大きいため、前記NMOSトランジスタ（N314）がターンオンされず、感知ノードの電圧レベルがそのまま維持される。
しかし、該当セルが第２の検証電圧以上にプログラムされない場合には、ビットラインの電圧レベルが低いため、前記NMOSトランジスタ（N314）がターンオンされ、これにより感知ノードの電圧レベルがロウレベルに遷移される。
したがって、特定セルのプログラム可否により感知ノードセンシング部３２２の動作如何が決定される。すなわち、特定セルがプログラムされた場合に限って前記感知ノードセンシング部３２２が動作して接地電圧をデータ設定部３２０に伝達する。
一方、この区間では、ハイレベルの第１のデータ設定信号（RESET_R）を印加する。これにより、特定セルがプログラムされた場合には接地電圧が第１のノード（QR）に印加され、第１のノード（QR）にロウレベルデータが格納される。
前記区間では、先の区間（T3）とは異なり、第１のデータ設定信号を印加しており、これは、本発明の特徴的な構成要素である。これについてさらに詳しく説明する。
図４（ｃ）を再び参照すれば、下位ビットプログラムにより第１状態（‘１１’）と第３状態（‘１０’）の分布が形成される。これに対し、上位ビットプログラムを行うようになれば、第２状態（‘０１’）と第４状態（‘００’）が形成され、計４つの状態が形成される。
この時、第２状態は、第１状態に対するプログラムから始まったものであり、第４状態は第３状態に対するプログラムから始まったものである。
一方、上位ビットプログラムに備えて第１のノード（QR）にデータを設定する段階（６４０）では、プログラムしようとする目的状態が第２状態なのか第４状態なのかを問わず、ロウレベルの同一のデータが印加される。したがって、検証を行う場合、目的状態が第２状態なのか第４状態なのかに対する情報なしに検証すれば、第４状態を目的とする場合には、第１の検証電圧（PV1）以上にのみプログラムされれば、検証の終了する問題点が発生することがある。すなわち、二つの状態を区分して検証する必要性があるものである。
従来の技術では、このために、上位ビットプログラムの動作前に下位ビットプログラム状態を読み出してその状態を区分する動作を行った。また、このために、二つのデータラッチ部を用いた構成を取っている。本発明では、一つのデータラッチ部だけでこのような区分動作を行うことができる方法を提示しようとする。
下位ビットプログラムが終了すれば、第１状態と第３状態の分布が残る。したがって、第４状態でプログラムする場合、該当セルは上位ビットプログラムの前に既に第２の検証電圧以上のしきい値電圧を有している。
すなわち、第１のノードに同様にロウレベルデータが印加されても、第２状態でプログラムする場合には、該当セルが第１の検証電圧と第２の検証電圧の間に分布するが、第４状態でプログラムする場合には、該当セルが第２の検証電圧と第３の検証電圧の間に分布するようになることにより、そのしきい値電圧の分布が相異なるようになる。
このような現象を用いて第１の検証電圧による検証以後、順に第２の検証電圧による検証を経るようになる。すなわち、第２状態でプログラムする場合には、第１の検証電圧以上のみでプログラムされれば検証が終了する。このために、先の段階（６６０, ６６２）で第１の検証電圧以上にプログラムされた場合、第１のノードのデータをハイレベルと設定した。ただし、このような動作は、第４状態にプログラムする場合にも同様に設定されるため、別途の措置を取る必要がある。
すなわち、第４状態でプログラムしようとするセルは、既に第２の検証電圧以上にプログラムされている状態であるため、第２の検証電圧を基準として検証し、それよりしきい値電圧が高い場合には、第４状態でプログラムしようとするセルと見なし、第１のノードのデータを前記段階（６６０, ６６２）と相反したレベルで設定する。
言い換えれば、第１の検証電圧以上にプログラムが終了した後、第２の検証電圧を基準として再び検証し、第２状態でプログラムしようとするセルと第４状態でプログラムしようとするセルに区分するものである。第２状態でプログラムするセルは、これ以上プログラムすることが不要であるため、第１のノードに格納されたハイレベルデータをそのまま維持させ、第４状態でプログラムするセルは、第３の検証電圧以上にしきい値電圧を上昇させる必要があるため、第１のノードに格納されたハイレベルデータをロウレベルデータに遷移させるものである。
したがって、前記第２の検証電圧を基準とする検証動作を通じて第２の検証電圧以上にプログラムされた場合であるとセンシングされれば、第１のノードにロウレベルデータが設定されるように第１のデータ設定信号（RESET_R）をハイレベルに印加する。
もし、第２の検証電圧以上にプログラムされない場合であれば、データセンシング部３２２自体が動作しないため、第１のノードに格納されたデータがそのまま維持される。
図７を再び参照すれば、前記センシングの結果、第２の検証電圧以上にプログラムされた場合（第４状態でプログラムする場合）と判断され、第１のノード（QR）のデータをロウレベルデータと設定した。もし、センシングの結果、第２の検証電圧より低くプログラムされた場合（第２状態でプログラムする場合）であれば、第１のノード（QR）のデータがハイレベルに維持されるものである。
整理すれば、前記プログラムにより第２の検証電圧以上にプログラムされた場合には、第１のノード（QR）にロウレベルデータが格納されるように設定し（段階６７２）、そうでない場合には、初期に第１のノード（QR）に格納されたデータがそのまま維持されるようにする。そして、その後、第３の検証電圧を基準とする検証動作を行うようになる。
ここで、第３の検証電圧を基準として上位ビットプログラムに対する検証動作を行う（段階６８０）。
まず、第３の検証電圧（PV3）を基準として特定セルのプログラム可否によりビットラインの電圧レベルを評価させる（T6区間）。
このために、選択されたワードラインには第３の検証電圧（PV3）を印加し、非選択されたワードラインにはパス電圧を印加する（図示せず）。第３の検証電圧を基準として特定セルのプログラム可否によりビットラインの電圧レベルを評価させる。
該当セルのプログラム可否によりビットラインの電圧レベルが変わるところ、該当セルがプログラムされた場合（しきい値電圧が第３の検証電圧より大きい場合）には、ビットラインの電圧レベルがハイレベルを維持するようになり、プログラムが遂行されない場合（しきい値電圧が第３の検証電圧より小さな場合）には、ビットラインの電圧レベルがロウレベルに遷移される。
次に、前記第３の検証電圧を基準とした評価結果をセンシングする（T7）。
このために、ビットラインセンシング部３１４に第２の電圧レベル（V2）のビットラインセンシング信号（PBSENSE_R）を印加する。したがって、該当セルが第３の検証電圧以上にプログラムされた場合には、ビットラインの電圧レベルが大きいため、前記NMOSトランジスタ（N314）がターンオンされず、感知ノードの電圧レベルがそのまま維持される。
しかし、該当セルが第３の検証電圧以上にプログラムされない場合にはビットラインの電圧レベルが低いため、前記NMOSトランジスタ（N314）がターンオンされ、これにより感知ノードの電圧レベルがロウレベルに遷移される。
したがって、特定セルのプログラム可否により感知ノードセンシング部３２２の動作如何が決定される。すなわち、特定セルがプログラムされた場合に限って、前記感知ノードセンシング部３２２が動作して接地電圧をデータ設定部３２０に伝達する。
一方、この区間では、ハイレベルの第２のデータ設定信号（SET_R）を印加する。これにより、特定セルがプログラムされた場合には接地電圧が第２のノード（QR_N）に印加され、第１のノード（QR）にハイレベルデータが格納される。
図７を再び参照すれば、先の区間においてセンシングの結果が第１のノード（QR）にロウレベルデータが格納されており（プログラム対象）、該当セルのプログラム可否により第１のノード（QR）に印加されるデータが変わる。プログラムの動作にもかかわらず、プログラムされなければ（すなわち、しきい値電圧が第３の検証電圧より小さい場合）、第１のノード（QR）にロウレベルデータがそのまま維持される。
しかし、プログラムが成功すれば（すなわち、しきい値電圧が第３の検証電圧より大きい場合）第１のノード（QR）にハイレベルデータが格納される。
整理すれば、前記プログラムにより第３の検証電圧以上にプログラムされた場合には、第１のノード（QR）にハイレベルデータが格納されるように設定し（段階６８２）、そうでない場合には、初期に第１のノード（QR）に格納されたデータがそのまま維持されるようにする。
次に、第１のノード（QR）に設定されたデータを判読してプログラムが完了したかどうかを判断する（段階６９０）。
先の段階（６６０〜６９０）を順に遂行した結果、第１のノードに全てハイレベルデータが設定された場合には、プログラムが全て完了したものと見なして上位ビットプログラムを終了する。
しかし、第１のノードにロウレベルデータが設定された頁バッファがある場合には、上位ビットプログラム動作を繰り返して行う。
このような動作は、各頁バッファの第１のノードに格納されたデータの電圧レベルを根拠として判断して遂行される。図３には示されていないが、このような動作のために、通常、第１のノードの電圧がゲートに印加され、電源電圧がソース端子と接続されるPMOSトランジスタを用いている。すなわち、第１のノードの電圧により該当トランジスタのターンオン如何が決定され、それにより電源電圧が他方の端子に印加されるかどうかが決定されるため、これを根拠として第１のノード電圧のレベルを判断するようになる。例えば、第１のノードの電圧がロウレベルの場合には、該当トランジスタがターンオンされ、電源電圧が他方の端子に流れるが、第１のノードの電圧がハイレベルの場合には、該当トランジスタはターンオフされ、フローティング状態になる。
整理すれば、図４（ｃ）〜図７に説明されたマルチレベルセルプログラム方法により一つのレジスタだけでもマルチレベルセルプログラム方法が可能になる。
したがって、図３に示された本発明の頁バッファを通じても通常の頁バッファの動作が充分に可能になる。
通常の揮発性メモリ装置を示したブロック図である。 本発明の一実施例による揮発性メモリ装置のメモリセルブロックと頁バッファ部の接続関係を示した図面である。 本発明の一実施例による頁バッファを示した回路図である。 （ａ）本発明の一実施例によるデータ出力過程を示した波形図である。（ｂ）本発明の一実施例によるデータ入力過程を示した波形図である。（ｃ）本発明によるマルチレベルセルプログラムの手順を示したセルのしきい値電圧分布図である。 本発明の一実施例によるマルチレベルセルプログラム方法を示した順序図である。 第１のレジスタの第１のノードに設定されたデータがハイレベルの場合に対する検証動作を示した波形図である。 第１のレジスタの第１のノードに設定されたデータがロウレベルの場合に対する検証動作を示した波形図である。
符号の説明
３００:頁バッファ
３１０:第１のレジスタ
３３０:レジスタ間のデータ伝送部
３４０:データ入出力部
３５０:第２のレジスタ
３１２, ３５２:感知ノードプリチャージ部
３１４, ３５４:ビットラインセンシング部
３１６, ３５６:データ伝送部
３１８, ３５８:データラッチ部
３２０, ３６０:データ設定部
３２２, ３６２:感知ノードセンシング部

Claims (16)

  1. 第１のメモリセルブロックグループに含まれたセルにプログラムするデータを臨時格納するか、または該当メモリセルのデータを読み出して格納する第１のレジスタと、
    第２のメモリセルブロックグループに含まれたセルにプログラムするデータを臨時格納するか、または該当メモリセルのデータを読み出して格納する第２のレジスタと、
    前記第１のレジスタ及び第２のレジスタに特定データを入力させるか、または前記第１のレジスタ及び第２のレジスタに格納されたデータを外部に出力させるデータ入出力部を含む頁バッファ。
  2. 前記第１のメモリセルブロックグループと第２のメモリセルブロックグループに属するメモリセルブロックの個数は同一であることを特徴とする請求項１に記載の頁バッファ。
  3. 前記第１のレジスタは、ビットラインと感知ノードを選択的に接続させて特定セルに格納されたデータをセンシングする第１のビットラインセンシング部と、
    感知ノードにハイレベルの電源電圧を印加する第１の感知ノードプリチャージ部と、
    特定セルにプログラムさせるデータを臨時格納するか、または特定セルから読み出したデータを臨時格納する第１のデータラッチ部と、
    前記データラッチ部に格納されたデータを感知ノードに印加する第１のデータ伝送部と、
    前記データラッチ部に格納させるデータを入力する第１のデータ設定部と、
    前記感知ノードのレベルによりデータラッチ部の特定ノードに接地電圧を印加させる第１の感知ノードセンシング部を含むことを特徴とする請求項１に記載の頁バッファ。
  4. 前記第２のレジスタは、ビットラインと感知ノードを選択的に接続させて特定セルに格納されたデータをセンシングする第２のビットラインセンシング部と、
    感知ノードにハイレベルの電源電圧を印加する第２の感知ノードプリチャージ部と、
    特定セルにプログラムさせるデータを臨時格納するか、または特定セルから読み出したデータを臨時格納する第２のデータラッチ部と、
    前記データラッチ部に格納されたデータを感知ノードに印加する第２のデータ伝送部と、
    前記データラッチ部に格納させるデータを入力する第２のデータ設定部と、
    前記感知ノードのレベルによりデータラッチ部の特定ノードに接地電圧を印加させる第２の感知ノードセンシング部を含むことを特徴とする請求項１に記載の頁バッファ。
  5. 前記第２のレジスタに格納されたデータのレベルにより第１のレジスタに接地電圧を印加させるレジスタ間のデータ伝送部をさらに含むことを特徴とする請求項１に記載の頁バッファ。
  6. 前記レジスタ間のデータ伝送部は、第２のレジスタに格納されたデータがロウレベルの場合、第１のレジスタに格納されたデータを維持させ、第２のレジスタに格納されたデータがハイレベルの場合、第１のレジスタに接地電圧を印加させてロウレベルデータを格納させることを特徴とする請求項５に記載の頁バッファ。
  7. 第１のメモリセルブロックグループと接続される第１のレジスタ及び第２のメモリセルブロックグループと接続される第２のレジスタを含む頁バッファが提供される段階と、
    前記第１のメモリセルブロックグループに格納させるデータを前記第２のレジスタに格納させる段階と、
    前記第２のレジスタに格納されたデータを第１のレジスタに伝送する段階と、
    前記第２のメモリセルブロックグループに格納させるデータを前記第２のレジスタに格納させる段階と、
    前記各レジスタに格納されたデータにより第１のメモリセルブロックグループに含まれたセルまたは第２のメモリセルブロックグループに含まれたセルをプログラムする段階を含むことを特徴とする揮発性メモリ装置のプログラム方法。
  8. 前記第１のレジスタに伝送する段階は、第１のレジスタのデータラッチ部の第１のノードにハイレベルデータを格納させる段階と、
    前記第２のレジスタのデータラッチ部の第１のノードに格納されたデータのレベルにより前記第１のレジスタの第１のノードのデータを設定する段階を含むことを特徴とする請求項７に記載の揮発性メモリ装置のプログラム方法。
  9. 前記データを設定する段階は、前記第１のレジスタの第１のノードに格納されたデータがハイレベルの場合、前記第２のレジスタの第１のノードに格納されたハイレベルデータを維持させることを特徴とする請求項８に記載の揮発性メモリ装置のプログラム方法。
  10. 前記データを設定する段階は、前記第１のレジスタの第１のノードに格納されたデータがロウレベルの場合、前記第２のレジスタの第１のノードに格納されたハイレベルデータをロウレベルデータに遷移させることを特徴とする請求項８に記載の揮発性メモリ装置のプログラム方法。
  11. 第１のメモリセルブロックグループと接続される第１のレジスタ及び第２のメモリセルブロックグループと接続される第２のレジスタを含む頁バッファが提供される段階と、
    各メモリセルに対して下位ビットプログラムを完了する段階と、
    前記第１のレジスタのデータラッチ部の第１のノードに上位ビットデータを設定する段階と、
    上位ビットプログラムを行う段階と、
    第１の検証電圧以上にプログラムされた場合、前記第１のノードに第１のデータを設定する段階と、
    第２の検証電圧以上にプログラムされた場合、前記第１のノードに前記第１のデータと相反したレベルの第２のデータを設定する段階と、
    第３の検証電圧以上にプログラムされた場合、前記第１のノードに前記第１のデータを設定する段階と、
    前記第１のノードに設定されたデータにより前記上位ビットプログラムを繰り返す段階を含むことを特徴とする揮発性メモリ装置のマルチレベルセルプログラム方法。
  12. 前記上位ビットデータを設定する段階は、プログラム対象の場合、第１のノードに前記第２のデータを設定し、消去対象の場合、第１のノードに前記第１のデータを設定することを特徴とする請求項１１に記載の揮発性メモリ装置のマルチレベルセルプログラム方法。
  13. 前記第１の検証電圧以上にプログラムされた場合、前記第１のノードに第１のデータを設定する段階は、第１の検証電圧以上にプログラムされた場合にロウレベル電圧をデータ設定部に印加させる段階と、
    前記データ設定部にハイレベルの第２のデータ設定信号を印加して前記第１のノードにハイレベル電圧を印加させる段階を含むことを特徴とする請求項１１に記載の揮発性メモリ装置のマルチレベルセルプログラム方法。
  14. 前記第２の検証電圧以上にプログラムされた場合、前記第１のノードに第２のデータを設定する段階は、第２の検証電圧以上にプログラムされた場合にロウレベル電圧をデータ設定部に印加させる段階と、
    前記データ設定部にハイレベルの第１のデータ設定信号を印加して前記第１のノードにロウレベル電圧を印加させる段階を含むことを特徴とする請求項１１に記載の揮発性メモリ装置のマルチレベルセルプログラム方法。
  15. 前記第３の検証電圧以上にプログラムされた場合、前記第１のノードに第１のデータを設定する段階は、第３の検証電圧以上にプログラムされた場合にロウレベル電圧をデータ設定部に印加させる段階と、
    前記データ設定部にハイレベルの第２のデータ設定信号を印加して前記第１のノードにハイレベル電圧を印加させる段階を含むことを特徴とする請求項１１に記載の揮発性メモリ装置のマルチレベルセルプログラム方法。
  16. 前記第１のノードに設定されたデータにより前記上位ビットプログラムを繰り返す段階は、複数の頁バッファの第１のノードに設定されたデータが全て第１のデータの場合、上位ビットプログラム繰り返しを中断する段階を含むことを特徴とする請求項１１に記載の揮発性メモリ装置のマルチレベルセルプログラム方法。
JP2008148977A 2007-12-24 2008-06-06 揮発性メモリ装置の頁バッファ及びそのプログラム方法 Pending JP2009151910A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070136365A KR100923821B1 (ko) 2007-12-24 2007-12-24 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012279846A Division JP2013069408A (ja) 2007-12-24 2012-12-21 揮発性メモリ装置のマルチレベルセルプログラム方法

Publications (1)

Publication Number Publication Date
JP2009151910A true JP2009151910A (ja) 2009-07-09

Family

ID=40788428

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008148977A Pending JP2009151910A (ja) 2007-12-24 2008-06-06 揮発性メモリ装置の頁バッファ及びそのプログラム方法
JP2012279846A Pending JP2013069408A (ja) 2007-12-24 2012-12-21 揮発性メモリ装置のマルチレベルセルプログラム方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012279846A Pending JP2013069408A (ja) 2007-12-24 2012-12-21 揮発性メモリ装置のマルチレベルセルプログラム方法

Country Status (4)

Country Link
US (2) US7889551B2 (ja)
JP (2) JP2009151910A (ja)
KR (1) KR100923821B1 (ja)
CN (1) CN101471134B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8437514B2 (en) * 2007-10-02 2013-05-07 Microsoft Corporation Cartoon face generation
KR101024142B1 (ko) * 2009-02-02 2011-03-22 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
KR101003878B1 (ko) * 2009-05-29 2010-12-30 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
KR101085724B1 (ko) * 2010-05-10 2011-11-21 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR101218919B1 (ko) * 2010-12-03 2013-01-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20120088452A (ko) * 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 데이터 프로그래밍 방법
KR20120136533A (ko) * 2011-06-09 2012-12-20 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
TWI497501B (zh) * 2011-12-30 2015-08-21 Macronix Int Co Ltd 頁面緩衝器電路
JP5714681B2 (ja) 2013-10-25 2015-05-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102396117B1 (ko) * 2015-10-27 2022-05-10 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
US11114173B2 (en) * 2016-12-29 2021-09-07 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR20190014301A (ko) * 2017-08-01 2019-02-12 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR102576849B1 (ko) * 2018-07-13 2023-09-14 에스케이하이닉스 주식회사 메모리 장치
US11031071B2 (en) * 2019-03-05 2021-06-08 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
KR20200107024A (ko) * 2019-03-05 2020-09-16 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785684A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 不揮発性半導体記憶装置
JPH08315586A (ja) * 1995-05-16 1996-11-29 Toshiba Corp 不揮発性半導体記憶装置
JP2000268567A (ja) * 1999-03-11 2000-09-29 Samsung Electronics Co Ltd 半導体メモリ装置
JP2004192780A (ja) * 2002-12-09 2004-07-08 Samsung Electronics Co Ltd デュアルレジスタ構造のページバッファを有するメモリ装置
JP2004273098A (ja) * 2003-03-05 2004-09-30 Hynix Semiconductor Inc フラッシュメモリのバンク分割装置
JP2006277915A (ja) * 2005-03-28 2006-10-12 Hynix Semiconductor Inc フラッシュメモリ素子のページバッファ及びそのプログラム動作制御方法
JP2006286167A (ja) * 2005-03-30 2006-10-19 Hynix Semiconductor Inc 向上した動作性能を有するフラッシュメモリ装置のページバッファ回路とその読み出し及びプログラム動作制御方法
JP2006294126A (ja) * 2005-04-11 2006-10-26 Toshiba Corp 半導体記憶装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
JP3210259B2 (ja) * 1996-04-19 2001-09-17 株式会社東芝 半導体記憶装置及び記憶システム
JPH10112196A (ja) * 1996-08-12 1998-04-28 Sony Corp 不揮発性半導体記憶装置
KR100204803B1 (ko) * 1996-10-04 1999-06-15 윤종용 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치
JPH11134879A (ja) * 1997-10-30 1999-05-21 Toshiba Corp 不揮発性半導体記憶装置
KR100385230B1 (ko) * 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
KR100609568B1 (ko) * 2004-07-15 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
US7298648B2 (en) * 2004-11-19 2007-11-20 Samsung Electronics Co., Ltd. Page buffer and multi-state nonvolatile memory device including the same
KR100676614B1 (ko) * 2005-05-26 2007-01-30 주식회사 하이닉스반도체 동작 성능을 향상시키기 위한 개선된 구조를 가지는 플래시 메모리 장치
KR100624300B1 (ko) * 2005-06-29 2006-09-19 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의프로그램 동작 제어 방법
KR100721012B1 (ko) * 2005-07-12 2007-05-22 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
KR100642892B1 (ko) * 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법
TWI410970B (zh) * 2005-07-29 2013-10-01 Ibm 控制記憶體的方法及記憶體系統
KR100713983B1 (ko) * 2005-09-22 2007-05-04 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법
KR20070069348A (ko) * 2005-12-28 2007-07-03 주식회사 하이닉스반도체 개선된 프로그램 동작 성능을 가지는 플래쉬 메모리 소자의페이지 버퍼 및 그것의 프로그램 동작 제어 방법
JP2007280505A (ja) * 2006-04-06 2007-10-25 Toshiba Corp 半導体記憶装置
KR100845526B1 (ko) * 2006-10-19 2008-07-10 삼성전자주식회사 플래시 메모리를 포함한 메모리 시스템 및 그것의 프로그램방법
US7848141B2 (en) * 2006-10-31 2010-12-07 Hynix Semiconductor Inc. Multi-level cell copyback program method in a non-volatile memory device
KR100943121B1 (ko) * 2007-04-25 2010-02-18 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785684A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 不揮発性半導体記憶装置
JPH08315586A (ja) * 1995-05-16 1996-11-29 Toshiba Corp 不揮発性半導体記憶装置
JP2000268567A (ja) * 1999-03-11 2000-09-29 Samsung Electronics Co Ltd 半導体メモリ装置
JP2004192780A (ja) * 2002-12-09 2004-07-08 Samsung Electronics Co Ltd デュアルレジスタ構造のページバッファを有するメモリ装置
JP2004273098A (ja) * 2003-03-05 2004-09-30 Hynix Semiconductor Inc フラッシュメモリのバンク分割装置
JP2006277915A (ja) * 2005-03-28 2006-10-12 Hynix Semiconductor Inc フラッシュメモリ素子のページバッファ及びそのプログラム動作制御方法
JP2006286167A (ja) * 2005-03-30 2006-10-19 Hynix Semiconductor Inc 向上した動作性能を有するフラッシュメモリ装置のページバッファ回路とその読み出し及びプログラム動作制御方法
JP2006294126A (ja) * 2005-04-11 2006-10-26 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
CN101471134A (zh) 2009-07-01
US20110141809A1 (en) 2011-06-16
KR100923821B1 (ko) 2009-10-27
KR20090068661A (ko) 2009-06-29
CN101471134B (zh) 2012-09-05
US8189383B2 (en) 2012-05-29
JP2013069408A (ja) 2013-04-18
US7889551B2 (en) 2011-02-15
US20090161443A1 (en) 2009-06-25

Similar Documents

Publication Publication Date Title
KR100923821B1 (ko) 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법
JP4728726B2 (ja) 半導体記憶装置
US7738294B2 (en) Programming multilevel cell memory arrays
KR100801035B1 (ko) 멀티 레벨 셀의 프로그램 방법, 페이지 버퍼 블록 및 이를포함하는 불휘발성 메모리 장치
JP4740283B2 (ja) 不揮発性メモリ装置
JP4791806B2 (ja) 半導体記憶装置及びそのデータ書き込み方法
KR100380775B1 (ko) 불휘발성 반도체 메모리 장치
KR100721012B1 (ko) 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US7405977B2 (en) Flash memory device with improved read speed
US20080049497A1 (en) Methods of Programming Multi-Bit Flash Memory Devices and Related Devices
US8174899B2 (en) Non-volatile semiconductor memory device
WO2009081745A1 (ja) 不揮発性半導体記憶装置
JP2010102751A (ja) 不揮発性半導体記憶装置とその書き込み方法
JP5264047B2 (ja) 半導体メモリ装置の制御情報をプログラムするための方法と装置
JP2009043390A (ja) 不揮発性メモリ装置のソフトプログラム方法
JP2009070539A (ja) 不揮発性メモリ装置及びそのマルチレベルセルプログラム方法
JP2008204598A (ja) メモリ素子およびプログラム検証方法
JP2006031871A (ja) 半導体記憶装置
JP2008016112A (ja) 半導体記憶装置
JP4560073B2 (ja) 不揮発性半導体記憶装置
KR100933860B1 (ko) 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법
US8189394B2 (en) Page buffer circuit of nonvolatile memory device and method of operating the same
KR100938044B1 (ko) 불휘발성 메모리 장치 및 그 멀티 레벨 셀 프로그램 방법
JP2011181131A (ja) 半導体記憶装置
JP2009301679A (ja) 不揮発性半導体記憶装置とその書き込み方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130305