TWI497501B - 頁面緩衝器電路 - Google Patents

Description

頁面緩衝器電路

本發明係關於一頁面緩衝器。

一個典型記憶陣列中具有成千上萬個記憶胞需要由成千上萬個位元線進行存取，且因此需要成千上萬個頁面緩衝器電路。

一個範例頁面緩衝器電路包括至少兩個栓鎖。一第一栓鎖儲存一多階段程式化操作不同階段的資料。於此程式化操作的一階段中，需要一先前多階段程式化操作的結果。然而，因為第一栓鎖中的資料經常改變，第一栓鎖本身並未儲存此先前多階段程式化操作的結果。

此頁面緩衝器電路中的一第二栓鎖儲存一先前多階段程式化操作的結果於每一頁面緩衝器電路內馬上可以存取的位置。每一個頁面緩衝器電路的多個栓鎖會佔用積體電路中較大的佈局面積。如此的傳統頁面緩衝器電路設計的範例顯示於第1及第2圖中。

本發明係揭露一種裝置，其包括一頁面緩衝電路及控制電路。

頁面緩衝電路與一記憶陣列的一位元線耦接。該頁面緩衝電路包括一栓鎖儲存一多階段程式化操作不同階段的資料。一範例多階段程式化操作包括程式化階段、程式化驗証階段、資料結合階段、重置階段、選通階段、及資料反向或準備階段。於多階段程式化操作中不同階段儲存於栓鎖中的資料範例包括程式化資料、程式化驗証資料及準備資料。根據此多階段程式化操作中的特定階段，在栓鎖中的資料會被栓鎖解釋為不同的資料。在一實施例中，僅單一栓鎖用來儲存此多階段程式化操作中不同階段的資料，而頁面緩衝器中沒有其他的栓鎖。

於程式化階段中，該栓鎖儲存程式化資料指示目前多階段程式化操作中是否要程式化此記憶胞。舉例而言，程式化資料指示此記憶胞要被程式化，或是此記憶胞是一程式化抑制記憶胞。一程式化抑制記憶胞是一個不要進行程式化的記憶胞，或是在先前程式化操作中被選取要進行程式化且被成功地程式化的記憶胞。

於程式化驗證階段中，該栓鎖儲存程式化驗證資料指示目前多階段程式化操作中的前一程式化階段是否已經成功地程式化此記憶胞。此資料與程式化抑制記憶胞無關。

準備資料而指示是否在該目前多階段程式化操作之後的下一個多階段程式化操作中程式化該記憶胞。舉例而言，假如一記憶胞於一程式化階段中進行程式化，且程式化驗證階段指示並未成功地程式化此記憶胞。則之後此準備資料指示此記憶胞在下一個多階段程式化操作中仍要再被程式化。該程式化驗證階段的結果與該目前多階段程式化操作一開始於該栓鎖中的內容係足以決定該準備資料。在一實施例中，於此準備階段，該栓鎖所儲存的準備資料指示下一個多階段程式化操作中需要程式化該記憶胞，以響應該程式化驗證階段時所指示的程式化該記憶胞失敗。

此外，此準備資料指示該下一個多階段程式化操作中不要程式化該記憶胞，以響應該程式化驗證階段時所指示的程式化該記憶胞成功。舉例而言，目前多階段程式化操作中的程式化階段已經成功地程式化此記憶胞，或是先前多階段程式化操作中的程式化階段已經成功地程式化此記憶胞，或是此記憶胞是一程式化抑制記憶胞。在一實施例中，該栓鎖儲存準備資料指示該下一個多階段程式化操作中不要程式化該記憶胞，以響應該程式化驗證階段時所指示的程式化該記憶胞成功。

在一實施例中，於該目前多階段程式化操作之前，該栓鎖儲存(1)一第一值指示該目前多階段程式化不要程式化該記憶胞；及(2)一第二值指示該目前多階段程式化要程式化該記憶胞兩者之一。此資料可以是先前多階段程式化操作之準備資料，或是一初始多階段程式化操作之準備設定資料。

在一相同值儲存於此栓鎖內的實施例中，以(1)指示於該目前多階段程式化操作之前，目前多階段程式化不要程式化該記憶胞，及(2)指示，在此準備階段，下一個多階段程式化操作不要程式化該記憶胞。在一實施例中，該頁面緩衝器沒有包括其他儲存該第一值指示該下一個多階段程式化操作中不要程式化該記憶胞的栓鎖。

此控制電路與該頁面緩衝電路耦接。該控制電路控制與該頁面緩衝電路耦接之該位元線所存取之一記憶胞的目前多階段程式化操作。此目前多階段程式化操作包括一準備階段於該目前多階段程式化操作的該程式化階段及該程式化驗證階段之後。

於此準備階段該控制電路導致栓鎖儲存準備資料以指示是否在該目前多階段程式化操作之後的下一個多階段程式化操作中程式化該記憶胞。

在一實施例中，該頁面緩衝器電路具有一感測節點及一栓鎖節點。該感測節點，於該程式化驗證階段時，指示與該頁面緩衝電路耦接之該位元線所存取之一記憶胞是否已經成功地程式化。該栓鎖節點，指示於該目前多階段程式化操作前的一先前多階段程式化操作是否程式化該記憶胞失敗。以及切換電路與該感測節點與該栓鎖節點於該目前多階段程式化操作的該程式化驗證階段後電性耦接，以響應該栓鎖節點所指示之該先前多階段程式化操作時的程式化該記憶胞失敗。範例切換電路是一系列串聯之電晶體，例如場效電晶體。

在一實施例中，該頁面緩衝器電路具有一栓鎖節點，指示於該目前多階段程式化操作前的一先前多階段程式化操作是否程式化該記憶胞失敗。該目前多階段程式化操作包含一重置階段於該程式化階段與該程式化驗證階段之後及該準備階段之前。對此重置階段，該控制電路導致該栓鎖節點儲存一特定值無論該目前多階段程式化操作的先前結果。

本發明之另一目的提供一種方法，包括：於一頁面緩衝電路耦接之一位元線所存取之一記憶胞進行一目前多階段程式化操作時，進行一準備階段於一程式化階段與一程式化驗證階段之後，該準備階段導致該頁面緩衝電路中的一栓鎖儲存準備資料而指示是否在該目前多階段程式化操作之後的下一個多階段程式化操作中程式化該記憶胞，其中該栓鎖在一多階段程式化操作的不同階段中儲存程式化資料、程式化驗證資料及該準備資料，其中該程式化驗證階段的結果與該目前多階段程式化操作一開始於該栓鎖中的內容係足以決定該準備資料。

此處揭露許多不同的實施例。

本發明之再一目的提供另一種方法，包括：於一頁面緩衝電路耦接之一位元線所存取之一記憶陣列中的一記憶胞進行一目前多階段程式化操作時，僅使用一個栓鎖儲存準備資料而指示是否在該目前多階段程式化操作之後的下一個多階段程式化操作中程式化該記憶胞。

本發明之又一目的提供一種裝置，包含頁面緩衝電路，其包括一感測節點、僅有一栓鎖以及一p型電晶體的反及閘串列。此頁面緩衝電路及其中的感測節點選擇性地與一記憶陣列的一位元線耦接。此p型電晶體的反及閘串列與該感測節點及該僅有一栓鎖耦接。

第1圖顯示具有多重栓鎖以儲存資料之頁面緩衝器的電路示意圖。

電晶體T1是NMOS電晶體由在電晶體T1閘極的BLC信號控制。根據BLC信號，電晶體T1與位元線(未示)及SEN節點連接或不連接。位元線及SEN節點與T1電晶體的源極和汲極連接。

SEN節點具有如圖示的電容。SEN節點與PMOS電晶體T5的閘極連接。電晶體T5的汲極與栓鎖1的節點INV連接，會於以下討論。

電晶體T5與PMOS電晶體T4串聯。電晶體T4將電晶體T5與供應電壓連接。電晶體T4的源極與供應電壓耦接，而電晶體T4的汲極與電晶體T5的源極耦接。電晶體T4的閘極與STBN信號耦接。

栓鎖1(latch 1)具有兩個交互耦接的反向器，使得其中之一的輸出與另一個的輸入連接。栓鎖1具有兩個節點LAT和INV。當寫入栓鎖值時，信號RST及RSTN的狀態將栓鎖1失能，且會將栓鎖再度致能。此栓鎖替代的實施方式可以使用SR栓鎖、D栓鎖、Earle栓鎖或是其他的雙態電路。

電晶體T2將節點LAT與節點SEN連接。電晶體T2是NMOS電晶體且由LPC信號控制。

電晶體T3將節點INV與節點SEN連接。電晶體T3是NMOS電晶體且由IPC信號控制。

電晶體T8將節點INV與栓鎖2(latch 2)連接。電晶體T8是NMOS電晶體且由CNB信號控制。

栓鎖2具有兩個交互耦接的反向器，使得其中之一的輸出與另一個的輸入連接。此栓鎖2替代的實施方式可以使用SR栓鎖、D栓鎖、Earle栓鎖或是其他的雙態電路。栓鎖2於程式化操作前設定。

第2圖顯示在第1圖電路中所選擇節點在此多階段程式化操作中不同階段的邏輯值。

此表格顯示節點SEN及INV在下列階段時：階段1程式化(PGM)、階段2程式化驗証(PV)、階段3選通及階段4資料結合的邏輯值。

此表格的程式化PGM列對應記憶胞即將進行程式化。於程式化PGM列內，此Hvt列對應一記憶胞已成功地被程式化至高臨界電壓狀態。於程式化PGM列內，此Lvt列對應一記憶胞並沒有成功地被程式化，且停留在低臨界電壓狀態。

此表格的抑制列對應將記憶胞進行程式化抑制或是此記憶胞並未將進行程式化。於抑制列內，此Hvt列對應一記憶胞停留在高臨界電壓狀態。於抑制列內，此Lvt列對應一記憶胞停留在低臨界電壓狀態。

在階段1，是進行程式化PGM階段。對一初始程式化操作，栓鎖1的INV節點被設定為"0"假如與此頁面緩衝器耦接的位元線之一記憶胞被選擇進行程式化。對一初始程式化操作，栓鎖1的INV節點被設定為"1"假如與此頁面緩衝器耦接的位元線之一記憶胞並未選擇進行程式化。於此初始程式化操作之後的後續程式化操作中，INV節點的值會在第4階段資料結合的步驟被設定。

信號IPC及BLC變成高準位以分別開啟電晶體T3及T1。INV節點的值會傳送至BL節點。然後執行程式化PGM階段，其中藉由與頁面緩衝器耦接之位元線進行存取的記憶胞被程式化(或者根據INV節點的值不會被程式化)。

在階段2，是進行程式化驗證PV階段。假如與此頁面緩衝器耦接的位元線之一記憶胞並未被選擇進行程式化─例如對程式化抑制記憶胞--SEN節點在此程式化驗証階段被維持為"0"。假如與此頁面緩衝器耦接的位元線之一記憶胞被選擇進行程式化─例如對程式化記憶胞--SEN節點的值是根據在此程式化階段中此記憶胞是否成功地被程式化而定。假如此記憶胞成功地自低臨界電壓Lvt被程式化至高臨界電壓Hvt，則SEN節點被設定為"1"。然而，假如具有低臨界電壓Lvt的記憶胞並未被成功地程式化，則SEN節點被設定為"0"。在這兩種情況下，INV節點維持在此多階段操作之程式化PGM階段開始時之值。

在階段3是進行選通操作。STBN信號變成低準位，開啟電晶體T4。假如INV節點的值在此多階段操作之第1階段程式化PGM階段開始時是"1"的話，則INV節點的值在此選通操作階段時仍維持是"1"。假如INV節點的值在此多階段操作開始時是"0"的話，則此INV節點的值根據第2階段程式化驗證PV階段的值更新。假如在程式化驗證PV階段中，記憶胞具有高臨界電壓Hvt且SEN節點被設定為"1"，則INV節點維持在"0"。假如在程式化驗證PV階段中，記憶胞具有低臨界電壓Lvt且SEN節點被設定為"0"，則INV節點更新至"1"。

在階段4是進行資料結合操作。第4階段的資料結合階段中，準備後續的多階段程式化操作。在第4階段中，INV節點的值被修改，因為栓鎖1於第3階段選通操作階段中改變。另一個栓鎖2備選通初始資料(也稱為自先前多階段程式化操作之準備資料)。栓鎖2的資料被用來決定下一多階段程式化操作之準備資料。首先，IPC信號變成高準位，開啟電晶體T3且將INV節點的資料傳送至SEN節點。然後，CNB信號變成高準位，開啟電晶體T8以將栓鎖2與INV節點連接。INV節點利用栓鎖2的資料重置。之後，STNB信號變成低準位，開啟電晶體T4且根據SEN節點的值設定栓鎖1。假如來自栓鎖2的初始資料是"1"則栓鎖1的資料被設定為"1"。假如來自栓鎖2的初始資料是"0"則反向栓鎖1的資料被反向。

第3圖顯示具有一個栓鎖以於多階段程式化操作中選通不同型態資料之頁面緩衝器的電路示意圖，其不同型態資料可為程式化資料、程式化驗證資料、指示是否進行後續程式化操作以程式化此記憶胞的準備資料等。

電晶體T1是NMOS電晶體由在電晶體T1閘極的BLC信號控制。根據BLC信號，電晶體T1與位元線(未示)及SEN節點連接或不連接。位元線及SEN節點與T1電晶體的源極和汲極連接。

SEN節點具有如圖示的電容。SEN節點與PMOS電晶體T5的閘極連接。電晶體T5的汲極與栓鎖1的節點INV連接，會於以下討論。

電晶體T5與PMOS電晶體T4串聯。電晶體T4將電晶體T5與供應電壓連接。電晶體T4的源極與供應電壓耦接，而電晶體T4的汲極與電晶體T5的源極耦接。電晶體T4的閘極與STBN信號耦接。

栓鎖1具有兩個交互耦接的反向器，使得其中之一的輸出與另一個的輸入連接。栓鎖1具有兩個節點LAT和INV。當寫入栓鎖值時，信號RST及RSTN的狀態將栓鎖1失能，且會將栓鎖再度致能。此栓鎖替代的實施方式可以使用SR栓鎖、D栓鎖、Earle栓鎖或是其他的雙態電路。

電晶體T2將節點LAT與節點SEN連接。電晶體T2是NMOS電晶體且由LPC信號控制。

電晶體T3將節點INV與節點SEN連接。電晶體T3是NMOS電晶體且由IPC信號控制。

電晶體T6及T7串連介於節點INV`及節點SEN之間。電晶體T6及T7是PMOS電晶體。電晶體T6的閘極與PVB信號連接，而電晶體T7的閘極與LAT信號連接。

電晶體T8將節點INV與地連接。電晶體T8是NMOS電晶體且由CNB信號控制。

第4圖顯示在第3圖電路中所選擇節點在此多階段程式化操作中不同階段的邏輯值。

此表格顯示節點SEN及INV在下列階段時：階段1程式化(PGM)、階段2程式化驗証(PV)、階段3資料結合2選通、階段4重置INV、階段5選通、及階段6資料反向的邏輯值。

此表格的程式化PGM列對應記憶胞即將進行程式化。於程式化PGM列內，此Hvt列對應一記憶胞已成功地被程式化至高臨界電壓狀態。於程式化PGM列內，此Lvt列對應一記憶胞並沒有成功地被程式化，且停留在低臨界電壓狀態。

此表格的抑制列對應將記憶胞進行程式化抑制或是此記憶胞並未將進行程式化。於抑制列內，此Hvt列對應一記憶胞停留在高臨界電壓狀態。於抑制列內，此Lvt列對應一記憶胞停留在低臨界電壓狀態。

在階段1，是進行程式化PGM階段。對一初始程式化操作，栓鎖1的INV節點被設定為"0"假如與此頁面緩衝器耦接的位元線之一記憶胞被選擇進行程式化。對一初始程式化操作，栓鎖1的INV節點被設定為"1"假如與此頁面緩衝器耦接的位元線之一記憶胞並未選擇進行程式化。於此初始程式化操作之後的後續程式化操作中，INV節點的值會在第4階段後續程式化操作之資料結合的步驟被設定。

信號IPC及BLC變成高準位以分別開啟電晶體T3及T1。INV節點的值會傳送至BL節點。然後執行程式化PGM階段，其中藉由與頁面緩衝器耦接之位元線進行存取的記憶胞被程式化(或者根據INV節點的值不會被程式化)。

在階段2，是進行程式化驗證PV階段。假如與此頁面緩衝器耦接的位元線之一記憶胞並未被選擇進行程式化─例如對程式化抑制記憶胞--SEN節點在此程式化驗証階段被維持為"0"。假如與此頁面緩衝器耦接的位元線之一記憶胞被選擇進行程式化-例如對程式化記憶胞--SEN節點的值是根據在此程式化階段中此記憶胞是否成功地被程式化而定。假如此記憶胞成功地自低臨界電壓Lvt被程式化至高臨界電壓Hvt，則SEN節點被設定為"1"。然而，假如具有低臨界電壓Lvt的記憶胞並未被成功地程式化，則SEN節點被設定為"0"。在這兩種情況下，INV節點維持在此多階段操作之程式化PGM階段開始時之值。

LPC信號幫助決定此記憶胞的臨界電壓然後設定節點Vt的值。

在階段3是進行資料結合操作。PVB信號變成低準位，開啟電晶體T6。自栓鎖1的LAT信號決定電晶體T7是否也要開啟。假如電晶體T7也要開啟，則電晶體T6和T7完成介於SEN節點與INV節點間的電性連接。因此，栓鎖1的資料決定SEN節點與INV節點間是否具有電性連接。假如栓鎖1的LAT信號是"1"，則SEN節點更新至"1"。假如栓鎖1的LAT信號是"0"，則SEN節點維持原來的值。

在階段4，是重置INV階段。CNB信號變成高準位，開啟電晶體T8以將INV節點與地電性連接。INV節點被設定為"0"。

在階段5是進行選通操作。在選通階段時栓鎖1的值會根據程式化驗證階段的結果設定。STBN信號變成低準位，開啟電晶體T4。電晶體T4與T5是串聯且將供應電壓與INV節點連接。因為電晶體T5的閘極與SEN節點連接，INV節點是否要設定為供應電壓是由SEN節點的值決定。假如SEN節點是"1"的話，則電晶體T5關閉且INV節點並沒有設定為供應電壓；即INV節點維持原來的值。假如SEN節點是"0"的話，則電晶體T5開啟且INV節點被供應電壓設定為"1"。

在階段6是進行資料反向選通操作。IPC信號變成高準位，開啟電晶體T3且將INV節點的資料傳送至SEN節點。然後，CNB信號變成高準位，開啟電晶體T8。地與INV節點耦接，設定SEN節點為"0"。之後，STNB信號變成低準位，開啟電晶體T4。因為電晶體T5的閘極與SEN節點連接，INV節點是否要設定為供應電壓是由SEN節點的值決定。假如SEN節點是"1"的話，則電晶體T5關閉且INV節點並沒有設定為供應電壓；即INV節點維持原來的值。假如SEN節點是"0"的話，則電晶體T5開啟且INV節點被供應電壓設定為"1"。

於階段6之後，INV節點具有合適的值以進行下一個多階段操作。假如INV節點的值是"1"則下一個多階段操作並不會程式化與此頁面緩衝器耦接的位元線之一記憶胞，類似於程式化抑制的記憶胞。假如INV節點的值是"0"則下一個多階段操作會嘗試程式化與此頁面緩衝器耦接的位元線所存取之一記憶胞。

雖然此處是討論多階段程式化操作，頁面緩衝器也可以用於進行讀取操作。

第5圖顯示根據本發明一實施例之具有此處所描述之頁面緩衝器系統的積體電路方塊示意圖。

圖中顯示包括一快閃記憶陣列560的積體電路570，此記憶陣列560具有此處所描述之頁面緩衝器電路。再某些實施例中，此記憶陣列560具有多階層的記憶胞。一列(字元線)解碼器561與沿著記憶陣列560列方向安排之複數條字元線562耦接且電性溝通。在此範例中，方塊566中的行解碼器經由資料匯流排567與一組頁面緩衝器563耦接。整體位元線564與區域位元線(未示)耦接且沿著記憶陣列560行方向安排。位址經由匯流排565提供給列解碼器(方塊561)和行解碼器(方塊566)。資料自積體電路上其他電路574(包括例如輸入/輸出埠)經由輸入/輸出線573提供，其他電路可以包含於積體電路內之泛用目的處理器或特殊目的應用電路，或是模組組合以提供由記憶體陣列560所支援的系統單晶片功能。資料經由輸入/輸出線573，提供至積體電路575上的輸入/輸出埠，或提供至積體電路575內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用狀態機構569，提供信號以控制偏壓調整供應電壓的產生，或自方塊568中提供，以進行此處所描述之操作。這些操作可以例如是讀取或抹除操作，以及具有此處所描述之頁面緩衝器的改良程式化操作。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

此控制器也可以包括實施遞增步進脈衝程式化(ISSP)系列的邏輯。此系列包括以下敘述之循環。施加程式化偏壓之後施加一程式化驗証偏壓。之後，此邏輯決定此目標記憶胞是否通過此驗證操作。假如通過，則此目標記憶胞的程式化操作結束。假如沒有通過，則邏輯決定重試數目是否超過重試數目上限。假如沒有超過重試數目上限，則此電路重新回到程式化步驟，且增加一個重試計數。假如超過重試數目上限，則此程式化操作失敗。

一個目前多階段程式化操作正在經歷此目前的程式化循環，舉例而言，遞增步進脈衝程式化(ISSP)系列。此目前多階段程式化操作中的目前程式化循環可以是第一次程式化嘗試或是先前程式化嘗試的重試。

一個後續多階段程式化操作是目前多階段程式化操作後的下一個程式化循環。一個先前多階段程式化操作則是目前多階段程式化操作後的前一個程式化循環。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

575．．．積體電路

560．．．非揮發記憶陣列

561．．．列解碼器

562．．．字元線

563．．．頁面緩衝器

564．．．整體位元線

566．．．行解碼器

565．．．匯流排

567．．．資料匯流排

569．．．遞增步進脈衝程式化、抹除與讀取操作之狀態機構

568．．．偏壓調整供應電壓

573．．．資料輸入/輸出線

574．．．其他電路

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1圖顯示具有多重栓所以儲存資料之頁面緩衝器的電路示意圖。

第2圖顯示在第1圖電路中所選擇節點在此多階段程式化操作中不同階段的邏輯值。

第3圖顯示具有一個栓鎖以於多階段程式化操作中選通不同型態資料之頁面緩衝器的電路示意圖，其不同型態資料可為程式化資料、程式化驗證資料、指示是否進行後續程式化操作以程式化此記憶胞的準備資料等。

第4圖顯示在第3圖電路中所選擇節點在此多階段程式化操作中不同階段的邏輯值。

第5圖顯示根據本發明一實施例之具有此處所描述之頁面緩衝器系統的積體電路方塊示意圖。

Claims (20)

1. 一種頁面緩衝器電路裝置，包含：一頁面緩衝電路與一記憶陣列的一位元線耦接，該頁面緩衝電路包括一栓鎖；以及控制電路與該頁面緩衝電路耦接，該控制電路控制與該頁面緩衝電路耦接之該位元線所存取之一記憶胞的目前多階段程式化操作，該目前多階段程式化操作包括：一程式化階段，其中該栓鎖儲存程式化資料；一程式化驗證階段於該程式化階段之後，其中該栓鎖儲存程式化驗證資料；以及一準備階段於該目前多階段程式化操作的該程式化階段及該程式化驗證階段之後，其中該控制電路導致該栓鎖以儲存準備資料而指示是否在該目前多階段程式化操作之後的下一個多階段程式化操作中程式化該記憶胞；其中該程式化驗證階段的結果與該目前多階段程式化操作一開始於該栓鎖中的內容係足以決定該準備資料；以及在該目前多階段程式化操作裡，儲存在該栓鎖中用於該程式化驗證階段的程式化驗證資料與儲存在該栓鎖中用於準備階段的該準備資料不需要具有相同數值。
2. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中於該準備階段時，該栓鎖儲存準備資料以指示該下一個多階段程式化操作中要程式化該記憶胞，以響應該程式化驗證階段時所指示的程式化該記憶胞失敗。
3. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中於該準備階段時，該栓鎖儲存準備資料以指示該下一個多階 段程式化操作中不要程式化該記憶胞，以響應該程式化驗證階段時所指示的程式化該記憶胞成功。
4. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中於該目前多階段程式化操作之前，該栓鎖儲存(1)一第一值指示該目前多階段程式化不要程式化該記憶胞；及(2)一第二值指示該目前多階段程式化要程式化該記憶胞兩者之一。
5. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中於該目前多階段程式化操作之前，該栓鎖儲存一第一值指示該目前多階段程式化不要程式化該記憶胞；以及在該準備階段時該栓鎖儲存該第一值指示該下一個多階段程式化操作中不要程式化該記憶胞。
6. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中於該目前多階段程式化操作之前，該栓鎖儲存一第一值指示該目前多階段程式化不要程式化該記憶胞；以及在該準備階段時該栓鎖儲存該第一值指示該下一個多階段程式化操作中不要程式化該記憶胞，其中該頁面緩衝器沒有包括其他儲存該第一值指示該下一個多階段程式化操作中不要程式化該記憶胞的栓鎖。
7. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中於該程式化階段時，該控制電路導致該栓鎖儲存程式化資料以指示與該頁面緩衝電路耦接之該位元線所存取之一記憶胞是否要進行程式化。
8. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中於該程式化驗證階段時，該控制電路導致該栓鎖儲存程式化驗證資料 以指示與該頁面緩衝電路耦接之該位元線所存取之一記憶胞是否已經成功地程式化。
9. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中該頁面緩衝器電路包含：一感測節點，於該程式化驗證階段時，指示與該頁面緩衝電路耦接之該位元線所存取之一記憶胞是否已經成功地程式化；一栓鎖節點，指示於該目前多階段程式化操作前的一先前多階段程式化操作是否程式化該記憶胞失敗；以及切換電路與該感測節點與該栓鎖節點於該目前多階段程式化操作的該程式化驗證階段後電性耦接，以響應該栓鎖節點所指示之該先前多階段程式化操作時的程式化該記憶胞失敗。
10. 如申請專利範圍第1項所述之頁面緩衝器電路裝置，其中該頁面緩衝器電路包含：一栓鎖節點，指示於該目前多階段程式化操作前的一先前多階段程式化操作是否程式化該記憶胞失敗；以及其中該目前多階段程式化操作包含一重置階段於該程式化階段與該程式化驗證階段之後及該準備階段之前，其中該控制電路導致該栓鎖節點儲存一特定值無論該目前多階段程式化操作的先前結果。
11. 一種程式化操作的方法，包含：於一頁面緩衝電路耦接之一位元線所存取之一記憶胞進行一目前多階段程式化操作時：進行一準備階段於一程式化階段與一程式化驗證階段之後，該準備階段導致該頁面緩衝電路中的一栓鎖儲存準備資料而指示是否在該目前多階段程式化操作之後的下一個 多階段程式化操作中程式化該記憶胞，其中該栓鎖在一多階段程式化操作的不同階段中儲存程式化資料、程式化驗證資料及該準備資料，其中該程式化驗證階段的結果與該目前多階段程式化操作一開始於該栓鎖中的內容係足以決定該準備資料，其中，在該目前多階段程式化操作裡，儲存在該栓鎖中用於該程式化驗證階段的程式化驗證資料與儲存在該栓鎖中用於準備階段的該準備資料不需要具有相同數值。
12. 如申請專利範圍第11項所述之方法，其中於該準備階段時該栓鎖儲存準備資料以指示該下一個多階段程式化操作中要程式化該記憶胞，以響應該程式化驗證階段時所指示的程式化該記憶胞失敗。
13. 如申請專利範圍第11項所述之方法，其中於該準備階段時該栓鎖儲存準備資料以指示該下一個多階段程式化操作中不要程式化該記憶胞，以響應該程式化驗證階段時所指示的程式化該記憶胞成功。
14. 如申請專利範圍第11項所述之方法，其中於該目前多階段程式化操作之前，該栓鎖儲存(1)一第一值指示該目前多階段程式化不要程式化該記憶胞；及(2)一第二值指示該目前多階段程式化要程式化該記憶胞之一者。
15. 如申請專利範圍第第11項所述之方法，其中於該目前多階段程式化操作之前，該栓鎖儲存一第一值指示該目前多階段程式化不要程式化該記憶胞；以及在該準備階段時該栓鎖儲存該第一值指示該下一個多階段 程式化中不要程式化該記憶胞。
16. 如申請專利範圍第11項所述之方法，其中於該目前多階段程式化操作之前，該栓鎖儲存一第一值指示該目前多階段程式化不要程式化該記憶胞；以及在該準備階段時該栓鎖儲存該第一值指示該下一個多階段程式化操作中不要程式化該記憶胞，其中該頁面緩衝器沒有包括其他儲存該第一值指示該下一個多階段程式化操作中不要程式化該記憶胞的栓鎖。
17. 如申請專利範圍第11項所述之方法，其中於該程式化階段時，該栓鎖儲存程式化資料以指示與該頁面緩衝電路耦接之該位元線所存取之一記憶胞是否要進行程式化。
18. 如申請專利範圍第11項所述之方法，其中該頁面緩衝器電路包含：響應一栓鎖節點的指示一先前多階段程式化操作之程式化該記憶胞失敗，於該目前多階段程式化操作中的該程式化驗證階段之後，將一感測節點與該栓鎖節點電性連接；其中該感測節點，於該程式化驗證階段時，指示與該頁面緩衝電路耦接之該位元線所存取之該記憶胞是否已經成功地程式化；以及其中該栓鎖節點，指示於該目前多階段程式化操作前的該先前多階段程式化操作程式化該記憶胞失敗。
19. 如申請專利範圍第11項所述之方法，其中該頁面緩衝器電路包含：於該目前多階段程式化操作中，於該程式化階段與該程式化 驗證階段之後及該準備階段之前進行重置階段，其中一栓鎖節點儲存一特定值無論該目前多階段程式化操作的先前結果，其中該栓鎖節點指示於該目前多階段程式化操作前的一先前多階段程式化操作程式化該記憶胞失敗。
20. 一種頁面緩衝器電路裝置，包含：一頁面緩衝電路選擇性地與一記憶陣列的一位元線耦接，包括：一感測節點選擇性地與該記憶陣列的該位元線耦接；僅有一栓鎖，該栓鎖儲存用於一程式化驗證階段的一程式化驗證資料及用於一準備階段的一準備資料，該程式化驗證資料及該準備資料不需要具有相同數值；以及一p型電晶體的反及閘串列與該感測節點及該僅有一栓鎖耦接。