JP2010176831A - ページバッファー回路 - Google Patents

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Abstract

【課題】 ページバッファー回路のラッチが増えることによって一緒に増えることになるトランジスタの数を最小化したページバッファー回路を提供する。
【解決手段】 ビットラインの電圧レベルをセンシングして第１センシングノードの電圧を変更させる第１センシング部と、前記第１センシングノードの電圧レベルをセンシングして第２センシングノードの電圧レベルを変更させるか、前記第２センシングノードと前記第１センシングノードとを連結するデータ変換部と、前記第２センシングノードに共通連結される第１及び第２ラッチ部とを含む。
【選択図】 図３

Description

本発明は、ページバッファー回路に関し、より詳細には、素子の個数を減らして面積を減らしたページバッファー回路に関する。
半導体メモリ装置は、データを格納しておいて、必要な時に読み取ることができる記憶装置である。半導体メモリ装置は、電源が切れれば格納されたデータが消滅する揮発性メモリ（Volatile Memory）があり、また電源が切れても格納されたデータが消滅しない不揮発性メモリ（Non Volatile Memory）がある。不揮発性メモリの中でもフラッシュメモリは、電気的にセルのデータを一括的に消去する機能を持っているため、コンピュータ、及びメモリカードなどに広く使用されている。
フラッシュメモリは、セルとビットラインの連結状態によってＮＯＲ型とＮＡＮＤ型に区分される。ＮＯＲ型フラッシュメモリは１つのビットラインに二つ以上のセルトランジスタが並列に連結された形態であり、チャンネルホットエレクトロン（Channel Hot Electron）方式を使用してデータを格納し、Ｆ−Ｎトンネリング（Fowler-Nordheim Tunneling）方式を使用してデータを消去する。そして、ＮＡＮＤ型フラッシュメモリは１つのビットラインに二つ以上のセルトランジスタが直列連結された形態で、Ｆ−Ｎトンネリング方式を使用してデータを格納及び消去する。一般に、ＮＯＲ型フラッシュメモリは電流消耗が大きいため、高集積化には不利であるが、高速化に容易に対処できる良い長所があり、ＮＡＮＤ型フラッシュメモリはＮＯＲ型フラッシュメモリに比べて少ないセル電流を使用するため、高集積化に有利な長所がある。
不揮発性メモリ素子は、データ格納のためのメモリセルアレイと、メモリセルアレイのビットラインに連結されるページバッファーとページバッファーのデータ入出力経路を提供するＹデコーダーと、メモリセルアレイのワードラインを電圧提供のためのグローバルワードラインに連結するＸデコーダー、そして電圧を生成してグローバルワードラインに印加する電圧提供部とを含み、動作制御のための制御部が具備される。
図１は、一般的なページバッファー１００の回路図である。図１を参照すれば、ページバッファー１００はセンシング部１１０、フリーチャージ部１２０、データ伝送部１３０、データラッチ部１４０、及びデータ変更部１５０を含む。
センシング部１１０は、ビットラインＢＬと連結され、ビットライン電圧をセンシングしてセンシングノードＳＯの電圧レベルを変更させる。そしてフリーチャージ部１２０はセンシングノードＳＯをフリーチャージさせる。
データ伝送部１３０は、データラッチ部１４０に格納されたデータをセンシングノードＳＯで伝送したり、データラッチ部１４０に含まれたラッチ部の間にデータ変更のためのデータ伝送経路を提供する。
データラッチ部１４０は第１及び第２ラッチＬ１，Ｌ２を含み、それぞれのラッチはプログラムするためのデータをラッチするか、メモリセルに格納されたデータを読出して格納する。
データ変更部１５０は、センシングノードＳＯの電圧レベルによる第１及び第２ラッチＬ１，Ｌ２にデータを入力する部分である。
センシング部１１０は、第１ＮＭＯＳトランジスタＮ１を含み、フリーチャージ部１２０は第１ＰＭＯＳトランジスタＰ１を含む。そして、データ伝送部１３０は第２〜第５ＮＭＯＳトランジスタＮ２〜Ｎ５を含み、データラッチ部１４０は第１〜第４インバーターＩ１〜Ｉ４を含む。データ変更部１５０は第６〜第９ＮＭＯＳトランジスタＮ６〜Ｎ９を含む。
第２及び第３ＮＭＯＳトランジスタＮ２，Ｎ３は、第１ラッチＬ１のデータ伝送のために動作し、第４及び第５ＮＭＯＳトランジスタＮ４，Ｎ５は第２ラッチＬ２のデータ伝送のために動作する。
第１及び第２インバーターＩ１，Ｉ２は、第１ラッチＬ１で構成されて、第３及び第４インバーターＩ３，Ｉ４は第２ラッチＬ２で構成される。そして第６及び第７ＮＭＯＳトランジスタＮ６，Ｎ７は、第１ラッチＬ１のデータ変更のために動作し、第８及び第９ＮＭＯＳトランジスタＮ８，Ｎ９は第２ラッチＬ２のデータ変更のために動作する。
前記のようなページバッファー回路は、メモリセルに格納されるデータビットの数が増加するほどラッチの数が増える。この時、データ伝送部１３０とデータ変更部１５０にもラッチが増えることによってそれぞれのラッチのデータ伝送と変更のためのトランジスタの個数が増えるようになる。このようにラッチが増えることによってデータ伝送と変更のためのトランジスタが増えるのはページバッファー１００の大きさを大きく増やす要因となる。
特に、より多くのビット情報を格納することができるマルチレベルセル(Multi Level Cell)が開発されている傾向にしたがってページバッファー１００のラッチ数も増えることになり、これによるトランジスタの個数が増えることも不可避である。これは小型化されているメモリ素子の大きさを減らすのに大きな問題となる。
したがって、本発明が達成しようとする技術的課題は、その目的はページバッファー回路のラッチが増えることによって一緒に増えることになるトランジスタの数を最小化したページバッファー回路を提供することである。
本発明の特徴によるページバッファー回路は、ビットラインの電圧レベルをセンシングして第１センシングノードの電圧を変更させる第１センシング部と、前記第１センシングノードの電圧レベルをセンシングして第２センシングノードの電圧レベルを変更させるか、前記第２センシングノードと前記第１センシングノードとを連結するデータ変換部と、前記第２センシングノードに共通連結される第１及び第２ラッチ部とを含む。
また、前記データ変換部は、前記第１センシングノードの電圧レベルをセンシングして前記第２センシングノードの電圧レベルを変更させる第２センシング部と、前記第２センシングノードと前記第１センシングノードとを連結する伝送部とを含むことを特徴とする。
また、前記第２センシング部は、前記第１センシングノードの電圧レベルとデータ入力制御信号によって前記第２センシングノードを接地ノードと連結させることを特徴とする。
前記第１及び第２ラッチ部は、それぞれ、第１及び第２ノードの間に連結されるラッチ回路と、前記第１ノードと前記第２センシングノードの間に連結される第１スイッチング素子、及び前記第２ノードと前記第２センシングノードの間に連結される第２スイッチング素子とを含むことを特徴とする。
また、前記伝送部は、データ出力制御信号によって前記第２センシングノードと前記第１センシングノードを連結することを特徴とする。
また、前記第２センシング部は、前記第１センシングノードの電圧レベルとデータ入力制御信号によって前記第２センシングノードを電源電圧入力ノードと連結させることを特徴とする。
また、前記複数のラッチ部のうち、一つ以上のラッチはプログラムのために入力されるデータをデータ入力信号によって入力するデータ入力部と連結されることを特徴とする。
さらに、本発明の他の特徴によるページバッファー回路は、ビットラインの電圧レベルをセンシングして第１センシングノードの電圧を変更させる第１センシング部と、前記第１センシングノードの電圧レベルをセンシングして第２センシングノードの電圧レベルを変更させるか、前記第２センシングノードと前記第１センシングノードを連結するデータ変換部、及び前記第２センシングノードに共通連結されるＮ個のラッチ部とを含む。
また、前記データ変換部は、前記第１センシングノードの電圧レベルをセンシングして前記第２センシングノードの電圧レベルを変更させる第２センシング部と、前記第２センシングノードと前記第１センシングノードを連結する伝送部とを含むことを特徴とする。
また、前記第１センシングノードの電圧レベルとデータ入力制御信号によって前記第２センシングノードを接地ノードと連結させることを特徴とする。
また、前記第２センシング部は、前記第１センシングノードの電圧レベルとデータ入力制御信号によって前記第２センシングノードを電源電圧入力ノードと連結させることを特徴とする。
前記複数のラッチ部のうち、一つ以上のラッチはプログラムのために入力されるデータをデータ入力信号によって入力するデータ入力部と連結されることを特徴とする。
また、前記伝送部はデータ出力制御信号によって前記第２センシングノードと前記第１センシングノードを連結することを特徴とする。
以上説明したように、本発明によるページバッファー回路は、ページバッファーのデータ伝送のための部分の素子個数を最小化し、ラッチが増えることに影響を受けないようにすることで、ページバッファーのラッチが増えることによって増加される素子の個数を最小化してページバッファー回路を単純化し、全体面積を減らすことができるという効果を奏する。
一般的なページバッファーの回路図である。 本発明の実施例による揮発性メモリ素子のブロック図である。 図２のページバッファーの第１実施例による回路図である。 図２のページバッファーの第２実施例による回路図である。 図２のページバッファーの第３実施例による回路図である。
以下、添付された図面を参照して本発明の好ましい実施例を説明する。図２は本発明の実施例による不揮発性メモリ素子のブロック図である。図２を参照すれば、不揮発性メモリ素子２００は、メモリセルアレイ２１０、ページバッファー部２２０、Ｙデコーダー２３０、Ｘデコーダー２４０、電圧提供部２５０、及び制御部２６０を含む。
メモリセルアレイ２１０は、データ格納のためのメモリセル等を含む。メモリセルアレイ２１０のメモリセル等はビットラインＢＬとワードラインＷＬによって選択されられる。そして、ビットラインＢＬはページバッファー部２２０のページバッファー２２１に連結され、ワードラインＷＬはＸデコーダー２４０を通じて電圧を提供するグローバルワードライン（Global Word Line）に連結される。
ページバッファー部２２０は、複数のページバッファー２２１を含む。ページバッファー２２１はそれぞれ一つ以上のビットラインＢＬと連結される。そして、ページバッファー２２１はプログラムデータをラッチしながら前記ビットラインＢＬに伝達したり、メモリセルに格納されたデータをビットラインＢＬを介して読出してラッチする。
Ｙデコーダー２３０は、ページバッファー部２２０のページバッファー２２１にデータ入出力経路を提供し、Ｘデコーダー２４０は選択されたワードラインＷＬとグローバルワードラインを連結する。
電圧提供部２５０は、グローバルワードラインに印加される動作電圧を生成し、制御部２６０はページバッファー部２２０、Ｙデコーダー２３０、Ｘデコーダー２４０及び電圧提供部２５０を制御してデータのプログラムと読出し、消去動作を制御する。
図３は、図２のページバッファー部２２０に含まれるページバッファー２２１の第１実施例による回路図である。図３を参照すれば、ページバッファー部２２０に含まれるページバッファー２２１は、第１センシング部２２２、フリーチャージ部２２３、データ変換部２２４、第１ラッチ部２２５及び第２ラッチ部２２６を含む。この時、第１ラッチ部２２５のラッチ回路にデータ入出力信号ＤＩ、ＤＩｎによってデータを入力して出力する部分のみを簡略に図示し、プログラム検証のための部分、ビットラインＢＬを選択する部分などの回路等は従来と同様に構成して適用することができるから略する。データ入出力信号ＤＩ、ＤＩｎによってデータを入力して出力する部分がプログラムのために入力されるデータをデータ入力信号によって入力するデータ入力部であり、前記複数のラッチ部のうち、一つ以上のラッチ部が該データ入力部と連結される。
第１センシング部２２２は、ビットラインＢＬに連結され、ビットライン電圧をセンシングし、センシング結果によって第１センシングノードＳＯ１の電圧が変更されるようにする。フリーチャージ部２２３は第１センシングノードＳＯ１をフリーチャージさせる。
データ変換部２２４は、第１センシングノードＳＯ１の電圧レベルをセンシングして第２センシングノードＳＯ２の電圧レベルを変更させる第２センシング部と、第２センシングノードＳＯ２と第１センシングノードＳＯ１を連結してして第２センシングノードＳＯ２の電圧レベルを第１センシングノードＳＯ１に伝達する伝送部を含む。
第１及び第２ラッチ部２２５，２２６は、前記第２センシングノードＳＯ２に共通連結され、データ変換部２２４の動作にしたがってデータをラッチするか、あるいはラッチされたデータを伝達する。
第１及び第２ラッチ部２２５，２２６は、それぞれラッチ回路と、ラッチ回路のノードを選択して前記第２センシングノードＳＯ２に連結するためのラッチ選択回路を含む。
第１センシング部２２２は、第１ＮＭＯＳトランジスタＭＮ１を含み、フリーチャージ部２２３は第１ＰＭＯＳトランジスタＭＰ１を含む。そして、データ変換部２２４はセンシング部にあたる第２及び第３ＮＭＯＳトランジスタＭＮ２，ＭＮ３を含み、伝送部にあたる第４ＮＭＯＳトランジスタＭＮ４を含む。
第１及び第２ラッチ部２２５，２２６は、第５〜第８ＮＭＯＳトランジスタＭＮ５〜ＭＮ８と、第１〜第４インバーターＩＮ１〜ＩＮ４を含む。
第１ＮＭＯＳトランジスタＭＮ１は、ビットラインＢＬと第１センシングノードＳＯ１との間に連結され、第１ＰＭＯＳトランジスタＭＰ１は電源電圧入力ノードと第１センシングノードＳＯ１との間に連結される。第１ＮＭＯＳトランジスタＭＮ１のゲートにはセンシング制御信号ＰＢＳＥＮＳＥが入力され、第１ＰＭＯＳトランジスタＭＰ１のゲートにはフリーチャージ制御信号ＰＲＥＣＨＮが入力される。
第２及び第３ＮＭＯＳトランジスタＭＮ２，ＭＮ３は、第２センシングノードＳＯ２と接地ノードとの間に直列連結され、第２ＮＭＯＳトランジスタＭＮ２のゲートは第１センシングノードＳＯ１に連結され、第３ＮＭＯＳトランジスタＭＮ３のゲートにはデータ入力制御信号ＰＢＤＩが入力される。
第４ＮＭＯＳトランジスタＭＮ４は、第１センシングノードＳＯ１と第２センシングノードＳＯ２との間に連結され、第４ＮＭＯＳトランジスタＭＮ４のゲートにはデータ出力制御信号ＰＢＤＯが入力される。
スイッチング素子となる第５ＮＭＯＳトランジスタＭＮ５は、第２センシングノードＳＯ２とノードＣＱとの間に連結され、同じくスイッチング素子となる第６ＮＭＯＳトランジスタＭＮ６は第２センシングノードＳＯ２とノードＣＱ_Ｎとの間に連結される。第５ＮＭＯＳトランジスタＭＮ５のゲートには第１データ伝送信号ＣＴＲＡＮが入力され、第６ＮＭＯＳトランジスタＭＮ６のゲートには第２データ伝送信号ＣＴＲＡＮ_Ｎが入力される。
同じくスイッチング素子となる第７ＮＭＯＳトランジスタＭＮ７は、第２センシングノードＳＯ２とノードＭＱとの間に連結され、同じくスイッチング素子となる第８ＮＭＯＳトランジスタＭＮ８は第２センシングノードＳＯ２とノードＭＱ_Ｎとの間に連結される。第７ＮＭＯＳトランジスタＭＮ７のゲートには第３データ伝送信号ＭＴＲＡＮが入力され、第８ＮＭＯＳトランジスタＭＮ８のゲートには第４データ伝送信号ＭＴＲＡＮ_Ｎが入力される。
第１及び第２インバーターＩＮ１，ＩＮ２は、ノードＣＱとノードＣＱ_Ｎとの間に第１ラッチＬ１で連結され、第３及び第４インバーターＩＮ３，ＩＮ４はノードＭＱとノードＭＱ_Ｎとの間に第２ラッチＬ２で連結される。
前記ページバッファー２２１は、データを変更するデータ変換部２２４がそれぞれのラッチごとに別に構成されるのではなく、すべてのラッチに対して共通的に使用するように構成されている。これによる動作は次のように動作する。
まず、第１ラッチＬ１と第２ラッチＬ２との間にデータを変える動作の説明のためにノードＭＱ_Ｎのデータが変更される過程を説明する。
ノードＭＱ_Ｎのデータを'１'に作るためには、フリーチャージ制御信号ＰＲＥＣＨＮをローレベルに印加して第１ＰＭＯＳトランジスタＭＰ１をターンオンさせる。第１ＰＭＯＳトランジスタＭＰ１がターンオンされれば、第１センシングノードＳＯ１がハイレベルにフリーチャージされる。そして、データ入力制御信号ＰＢＤＩをハイレベルに印加する。第１センシングノードＳＯ１がハイレベルであれば、第２ＮＭＯＳトランジスタＭＮ２がターンオンされ、データ入力制御信号ＰＢＤＩがハイレベルであれば、第３ＮＭＯＳトランジスタＭＮ３がターンオンされる。
したがって、第２センシングノードＳＯ２は接地ノードと連結されてローレベルになる。この時、ノードＭＱ_Ｎを'１'に変更するためには、第３データ伝送信号ＭＴＲＡＮをハイレベルに印加し、第１、第２及び第４データ伝送信号ＣＴＲＡＮ、ＣＴＲＡＮ_Ｎ、ＭＴＲＡＮ_Ｎはローレベルに印加する。第３データ伝送信号ＭＴＲＡＮがハイレベルであれば第７ＮＭＯＳトランジスタＭＮ７がターンオンされてノードＭＱが第２センシングノードＳＯ２と連結される。この時、第２センシングノードＳＯ２はローレベルなのでノードＭＱもローレベルになる、ノードＭＱ_Ｎはラッチの特性にしたがってハイレベルである'１'値が入力される。
これと反対に、ノードＭＱ_Ｎを'０'に作りたい時は、前記第２センシングノードＳＯ２をローレベルに作った状態で第４データ伝送信号ＭＴＲＡＮ_Ｎをハイレベルに印加し、第１〜第３データ伝送信号ＣＴＲＡＮ、ＣＴＲＡＮ_Ｎ、ＭＴＲＡＮをローレベルに印加して第８ＮＭＯＳトランジスタＭＮ８をターンオンさせる。以上のような方法によって第１ラッチＬ１のノードＣＱまたはノードＣＱ_Ｎのデータを変更することが可能である。
前記ページバッファー２２１でデータを伝送する過程は、二つに分けて説明することができる。一番目は、第１ラッチ部２２５にラッチされたデータを第１センシングノードＳＯ１を通じてビットラインＢＬに伝送する過程で、二番目は第１ラッチＬ１と第２ラッチＬ２の間にデータを伝送する過程である。
一番目に、第１ラッチ部２２５にラッチされたデータをビットラインＢＬに伝送する過程は次のようである。例えば、第２ラッチＬ２のノードＭＱ_ＮのデータをビットラインＢＬに伝送する場合には、まず、第４データ伝送信号ＭＴＲＡＮ_Ｎをハイレベルに印加し、第１〜第３データ伝送信号ＣＴＲＡＮ、ＣＴＲＡＮ_Ｎ、ＭＴＲＡＮはローレベルに印加する。そして、データ出力制御信号ＰＢＤＯをハイレベルに印加する。
第４データ伝送信号ＭＴＲＡＮ_Ｎがハイレベルに印加されれば、第８ＮＭＯＳトランジスタＭＮ８がターンオンされ、データ出力制御信号ＰＢＤＯがハイレベルに印加されれば第４ＮＭＯＳトランジスタＭＮ４がターンオンされる。
第４及び第８ＮＭＯＳトランジスタＭＮ４，ＭＮ８がターンオンされれば、ノードＭＱ_Ｎが第１センシングノードＳＯ１と連結される。そして、センシング制御信号ＰＢＳＥＮＳＥをハイレベルに印加すれば、第１ＮＭＯＳトランジスタＭＮ１がターンオンされ、ノードＭＱ_ＮにラッチされたデータがビットラインＢＬに伝達される。
次の表は、それぞれのノードのデータをビットラインＢＬに伝送するために印加される制御信号等を示す。
Figure 2010176831
そして、第１ラッチ部２２５のデータをビットラインＢＬに伝達する時、センシング制御信号ＰＢＳＥＮＳＥはハイレベルに印加される。一方、二番目でラッチの間にデータを伝達する過程を説明するために、ノードＭＱのデータをノードＣＱに伝達する過程を説明する。
データの伝達に先立って、ノードＣＱを'０'に初期化する過程を遂行する。前記ノードＣＱを初期化する過程は、まずフリーチャージ制御信号ＰＲＥＣＨＮをローレベルに入力して第１ＰＭＯＳトランジスタＭＰ１をターンオンさせる。第１ＰＭＯＳトランジスタＭＰ１がターンオンされれば、第１センシングノードＳＯ１がハイレベルにフリーチャージされる。
第１センシングノードＳＯ１がハイレベルになれば、第２ＮＭＯＳトランジスタＭＮ２がターンオンされる。そして、データ入力制御信号ＰＢＤＩをハイレベルに入力して第３ＮＭＯＳトランジスタＭＮ３をターンオンさせる。第２及び第３ＮＭＯＳトランジスタＭＮ２，ＭＮ３がターンオンされれば、第２センシングノードＳＯ２は接地ノードと連結される。そして、第１データ伝送信号ＣＴＲＡＮをハイレベルに入力して第５ＮＭＯＳトランジスタＭＮ５をターンオンさせれば、ノードＣＱが'０'に初期化される。
初期化が終われば、ノードＣＱは'０'データが格納された状態である。ノードＭＱのデータを第１センシングノードＳＯ１に伝達するためにデータ出力制御信号ＰＢＤＯをハイレベルに印加して第４ＮＭＯＳトランジスタＭＮ４をターンオンさせる。そして、第３データ伝送信号ＭＴＲＡＮをハイレベルに印加して第７ＮＭＯＳトランジスタＭＮ７をターンオンさせる。この時、第１、第２及び第４データ伝送信号ＣＴＲＡＮ、ＣＴＲＡＮ_Ｎ、ＭＴＲＡＮ_Ｎとデータ入力制御信号ＰＢＤＩはローレベルに印加する。
第４及び第７ＮＭＯＳトランジスタＭＮ４，ＭＮ７がターンオンされれば、ノードＭＱのデータ状態によって第１センシングノードＳＯ１が変更される。すなわち、ノードＭＱがハイレベルであれば、第１センシングノードＳＯ１がハイレベルになり、ノードＭＱがローレベルであれば第１センシングノードＳＯ１もローレベルになる。
前記のように第１センシングノードＳＯ１がノードＭＱによって変更された以後に、データ出力制御信号ＰＢＤＯをローレベルに変更してデータ入力制御信号ＰＢＤＩをハイレベルに変更する。そして、第２データ伝送信号ＣＴＲＡＮ_Ｎをハイレベルに印加して第１、第３及び第４データ伝送信号ＣＴＲＡＮ、ＭＴＲＡＮ、ＭＴＲＡＮ_Ｎをローレベルに印加する。
ノードＭＱがハイレベルの場合には、第１センシングノードＳＯ１がハイレベルになるので、第２ＮＭＯＳトランジスタＭＮ２がターンオンされる。そして、データ入力制御信号ＰＢＤＩによって第３ＮＭＯＳトランジスタＭＮ３がターンオンされる。したがって、第２センシングノードＳＯ２は接地ノードと連結されてローレベルになる。この時、第２データ伝送信号ＣＴＲＡＮ_Ｎがハイレベルに印加されて第６ＮＭＯＳトランジスタＭＮ６がターンオンされれば、ノードＣＱ_Ｎは第２センシングノードＳＯ２と連結されてローレベルになる。したがってノードＣＱはハイレベルである'１'データが入力される。これはノードＭＱのデータが移動されたと言える。
反対にノードＭＱがローレベルの場合には、第１センシングノードＳＯ１がローレベルになるので、第２ＮＭＯＳトランジスタＭＮ２はターンオフされる。この時、データ入力制御信号ＰＢＤＩが入力されても第２センシングノードＳＯ２はフローティング状態になる。したがって、第２データ伝送信号ＣＴＲＡＮ_Ｎがハイレベルに印加されて第６ＮＭＯＳトランジスタＭＮ６がターンオンされてもノードＣＱ_Ｎには影響を与えない。すなわち、ノードＣＱは初めて初期化状態であるローレベル'０'を維持するのである。これはノードＭＱのデータが移動されたと判断することができる。
前述のようにデータ変換部２２４は、第２〜第４ＮＭＯＳトランジスタＭＮ２〜ＭＮ４で構成されているが、第１及び第２ラッチＬ１，Ｌ２のデータを変更して伝送するすべての動作を遂行することができる。これはラッチの数が増えても同様である。
図４は、図２のページバッファー部２２０に含まれるページバッファー２２１の第２実施例による回路図である。図４を参照すれば、第２実施例によるページバッファー２２１は、図３のページバッファー２２１と同じ第１センシング部２２２、フリーチャージ部２２３、データ変換部２２４と第１及び第２ラッチ部２２５，２２６を含んでおり、第３ラッチ部２２７の回のみ変更された。
第３ラッチ部２２７は、第９及び第１０ＮＭＯＳトランジスタＭＮ９，ＭＮ１０と第５及び第６インバーターＩＮ５，ＩＮ６を含む。前記第１〜第３ラッチ部２２５〜２２７は第２センシングノードＳＯ２に共通連結される。すなわち、第３ラッチ部２２７のようにラッチが一つ増えることによってラッチを構成する二つのインバーターと、ラッチの各ノードを第２センシングノードＳＯ２と連結する二つのトランジスタのみ増えたことが分かる。そしてデータ変換部２２４は同じように構成される。
したがって、ラッチ部がＮ個に増えてもデータ変換部２２４を構成する素子の個数は増えずに、ラッチ部が構成される二つのノードデータを伝送するための第３ラッチ部２２７の素子のみ増える。これは、ラッチ部を三つより多く増やしても同様にラッチ部を構成するインバーターと、ラッチ部の各ノードと第２センシングノードＳＯ２を連結するためのスイッチング素子であるトランジスタのみが増えるでだけで、データ変換部２２４は変更されない。すなわち、従来に比べてラッチ部の個数がＮ個に増えてもデータ変換部２２４を構成する素子の個数は増えない。したがって、ページバッファー２２１に構成されるラッチ部の個数が増えるほど従来に比べて素子の個数が顕著に減ることを確認することができる。他の構成は図３に示して前述した第１実施形例と同様に構成される。
一方、前記データ変換部２２４のセンシング部にあたる部分の第２ＮＭＯＳトランジスタＭＮ２を第２ＰＭＯＳトランジスタＭＰ２に変更して次のように第３実施例でページバッファー（ＰＢ）２２１を構成することができる。
図５は、図２のページバッファー部２２０に含まれるページバッファー２２１の第３実施例による回路図である。図５を参照すれば、第３実施例ではデータ変換部２２４のセンシングをする回路が第２センシング部を構成する第２ＰＭＯＳトランジスタＭＰ２と第３ＮＭＯＳトランジスタＭＮ３を含む。第２ＰＭＯＳトランジスタＭＰ２と第３ＮＭＯＳトランジスタＭＮ３は、電源電圧入力ノードと第２センシングノードＳＯ２との間に直列連結され、第２ＰＭＯＳトランジスタＭＰ２は第１センシングノードＳＯ１の電圧レベルによってターンオンされるようにする。
また、前記第２ＰＭＯＳトランジスタＭＰ２がターンオンされた時、入力される電源電圧の降下を防ぐために第３ＮＭＯＳトランジスタＭＮ３をＰＭＯＳトランジスタに代替することも可能である。第３ＮＭＯＳトランジスタＭＮ３をＰＭＯＳトランジスタに代替すれば、データ入力制御信号ＰＢＤＩが反転されてゲートに入力されるように回路を構成しなければならない。他の構成は図３に示して前述した第１実施形例と同様に構成される。
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
本発明の活用例として、ページバッファー回路に適用でき、より詳細には、素子の個数を減らして面積を減らしたページバッファー回路に適用出来る。
２００:揮発性メモリ素子
２１０:メモリセルアレイ
２２０:ページバッファー部
２３０:Ｙデコーダー
２４０:Ｘデコーダー
２５０:電圧提供部
２６０:制御部

Claims (14)

  1. ビットラインの電圧レベルをセンシングして第１センシングノードの電圧を変更させる第１センシング部と、
    前記第１センシングノードの電圧レベルをセンシングして第２センシングノードの電圧レベルを変更させるか、前記第２センシングノードと前記第１センシングノードとを連結するデータ変換部と、
    前記第２センシングノードに共通連結される第１及び第２ラッチ部とを含むことを特徴とするページバッファー回路。
  2. 前記データ変換部は、
    前記第１センシングノードの電圧レベルをセンシングして前記第２センシングノードの電圧レベルを変更させる第２センシング部と、
    前記第２センシングノードと前記第１センシングノードとを連結する伝送部とを含むことを特徴とする請求項１に記載のページバッファー回路。
  3. 前記第２センシング部は、
    前記第１センシングノードの電圧レベルとデータ入力制御信号によって前記第２センシングノードを接地ノードと連結させることを特徴とする請求項２に記載のページバッファー回路。
  4. 前記第１及び第２ラッチ部は、それぞれ第１及び第２ノードの間に連結されるラッチ回路と、
    前記第１ノードと前記第２センシングノードとの間に連結される第１スイッチング素子と、
    前記第２ノードと前記第２センシングノードとの間に連結される第２スイッチング素子とを含むことを特徴とする請求項１に記載のページバッファー回路。
  5. 前記伝送部は、
    データ出力制御信号によって前記第２センシングノードと前記第１センシングノードとを連結することを特徴とする請求項２に記載のページバッファー回路。
  6. 前記第２センシング部は、
    前記第１センシングノードの電圧レベルとデータ入力制御信号によって前記第２センシングノードを電源電圧入力ノードと連結させることを特徴とする請求項１に記載のページバッファー回路。
  7. 前記複数のラッチ部のうち、一つ以上のラッチ部はプログラムのために入力されるデータをデータ入力信号によって入力するデータ入力部と連結されることを特徴とする請求項１に記載のページバッファー回路。
  8. ビットラインの電圧レベルをセンシングして第１センシングノードの電圧を変更させる第１センシング部と、
    前記第１センシングノードの電圧レベルをセンシングして第２センシングノードの電圧レベルを変更させるか、前記第２センシングノードと前記第１センシングノードを連結するデータ変換部と、
    前記第２センシングノードに共通連結されるＮ個のラッチ部とを含むことを特徴とするページバッファー回路。
  9. 前記データ変換部は、
    前記第１センシングノードの電圧レベルをセンシングして前記第２センシングノードの電圧レベルを変更させる第２センシング部と、
    前記第２センシングノードと前記第１センシングノードとを連結する伝送部とを含むことを特徴とする請求項８に記載のページバッファー回路。
  10. 前記第２センシング部は、
    前記第１センシングノードの電圧レベルとデータ入力制御信号によって前記第２センシングノードを接地ノードと連結させることを特徴とする請求項９に記載のページバッファー回路。
  11. 前記第２センシング部は、
    前記第１センシングノードの電圧レベルとデータ入力制御信号によって前記第２センシングノードを電源電圧入力ノードと連結させることを特徴とする請求項９に記載のページバッファー回路。
  12. 前記Ｎ個のラッチ部のうち、一つ以上のラッチ部はプログラムのために入力されるデータをデータ入力信号によって入力するデータ入力部と連結されることを特徴とする請求項９に記載のページバッファー回路。
  13. 前記伝送部は、
    データ出力制御信号によって前記第２センシングノードと前記第１センシングノードを連結することを特徴とする請求項９に記載のページバッファー回路。
  14. 前記Ｎ個のラッチ部はそれぞれ、
    第１及び第２ノードの間に連結されるラッチ回路と、
    前記第１ノードと前記第２センシングノードの間に連結される第１スイッチング素子と、
    前記第２ノードと前記第２センシングノードとの間に連結される第２スイッチング素子とを含むことを特徴とする請求項８に記載のページバッファー回路。
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