CN101794615A - 页缓冲器电路 - Google Patents

Abstract

本发明公开了一种页缓冲器电路。所述页缓冲器电路包括：第一检测部件，被配置为检测位线的电压并且改变第一检测节点的电压；数据转换部件，被配置为检测第一检测节点的电压电平并且改变第二检测节点的电压电平，或者被配置为连接第二检测节点与第一检测节点；以及第一锁存部件和第二锁存部件，共同连接至第二检测节点。

Description

页缓冲器电路

对相关申请的交叉引用

本申请要求2009年2月2日提交的第10-2009-0008057号韩国专利申请的优先权，其全部公开通过引用合并于此。

技术领域

本发明的示例实施例涉及一种页缓冲器电路，更具体地来说，涉及一种通过减少元件数量而具有减小的面积的页缓冲器电路。

背景技术

半导体存储装置可以被配置为存储数据并且允许从中读取所存储的数据。半导体存储装置的典型示例是易失性存储装置和非易失性存储装置，易失性存储装置被配置为在电源断开时擦除其所存储的数据，而非易失性存储装置被配置为即使在电源断开时仍保留其数据。非易失性存储装置的闪存已经广泛应用于计算机、存储卡等，这是因为它能够批量电擦除一个单元(cell)的数据。

根据单元和位线之间的连接状态，闪存装置可以分类为或非(NOR)型闪存和与非(NAND)型闪存。NOR型闪存被配置为具有并联连接至一条位线的两个或更多个单元晶体管，以利用沟道热电子方法来存储数据并且利用富勒-诺得(Fowler-Nordheim，F-N)隧穿方法来擦除数据。NAND型闪存被配置为具有串联连接至一条位线的两个或更多个单元晶体管，并且利用F-N隧穿方法来存储或擦除数据。一般而言，NOR型闪存由于其高电流消耗而不像NAND型闪存一样适合于高度集成，但是其优点在于适合于高速操作。相比之下，NAND型闪存更适合于高度集成，这是由于NAND型闪存比NOR型闪存使用更少的电流。

传统的非易失性存储装置可以包括：存储单元阵列，被配置为存储数据；页缓冲器，连接至存储单元阵列的位线；Y解码器，被配置为向页缓冲器提供数据IO路径；X解码器，被配置为连接存储单元阵列的字线与用于提供电压的全局字线(global word line)；电压提供部件，被配置为产生电压并且将电压提供给全局字线；以及控制部件，被配置为控制总体操作。

图1是传统页缓冲器的电路图。

参照图1，页缓冲器100包括检测部件110、预充电部件120、数据传输部件130、数据锁存部件140和数据交换(change)部件150。

检测部件110与位线连接并且被配置为检测位线电压以及改变检测节点SO的电压电平。预充电部件120被配置为对检测节点SO进行预充电。

数据传输部件130被配置为将存储在数据锁存部件140中的数据传送至检测节点SO，并且提供数据传输路径以用于传送数据锁存部件140的锁存器要锁存的数据。

数据锁存部件140包括第一和第二锁存器L1、L2。每个锁存器均被配置为锁存用于程序的数据，或者被配置为读取存储单元中所存储的数据并且存储所读取的数据。数据交换部件150被配置为响应于检测节点SO的电压电平将数据输入至第一和第二锁存器L1、L2。

检测部件110包括第一NMOS晶体管N1。预充电部件120包括第一PMOS晶体管P1。数据传输部件130包括第二至第五NMOS晶体管N2至N5。数据锁存部件140包括第一至第四反相器I1至I4。数据交换部件150包括第六至第九NMOS晶体管N6至N9。

第二和第三NMOS晶体管N2和N3工作以传输第一锁存器L1的数据，第四和第五NMOS晶体管N4、N5工作以传输第二锁存器L2的数据。

第一和第二反相器I1、I2构成第一锁存器L1，第三和第四反相器I3、I4构成第二锁存器L2。此外，第六和第七NMOS晶体管N6、N7工作以向或者从第一锁存器L1传送数据，第八和第九NMOS晶体管N8、N9工作以向或者从第二锁存器L2传送数据。

在上述页缓冲器电路中，当存储器单元中所存储的数据位的数量增加时，锁存器的数量增加。此处，在数据传输部件130和数据交换部件150中，随着锁存器数量的增加，用于向或者从每个锁存器传送数据的晶体管的数量也增加。这种与锁存器的增加相对应的用于数据传送的晶体管的增加导致了页缓冲器的总体尺寸的增大。

具体地，与能够存储更大量位信息的多电平单元(MLC，Multi-levelcell)的近期发展相一致，页缓冲器中的锁存器的数量不可避免地增加，从而伴随的晶体管的数量不可避免地增加。考虑到减小存储装置的总体尺寸的努力，元件数量的这种增加是一个关注点。

发明内容

本发明的多个示例实施例涉及一种页缓冲器电路，即使页缓冲器电路的锁存器数量增加，该页缓冲器电路也能够最小化/减小伴随锁存器的数据传输晶体管的数量的增加。

根据本公开的一个示例方面的页缓冲器电路包括：第一检测部件，被配置为检测位线的电压并且改变第一检测节点的电压；数据转换部件，被配置为检测第一检测节点的电压电平并且改变第二检测节点的电压电平，或者被配置为连接第二检测节点和第一检测节点；以及第一和第二锁存部件，共同连接至第二检测节点。

数据转换部件包括：第二检测部件，被配置为检测第一检测节点的电压电平并且改变第二检测节点的电压电平；以及传输部件，被配置为连接第二检测节点和第一检测节点。

第二检测部件被配置为响应于第一检测节点的电压电平和数据输入控制信号连接第二检测节点与地节点。

第一和第二锁存部件的每一个均包括：锁存电路，连接在第一和第二节点之间；第一开关元件，连接在第一节点和第二检测节点之间；以及第二开关元件，连接在第二节点和第二检测节点之间。

传输部件被配置为响应于数据输出控制信号连接第二检测节点与第一检测节点。

第二检测部件被配置为响应于第一检测节点的电压电平和数据输入控制信号连接第二检测节点与电源电压的输入节点。

第一和第二锁存部件中的一个或更多个连接至数据输入部件，数据输入部件被配置为响应于数据输入信号接收用于程序的数据。

根据本公开的另一个方面的页缓冲器电路包括：第一检测部件，被配置为检测位线的电压并且改变第一检测节点的电压；数据转换部件，被配置为检测第一检测节点的电压电平并且改变第二检测节点的电压电平，或者被配置为连接第二检测节点与第一检测节点；以及N个锁存部件，共同连接至第二检测节点，其中N是大于二的自然数。

数据转换部件包括：第二检测部件，被配置为检测第一检测节点的电压电平并且改变第二检测节点的电压电平；以及传输部件，被配置为连接第二检测节点与第一检测节点。

第二检测部件被配置为响应于第一检测节点的电压电平和数据输入控制信号连接第二检测节点与地节点。

第二检测部件被配置为响应于第一检测节点的电压电平与数据输入控制信号连接第二检测节点与电源电压的输入节点。

N个锁存部件中的一个或更多个连接至数据输入部件，数据输入部件被配置为响应于数据输入信号接收用于程序的数据。

传输部件被配置为响应于数据输出控制信号连接第二检测节点与第一检测节点。

N个锁存部件中的每一个均包括：锁存电路，连接在第一和第二节点之间；第一开关元件，连接在第一节点和第二检测节点之间；以及第二开关元件，连接在第二节点和第二检测节点之间。

附图说明

图1是传统页缓冲器的电路图；

图2A是根据本公开的一个实施例的非易失性存储装置的框图；

图2B是根据第一实施例的图2A中所示的页缓冲器的第一实施例的电路图；

图2C是根据第二实施例的图2A中所示的页缓冲器的电路图；以及

图2D是根据第三实施例的图2A中所示的页缓冲器的电路图。

具体实施方式

下面，将参照附图详细描述本公开的多个示例实施例。提供附图以使本领域的技术人员能够实施并且应用本公开的多个示例实施例。

图2A是根据本公开的一个实施例的非易失性存储装置的框图。

参照图2A，非易失性存储装置200包括存储单元阵列210、页缓冲部件220、Y解码器230、X解码器240、电压提供部件250和控制部件260。

存储单元阵列210包括用于存储数据的存储单元。存储单元阵列210的存储单元通过位线BL和字线WL来选择。位线与页缓冲部件220的页缓冲器相连接，而字线经由X解码器240与用于提供电压的全局字线相连接。

页缓冲部件220包括多个页缓冲器。每个页缓冲器都与一条或更多条位线相连接。页缓冲器被配置为锁存程序数据并且将程序数据传送至位线，或者被配置为通过位线读取存储在存储单元中的数据并且锁存所读取的数据。

Y解码器230被配置为向页缓冲部件220的页缓冲器提供数据IO路径。X解码器240被配置为连接所选择的字线WL和全局字线。

电压提供部件250被配置为产生施加于全局字线的工作电压。控制部件260被配置为通过控制页缓冲部件220、Y解码器230、X解码器240和电压提供部件250来控制数据的编程、读取和擦除操作。

图2B是根据第一实施例的图2A中的页缓冲器221的电路图。

参照图2B，页缓冲器221(即，页缓冲部件220中包括的页缓冲器之一)包括第一检测部件222、预充电部件223、数据转换部件224、第一锁存部件225和第二锁存部件226。为了说明的目的，只示出了一个被配置为响应于数据输入信号DI将数据输入至第一锁存部件225的锁存电路以及响应于数据输出信号DIn从第一锁存部件225的锁存电路输出数据的部件。然而，也可以存在额外的将数据输入至页缓冲器221的锁存电路以及从页缓冲器221的锁存电路输出数据的部件。此外，该图示中省略了与用于程序验证的组件、用于选择位线的组件等相对应的电路，这是因为对于本领域的技术人员来说其构造是容易理解的。

第一检测部件222与位线BL相连接，并且被配置为检测位线BL的位线电压以及响应于所检测到的结果来改变第一检测节点SO1的电压。预充电部件223被配置为对第一检测节点SO1进行预充电。

数据转换部件224包括检测组件(例如，MN2和MN3)和传输组件(例如，MN4)。检测组件被配置为检测第一检测节点SO1的电压电平，并且相应地改变第二检测节点SO2的电压电平。传输组件被配置为连接第二检测节点SO2和第一检测节点SO1，并且将第二检测节点SO2的电压电平传送至第一检测节点SO1。

第一和第二锁存部件225、226共同与第二检测节点SO2相连接，并且被配置为响应于数据转换部件224的操作来锁存数据或者传送锁存的数据。

第一和第二锁存部件225、226分别包括锁存电路(例如，锁存器L1)和锁存选择电路(例如，由晶体管MN5-MN6构成的锁存选择电路)。锁存选择电路被配置为选择锁存电路的一个节点并且连接所选节点与第二检测节点SO2。

第一检测部件222包括第一NMOS晶体管MN1，预充电部件223包括第一PMOS晶体管MP1。数据转换部件224包括组成检测组件的第二和第三NMOS晶体管MN2、MN3、以及组成传输组件的第四NMOS晶体管MN4。

第一和第二锁存部件225、226包括第五至第八NMOS晶体管MN5至MN8以及第一至第四反相器IN1至IN4。

第一NMOS晶体管MN1连接在位线BL和第一检测节点SO1之间，第一PMOS晶体管MP1连接在电源电压和第一检测节点SO1之间。检测控制信号PBSENSE输入至第一NMOS晶体管MN1的栅极，预充电控制信号PRECHN输入至第一PMOS晶体管MP1的栅极。

第二和第三NMOS晶体管MN2、MN3串联连接在第二检测节点SO2和地节点之间。第二NMOS晶体管MN2的栅极与第一检测节点SO1相连接。数据输入控制信号PBDI输入至第三NMOS晶体管MN3的栅极。

第四NMOS晶体管MN4连接在第一检测节点SO1和第二检测节点SO2之间。数据输出控制信号PBDO输入至第四NMOS晶体管MN4的栅极。

第五NMOS晶体管MN5连接在第二检测节点SO2和节点CQ之间，第六NMOS晶体管MN6连接在第二检测节点SO2和节点CQ_N之间。第一数据传输信号CTRAN输入至第五NMOS晶体管MN5的栅极，第二数据传输信号CTRAN_N输入至第六NMOS晶体管MN6的栅极。

第七NMOS晶体管MN7连接在第二检测节点SO2和节点MQ之间，第八NMOS晶体管MN8连接在第二检测节点SO2和节点MQ_N之间。第三数据传输信号MTRAN输入至第七NMOS晶体管MN7的栅极，第四数据传输信号MTRAN_N输入至第八NMOS晶体管MN8的栅极。

第一和第二反相器IN1、IN2连接在一起以在节点CQ和节点CQ_N之间构成第一锁存器L1，第三和第四反相器IN3、IN4连接在一起以在节点MQ和节点MQ_N之间构成第二锁存器L2。

页缓冲器221的数据转换部件224为所有锁存器所共用(例如，锁存器L1-L2)。下面描述具有以上结构的页缓冲器221的操作。

在描述用于改变/设置第一锁存器L1和第二锁存器L2处的数据的操作时，首先描述用于改变节点MQ_N的数据的过程。

在将数据‘1’施加于节点MQ_N时，施加低电平的预充电控制信号PRECHN以接通第一PMOS晶体管MP1。当第一PMOS晶体管MP1接通时，第一检测节点SO1被预充电至高电平。

接下来，向第三NMOS晶体管MN3施加高电平电压的数据输入控制信号PBDI以接通第三NMOS晶体管MN3。当第三NMOS晶体管MN3接通同时第一检测节点SO1具有高电平电压时，第二NMOS晶体管MN2也接通。

因此，第二检测节点SO2与地节点相连接从而获得低电平电压。在这种情况下，为了在节点MQ_N处设置数据‘1’，施加高电平电压的第三数据传输信号MTRAN，并且施加低电平电压的第一、第二和第四数据传输信号CTRAN、CTRAN_N和MTRAN_N。当第三数据传输信号MTRAN处于高电平电压时，第七NMOS晶体管MN7接通以使得节点MQ与第二检测节点SO2相连接。此时，由于第二检测节点SO2具有低电平电压，因此节点MQ的电压也变成低电平电压，数据‘1’(即，对应于高电平电压的数据)输入至节点MQ_N并且被锁存。

另外，为了将数据‘0’输入至节点MQ_N，在第二检测节点SO2具有低电平电压的状态下，施加高电平电压的第四数据传输信号MTRAN_N并且施加低电平电压的第一至第三数据传输信号CTRAN、CTRAN_N和MTRAN，从而只接通第八NMOS晶体管MN8。通过以上方法，数据可以输入至第二锁存器L2的节点MQ或节点MQ_N。通过将同样的方法应用于第一锁存电路225，数据也可以输入至第一锁存器L1的节点CQ或节点CQ_N。

对于页缓冲器221所进行的数据传输，存在两个不同的传输过程。第一过程是通过第一检测节点SO1将第一锁存部件225中锁存的数据传输至位线BL。第二过程是在第一锁存器L1和第二锁存器L2之间传输数据。

下面描述通过第一检测节点SO1将第二锁存部件226中锁存的数据传输至位线BL的第一过程。例如，在第二锁存器L2的节点MQ_N的数据传输至位线BL的情况中，施加高电平电压的第四数据传输信号MTRAN_N和低电平电压的第一至第三数据传输信号CTRAN、CTRAN_N和MTRAN。接下来，施加高电平电压的数据输出控制信号PBDO。

当施加高电平电压的第四数据传输信号MTRAN_N时，第八NMOS晶体管MN8接通。第八NMOS晶体管MN8接通的情况下，当施加高电平电压的数据输出控制信号PBDO时，第四NMOS晶体管MN4接通。

当第四和第八NMOS晶体管MN4、MN8这样接通时，节点MQ_N与第一检测节点SO1相连接。此外，在节点MQ_N与第一检测节点SO1相连接的同时，当施加高电平电压的检测控制信号PBSENSE时，第一NMOS晶体管MN1接通，以使得节点MQ_N中锁存的数据被传送至位线BL。

下表示出了为了将节点CQ、CQ_N、MQ和MQ_N的数据传输至位线而施加的控制信号。

当第一锁存部件225的数据传送至位线BL时，向第一NMOS晶体管MN1施加高电平电压的检测控制信号PBSENSE。

另外，下面描述用于将节点MQ的数据传送至节点CQ的第二过程。

在将节点MQ的数据传送至节点CQ之前，执行将节点CQ的数据复位至‘0’的过程。在对节点CQ进行复位的过程中，首先施加低电平电压的预充电控制信号PRECHN以接通第一PMOS晶体管MP1。当第一PMOS晶体管MP1接通时，利用高电平电压对第一检测节点SO1进行预充电。

当第一检测节点SO1变为高电平时，第二NMOS晶体管MN2接通。接下来，施加高电平电压的数据输入控制信号PBDI以接通第三NMOS晶体管MN3。当第二和第三NMOS晶体管MN2、MN3接通时，第二检测节点SO2与地节点相连接。

接下来，施加高电平电压的第一数据传输信号CTRAN以接通第五NMOS晶体管MN5，从而将节点CQ的数据复位至‘0’。

当节点CQ的数据被复位至‘0’时，数据‘0’由锁存器L1存储在节点CQ处。然后，为了将节点MQ的数据传送至第一检测节点SO1，施加高电平电压的数据输出控制信号PBDO以接通第四NMOS晶体管MN4。接下来，施加高电平电压的第三数据传输信号MTRAN以接通第七NMOS晶体管MN7。此处，施加低电平电压的第一、第二和第四数据传输信号CTRAN、CTRAN_N和MTRAN_N以及数据输入控制信号PBDI。

当第四和第七NMOS晶体管MN4、MN7接通时，第一检测节点SO1的电压电平根据节点MQ的数据状态而改变。也就是说，当节点MQ具有高电平电压时，第一检测节点SO1具有高电平电压，而当节点MQ具有低电平电压时，第一检测节点SO1具有低电平电压。

如上所述，在第一检测节点SO1的电压电平根据节点MQ的电压电平而改变之后，数据输出控制信号PBDO改变为低电平电压，并且数据输入控制信号PBDI改变为高电平电压。接下来，施加高电平电压的第二数据传输信号CTRAN_N，并且施加低电平电压的第一、第三和第四数据传输信号CTRAN、MTRAN和MTRAN_N。

在节点MQ具有高电平电压的情况下，第二NMOS晶体管MN2接通，这是因为第一检测节点SO1相应地具有高电平电压，以使得第三NMOS晶体管MN3响应于数据输入控制信号PBDI而接通。因此，第二检测节点SO2与地节点相连接从而具有低电平电压。在这种情况下，当施加高电平电压的第二数据传输信号CTRAN_N以接通第六NMOS晶体管MN6时，节点CQ_N与第二检测节点SO2相连接，因此相应地具有低电平电压。因此，数据‘1’(即，高电平)通过反相器IN1输入至节点CQ。通过前述步骤，将节点MQ的数据传送至节点CQ。

另外，在节点MQ具有低电平电压的情况下，第二NMOS晶体管MN2断开，这是因为第一检测节点SO1通过第四NMOS晶体管MN4获得低电平电压。此处，虽然向第三NMOS晶体管MN3施加高电平电压的数据输入控制信号PBDI，但是第二检测节点SO2仍处于浮置状态。因此，虽然施加高电平电压的第二数据传输信号CTRAN_N以接通第六NMOS晶体管MN6，但是第二检测节点SO2仍不改变节点CQ_N的现有电压。因此，节点CQ保持初始的低电平(即，数据‘0’)。通过前述步骤，将节点MQ的数据传送至节点CQ。

利用第二至第四NMOS晶体管MN2至MN4，可以共用数据转换部件224执行第一和第二锁存器L1、L2的数据传送操作。即使页缓冲器221中锁存器的数量增加，也可以采用数据转换部件224共同执行任意数量的锁存器的这种数据传送操作。

图2C是根据图2A中所示的页缓冲器的第二实施例的电路图。

参照图2C，除了也用于构成图2B中所示的页缓冲器221的第一检测部件222、预充电部件223、数据转换部件224、以及第一和第二锁存部件225、226之外，页缓冲器221还可以包括第三锁存部件227。

第三锁存部件227包括第九和第十NMOS晶体管MN9、MN10以及第五和第六反相器IN5、IN6。第一至第三锁存部件225-227共同连接至第二检测节点SO2。

因此，在添加了第三锁存部件227的情况下，添加了组成锁存器L30的两个反相器以及连接锁存器的各个节点与第二检测节点SO2的两个晶体管MN9和MN10。

尽管在页缓冲器221中添加了第三锁存部件227和其他额外的锁存器，其中以与添加第三锁存部件227的相同方式进行添加，但是数据转换单元224保持相同构造。因此，即使页缓冲器221中锁存器的数量增加，组成数据转换部件224的元件也不增加。例如，在将锁存器添加至页缓冲器221时唯一的额外电路是附加的锁存器本身。

尽管已利用只示出有三个锁存器的图2C图示了前述描述，但是当锁存器数量多于三时，同样的原理仍然适用。因此，在添加超过如图2C所示的三个的锁存器时，只是增加组成每个锁存器的反相器的数量和用于连接锁存器的各个节点与第二检测节点SO2的晶体管(即，开关元件)的数量。尽管存在页缓冲器221中锁存器的这种数量上的增加，但是数据转换单元224仍可以保持相同，即组成数据转换单元224的元件的数量不增加。因此，虽然页缓冲器中所使用的锁存器的数量可能增加，但是与传统的页缓冲器相比，该页缓冲器中总体元件的数量可以显著减少。

另外，可以仅通过用第二PMOS晶体管MP2替换与数据转换部件224(参照图2B)的检测组件相对应的第二NMOS晶体管MN2，来构造根据第三实施例的页缓冲器221。

图2D是根据图2A中所示的页缓冲器的第三实施例的电路图。

参照图2D，数据转换部件224的检测组件包括第二PMOS晶体管MP2和第三NMOS晶体管MN3。第二PMOS晶体管MP2和第三NMOS晶体管MN3串联连接在电源电压和第二检测节点SO2之间。第二PMOS晶体管MP2根据第一检测节点SO1的电压电平而接通。

虽然示出了第三NMOS晶体管MN3，但是可以替选地用PMOS晶体管替换第三NMOS晶体管MN3，以防止第二PMOS晶体管MP2接通时跨越同一晶体管的电压降。如果用PMOS晶体管替换第三NMOS晶体管MN3，则要对数据输入控制信号PBDI进行相应改变，从而将数据输入控制信号PBDI的反相信号输入至PMOS晶体管的栅极。

如上所述，根据本公开，可以最小化/减少页缓冲器的数据传输组件中的元件数量，其中即使页缓冲器中所用的锁存器的数量增加，元件的数量也保持相同。因此，可以简化页缓冲器电路并且可以减小总体电路面积，这是因为可以最小化/减少与组成页缓冲器的锁存器的数量增加相对应的元件的数量增加。

Claims (14)

1.一种页缓冲器电路，包括：

第一检测部件，被配置为检测位线的电压并且改变第一检测节点的电压；

数据转换部件，被配置为检测所述第一检测节点的电压电平并且改变第二检测节点的电压电平，或者被配置为连接所述第二检测节点与所述第一检测节点；以及

第一锁存部件和第二锁存部件，共同连接至所述第二检测节点。

2.根据权利要求1所述的页缓冲器电路，其中所述数据转换部件包括：

第二检测部件，被配置为检测所述第一检测节点的电压电平并且改变所述第二检测节点的电压电平；以及

传输部件，被配置为连接所述第二检测节点与所述第一检测节点。

3.根据权利要求2所述的页缓冲器电路，其中所述第二检测部件被配置为响应于所述第一检测节点的电压电平和数据输入控制信号连接所述第二检测节点与地节点。

4.根据权利要求1所述的页缓冲器电路，其中所述第一锁存部件和第二锁存部件的每一个均包括：

锁存电路，连接在第一节点和第二节点之间；

第一开关元件，连接在所述第一节点和所述第二检测节点之间；以及

第二开关元件，连接在所述第二节点和所述第二检测节点之间。

5.根据权利要求2所述的页缓冲器电路，其中所述传输部件被配置为响应于数据输出控制信号连接所述第二检测节点与所述第一检测节点。

6.根据权利要求2所述的页缓冲器电路，其中所述第二检测部件被配置为响应于所述第一检测节点的电压电平和数据输入控制信号连接所述第二检测节点与电源电压的输入节点。

7.根据权利要求1所述的页缓冲器电路，其中所述第一锁存部件和第二锁存部件中的一个或更多个连接至数据输入部件，所述数据输入部件被配置为响应于数据输入信号接收用于程序的数据。

8.一种页缓冲器电路，包括：

第一检测部件，被配置为检测位线的电压并且改变第一检测节点的电压；

数据转换部件，被配置为检测所述第一检测节点的电压电平并且改变第二检测节点的电压电平，或者被配置为连接所述第二检测节点与所述第一检测节点；以及

N个锁存部件，共同连接至所述第二检测节点，其中N是大于二的自然数。

9.根据权利要求8所述的页缓冲器电路，其中所述数据转换部件包括：

第二检测部件，被配置为检测所述第一检测节点的电压电平并且改变所述第二检测节点的电压电平；以及

传输部件，被配置为连接所述第二检测节点与所述第一检测节点。

10.根据权利要求9所述的页缓冲器电路，其中所述第二检测部件被配置为响应于所述第一检测节点的电压电平和数据输入控制信号连接所述第二检测节点与地节点。

11.根据权利要求9所述的页缓冲器电路，其中所述第二检测部件被配置为响应于所述第一检测节点的电压电平和数据输入控制信号连接所述第二检测节点与电源电压的输入节点。

12.根据权利要求9所述的页缓冲器电路，其中所述N个锁存部件中的一个或更多个连接至数据输入部件，所述数据输入部件被配置为响应于数据输入信号接收用于程序的数据。

13.根据权利要求9所述的页缓冲器电路，其中所述传输部件被配置为响应于数据输出控制信号连接所述第二检测节点与所述第一检测节点。

14.根据权利要求8所述的页缓冲器电路，其中所述N个锁存部件中的每一个均包括：

锁存电路，连接在第一节点和第二节点之间；

第一开关元件，连接在所述第一节点和所述第二检测节点之间；以及

第二开关元件，连接在所述第二节点和所述第二检测节点之间。

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