JP5035348B2 - 半導体メモリ - Google Patents

Description

本発明は、データの論理値を電荷として保持するキャパシタで構成されるメモリセルを有する半導体メモリに関する。特に、本発明は、メモリセルに書き込まれたデータを読み出すための読み出し回路に関する。

ＤＲＡＭおよびフラッシュメモリ／ＥＥＰＲＯＭの長所を兼ね備えた半導体メモリとして、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。この特徴を利用して、強誘電体メモリは、ＩＣカードやＲＦＩＤタグ等の記憶媒体として使用される。

この種の強誘電体メモリでは、メモリセルから読み出される電荷に対応する読み出し電圧が、リファレンス電圧と比較され、メモリセルに保持されていたデータの論理値が判定される。例えば、リファレンス電圧は、複数のビット線に読み出される複数の読み出し電圧の最大電圧と最少電圧の平均値に設定される（例えば、特許文献１参照）。

また、近時、ビット線ＧＮＤセンス方式と称する強誘電体メモリが提案されている（例えば、特許文献２参照）。この強誘電体メモリは、ビット線にソースが接続されたｐＭＯＳトランジスタ（電荷転送回路）と、ｐＭＯＳトランジスタのドレインに接続された電荷蓄積回路とを有している。ｐＭＯＳトランジスタは、プレート線を立ち上げる前にゲート・ソース間電圧が閾値電圧と同じ値に初期設定される。読み出し動作においてプレート線に電圧を印加したときに、ｐＭＯＳトランジスタは、ビット線の電圧の上昇に応じてオンする。これにより、メモリセルからビット線に読み出される電荷は、ｐＭＯＳトランジスタを介して電荷蓄積回路に転送される。そして、メモリセルに保持されていたデータの論理値は、電荷蓄積回路に転送された電荷量に応じて判定される。
特開２００２−１５７８７６号公報 特開２００２−１３３８５７号公報

一般に、強誘電体キャパシタの容量値は、製造時のばらつきが大きい。このばらつきにより、高論理レベルおよび低論理レベルに対応する読み出し電圧、およびリファレンス電圧もばらつく。これにより、読み出し電圧とリファレンス電圧との差はばらつき、読み出しマージンは低下する。

本発明の目的は、キャパシタで構成されるメモリセルを有する半導体メモリにおいて、読み出しマージンを向上することである。特に、キャパシタの容量値がばらつく場合にも、読み出しマージンが低下することを防止することである。さらに、リファレンス電圧をメモリセルに保持されたデータを用いて生成する場合に、リファレンス電圧のばらつきを防止し、読み出しマージンを向上することである。

レギュラーメモリセルのセルキャパシタは、高論理レベルまたは低論理レベルに対応する電荷を蓄積する。リファレンスメモリセルのセルキャパシタは、高論理レベルに対応する電荷を蓄積する。レギュラープリセンスアンプは、レギュラーキャパシタを有し、レギュラーキャパシタに蓄積された電荷に応じたレギュラー読み出し電圧を生成する。レギュラーキャパシタは、高論理レベルを保持するレギュラーメモリセルから読み出される電荷により飽和される。このとき、飽和電圧がレギュラーキャパシタから読み出される。レギュラーキャパシタは、低論理レベルを保持するレギュラーメモリセルに保持されていた電荷では飽和されない。このとき、飽和電圧よりも低い読み出し電圧がレギュラーキャパシタから読み出される。リファレンスプリセンスアンプは、高論理レベルを保持するリファレンスメモリセルから読み出される電荷により飽和されて、飽和電圧が読み出されるリファレンスキャパシタを有し、飽和電圧をリファレンス読み出し電圧として生成する。差動センスアンプは、レギュラー読み出し電圧と、リファレンス読み出し電圧より第１電圧だけ低いリファレンス電圧との差を差動増幅し、メモリセルに保持されていたデータの論理を生成する。

高論理レベルに対応するレギュラー読み出し電圧およびリファレンス読み出し電圧は、飽和電圧であるため、そのばらつきは小さい。換言すれば、レギュラーメモリセルおよびリファレンスメモリセルのキャパシタの特性がばらつく場合にも、レギュラー読み出し電圧およびリファレンス読み出し電圧のばらつきを小さくできる。このため、リファレンス読み出し電圧から第１電圧だけ低いリファレンス電圧のばらつきも小さくできる。したがって、高論理レベルに対応するレギュラー読み出し電圧とリファレンス電圧との差のばらつきを小さくでき、第１電圧を最小限の値に設定できる。第１電圧を最小限にできるため、リファレンス電圧と低論理レベルに対応するレギュラー読み出し電圧との差を相対的に大きくできる。この結果、センスアンプは、リファレンス電圧とレギュラー読み出し電圧と差を確実に差動増幅できる。すなわち、読み出しマージンを向上できる。

例えば、レギュラープリセンスアンプは、レギュラービット線に接続されたレギュラー電荷転送回路と、レギュラーキャパシタを含むレギュラー電荷蓄積回路とを有する。レギュラー電荷蓄積回路は、レギュラー読み出しノードを介してレギュラー電荷転送回路に接続され、読み出し動作時にレギュラーメモリセルからレギュラービット線に読み出される電荷を蓄積し、蓄積された電荷に応じてレギュラー読み出しノードにレギュラー読み出し電圧を生成する。リファレンスプリセンスアンプは、リファレンスビット線に接続されたリファレンス電荷転送回路と、リファレンスを含むリファレンス電荷蓄積回路とを有する。リファレンス電荷蓄積回路は、リファレンス出力ノードを介してリファレンス電荷転送回路に接続され、読み出し動作時にリファレンスメモリセルからリファレンスビット線に読み出される高論理レベルに対応する電荷を蓄積し、蓄積された電荷に応じてリファレンス読み出しノードにリファレンス読み出し電圧を生成する。電圧変換回路は、リファレンス読み出し電圧に基づいて、リファレンス読み出し電圧より第１電圧だけ低いリファレンス電圧を生成する。

例えば、ダミーメモリセルは、レギュラービット線およびリファレンスビット線にそれぞれ接続され、読み出し動作時にビット線に電荷を出力する。例えば、ダミーメモリセルは、低論理レベルに対応する電荷を蓄積する。ダミーメモリセルにより、読み出し動作時にビット線に読み出される電荷量は増加する。これにより、高論理レベルに対応するレギュラー読み出し電圧およびリファレンス読み出し電圧を飽和電圧まで上昇させることができる。この結果、第１電圧を最小限の値にできるため、リファレンス電圧と低論理レベルに対応するレギュラー読み出し電圧との差を大きくできる。すなわち、読み出しマージンを向上できる。

例えば、レギュラーレベルシフタは、レギュラープリセンスアンプに接続され、レギュラー読み出し電圧を所定値だけシフトしたレギュラーシフト電圧を生成する。リファレンスレベルシフタは、リファレンスプリセンスアンプに接続され、リファレンス読み出し電圧を所定値だけシフトしたリファレンスシフト電圧を生成する。電圧変換回路は、リファレンスシフト電圧より第１電圧だけ低いリファレンス電圧を生成する。差動センスアンプは、レギュラーシフト電圧をレギュラー読み出し電圧として受け、レギュラーシフト電圧とリファレンス電圧との差を差動増幅する。レベルシフタにより、レギュラー読み出し電圧およびリファレンス電圧を、センスアンプが差動増幅可能な値に変換できる。この結果、センスアンプの動作マージンを大きくでき、読み出しマージンを向上できる。

例えば、半導体メモリは、リファレンスメモリセルに形成され、低論理レベルに対応する電荷を蓄積するセルキャパシタと、低論理レベルに対応するセルキャパシタに接続されたリファレンスビット線と、低論理レベルに対応するリファレンスビット線に接続されたリファレンスプリセンスアンプと、低論理レベルに対応するリファレンスプリセンスアンプに接続されたリファレンスレベルシフタとを有する。すなわち、リファレンスメモリセルは、相補のデータを記憶する。一対のリファレンスビット線、一対のリファレンスプリセンスアンプおよび一対のリファレンスレベルシフタが、リファレンスメモリセルの一対のセルキャパシタに対応して形成される。

レギュラーレベルシフタは、一端がレギュラー読み出しノードに接続されたレギュラーキャパシタと、ゲートがレギュラーキャパシタの他端に接続され、ソースからレギュラーシフト電圧を出力するレギュラーソースフォロアトランジスタと、レギュラーソースフォロアトランジスタのソースに接続されたレギュラー負荷回路とを有する。各リファレンスレベルシフタは、一端が対応するリファレンス読み出しノードに接続されたリファレンスキャパシタと、ゲートがリファレンスキャパシタの他端に接続され、ソースからリファレンスシフト電圧を出力するリファレンスソースフォロアトランジスタと、リファレンスソースフォロアトランジスタのソースに接続されたリファレンス負荷回路とを有する。

電圧変換回路は、一対のリファレンスレベルシフタにそれぞれ接続され、出力が互いに接続された一対のソースフォロア回路を有する。各ソースフォロア回路は、ゲートが対応するリファレンスキャパシタの他端に接続され、共通の出力からリファレンス電圧を出力するソースフォロアトランジスタと、対応するソースフォロアトランジスタのソースに接続された負荷回路とを有する。一対のソースフォロア回路の出力を互いに接続しているため、リファレンス電圧は、一対のソースフォロア回路のうち、高論理レベルを保持するセルキャパシタ（リファレンスメモリセル）に対応するソースフォロア回路が出力する電圧に設定される。また、一方のソースフォロア回路に対して一対の負荷回路が並列に接続されるため、リファレンス電圧を、高論理レベルに対応するレギュラー読み出し電圧に比べて確実に第１電圧だけ低く設定できる。したがって、上述したように、第１電圧を最小限の値に設定でき、読み出しマージンを向上できる。

例えば、半導体メモリは、一対のリファレンスレベルシフタからそれぞれ出力されるリファレンスシフト電圧の差を差動増幅し、リファレンスメモリセルに保持されていたデータの論理を生成する差動センスアンプを有する。これにより、半導体メモリの外部から供給されるデータを、レギュラーメモリセルだけでなく、リファレンスメモリセルに書き込むことができる。

例えば、レギュラー負荷回路は、ゲートがレギュラー読み出しノードに接続されたトランジスタである。リファレンス負荷回路およびソースフォロア回路の負荷回路の各々は、ゲートが対応するリファレンス読み出しノードに接続されたトランジスタである。

キャパシタで構成されるメモリセルを有する半導体メモリにおいて、読み出しマージンを向上できる。

第１の実施形態を示すブロック図である。 第１の実施形態の読み出し動作を示すタイミング図である。 第２の実施形態を示すブロック図である。 第２の実施形態の読み出し動作を示すタイミング図である。 第３の実施形態を示すブロック図である。 第３の実施形態の読み出し動作を示すタイミング図である。 第４の実施形態を示すブロック図である。 図７に示したレギュラーメモリセル、レギュラープリセンスアンプおよびレギュラーレベルシフタの詳細を示す回路図である。 図７に示したリファレンスメモリセル、リファレンスプリセンスアンプ、リファレンスレベルシフタおよび電圧変換回路の詳細を示す回路図である。 図７に示したセンスアンプの詳細を示す回路図である。 第４の実施形態における強誘電体メモリの読み出し動作を示すタイミング図である。 図１１に示した読み出し動作の詳細を示す波形図である。 図１２に示した読み出し動作における読み出しマージンを示す説明図である。 本発明者が、図１から図１３および図１９から図２０に示した強誘電体メモリを提案する前に検討した強誘電体メモリを示すブロック図である。 図１４に示したツインセンスアンプの詳細を示す回路図である。 図１４に示した強誘電体メモリの読み出し動作の詳細を示す波形図である。 図１４に示した強誘電体メモリにおいて、正常な読み出し動作が実行されるときの読み出しマージンを示す説明図である。 図１４に示した強誘電体メモリにおいて、誤った読み出し動作が実行されるときのワーストの読み出しマージンを示す説明図である。 第５の実施形態の要部を示す回路図である。 第５の実施形態の要部を示す回路図である。 上述した第１から第５の実施形態の半導体メモリが搭載されるシステムの概要を示すブロック図である。

以下、実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｘ”の付く信号および先頭に”／”の付く信号は、負論理を示している。

図１は、第１の実施形態を示している。半導体メモリＭＥＭは、レギュラーメモリセルＭＣと、レギュラーメモリセルＭＣにレギュラービット線ＢＬを介して接続されたレギュラープリセンスアンプＰＳＡと、リファレンスメモリセルＲＭＣと、リファレンスメモリセルＲＭＣにリファレンスビット線ＲＢＬを介して接続されたリファレンスプリセンスアンプＲＰＳＡと、リファレンスプリセンスアンプＲＰＳＡに接続された電圧変換回路ＶＣＮＶと、差動センスアンプＳＡとを有している。なお、実際の半導体メモリＭＥＭは、複数のリアルメモリセルＭＣを有している。リファレンスメモリセルＲＭＣは、所定数のリアルメモリセルＭＣ毎に形成される。レギュラープリセンスアンプＰＳＡおよびリファレンスプリセンスアンプＲＰＳＡは、例えば、後述する図８および図９と同じ回路で構成してもよい。

レギュラーメモリセルＭＣは、一端および他端がプレート線ＰＬおよびビット線ＢＬに接続されたセルキャパシタＣＰ１を有している。例えば、セルキャパシタＣＰ１は、強誘電体材料や酸化膜を用いて可変容量キャパシタとして構成される。メモリセルＭＣのキャパシタＣＰ１は、書き込み動作により高論理レベル”１”または低論理レベル”０”に対応する電荷を蓄積可能な容量値に設定される。レギュラーメモリセルＭＣは、半導体メモリＭＥＭの外部から供給されるデータを保持する。リファレンスメモリセルＲＭＣの構造は、例えば、レギュラーメモリセルＭＣと同じである。リファレンスメモリセルＲＭＣのセルキャパシタＣＰ１は、常に高論理レベル”１”に対応する電荷を蓄積可能な容量値に設定される。例えば、メモリセルＭＣの書き込み動作において、常に高論理レベル”１”が、リファレンスメモリセルＲＭＣに書き込まれる。以下、高論理レベル”１”および低論理レベル”０”は、データ”１”およびデータ”０”とも称する。

レギュラープリセンスアンプＰＳＡは、レギュラービット線ＢＬに接続されたレギュラー電荷転送回路ＣＴと、レギュラー読み出しノードＶＲＤを介してレギュラー電荷転送回路ＣＴに接続されたレギュラー電荷蓄積回路ＣＳとを有している。電荷転送回路ＣＴは、例えば、ソースおよびドレインがビット線ＢＬおよび読み出しノードＶＲＤにそれぞれ接続されたｐＭＯＳトランジスタを有する。ｐＭＯＳトランジスタのゲート電圧は、ゲート・ソース間電圧がｐＭＯＳトランジスタの閾値電圧にほぼ等しくなるように設定される。これにより、メモリセルＭＣからビット線ＢＬに電荷が読み出され、ビット線ＢＬの電圧が上昇したときに、ｐＭＯＳトランジスタがオンし、ビット線ＢＬ上の電荷は、読み出しノードＶＲＤに転送される。電荷の転送により、ビット線ＢＬの電圧は、読み出し動作の開始時の電圧（例えば、接地電圧）に保持される。

電荷蓄積回路ＣＳは、読み出し動作時にメモリセルＭＣからビット線ＢＬに読み出される電荷を蓄積するために、一端が読み出しノードＶＲＤに接続されたキャパシタＣＰ２を有している。特に図示していないが、例えば、キャパシタＣＰ２の他端は、読み出し動作時に低レベルに設定される制御信号線に接続されている。電荷蓄積回路ＣＳは、キャパシタＣＰ２に蓄積された電荷に応じて読み出しノードＶＲＤにレギュラー読み出し電圧を生成する。

リファレンスプリセンスアンプＲＰＳＡの回路構成は、レギュラープリセンスアンプＰＳＡと同じであり、リファレンス電荷転送回路ＲＣＴおよびリファレンス電荷蓄積回路ＲＣＳを有している。電荷転送回路ＲＣＴは、例えば、ソースおよびドレインリファレンスビット線ＲＢＬおよびリファレンス読み出しノードＲＶＲＤにそれぞれ接続されたｐＭＯＳトランジスタを有する。電荷蓄積回路ＲＣＳは、読み出し動作時にリファレンスメモリセルＲＭＣからリファレンスビット線ＲＢＬに読み出される電荷を蓄積するために、一端がリファレンス読み出しノードＲＶＲＤに接続されたキャパシタＣＰ２を有している。電荷蓄積回路ＲＣＳは、キャパシタＣＰ２に蓄積された電荷に応じてリファレンス読み出しノードＲＶＲＤにリファレンス読み出し電圧を生成する。

電圧変換回路ＶＣＮＶは、リファレンス読み出し電圧ＲＶＲＤを受け、このリファレンス読み出し電圧ＲＶＲＤより第１電圧（例えば、１００ｍＶ）だけ低いリファレンス電圧ＶＲＥＦを生成する。差動センスアンプＳＡは、レギュラー読み出し電圧ＶＲＤとリファレンス電圧ＶＲＥＦとの差を差動増幅し、差動増幅した値をレギュラーメモリセルＭＣに保持されているデータの論理値としてラッチし、ラッチした論理値を出力信号ＳＡＯＵＴとして出力する。差動センスアンプＳＡは、センスアンプ活性化信号ＳＡＯＮ（後述する第４の実施形態のタイミング信号Ｔ６に対応）の高レベルへの変化に同期して、差動増幅を開始する。

図２は、第１の実施形態の読み出し動作を示している。読み出し動作では、まず、プレート線ＰＬが高レベルに変化する（図２（ａ））。プレート線ＰＬの変化に応答して、メモリセルＭＣ、ＲＭＣからビット線ＢＬ、ＲＢＬにそれぞれ電荷が読み出される（図２（ｂ））。メモリセルＭＣがデータ”１”を記憶している場合、ビット線ＢＬに読み出される電荷量は相対的に多い。メモリセルＭＣがデータ”０”を記憶している場合、ビット線ＢＬに読み出される電荷量は相対的に少ない。メモリセルＲＭＣは、常にデータ”１”を記憶しているため、メモリセルＲＭＣからビット線ＲＢＬに読み出される電荷量は、データ”１”を記憶しているメモリセルＭＣからビット線ＢＬに読み出される電荷量と同じである。

ビット線ＢＬ、ＲＢＬの電圧が上昇すると、電荷転送回路ＣＴ、ＲＣＴは動作する。ビット線ＢＬ、ＲＢＬの電荷は、電荷蓄積回路ＣＳ、ＲＣＳに転送、蓄積され、読み出しノードＶＲＤ、ＲＶＲＤの電圧は上昇する。ここで、電荷蓄積回路ＣＳ、ＲＣＳのキャパシタＣＰ２は、データ”１”を保持するメモリセルＭＣ、ＲＭＣから読み出される電荷により飽和され、かつデータ”０”を保持するメモリセルＭＣから読み出される電荷によっては飽和されない容量値に設計されている。このため、読み出しノードＶＲＤ、ＲＶＲＤの電圧は、データ”１”を保持するメモリセルＭＣ、ＲＭＣから読み出される電荷により、読み出し電圧ＶＲＤ、ＲＶＲＤの上限値である飽和電圧ＶＳＡＴに到達する（図２（ｃ））。読み出し電圧ＶＲＤ（”１”）およびＲＶＲＤを示す2本のラインは、電圧のばらつきを示している。ばらつきは、例えば、メモリセルＭＣ、ＲＭＣのキャパシタＣＰ１の容量値のばらつきに依存して発生する。読み出し電圧ＶＲＤ（”１”）およびＲＶＲＤのばらつきは、プレート線ＰＬが立ち上がってからの時間に依存して異なる。具体的には、ばらつきは、時間ととともに徐々に大きくなった後、飽和電圧ＶＳＡＴに到達するまでに小さくなる。飽和電圧ＶＳＡＴに到達後のばらつきは、極めて小さい。

一方、データ”０”を保持するメモリセルＭＣから読み出される電荷によっては、読み出し電圧ＶＲＤは、飽和電圧ＶＳＡＴに到達しない（図２（ｄ））。データ”０”に対応する読み出し電圧ＶＲＤ（”０”）のばらつきは、時間とともに大きくなる。このばらつきも、例えば、メモリセルＭＣのキャパシタＣＰ１の容量値のばらつきに依存して発生する。データ”０”に対応する読み出し電圧ＶＲＤのばらつきを考慮して、データ”０”に対応する読み出し電圧ＶＲＤ（平均値ＶＡＶ）とリファレンス電圧ＶＲＥＦの差は、データ”１”に対応する読み出し電圧ＶＲＤとリファレンス電圧ＶＲＥＦの差より大きく設定される。

電圧変換回路ＶＣＮＶは、読み出し電圧ＲＶＲＤ（飽和電圧ＶＳＡＴ）よりわずかに低く、かつデータ”０”に対応する読み出し電圧ＶＲＤより高いリファレンス電圧ＶＲＥＦを生成する。リファレンス電圧ＶＲＥＦは、データ”１”に対応する読み出し電圧ＲＶＲＤのみを用いて生成されるため、読み出し電圧ＲＶＲＤ、ＶＲＤとリファレンス電圧ＶＲＥＦの差（第1電圧）のばらつきは小さい。換言すれば、レギュラーメモリセルＭＣおよびリファレンスメモリセルＲＭＣのキャパシタＣＰ１の特性がばらつく場合にも、読み出し電圧ＶＲＤ（”１”）およびＲＶＲＤより第1電圧だけ低いリファレンス電圧ＶＲＥＦを高い精度で生成できる。

読み出し電圧ＶＲＤ、ＲＶＲＤが飽和電圧ＶＳＡＴに到達した後、センスアンプ活性化信号ＳＡＯＮが高レベルに変化され、センスアンプＳＡは、増幅動作を開始する（図２（ｅ））。センスアンプＳＡは、ばらつきの小さい読み出し電圧ＶＲＤ（”１”）とリファレンス電圧ＶＲＥＦの差を確実に差動増幅できる。あるいは、センスアンプＳＡは、読み出し電圧ＶＲＤ（”０”）とリファレンス電圧ＶＲＥＦの差（電圧差が大きい）を確実に差動増幅できる。そして、上述したように出力信号ＳＡＯＵＴが生成される。

以上、第1の実施形態では、データ”１”に対応するレギュラー読み出し電圧ＶＲＤと、リファレンス電圧ＶＲＥＦとの差である第１電圧のばらつきを小さくできる。このため、リファレンス電圧ＶＲＥＦとデータ”０”に対応するレギュラー読み出し電圧ＶＲＤとの差を相対的に大きくできる。この結果、リファレンス電圧ＶＲＥＦとレギュラー読み出し電圧ＶＲＤと差を確実に差動増幅でき、読み出しマージンを向上できる。換言すれば、メモリセルＭＣ、ＲＭＣのキャパシタＣＰ１の容量値がばらついたり、変動した場合にも、読み出しマージンが低下することを防止できる。

図３は、第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、第１の実施形態にレギュラーレベルシフタＳＦＴおよびリファレンスレベルシフタＲＳＦＴを追加して構成されている。例えば、レベルシフタＳＦＴ、ＲＳＦＴは、読み出し電圧ＶＲＤ、ＲＶＲＤを、差動センスアンプＳＡに入力可能な電圧に変換する。その他の構成は、第１の実施形態と同じである。

レベルシフタＳＦＴは、レギュラープリセンスアンプＰＳＡに接続され、読み出し電圧ＶＲＤを所定値だけシフトしたレギュラーシフト電圧ＶＳＦＴを生成する。レベルシフタＲＳＦＴは、リファレンスプリセンスアンプＲＰＳＡに接続され、読み出し電圧ＲＶＲＤを所定値だけシフトしたリファレンスシフト電圧ＲＶＳＦＴを生成する。電圧変換回路ＶＣＮＶは、リファレンスシフト電圧ＲＶＳＦＴより第１電圧（例えば、１００ｍＶ）だけ低いリファレンス電圧ＶＲＥＦを生成する。レベルシフタＳＦＴ、ＲＳＦＴは、互いに同じ回路である。このため、上記所定値は、互いに等しく、シフト電圧ＶＳＦＴと読み出し電圧ＶＲＤの差は、シフト電圧ＲＶＳＦＴと読み出し電圧ＲＶＲＤの差に等しい。

センスアンプＳＡは、レギュラーシフト電圧ＶＳＦＴをレギュラー読み出し電圧として受け、レギュラーシフト電圧ＶＳＦＴとリファレンス電圧ＶＲＥＦとの差を差動増幅し、増幅により生成された論理値を出力信号ＳＡＯＵＴとして出力する。

図４は、第２の実施形態の読み出し動作を示している。第１の実施形態と同じ動作については、詳細な説明は省略する。この実施形態では、例えば、読み出し電圧ＶＲＤ、ＲＶＲＤは、負電圧である。レベルシフタＳＦＴ、ＲＳＦＴは、負の読み出し電圧ＶＲＤ、ＲＶＲＤを正のシフト電圧ＶＳＦＴ、ＲＶＳＦＴに変換する。シフト電圧ＶＳＦＴ（”１”）、ＲＶＳＦＴ、ＶＳＦＴ（”０”）およびリファレンス電圧ＶＲＥＦの関係（電圧差）は、第１の実施形態（図２）の読み出し電圧ＶＲＤ（”１”）、ＲＶＲＤ、ＶＲＤ（”０”）およびリファレンス電圧ＶＲＥＦの関係と同じである。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、レベルシフタＳＦＴ、ＲＳＦＴにより、レギュラー読み出し電圧ＶＲＤおよびリファレンス電圧ＶＲＥＦを、センスアンプＳＡが差動増幅可能な値に変換できる。この結果、センスアンプＳＡの動作マージンを大きくでき、読み出しマージンを向上できる。

図５は、第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、半導体メモリＭＥＭは、第２の実施形態の実施形態のリファレンスメモリセルＲＭＣの代わりに、相補の論理レベル”１”、”０”をそれぞれ保持する一対のキャパシタＣＰ１を有するリファレンスメモリセルＲＭＣを有している。リファレンスプリセンスアンプＲＰＳＡおよびリファレンスレベルシフタＲＳＦＴは、リファレンスメモリセルＲＭＣのキャパシタＣＰ１毎に形成されている。電圧変換回路ＶＣＮＶは、一対のリファレンスレベルシフタＲＳＦＴに接続されている。また、半導体メモリＭＥＭは、リファレンスメモリセルＲＭＣに保持されているデータの論理値を読み出すための差動センスアンプＲＳＡを有している。すなわち、この実施形態では、メモリＭＥＭは、外部から供給されるデータを、レギュラーメモリセルＭＣだけでなく、リファレンスメモリセルＲＭＣにも保持する。その他の構成は、第２の実施形態と同じである。

レベルシフタＳＦＴは、レギュラーキャパシタＣＰ３、レギュラーソースフォロアトランジスタＳＦおよびレギュラー負荷回路ＬＤ（電流源）を有している。レギュラーキャパシタＣＰ３は、一端がレギュラー読み出しノードＶＲＤに接続されている。レギュラーソースフォロアトランジスタＳＦ（ｎＭＯＳトランジスタ）は、入力（ゲート）をレギュラーキャパシタＣＰ３の他端に接続し、ドレインを電源線等の電圧線に接続し、出力（ソース）からレギュラーシフト電圧ＶＳＦＴを出力する。レギュラー負荷回路ＬＤ（ｐＭＯＳトランジスタ）は、入力（ゲート）を読み出しノードＶＲＤに接続し、ドレインを接地線等の電圧線に接続し、ソースをレギュラーソースフォロアトランジスタＳＦのソース（ＶＳＦＴ）に接続している。

読み出し動作時にプリセンスアンプＰＳＡが動作し、読み出し電圧ＶＲＤがビット線ＢＬから転送される電荷により上昇したとき、レギュラーソースフォロアトランジスタＳＦのゲート電圧は、レギュラーキャパシタＣＰ３のカップリング作用により上昇する。ゲート電圧の上昇により、レギュラーシフト電圧ＶＳＦＴは、読み出し電圧ＶＲＤに追従して上昇する。これにより、例えば、負電圧の読み出し電圧ＶＲＤを、センスアンプＳＡに入力可能な正電圧に変換できる。

リファレンスレベルシフタＲＳＦＴは、レギュラーレベルシフタＳＦＴと同じ回路である。すなわち、リファレンスレベルシフタＲＳＦＴは、一端がリファレンス読み出しノードＲＶＲＤ１またはＲＶＲＤ０に接続されたリファレンスキャパシタＣＰ３、リファレンスソースフォロアトランジスタＳＦおよびリファレンス負荷回路ＬＤ（電流源）を有している。リファレンスソースフォロアトランジスタＳＦは、入力（ゲート）をリファレンスキャパシタＣＰ３の他端に接続し、ドレインを電源線等の電圧線に接続し、出力（ソース）からリファレンスシフト電圧ＲＶＳＦＴ１またはＲＶＳＦＴ０を出力する。リファレンス負荷回路ＬＤ（ｐＭＯＳトランジスタ）は、入力（ゲート）を読み出しノードＲＶＲＤ１またはＲＶＲＤ０に接続し、ドレインを接地線等の電圧線に接続し、ソースをリファレンスフォロアトランジスタＳＦのソース（ＲＶＳＦＴ）に接続している。レベルシフタＲＳＦＴの動作は、レベルシフタＳＦＴの動作と同じである。

電圧変換回路ＶＣＮＶは、一対のリファレンスレベルシフタＲＳＦＴに接続され、出力がリファレンス電圧ＶＲＥＦの出力ノードに互いに接続された一対のソースフォロア回路ＳＦＣを有している。各ソースフォロア回路ＳＦＣは、ソースフォロアトランジスタＳＦと、ソースフォロアトランジスタＳＦに接続された負荷回路ＬＤとを有している。ソースフォロアトランジスタＳＦは、入力（ゲート）を、対応するレギュラーキャパシタＣＰ３の他端に接続し、ドレインを電源線等の電圧線に接続し、出力（ソース）をリファレンス電圧ＶＲＥＦの出力ノードに接続している。負荷回路ＬＤ（ｐＭＯＳトランジスタ）は、入力（ゲート）を読み出しノードＲＶＲＤ１またはＲＶＲＤ０に接続し、ドレインを接地線等の電圧線に接続し、ソースをレギュラーソースフォロアトランジスタＳＦのソース（ＶＲＥＦ）に接続している。

各ソースフォロア回路ＳＦＣは、読み出し電圧ＲＶＲＤ１またはＲＶＲＤ０に追従してノードＶＲＥＦにレベル変換した電圧を出力する。ソースフォロア回路ＳＦＣの出力ノードＶＲＥＦは、互いに接続されている。このため、リファレンス電圧ＶＲＥＦは、データ”１”を保持するメモリセルＲＭＣに対応し、ゲート電圧が高いソースフォロアトランジスタＳＦの動作により決まる。但し、ゲート電圧の高いソースフォロアトランジスタＳＦに対して、２つの負荷回路ＬＤが並列に接続されている。このため、一対のソースフォロア回路ＳＦＣは、１つのソースフォロア回路ＳＦＣと比べて２倍の電流が流れる。したがって、リファレンス電圧ＶＲＥＦは、データ”１”を保持するメモリセルＭＣに対応するシフト電圧ＶＳＦＴより第１電圧だけ低くなる。

センスアンプＲＳＡは、センスアンプＳＡを同じ回路である。センスアンプＲＳＡは、リファレンスシフト電圧ＲＶＳＦＴ１、ＲＶＳＦＴ０の差を差動増幅し、差動増幅した値をリファレンスメモリセルＲＭＣに保持されているデータの論理値としてラッチし、ラッチした論理値を出力信号ＲＳＡＯＵＴとして出力する。

図６は、第３の実施形態の読み出し動作を示している。リファレンスシフト電圧ＲＶＳＦＴ１（”１”）、ＲＶＳＦＴ０（”１”）の値は、シフト電圧ＶＳＦＴ（”１”）の値と同じである。リファレンスシフト電圧ＲＶＳＦＴ１（”０”）、ＲＶＳＦＴ０（”０”）の値は、シフト電圧ＶＳＦＴ（”０”）の値と同じである。リファレンスメモリセルＲＭＣに対応するセンスアンプＲＳＡは、十分に大きい電圧差（リファレンスシフト電圧ＲＶＳＦＴ１、ＲＶＳＦＴ０の差）を差動増幅するため、メモリセルＲＭＣに保持されているデータの論理値を確実に読み出すことができる。その他の波形は、第２の実施形態（図４）と同じである。

この実施形態では、上述したように、電圧変換回路ＶＣＮＶは、出力ノードＶＲＥＦを互いに接続した一対のソースフォロア回路ＳＦＣにより構成される。このため、リファレンス電圧ＶＲＥＦの値を、シフト電圧ＶＳＦＴ（”１”）より第１電圧だけ低い電圧に確実に設定できる。第１電圧は、例えば、約２００ｍＶである。

以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、電圧変換回路ＶＣＮＶを一対のソースフォロア回路ＳＦＣにより構成することにより、シフト電圧ＶＳＦＴ（”１”）より第１電圧だけ低いリファレンス電圧ＶＲＥＦを高い精度で生成できる。したがって、第１電圧を最小限の値に設定でき、読み出しマージンを向上できる。また、半導体メモリＭＥＭの外部から供給されるデータを、レギュラーメモリセルＭＣだけでなく、リファレンスメモリセルＲＭＣに書き込むことができる。

図７は、第４の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、半導体メモリＭＥＭは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、ＩＣカードや無線タグ（ＲＦＩＤ）等の記憶媒体や、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、ロウデコーダＲＤＥＣ、タイミング生成回路ＴＧＥＮ、コラムデコーダＣＤＥＣ、プレートドライバＰＤ、ワードドライバＷＤ、メモリコアＣＯＲＥおよびデータ出力バッファＢＵＦを有している。図７では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なデータ入力バッファおよびライトアンプ等の回路は、記載を省略している。

アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ロウデコーダＲＤＥＣは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤおよびプレートドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をデータ出力バッファＢＵＦ等に出力する。

コマンドバッファＣＭＤＢは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号をコマンド端子を介して受信し、受信した信号を解読し、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺをタイミング生成回路ＴＧＥＮに出力する。タイミング生成回路ＴＧＥＮは、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを受け、プレートドライバＰＤ、ワードドライバＷＤ、データ出力バッファＢＵＦ、プリセンスアンプＰＳＡおよびセンスアンプＳＡ等を動作させるタイミング信号Ｔ１−Ｔ５、およびセンスアンプＳＡを動作するためタイミング信号Ｔ６等を順次に出力する。

プレートドライバＰＤは、タイミング生成回路ＴＧＥＮからのタイミング信号およびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間高レベルに保持される。ワードドライバＷＤは、タイミング生成回路ＴＧＥＮからのタイミング信号およびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のワード線ＷＬを選択する。選択されたワード線ＷＬは、所定の期間高レベルに保持される。

メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、レギュラープリセンスアンプＰＳＡ（ビット線ＧＮＤセンス回路）、リファレンスプリセンスアンプＲＰＳＡ（ビット線ＧＮＤセンス回路）、レギュラーレベルシフタＳＦＴ、リファレンスレベルシフタＲＳＦＴ、電圧変換回路ＶＣＮＶ、レギュラーセンスアンプＳＡおよびリファレンスセンスアンプＲＳＡを有している。メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣを有している。レギュラービット線対ＢＬ（ＢＬ０、ＢＬ１、...ＢＬｎ）に接続されたメモリセルＭＣは、レギュラーメモリセルである。レギュラーメモリセルは、図８に示すように、いわゆる１Ｔ１Ｃタイプである。リファレンスメモリセルＲＭＣは、相補のリファレンスビット線ＢＬ０Ｘ、ＢＬ０に接続された一対のメモリセルＭＣにより構成されている。リファレンスメモリセルＲＭＣは、いわゆる２Ｔ２Ｃタイプである。リファレンスメモリセルＲＭＣ内の一対のメモリセルＭＣは、データ入出力端子Ｉ／Ｏを介して供給されるデータを相補の論理レベルとして記憶する。以降の説明では、レギュラーメモリセルを”レギュラーメモリセルＭＣ”とも称する。

図の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬおよびプレート線ＰＬに接続されている。図の縦方向に並ぶメモリセルＭＣは、ビット線ＢＬ、ＢＬ０またはＢＬ０Ｘに接続されている。プリセンスアンプＰＳＡ、ＲＰＳＡは、読み出し動作時に、メモリセルＭＣからビット線ＢＬ、ＢＬ０またはＢＬ０Ｘに読み出された電荷に応じて読み出し電圧を生成する。レベルシフタＳＦＴは、プリセンスアンプＰＳＡからの読み出し電圧を所定値だけシフトして、出力信号ＯＵＴ（ＯＵＴ１、２、...ｎ；レギュラーシフト電圧）を生成する。レベルシフタＲＳＦＴは、プリセンスアンプＲＰＳＡからの読み出し電圧を所定値だけシフトして、出力信号ＯＵＴ０、ＯＵＴ０Ｘ（リファレンスシフト電圧）を生成する。電圧変換回路ＶＣＮＶは、図９に示すように、レベルシフタＲＳＦＴからの出力電圧に応じてリファレンス電圧ＶＲＥＦを生成する。

センスアンプＳＡは、出力信号ＯＵＴ（ＯＵＴ１、２、...ｎ）とリファレンス電圧ＶＲＥＦとの差を差動増幅して、相補の出力信号ＳＡＯＵＴ（ＳＡＯＵＴ１、２、...ｎ）、ＳＡＯＵＴＸ（ＳＡＯＵＴ１Ｘ、２Ｘ、...ｎＸ）を生成する。センスアンプＲＳＡは、出力信号ＯＵＴ０、ＯＵＴ０Ｘの差を差動増幅して、相補の出力信号ＳＡＯＵＴ０、ＳＡＯＵＴ０Ｘを生成する。プリセンスアンプＰＳＡおよびレベルシフタＳＦＴの詳細は図８に示す。プリセンスアンプＲＰＳＡ、レベルシフタＲＳＦＴおよび電圧変換回路ＶＣＮＶの詳細は図９に示す。センスアンプＳＡ、ＲＳＡの詳細は図１０に示す。

データ出力バッファＢＵＦは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータ（相補のデータ）のうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットで構成されている。この実施形態では、リファレンスメモリセルＲＭＣに保持されている読み出しデータもデータ入出力端子Ｉ／Ｏに出力される。すなわち、リファレンスメモリセルＲＭＣは、リファレンス電圧ＶＲＥＦを生成するためにデータを保持するとともに、強誘電体メモリをアクセスするシステムが使用するデータ（ユーザデータ）を保持する。

図８は、図７に示したレギュラーメモリセル（１Ｔ１Ｃ）、レギュラープリセンスアンプＰＳＡおよびレギュラーレベルシフタＳＦＴの詳細を示している。レギュラーメモリセルＭＣは、１つの強誘電体キャパシタＦ１と１つのアクセストランジスタＮ１（ｎＭＯＳトランジスタ）を有している。強誘電体キャパシタＦ１の一端は、プレート線ＰＬに接続され、強誘電体キャパシタＦ１の他端は、アクセストランジスタＮ１を介してビット線ＢＬに接続されている。アクセストランジスタＮ１のゲートは、ワード線ＷＬに接続されている。

プリセンスアンプＰＳＡは、ビット線初期化回路１０、電荷転送回路１２（チャージトランスファ）、閾値電圧生成回路１６、および電荷蓄積回路１８を有している。ビット線初期化回路１０は、ゲートで制御信号ＢＵＳＧＮＤを受け、ソースが接地線に接続され、ドレインがビット線ＢＬに接続されたｎＭＯＳトランジスタＮ２で構成されている。電荷転送回路１２は、ゲートが閾値電圧生成回路１６の出力ノードＶＴＨＧＴに接続され、ソースがビット線ＢＬに接続され、ドレインが読み出しノードＶＭＩＮＵＳに接続されたｐＭＯＳトランジスタＰ１で構成されている。

閾値電圧生成回路１６は、制御信号ＶＴＨＧＥＮの論理レベルを反転して制御信号ＶＴＨＧＥＮＸを生成するインバータＩ１、インバータＩ１の出力と電荷転送回路１２のゲート（ノードＶＴＨＧＴ）との間に配置されたキャパシタＣ１、ノードＶＴＨＧＴに接続されたクランプ回路１６ａを有している。クランプ回路１６ａは、ソースが接地線に接続され、ゲートおよびドレインがノードＶＴＨＧＴに接続されたｐＭＯＳトランジスタＰ２で構成されている。

電荷蓄積回路１８は、制御信号ＭＩＮＵＳＧＥＮの論理レベルを反転して制御信号ＭＩＮＵＳＧＥＮＸを生成するインバータＩ２と、インバータＩ２の出力とノードＶＭＩＮＵＳとの間に配置されたキャパシタＣ２を有している。電荷蓄積回路１８は、読み出し動作時にメモリセルＭＣからビット線ＢＬに読み出される電荷を蓄積するとともに、蓄積される電荷に応じた読み出し電圧ＶＭＩＮＵＳを生成する。

この例では、キャパシタＣ１、Ｃ２は、強誘電体材料で構成されているが、ゲート絶縁膜等により構成されてもよい。トランジスタＰ１、Ｐ２の基板は、接地線に接続され、各トランジスタＰ１、Ｐ２のドレイン（ＶＭＩＮＵＳまたはＶＴＨＧＴ）と基板との間にＰＮ接合が形成される。このため、ノードＶＭＩＮＵＳおよびＶＴＨＧＴは、ＰＮ接合の順方向電圧（約０．８Ｖ）より上昇することはない。

レベルシフタＳＦＴは、ノードＶＳＨＩＦＴの電圧を初期化するための初期化回路２０、ソースフォロア回路ＳＦＣおよびノードＶＭＩＮＵＳに発生する負電圧を正電圧に変換するためのレギュラーシフトキャパシタＣ３を有している。初期化回路２０は、電源線ＶＤＤと接地線の間に直列に配置されたｐＭＯＳトランジスタＰ３およびｎＭＯＳトランジスタＮ３を有している。トランジスタＰ３のゲートはリセット信号ＲＳＴを受け、トランジスタＮ３のゲートは、スタンバイ信号ＳＴＢＹを受けている。キャパシタＣ３は、ノードＶＳＨＩＦＴとノードＶＭＩＮＵＳの間に配置されている。この例では、キャパシタＣ３は、強誘電体材料で構成されているが、ゲート絶縁膜等により構成されてもよい。

ソースフォロア回路ＳＦＣは、電源線ＶＤＤと接地線の間に直列に配置されたｎＭＯＳトランジスタＮ４（レギュラーソースフォロアトランジスタ）およびｐＭＯＳトランジスタＰ４（レギュラー負荷回路）を有している。トランジスタＮ４のゲートは、ノードＶＳＨＩＦＴに接続されている。トランジスタＰ４のゲートは、ノードＶＭＩＮＵＳに接続されている。そして、ソースフォロア回路ＳＦＣは、電圧ＶＳＨＩＦＴから所定値（トランジスタＮ４の閾値電圧）だけ低い出力信号ＯＵＴ１（レギュラーシフト信号）が、トランジスタＮ４のソースから出力される。

図９は、図７に示したリファレンスメモリセルＲＭＣ、リファレンスプリセンスアンプＲＰＳＡ、リファレンスレベルシフタＲＳＦＴおよび電圧変換回路ＶＣＮＶの詳細を示している。図８と同じ構成の回路については、詳細な説明は省略する。この実施形態では、一対のリファレンスプリセンスアンプＲＰＳＡが、相補のリファレンスビット線ＢＬ０、ＢＬ０Ｘに接続されている。

リファレンスメモリセルＲＭＣは、ｎＭＯＳトランジスタからなるアクセストランジスタ対Ｎ１、Ｎ２および強誘電体キャパシタ対Ｆ１、Ｆ２を有している。リファレンスメモリセルＲＭＣは、一対のレギュラーメモリセルＭＣと同じ構造を有している。すなわち、リファレンスメモリセルＲＭＣの各強誘電体キャパシタＦ１、Ｆ２の構造は、レギュラーメモリセルＭＣの強誘電体キャパシタＦ１の構造と同じである。強誘電体キャパシタＦ１は、一端がアクセストランジスタＮ１を介してビット線ＢＬ０Ｘに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端が転送トランジスタＮ２を介してビット線ＢＬ０に接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ１、Ｆ２は、互いに反対の論理のデータが書き込まれ、その容量値は互いに異なる。これにより、メモリセルＲＭＣは、データ入出力端子Ｉ／Ｏを介して供給されるデータの論理に応じた電荷を蓄積可能である。

プリセンスアンプＲＰＳＡおよびレベルシフタＲＳＦＴの回路構成は、図８に示したプリセンスアンプＰＳＡおよびレベルシフタＳＦＴの回路構成と同じである。電圧変換回路ＶＣＮＶは、第３の実施形態の電圧変換回路ＶＣＮＶ（図５）と同じである。図９の電圧変換回路ＶＣＮＶのｎＭＯＳトランジスタＮ５およびｐＭＯＳトランジスタＰ５は、図５の電圧変換回路ＶＣＮＶのソースフォロアトランジスタＳＦおよび負荷回路ＬＤにそれぞれ対応する。

図１０は、図７に示したセンスアンプ（ラッチセンスアンプ）ＳＡ、ＲＳＡの詳細を示している。センスアンプＳＡ、ＲＳＡは互いに同じ回路であるため、ここでは、センスアンプＳＡを説明する。センスアンプＲＳＡに対して入出力される信号は、図中の括弧内に示す。センスアンプＳＡは、一対のインバータＩ１１、Ｉ１２およびスイッチＳ１１、Ｓ１２で構成されたラッチＬＴと、インバータＩ１３と、スイッチＳ１３、Ｓ１４で構成されている。ラッチＬＴの相補の入出力ノードＳＡＯＵＴ、ＳＡＯＵＴＸは、センスアンプＳＡの出力である。インバータＩ１３は、タイミング信号Ｔ５を反転し、タイミング信号Ｔ５Ｘとして出力する。

スイッチＳ１１（ｐＭＯＳトランジスタ）は、インバータＩ１１、Ｉ１２を電源線ＶＤＤに接続するために、タイミング信号Ｔ５の高レベル中にオンする。スイッチＳ１２（ｎＭＯＳトランジスタ）は、インバータＩ１１、Ｉ１２を接地線ＧＮＤに接続するために、タイミング信号Ｔ５の高レベル中にオンする。スイッチＳ１３、Ｓ１４は、プリセンスアンプＰＳＡの出力信号ＯＵＴのレベルとリファレンス電圧ＶＲＥＦとをラッチＬＴに伝達するために、タイミング信号Ｔ５の低レベル中にオンする。

センスアンプＳＡは、タイミング信号Ｔ５の低レベル中に変化されて動作を停止し、タイミング信号Ｔ５の高レベルへの変化に同期して活性化され、出力信号ＯＵＴ（ノードＳＡＯＵＴ）と、リファレンス電圧ＶＲＥＦ（ＳＡＯＵＴＸ）の電圧差を差動増幅する。この増幅により、メモリセルＭＣから読み出されたデータの論理値は、ラッチＬＴにラッチされる。また、ラッチされた相補のデータ（論理値）は、出力信号ＳＡＯＵＴ、ＳＡＯＵＴＸとして出力される。

図１１は、第４の実施形態における強誘電体メモリの読み出し動作を示している。図中の時刻Ｔ１−Ｔ６は、制御信号Ｔ１−Ｔ６がそれぞれ活性化されるタイミングを示している。まず、初期状態において、ｐＭＯＳトランジスタ１２（電荷転送回路）のゲートおよびドレインにそれぞれ接続されたノードＶＴＨＧＴおよびＶＭＩＮＵＳ（またはＶＭＩＮＵＳ０、ＶＭＩＮＳ０Ｘ；以下同様）は、フローティング状態のためその電圧は不定である。しかし、上述したようにｐＭＯＳトランジスタＰ１のドレイン（ＶＭＩＮＵＳ）と基板との間にＰＮ接合が形成されるため、ノードＶＭＩＮＵＳは、ＰＮ接合の順方向電圧より上昇することはない（図１１（ａ））。

制御信号ＶＴＨＧＥＮおよび制御信号ＭＩＮＵＳＧＥＮは、低レベルに保持されており、ノードＶＴＨＧＥＮＸおよびＭＩＮＵＳＧＥＮＸは、高レベルに保持されている（図１１（ｂ、ｃ））。制御信号ＢＵＳＧＮＤは、高レベルに保持されているため、ｎＭＯＳトランジスタＮ２はオンし、ビット線ＢＬ（または、ＢＬ０、ＢＬ０Ｘ；以下同様）の電圧は、接地電圧に初期化されている（図１１（ｄ））。制御信号ＲＳＴ、ＳＴＢＹは、高レベルに保持されており（図１１（ｅ））、ノードＶＳＨＩＦＴは、低レベルに保持されている（図１１（ｆ））。このため、ソースフォロアトランジスタＮ４はオフし、出力ノードＯＵＴ（または、ＯＵＴ０、ＯＵＴＸ；以下同様）は、接地電圧近傍でフローティング状態になる（図１１（ｇ））。

時刻Ｔ１において、制御信号ＶＴＨＧＥＮが高レベルに変化し、ノードＶＴＨＧＥＮＸは、高レベルから低レベルに変化する（図１１（ｈ））。キャパシタＣ１による容量結合により、ノードＶＴＨＧＥＮＸの低レベルへの変化に応じてノードＶＴＨＧＴの電圧も下がる（図１１（ｉ））。電源電圧ＶＤＤが３Ｖの場合、ノードＶＴＨＧＥＮＸの電圧が３Ｖ下がると、ＶＴＨＧＴの電圧も３Ｖ下がろうとする。しかし、ｐＭＯＳトランジスタＰ２（クランプ回路）は、ノードＶＴＨＧＴの電圧をｐＭＯＳトランジスタＰ２の閾値電圧（例えば、−０．６Ｖ）にクランプする。このため、ノードＶＴＨＧＴの電圧は、一旦立ち下がった後、微分波形を描いて負電圧（−０．６Ｖ）に落ち着く（図１１（ｊ））。このように、閾値電圧生成回路１６は、電荷転送回路１２の入力ノードＶＴＨＧＴを所定の電圧に設定する初期化回路として動作する。

ｐＭＯＳトランジスタＰ１の閾値電圧は、ｐＭＯＳトランジスタＰ２の閾値電圧に等しくなるように設計されている。このため、ノードＶＴＨＧＴの電圧が一旦下がったときに、ｐＭＯＳトランジスタＰ１はオンし、ノードＶＭＩＮＵＳの電圧は、ビット線ＢＬ、ＢＬ０、ＢＬ０Ｘの電圧（接地電圧）まで下がる（図１１（ｋ））。ノードＭＩＮＵＳＧＥＮＸの電圧は、インバータＩ２により高レベル（＝電源電圧ＶＤＤ）に設定されているため、キャパシタＣ２には、その容量値と電源電圧ＶＤＤとの積に対応する電荷が充電される。

時刻Ｔ２において、制御信号ＲＳＴ、ＳＴＢＹが低レベルに変化し、初期化回路２０のトランジスタＮ３がオフし、トランジスタＰ３がオンする（図１１（ｌ））。トランジスタＰ３のオンにより、ノードＶＳＨＩＦＴは高レベル（ＶＤＤ）に変化する（図１１（ｍ））。このとき、ノードＶＭＩＮＵＳは、トランジスタＰ１、Ｎ２を介して接地線に接続されている。このため、キャパシタＣ２の両端に、電源電圧ＶＤＤに相当する電圧が掛かる。ソースフォロアトランジスタＮ４はオンし、出力ノードＯＵＴの電圧は、電源電圧ＶＤＤに対してトランジスタＮ４の閾値電圧だけ低い電圧になる（図１１（ｎ））。その後、制御信号ＲＳＴが高レベルに変化し、トランジスタＰ３はオフする（図１１（ｏ））。トランジスタＰ３のオフによりノードＶＳＨＩＦＴは、フローティング状態になるが、ノードＶＳＨＩＦＴの電圧は、キャパシタＣ３によりほぼ電源電圧ＶＤＤに保持される。これにより、出力ノードＯＵＴの電圧も、電源電圧ＶＤＤに対してトランジスタＮ４の閾値電圧だけ低い電圧に保持される。

時刻Ｔ３において、制御信号ＢＵＳＧＮＤが低レベルに変化し、ビット線ＢＬは、フローティング状態になる（図１１（ｐ））。しかし、ビット線ＢＬの電圧は、それらの寄生容量によりほぼ接地電圧に保持される。

時刻Ｔ４において、制御信号ＭＩＮＵＳＧＥＮが高レベルに変化し、ノードＭＩＮＵＳＧＥＮＸの電圧は高レベルから低レベルに変化する（図１１（ｑ））。ノードＶＭＩＮＵＳの電圧は、キャパシタＣ２の容量結合により、ノードＭＩＮＵＳＧＥＮＸの電圧の低下に伴い低下する（図１１（ｒ））。電源電圧ＶＤＤが３Ｖの場合、ノードＭＩＮＵＳＧＥＮＸの電圧は３Ｖ下がり、ノードＶＭＩＮＵＳの電圧もほぼ３Ｖ下がる。ノードＶＭＩＮＵＳの電圧は、０Ｖに初期化されているため、ノードＭＩＮＵＳＧＥＮＸの電圧変化によりほぼ−３Ｖまで下がる。しかし、寄生容量によるロスにより、ノードＶＭＩＮＵＳは、−３Ｖより高い電圧（例えば、−２．５Ｖ）に変化する。ノードＶＭＩＮＵＳは、キャパシタＣ２によりこの電圧に保持される。このように、電荷蓄積回路１８は、電荷転送回路１２の入出力ノードＶＭＩＮＵＳを所定の電圧に設定し、電荷転送回路１２の電荷転送能力を初期状態に設定する初期化回路としても動作する。

ノードＶＳＨＩＦＴの電圧は、キャパシタＣ３の容量結合の作用により、ノードＶＭＩＮＵＳの電圧の低下とともに低下する（図１１（ｓ））。トランジスタＰ４は、ノードＶＭＩＮＵＳの電圧を受けてオンする。トランジスタＮ４は、ノードＶＳＨＩＦＴの電圧を受けてオフする。これにより、出力ノードＯＵＴ（または、ＯＵＴ０、ＯＵＴ０Ｘ）は、接地電圧に保持される（図１１（ｔ））。以上で、読み出し動作の準備が完了する。

時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する（図１１（ｕ））。ワード線ＷＬの立ち上がりにより、メモリセルＭＣのアクセストランジスタＮ１がオンし、メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２に正電圧が掛かる。メモリセルＭＣがデータ”１”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬに読み出される。メモリセルＭＣがデータ”０”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬに読み出される（図１１（ｖ））。

このとき、ビット線ＢＬの電圧は、上昇しようとする。しかし、ビット線ＢＬの電圧が僅かに上がると、ｐＭＯＳトランジスタＰ１のゲート・ソース間電圧（絶対値）は大きくなる。このため、ｐＭＯＳトランジスタＰ２のドレイン電流が急速に増加し、ビット線ＢＬからノードＶＭＩＮＵＳに、反転電荷に等しい電荷が転送される。これにより、ビット線ＢＬの電圧上昇は抑えられ、ほぼ０Ｖ（接地電圧）に保持される。キャパシタＣ２は、ノードＶＭＩＮＵＳに転送された電荷により放電されるため、ノードＶＭＩＮＵＳの電圧（読み出し電圧）は上昇する（図１１（ｗ））。メモリセルＭＣがデータ”１”を記憶している場合、ノードＶＭＩＮＵＳの電圧は大きく上昇する。メモリセルＭＣがデータ”０”を記憶している場合、ノードＶＭＩＮＵＳの電圧の上昇は小さい。このように、電荷蓄積回路１８のキャパシタＣ２は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。

ノードＶＭＩＮＵＳの電圧の上昇に伴い、キャパシタＣ３の容量結合により、ノードＶＳＨＩＦＴの電圧も上昇する（図１１（ｘ））。出力ノードＯＵＴは、ノードＶＳＨＩＦＴの電圧に追従して、ノードＶＳＨＩＦＴからｎＭＯＳトランジスタＮ４の閾値電圧だけ下がった電圧になる（図１１（ｙ））。したがって、出力ノードＯＵＴの電圧は、ノードＶＭＩＮＵＳの電圧変化に追従して変化する。

時刻Ｔ６において、後述するように、出力ノードＯＵＴの電圧は、センスアンプＳＡによってリファレンス電圧ＶＲＥＦと比較され、メモリセルＭＣに保持された論理レベルが判定される。また、相補の出力ノードＯＵＴ０、ＯＵＴ０Ｘの電圧差は、センスアンプＲＳＡによって比較され、リファレンスメモリセルＲＭＣに保持された論理レベルが判定される（図１１（ｚ））。そして、判定された論理レベルが、読み出しデータ信号としてデータ端子Ｉ／Ｏから出力される。

図１２は、図１１に示した読み出し動作の詳細を示している。図１１と同じ動作については、詳細な説明は省略する。図中の網掛けは、電圧のばらつきを示している。電圧のばらつきは、主に強誘電体キャパシタＦ１、Ｆ２の特性のばらつきに起因して発生する。

データ”１”が書き込まれている強誘電体キャパシタＦ１（またはＦ２；以下同様）に対応するノードＶＭＩＮＵＳ（またはＶＭＩＮＵＳ０、ＶＭＩＮＵＳ０Ｘ；以下同様）の電圧は、データ”０”が書き込まれている強誘電体キャパシタＦ１に対応するノードＶＭＩＮＵＳの電圧より急速に立ち上がる。ここで、プリセンスアンプＰＳＡ、ＲＰＳＡのキャパシタＣ２の容量値は、従来に比べて小さく設計されている。このため、データ”１”が書き込まれている強誘電体キャパシタＦ１に対応するノードＶＭＩＮＵＳの電圧は、このノードの電圧の上限値（ほぼ接地電圧；飽和電圧）まで上昇する。すなわち、キャパシタＣ２に蓄積される電荷は飽和する。このため、ノードＶＭＩＮＵＳの電圧のばらつきは極めて小さく、その分布はシャープである。

データ”０”が書き込まれている強誘電体キャパシタＦ１に対応するノードＶＭＩＮＵＳの電圧は、飽和電圧まで到達しない。このように、キャパシタＣ２の容量値は、データ”１”に対応するノードＶＭＩＮＵＳの電圧が飽和電圧に到達し、データ”０”に対応するノードＶＭＩＮＵＳの電圧が飽和電圧に到達しない値に設定される。

出力電圧ＯＵＴ、ＯＵＴ０、ＯＵＴ０Ｘは、レベルシフタＳＦＴ、ＲＳＦＴにより生成され、ノードＶＭＩＮＵＳの電圧に追従する電圧である。このため、データ”１”およびデータ”０”に対応する出力電圧ＯＵＴ、ＯＵＴ０、ＯＵＴ０Ｘの分布は、電圧値が異なることを除き、ノードＶＭＩＮＵＳ、ＶＭＩＮＵＳ０、ＶＭＩＮＵＳ０Ｘの電圧の分布と同じである。

リファレンス電圧ＶＲＥＦは、電圧変換回路ＶＣＮＶにより、データ”１”に対応するノードＶＭＩＮＵＳ０またはＶＭＩＮＵＳ０Ｘの電圧に基づいて生成される。このため、リファレンス電圧ＶＲＥＦのばらつきは小さく、その分布は、データ”１”に対応する出力電圧ＯＵＴ、ＯＵＴ０、ＯＵＴ０Ｘの分布と同様にシャープである。上述したように、リファレンス電圧ＶＲＥＦは、データ”１”に対応する出力電圧ＯＵＴ、ＯＵＴ０、ＯＵＴ０Ｘより約２００ｍＶ（第１電圧）だけ低い。

そして、時刻Ｔ６において、タイミング信号Ｔ６に同期してセンスアンプＳＡ、ＲＳＡが増幅動作を開始し、レギュラーメモリセルＭＣおよびリファレンスメモリセルＲＭＣからの読み出しデータの論理値をラッチする。

図１３は、図１２に示した読み出し動作における読み出しマージンを示している。図中の分布は、図１２に示した出力電圧ＯＵＴ、ＯＵＴ０、ＯＵＴ０Ｘおよびリファレンス電圧ＶＲＥＦの分布と同じである。図中の白丸は、リファレンス電圧ＶＲＥＦのワースト値を示す。図中の黒丸は、出力電圧ＯＵＴのワースト値を示す。図中の網掛けの丸は、出力電圧ＯＵＴ０、ＯＵＴ０Ｘのワースト値を示す。

データ”１”の分布を構成するサンプルの数と、データ”０”の分布を構成するサンプルの数とは、互いに等しい。１つのワード線ＷＬに接続されるリファレンスメモリセルＲＭＣの数(例えば、１個）は、レギュラーメモリセルＭＣの数(例えば、１５個）より少ないため、リファレンス電圧ＶＲＥＦの分布を構成するサンプルの数は、データ”１”に対応する出力電圧ＯＵＴ、ＯＵＴ０、ＯＵＴ０Ｘのサンプルの数より少ない。但し、リファレンス電圧ＶＲＥＦの分布の幅(電圧のばらつき）は、データ”１”に対応する出力電圧ＯＵＴ、ＯＵＴ０、ＯＵＴ０Ｘの分布と同じであり、極めて小さい。

データ”０”を記憶しているレギュラーメモリセルＭＣの読み出し動作において、出力電圧ＯＵＴとリファレンス電圧ＶＲＥＦとの差Ｖ０は、出力電圧ＯＵＴが最大（分布の上端）で、リファレンス電圧ＶＲＥＦが最小（分布の下端）のときに、最も小さくなる。このとき、読み出しマージンは最も小さい。差電圧Ｖ０の最小値は、例えば、３００ｍＶである。

一方、データ”１”を記憶しているレギュラーメモリセルＭＣの読み出し動作において、出力電圧ＯＵＴとリファレンス電圧ＶＲＥＦとの差Ｖ１は、出力電圧ＯＵＴが最小（分布の下端）で、リファレンス電圧ＶＲＥＦが最大（分布の上端）のときに、最も小さくなる。このとき、読み出しマージンは最も小さい。電圧変換回路ＶＣＮＶは、リファレンス電圧ＶＲＥＦがデータ”１”に対応する出力電圧ＯＵＴ０（またはＯＵＴ０Ｘ）より常に２００ｍＶ低くなるように設計されている。すなわち、リファレンス電圧ＶＲＥＦの分布の中心と、データ”１”に対応する出力電圧ＯＵＴ０（またはＯＵＴ０Ｘ）の分布の中心との差は、２００ｍＶである。なお、データ”１”に対応する出電圧ＯＵＴ０（またはＯＵＴ０Ｘ）およびリファレンス電圧ＶＲＥＦの分布の幅は、例えば５０ｍＶ程度であり、このとき、差電圧Ｖ１は１５０ｍＶになる。

図１０に示したセンスアンプＳＡは、データ”０”の読み出し動作において、差電圧Ｖ０を差動増幅し、読み出したデータをラッチする。また、センスアンプＳＡは、データ”１”の読み出し動作において、差電圧Ｖ１を差動増幅し、読み出したデータをラッチする。一般に、図１０に示したセンスアンプＳＡは、１００ｍＶ程度の入力振幅があれば、入力信号を充分に増幅、ラッチできる。このため、センスアンプＳＡは、入力信号の電圧差を増幅、ラッチして、正しいデータを読み出すことができる。

一方、リファレンスメモリセルＲＭＣの読み出し動作では、一対のメモリセルＭＣは相補のデータを記憶している。このため、センスアンプＲＳＡは、出力電圧ＯＵＴ０、ＯＵＴ０Ｘの差Ｖ２を差動増幅すればよい。差電圧Ｖ２は、ほぼ５００ｍＶであるため、センスアンプＲＳＡは、正しいデータを確実に読み出すことができる。

図１４は、本発明者が、図１から図１３および後述する図１９から図２０に示す強誘電体メモリを提案する前に検討した強誘電体メモリを示している。第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この半導体メモリＭＥＭは、電圧変換回路ＶＣＮＶは有しておらず、図７のリファレンスレベルシフタＲＳＦＴおよび各レギュラービット線ＢＬ（ＢＬ１、ＢＬ２、...ＢＬｎ）に接続されたセンスアンプＳＡの代わりに、レベルシフタＳＦＴおよびツインセンスアンプＴＳＡが形成されている。その他の構成は、図７と同じである。

図１５は、図１４に示したツインセンスアンプＴＳＡの詳細を示している。ツインセンスアンプＴＳＡは、一対のラッチＬＴを有している。ツインセンスアンプＴＳＡは、各ラッチＬＴの相補の入力の一方でリファレンスメモリセルＲＭＣに対応するリファレンス出力信号ＯＵＴ０またはＯＵＴ０Ｘを受け、相補の入力の他方で、レギュラーメモリセルＭＣに対応するレギュラー出力信号ＯＵＴ（ＯＵＴ１、２、...ｎ）を受ける。

各ラッチＬＴは、図１０に示したセンスアンプＳＡのラッチＬＴと同様に、タイミング信号Ｔ５の低レベル中に非活性化されて動作を停止し、タイミング信号Ｔ５の高レベルへの変化に同期して活性化される。タイミング信号Ｔ５の高レベルへの活性化により、出力信号ＯＵＴ（ノードＳＡＯＵＴ）と、出力信号ＯＵＴ０の電圧差、および出力信号ＯＵＴと、出力信号ＯＵＴ０Ｘの電圧差が差動増幅される。

例えば、リファレンスメモリセルＲＭＣにデータ”１”が記憶されている場合、プリセンスアンプＲＰＳＡおよびレベルシフタＳＦＴの動作により、出力信号ＯＵＴ０の電圧は、出力信号ＯＵＴ０Ｘの電圧より相対的に高くなる。以下、データ”１”に対応する出力信号ＯＵＴ０、ＯＵＴ０Ｘの波形を、波形”１”と称し、データ”０”に対応する出力信号ＯＵＴ０、ＯＵＴ０Ｘの波形を、波形”０”と称する。レギュラーメモリセルＭＣにデータ”１”が記憶されている場合、出力信号ＯＵＴの電圧は、出力信号ＯＵＴ０の電圧にほぼ等しくなる（波形”１”）。

このとき、図の左側のラッチＬＴの両入力は、互いにほぼ等しい電圧（波形“１”）を受けるため、短時間（例えば１００ｐｓ）メタステーブルとなる。このため、十分な差動増幅が実施されず、出力信号ＳＡＯＵＴ、ＳＡＯＵＴＸの電圧差はなかなか大きくならない。一方、図の右側のラッチＬＴの両入力は、電圧差が大きい波形“１”と波形“０”とをそれぞれ受けるため、速やかに増幅動作およびラッチ動作が行われる。これにより、一対のラッチＬＴに共通の出力信号ＳＡＯＵＴの電圧は電源電圧ＶＤＤまで上昇する。出力信号ＳＡＯＵＴが立ち上がるため、図の左側のラッチＬＴも作動増幅が行われ、ラッチ状態が定まる。そして、出力信号ＳＡＯＵＴＸは、低レベル(接地電圧）に変化する。すなわち、相補のデータ”１”およびデータ”０”が、ノードＳＡＯＵＴ、ＳＡＯＵＴＸから出力される。

図１６は、図１４に示した強誘電体メモリＭＥＭの読み出し動作の詳細を示している。図１１および図１２と同じ動作については、詳細な説明は省略する。図中の網掛けは、電圧のばらつきを示している。図１４に示した強誘電体メモリＭＥＭでは、プリセンスアンプＰＳＡ、ＲＰＳＡのキャパシタＣ２の容量値は、時刻Ｔ６でのノードＶＭＩＮＵＳ、ＶＭＩＮＵＳ０、ＶＭＩＮＵＳ０Ｘの電圧が接地電圧（０Ｖ）を超えないように設計されている。すなわち、図４のキャパシタＣ２の容量値は、第４の実施形態のキャパシタＣ２の容量値より大きい。この場合、波形“１”の電圧の変化は、波形“０”の電圧の変化より大きくなる。

図１７は、図１４に示した強誘電体メモリＭＥＭにおいて、正常な読み出し動作が実行されるときの読み出しマージンを示している。図中の分布は、図１６に示した出力電圧ＯＵＴ、ＯＵＴ０、ＯＵＴ０Ｘの分布と同じである。図中の白丸は、リファレンス電圧として作用する相補の出力電圧ＯＵＴ０、ＯＵＴ０Ｘを示す。この例では、データ”１”に対応する出力電圧ＯＵＴ０またはＯＵＴ０Ｘは、データ”１”を保持しているレギュラーメモリセルＭＣに対応する出力電圧ＯＵＴの平均値に等しい。データ”０”に対応する出力電圧ＯＵＴ０またはＯＵＴ０Ｘは、データ”０”を保持しているレギュラーメモリセルＭＣに対応する出力電圧ＯＵＴの平均値に等しい。図中の黒丸は、出力電圧ＯＵＴのワースト値を示す。図中の網掛けの丸は、平均的な出力電圧ＯＵＴ０、ＯＵＴ０Ｘを示す。

差電圧Ｖ０は、出力電圧ＯＵＴと、データ”０”に対応する出力電圧ＯＵＴ０またはＯＵＴ０Ｘの差である。差電圧Ｖ１は、出力電圧ＯＵＴと、データ”１”に対応する出力電圧ＯＵＴ０またはＯＵＴ０Ｘの差である。差電圧Ｖ２は、データ”０”に対応する出力電圧ＯＵＴ０（またはＯＵＴ０Ｘ）と、データ”１”に対応する出力電圧ＯＵＴ０Ｘ（またはＯＵＴ０）の差である。

データ”０”を記憶しているレギュラーメモリセルＭＣの読み出し動作において、差電圧Ｖ１は、差電圧Ｖ０に比べて十分に大きい。このため、ツインセンスアンプＴＳＡの一対のラッチＬＴの一方は、十分な入力振幅を得られる。したがって、一対のラッチＬＴの他方のメタステーブル状態を迅速に解除でき、レギュラーメモリセルＭＣに記憶されたデータ”０”は、確実に読み出される。同様に、データ”１”を記憶しているレギュラーメモリセルＭＣの読み出し動作において、差電圧Ｖ０は、差電圧Ｖ１に比べて十分に大きい。このため、ツインセンスアンプＴＳＡの一対のラッチＬＴの一方は、十分な入力振幅を得られる。したがって、レギュラーメモリセルＭＣに記憶されたデータ”１”は、確実に読み出される。

一方、リファレンスメモリセルＲＭＣの読み出し動作では、一対のメモリセルＭＣは相補のデータを記憶している。このため、センスアンプＲＳＡは、出力電圧ＯＵＴ０、ＯＵＴ０Ｘとの差Ｖ２を差動増幅すればよい。差電圧Ｖ２は、差電圧Ｖ１、Ｖ２の和に相当し、十分に大きい。したがって、センスアンプＲＳＡは、正しいデータを確実に読み出すことができる。

図１８は、図１４に示した強誘電体メモリＭＥＭにおいて、誤った読み出し動作が実行されるときのワーストの読み出しマージンを示している。図中の表記は、図１３および図１７と同じである。

データ”０”を記憶しているレギュラーメモリセルＭＣの読み出し動作において、データ”１”およびデータ”０”に対応する出力電圧ＯＵＴ０、ＯＵＴ０Ｘは、分布の下端にあるとする。このとき、差電圧Ｖ１、Ｖ０はほぼ等しくなる。ツインセンスアンプＴＳＡにおいて、データ”１”に対応する出力電圧ＯＵＴ０（またはＯＵＴ０Ｘ）を受ける一方のラッチＬＴは、データ”０”を増幅しようとする。一方、データ”０”に対応する出力電圧ＯＵＴ０Ｘ（またはＯＵＴ０）を受ける他方のラッチＬＴは、データ”１”を増幅しようとする。他方のラッチの増幅力がわずかに強い場合、ツインセンスアンプＴＳＡは、データ”１”をラッチする。すなわち、誤った読み出しデータが出力される。

データ”１”を記憶しているレギュラーメモリセルＭＣの読み出し動作において、データ”１”およびデータ”０”に対応する出力電圧ＯＵＴ０、ＯＵＴ０Ｘは、分布の上端にあるとする。この例では、差電圧Ｖ１は、差電圧Ｖ０より大きくなり、ツインセンスアンプＴＳＡは、データ”０”を増幅してラッチする。すなわち、誤った読み出しデータが出力される。

なお、リファレンスメモリセルＲＭＣの読み出し動作において、データ”１”に対応する出力電圧ＯＵＴ０（またはＯＵＴ０Ｘ）は、分布の下端にあり、データ”０”に対応する出力電圧ＯＵＴ０Ｘ（またはＯＵＴ０）は、分布の上端にあるとする。出力電圧ＯＵＴ０、ＯＵＴ０Ｘとの差Ｖ２は、十分に大きい。したがって、センスアンプＲＳＡは、正しいデータを確実に読み出すことができる。

以上、第４の実施形態においても、上述した第１、第２および第３の実施形態と同様の効果を得ることができる。特に、容量値がばらつきやすい強誘電体キャパシタＦ１、Ｆ２で構成されるメモリセルＭＣ、ＲＭＣを有する半導体メモリＭＥＭにおいて、読み出しマージンを向上できる。

図１９および図２０は、第５の実施形態の要部を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、第４の実施形態の強誘電体メモリＭＥＭにダミーメモリセルＤＭＣを追加して構成されている。プリセンスアンプＰＳＡ、ＲＰＳＡのキャパシタＣ２の容量値は、第４の実施形態より大きい。その他の構成は、第４の実施形態と同じである。

ダミーメモリセルＤＭＣは、レギュラービット線ＢＬ（実際には、図７のＢＬ１、ＢＬ２、...ＢＬｎのいずれか）、リファレンスビット線ＢＬ０およびＢＬ０Ｘの各々に接続されている。ダミーメモリセルＤＭＣは、一端がダミープレート線ＤＰＬに接続され、他端がダミーアクセストランジスタＤＮを介して、ビット線ＢＬ、ＢＬ０またはＢＬ０Ｘに接続されたダミーキャパシタＤＦを有している。ダミーアクセストランジスタＤＮのゲートは、ダミーワード線ＤＷＬに接続されている。例えば、ダミーキャパシタＤＦは、強誘電体キャパシタ等の可変容量キャパシタで構成される。ビット線ＢＬに接続されるダミーメモリセルＤＭＣは、レギュラーメモリセルＭＣと同じ構造である。ビット線ＢＬ０、ＢＬＸに接続される一対のダミーメモリセルＤＭＣは、リファレンスメモリセルＲＭＣと同じ構造である。

ダミーキャパシタＤＦは、読み出し動作前に、データ”０”（低論理レベル）に対応する電荷を蓄積可能な容量値に設定される。すなわち、ダミーメモリセルＤＭＣのダミーキャパシタＤＦは、常に、データ”０”を保持している。例えば、図２０における相補のビット線ＢＬ０、ＢＬ０Ｘにそれぞれ接続されたダミーキャパシタＤＦは、ともに両方にデータ”０”を保持する必要がある。このため、強誘電体メモリＭＥＭは、リファレンスビット線ＢＬ０、ＢＬ０Ｘをともに”０”レベル（例えば、接地電圧）に設定するダミー書き込み回路(図示せず）を有している。ダミー書き込み回路は、読み出し動作後の再書き込み期間または読み出し動作前に動作し、ビット線ＢＬ０、ＢＬ０Ｘにそれぞれ接続されたダミーキャパシタＤＦにデータ”０”を書き込む。

ダミーワード線ＤＷＬは、図７に示したワードドライバＷＤにより、ワード線ＷＬと同じタイミング（図１１の時刻Ｔ５）で高レベルに駆動される。ダミープレート線ＤＰＬは、図７に示したプレートドライバＰＤによりプレート線ＰＬと同じタイミング（図１１の時刻Ｔ５）で高レベルに駆動される。ダミーワード線ＤＷＬおよびダミープレート線ＤＰＬは、ロウデコード信号の値に関わりなく、読み出し動作毎に高レベルに変化する。

この実施形態では、図１１に示した時刻Ｔ５において、ワード線ＷＬおよびプレート線ＰＬが立ち上がるときに、ダミーワード線ＤＷＬおよびダミープレート線ＤＰＬも立ち上がる。これにより、ビット線ＢＬ（またはＢＬ０、ＢＬ０Ｘ）は、レギュラーメモリセルＭＣの強誘電体キャパシタＦ１（またはダミーメモリセルＤＭＣの強誘電体キャパシタＦ１、Ｆ２）から読み出される電荷に加えて、ダミーメモリセルＤＭＣのダミー強誘電体キャパシタＤＦから読み出される電荷が読み出される。

ダミー強誘電体キャパシタＤＦから読み出される電荷量は、データ”０”を保持している強誘電体キャパシタＦ１から読み出される電荷量に等しい。これにより、トランジスタＰ１を介してノードＶＭＩＮＵＳ、ＶＭＩＮＵＳ０、ＶＭＩＮＵＳ０Ｘに転送される電荷量を増やすことができ、読み出し動作の波形は、上述した図１１および図１２と同じ波形になる。

以上、第５の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ダミーメモリセルＤＭＣを利用して、データ”１”に対応する読み出し電圧ＶＭＩＮＵＳ、ＶＭＩＮＵＳ０（またはＶＭＩＮＵＳ０Ｘ）および出力電圧ＯＵＴ、ＯＵＴ０（またはＯＵＴ０Ｘ）を飽和電圧まで上昇させることができる。この結果、既存のプリセンスアンプＰＳＡ、ＲＰＳＡを用いて高い読み出しマージンを有する半導体メモリＭＥＭを提供できる。

図２１は、上述した第１から第５の実施形態の半導体メモリＭＥＭが搭載されるシステムの概要を示している。例えば、システムＳＹＳは、コントローラＣＮＴＬおよび半導体メモリＭＥＭを１チップ上に搭載し、システムオンチップＳｏＣとして形成されている。コントローラＣＮＴＬは、例えば、メモリＭＥＭをアクセスするためのＣＰＵを有するＡＳＩＣコアである。システムＳＹＳに接続される外部ソースは、コントローラＣＮＴＬを介してメモリＭＥＭをアクセスする。なお、メモリＭＥＭは、クロック信号ＣＬＫに同期タイプでもよい。

なお、上述した第４および第５実施形態では、本発明を強誘電体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、データの論理値を電荷として保持するキャパシタで構成されるメモリセルを有する他の半導体メモリに適用してもよい。

上述した第５の実施形態では、ダミーキャパシタＤＦを、ダミーアクセストランジスタＤＮを介してビット線ＢＬ、ＢＬ０またはＢＬ０Ｘに接続する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ダミーキャパシタＤＦをビット線ＢＬ、ＢＬ０またはＢＬ０Ｘに直接接続してもよい。この場合、ダミーキャパシタＤＦは、ゲート絶縁膜等により構成されてもよい。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

Claims (5)

1. 高論理レベルまたは低論理レベルに対応する電荷を蓄積するレギュラーセルキャパシタを有するレギュラーメモリセルと、
   前記レギュラーメモリセルに接続されたレギュラービット線と、
   前記レギュラービット線に接続されたレギュラー電荷転送回路と、レギュラー読み出しノードを介して前記レギュラー電荷転送回路に接続され、読み出し動作時に、高論理レベルを保持する前記レギュラーメモリセルから前記レギュラービット線に読み出される電荷により飽和されて、飽和電圧が読み出されるとともに、低論理レベルを保持する前記レギュラーメモリセルに保持されていた電荷では飽和されず、前記飽和電圧よりも低い読み出し電圧が読み出されるレギュラーキャパシタを含むレギュラー電荷蓄積回路とを有し、前記レギュラーキャパシタに蓄積された電荷に応じて前記レギュラー読み出しノードにレギュラー読み出し電圧を生成するレギュラープリセンスアンプと、
   一端が前記レギュラー読み出しノードに接続されたレギュラーシフトキャパシタと、ゲートが前記レギュラーシフトキャパシタの他端に接続されたレギュラーソースフォロアトランジスタと、ゲートが前記レギュラー読み出しノードに接続され、ソースが前記レギュラーソースフォロアトランジスタのソースに接続されたレギュラー負荷トランジスタとを有し、前記レギュラーソースフォロアトランジスタのソースから前記レギュラー読み出し電圧を所定値だけシフトしたレギュラーシフト電圧を生成するレギュラーレベルシフタと、
   高論理レベルおよび低論理レベルの一方に対応する電荷を蓄積する第１リファレンスセルキャパシタと、高論理レベルおよび低論理レベルの他方に対応する電荷を蓄積する第２リファレンスセルキャパシタを有するリファレンスメモリセルと、
   前記第１リファレンスセルキャパシタに接続された第１リファレンスビット線と、
   前記第２リファレンスセルキャパシタに接続された第２リファレンスビット線と、
   前記第１リファレンスビット線に接続された第１リファレンス電荷転送回路と、第１リファレンス読み出しノードを介して前記第１リファレンス電荷転送回路に接続され、読み出し動作時に、高論理レベルを保持する前記第１リファレンスセルキャパシタから前記第１リファレンスビット線に読み出される電荷により飽和されて、前記飽和電圧が読み出されるとともに、低論理レベルを保持する前記第１リファレンスセルキャパシタに保持されていた電荷では飽和されず、前記飽和電圧よりも低い読み出し電圧が読み出される第１リファレンスキャパシタを含む第１リファレンス電荷蓄積回路とを有し、前記第１リファレンスキャパシタに蓄積された電荷に応じて前記第１リファレンス読み出しノードに第１リファレンス読み出し電圧を生成する第１リファレンスプリセンスアンプと、
   前記第２リファレンスビット線に接続された第２リファレンス電荷転送回路と、第２リファレンス読み出しノードを介して前記第２リファレンス電荷転送回路に接続され、読み出し動作時に、高論理レベルを保持する前記第２リファレンスセルキャパシタから前記第２リファレンスビット線に読み出される電荷により飽和されて、前記飽和電圧が読み出されるとともに、低論理レベルを保持する前記第２リファレンスセルキャパシタに保持されていた電荷では飽和されず、前記飽和電圧よりも低い読み出し電圧が読み出される第２リファレンスキャパシタを含む第２リファレンス電荷蓄積回路とを有し、前記第２リファレンスキャパシタに蓄積された電荷に応じて前記第２リファレンス読み出しノードに第２リファレンス読み出し電圧を生成する第２リファレンスプリセンスアンプと、
   一端が前記第１リファレンス読み出しノードに接続された第１リファレンスシフトキャパシタと、ゲートが前記第１リファレンスシフトキャパシタの他端に接続された第１リファレンスソースフォロアトランジスタと、ゲートが前記第１リファレンス読み出しノードに接続され、ソースが前記第１リファレンスソースフォロアトランジスタのソースに接続された第１リファレンス負荷トランジスタとを有し、前記第１リファレンスソースフォロアトランジスタのソースから前記第１リファレンス読み出し電圧を前記所定値だけシフトした第１リファレンスシフト電圧を出力する第１リファレンスレベルシフタと、
   一端が前記第２リファレンス読み出しノードに接続された第２リファレンスシフトキャパシタと、ゲートが前記第２リファレンスシフトキャパシタの他端に接続された第２リファレンスソースフォロアトランジスタと、ゲートが前記第２リファレンス読み出しノードに接続され、ソースが前記第２リファレンスソースフォロアトランジスタのソースに接続された第２リファレンス負荷トランジスタとを有し、前記第２リファレンスソースフォロアトランジスタのソースから前記第２リファレンス読み出し電圧を前記所定値だけシフトした第２リファレンスシフト電圧を出力する第２リファレンスレベルシフタと、
   ゲートが前記第１リファレンスシフトキャパシタの他端に接続された第３リファレンスソースフォロアトランジスタと、ゲートが前記第１リファレンス読み出しノードに接続され、ソースが前記第３リファレンスソースフォロアトランジスタのソースに接続された第３リファレンス負荷トランジスタと、ゲートが前記第２リファレンスシフトキャパシタの他端に接続された第４リファレンスソースフォロアトランジスタと、ゲートが前記第２リファレンス読み出しノードに接続され、ソースが前記第４リファレンスソースフォロアトランジスタのソースに接続された第４リファレンス負荷トランジスタとを有し、互いに接続された前記第３および第４リファレンスソースフォロアトランジスタのソースから前記第１リファレンスシフト電圧および前記第２リファレンスシフト電圧のうちの高い側の電圧より第１電圧だけ低いリファレンス電圧を生成する電圧変換回路と、
   前記レギュラーシフト電圧と前記リファレンス電圧との差を差動増幅し、前記レギュラーメモリセルに保持されていたデータの論理を生成する差動センスアンプと
   を有することを特徴とする半導体メモリ。
2. 請求項１に記載の半導体メモリにおいて、
   前記リファレンス電圧は、低論理レベルに対応する電荷を蓄積する前記レギュラーセルキャパシタに対応して生成される前記レギュラーシフト電圧よりも高いことを特徴とする半導体メモリ。
3. 請求項１または請求項２に記載の半導体メモリにおいて、
   前記レギュラービット線、前記第１リファレンスビット線および前記第２リファレンスビット線にそれぞれ接続され、前記読み出し動作時に前記レギュラービット線、前記第１リファレンスビット線および前記第２リファレンスビット線に電荷を出力するダミーメモリセルを備えていることを特徴とする半導体メモリ。
4. 請求項３記載の半導体メモリにおいて、
   前記ダミーメモリセルは、低論理レベルに対応する電荷を蓄積することを特徴とする半導体メモリ。
5. 請求項１ないし請求項４のいずれか１項に記載の半導体メモリにおいて、
   前記第１および第２リファレンスレベルシフタからそれぞれ出力される前記第１および第２リファレンスシフト電圧の差を差動増幅し、前記リファレンスメモリセルに保持されていたデータの論理を生成する差動センスアンプを備えていることを特徴とする半導体メモリ。

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