JP4477629B2 - 強誘電体メモリ - Google Patents

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリに関する。

強誘電体メモリは、強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。この不揮発性を利用して、強誘電体メモリセルをアレイ状に配置することで、不揮発メモリを実現できる。強誘電体キャパシタとして、ＰＺＴ（チタン酸ジルコン酸鉛）を主な組成とする強誘電体材料、あるいはＳＢＴ（タンタル酸ビスマス・ストロンチウム）などのビスマス層状ペロブスカイト構造を持つ強誘電体材料が利用できる。

近時、強誘電体メモリの読み出し動作において、プレート線を駆動することなく、強誘電体キャパシタの残留分極値に応じた電圧をビット線に発生させる手法が提案されている（例えば、特許文献１参照）。
特開２０００−１８７９９０号公報

しかし、例えば、特許文献１の図１８では、読み出し動作前にビット線は、５Ｖにプリチャージされ、プレート線は、０Ｖにリセットされる。このため、ワード線が選択されたときに、強誘電体キャパシタの両端に電源電圧が印加され、論理０、論理１の保持する強誘電体キャパシタの一方は、分極反転する。すなわち、この種の強誘電体メモリからデータを読み出す場合、破壊読み出しが行われ、強誘電体キャパシタの分極状態は、読み出し動作毎に反転する。強誘電体キャパシタの特性は、分極反転により劣化するため、破壊読み出しを行うことで読み出し回数に制限が生じる。また、読み出し動作において分極反転を繰り返すことは、無駄な電力を消費することになる。

本発明の目的は、強誘電体メモリの読み出し回数の制限を無くすことにある。
本発明の別の目的は、強誘電体メモリの読み出し動作中の消費電力を削減することにある。

本発明の強誘電体メモリの第１の形態では、メモリセルの一対の強誘電体キャパシタは、相補の論理値をそれぞれ保持するために、互いに逆の分極ベクトルに設定される。強誘電体キャパシタの一端および他端は、一方のビット線対およびプレート線にそれぞれ接続されている。電圧設定回路は、読み出し動作において、強誘電体キャパシタを充電するために、強誘電体キャパシタの両端間の電圧差を抗電圧より低く設定する。差動センスアンプは、メモリセルに保持されている論理値を読み出すために、強誘電体キャパシタへの充電量の差に応じて生じるビット線の電圧差を増幅する。充電中の強誘電体キャパシタの両端間の電圧差は、抗電圧より低いため、強誘電体キャパシタの分極ベクトルが反転することが防止される。この結果、読み出し動作により強誘電体材料が劣化することを防止でき、強誘電体メモリの読み出し回数の制限を無くすことができる。分極ベクトルが反転しないため、読み出し動作中に電源が遮断された場合にも、メモリセルに保持されているデータが破壊されることはない。すなわち、不揮発性を維持できる。また、読み出し動作中において、強誘電体キャパシタの誘電分極値の変化の軌跡であるヒステリシスループの面積を小さくできるため、読み出し動作中の消費電力を削減できる。

本発明の強誘電体メモリの第１の形態における好ましい例では、レベルコンバータの一対のトランジスタは、ゲートがビット線にそれぞれ接続され、ソース・ドレインの一方がそれぞれ電源線に接続され、ソース・ドレインの他方がそれぞれ差動センスアンプの差動入力に接続されている。このため、ビット線対の電圧は、レベルコンバータでそれぞれ増幅された後、差動センスアンプでさらに増幅される。したがって、ビット線対の電圧差が小さい場合にも、差動センスアンプを確実に増幅動作させ、メモリセルに保持されているデータを読み出すことができる。ビット線対がレベルコンバータを介して差動センスアンプに接続されるため、ビット線対は、差動センスアンプの動作の影響を直接受けない。このため、ビット線対の電圧が差動センスアンプの動作により変動し、誤ったデータが読み出されることを防止できる。また、強誘電体キャパシタに意図しない電圧が印加されることを防止できる。

本発明の強誘電体メモリの第２の形態では、強誘電体メモリは、上述したメモリセル、一対のビット線、プレート線およびレベルコンバータを有している。したがって、ビット線対の電圧差が小さい場合にも、差動センスアンプを確実に増幅動作させ、データを読み出すことができる。ビット線対は、差動センスアンプの動作の影響を直接受けないため、ビット線対の電圧が差動センスアンプの動作により変動し、誤ったデータが読み出されることを防止できる。

本発明の強誘電体メモリの第１および第２の形態における好ましい例では、メモリセルは、各強誘電体キャパシタの一端をビット線に接続する転送ゲートを有している。プリチャージ回路は、読み出し動作において、転送ゲートがオンする前に、各ビット線を所定電圧の電圧線に一時的に接続する。このため、ビット線対は、データがメモリセルから読み出される前に、所定の電圧に充電され、その後フローティング状態に保持される。したがって、読み出し動作において、各ビット線の電圧を各強誘電体キャパシタの容量値に応じて正確に変化させることができ、メモリセルに保持されるデータを確実に読み出すことができる。

本発明の強誘電体メモリの第１および第２の形態における好ましい例では、プリチャージ回路は、電源スイッチ、接地スイッチおよびイコライズスイッチを有している。電源スイッチおよび接地スイッチは、一対のビット線を電源線および接地線にそれぞれ接続するために一時的にオンする。イコライズスイッチは、電源スイッチおよび接地スイッチがオフした後に、一対のビット線を互いに接続する。このため、プリチャージ電圧を生成するための複雑な回路を強誘電体メモリに形成することなく、ビット線対を利用してプリチャージ電圧を容易に生成できる。

本発明の強誘電体メモリの第１および第２の形態における好ましい例では、レベルコンバータを構成する一対のトランジスタは、ｐＭＯＳトランジスタである。読み出し動作において、ビット線のプリチャージ電圧は、消費電力を下げるために低い方がよい。また、強誘電体キャパシタの両端に掛かる電圧を抗電圧より低くする場合も、ビット線のプリチャージ電圧を低くする必要がある。ビット線の電圧は、ビット線上の電荷が強誘電体キャパシタに充電された後、さらに低くなる。このため、レベルコンバータのトランジスタは、読み出し動作時にゲート・ソース間電圧を大きくし、高速動作するために、ｐＭＯＳトランジスタで構成した方がよい。換言すれば、トランジスタをｐＭＯＳトランジスタで構成することにより、読み出し動作を高速に実行できる。

本発明の強誘電体メモリの第１および第２の形態における好ましい例では、リーク防止スイッチは、読み出し動作において、レベルコンバータの一対のトランジスタのソース（またはドレイン）を、差増センスアンプが動作する前の所定期間に電源線に接続し、差動センスアンプが動作を開始する直前に接続を解除する。このため、差動センスアンプの動作中に、動作に寄与しない無駄な電流が、レベルコンバータから差動センスアンプに流れることを防止できる。この結果、読み出し動作中の消費電力を削減できる。

本発明の強誘電体メモリの第１および第２の形態における好ましい例では、リストアスイッチは、差動センスアンプが動作を開始した後、差動センスアンプの差動出力をビット線にそれぞれ接続する。このため、差動センスアンプは、増幅動作の開始からしばらくの間、ビット線を駆動しなくてよい。したがって、増幅動作を高速に実行でき、読み出しアクセス時間を短縮できる。アクセス時間の短縮が不要な場合、差動センスアンプのレイアウトサイズを小さくできる。リストアスイッチは、読み出しデータに対応する電圧が差動センスアンプにより十分生成された後にオンする。差動センスアンプの差動出力は、ビット線に接続され、メモリセルのリストア動作が実行される。リストア動作により、強誘電体キャパシタの残留分極値は、元の値に戻る。すなわち、メモリセルに保持されているデータが破壊されることを防止できる。

本発明の強誘電体メモリの第１および第２の形態における好ましい例では、プリセンスアンプは、ゲートおよびドレインがビット線の一方および他方にそれぞれ接続され、ソースが所定の電圧線に接続されるｐＭＯＳトランジスタを有している。各リストアスイッチは、ソース・ドレインの一方および他方がビット線および差動センスアンプの差動出力にそれぞれ接続されたｎＭＯＳトランジスタを有している。リストアスイッチがｎＭＯＳトランジスタで構成される場合、差動センスアンプにより増幅された高レベル電圧（例えば、電源電圧）は、ｎＭＯＳトランジスタの閾値電圧だけ低下して、ビット線に伝達される。しかし、プリセンスアンプにより、ビット線の電圧は、低下することなく高レベル電圧に設定される。この結果、リストア動作を確実に実行できる。

読み出し動作により強誘電体材料が劣化することを防止でき、強誘電体メモリの読み出し回数の制限を無くすことができる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の強誘電体メモリの第１の実施形態を示している。強誘電体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。強誘電体メモリは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。強誘電体メモリを採用することで、従来、携帯電話に使用していた複数種のメモリ（例えば、フラッシュメモリとＤＲＡＭ）を１種類にできる。

強誘電体メモリは、コマンドバッファ１０、コマンドデコーダ１２、アドレスバッファ１４、ロウデコーダ１６、コラムデコーダ１８、動作制御回路２０、昇圧回路２２、ワードドライバ２４、プレートドライバ２６、メモリコアＣＯＲＥ、コラム制御回路２８およびデータ入出力回路３０を有している。
コマンドバッファ１０は、チップセレクト信号、出力イネーブル信号、ライトイネーブル信号等のコマンド信号ＣＭＤをコマンド端子ＣＭＤを介して受信し、コマンドデコーダ１２に出力する。コマンドデコーダ１２は、コマンド信号ＣＭＤを解読し、解読結果を動作制御回路２０に出力する。コマンドの種類として、読み出しコマンド、書き込みコマンドおよびこれ等コマンドが入力されていないことを示すスタンバイコマンドがある。

例えば、チップイネーブル信号がアクティブ、ライトイネーブル信号が非アクティブのとき、読み出しコマンドが認識される。チップイネーブル信号およびライトイネーブル信号がアクティブのとき、書き込みコマンドが認識される。チップイネーブル信号、ライトイネーブル信号およびアウトプットイネーブル信号が非アクティブのとき、スタンバイコマンドが認識される。

アドレスバッファ１４は、アドレス信号ＡＤをアドレス端子ＡＤを介して受信し、受信したアドレス信号ＡＤの上位ビットおよび下位ビットを、それぞれロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウデコーダ１６は、ロウアドレス信号ＲＡＤをデコードしてデコード信号ＲＤＥＣを生成し、ワードドライバ２４およびプレートドライバ２６に出力する。コラムデコーダ１８は、コラムアドレス信号ＣＡＤをデコードしてデコード信号ＣＤＥＣを生成し、コラム制御回路２８に出力する。

動作制御回路２０は、コマンドデコーダ１２の出力に応じて、メモリコアＣＯＲＥに読み出し動作および書き込み動作を実行するために、ワードドライバ２４、プレートドライバ２６、コラム制御回路２８およびデータ入出力回路３０の動作を制御する制御信号を生成する。読み出し動作および書き込み動作が実行されていない期間は、スタンバイ期間である。動作制御回路２０は、スタンバイ期間に、制御信号を所定のレベルに維持する。

昇圧回路２２は、電源端子を介して供給される電源電圧ＶＤＤ（例えば、２Ｖ）を用いて、ワード線ＷＬの高レベル電圧に使用する昇圧電圧ＶＰＰ（例えば、２．５Ｖ）を生成する。ワードドライバ２４は、読み出し動作中および書き込み動作中に、動作制御回路２０からの制御信号に応答して、デコード信号ＲＤＥＣに対応するワード線ＷＬを選択する。選択されたワード線ＷＬは、昇圧電圧ＶＰＰに設定され、選択されないワード線ＷＬは、接地電圧ＶＳＳに設定される。ワードドライバ２４は、スタンバイ期間、不揮発書き込み動作中およびリコール動作中に、全てのワード線ＷＬを低レベル（ＶＳＳ）に維持する。なお、ワードドライバ２４内にブートストラップ回路を組み込む場合、昇圧回路２２は、不要になる。この場合、ワード線ＷＬの高レベルは、ブートストラップ回路のゲートの容量カップリングを利用したブートストラップにより、電源電圧ＶＤＤ＋αまで叩き上げられる。ブートストラップ方式は、昇圧電圧を生成するまでの時間が昇圧回路方式に比べて短いため、パワーオン後にすぐにアクセスを開始できる。したがって、特に、強誘電体メモリをＩＣカード等に搭載する用途において有利である。

プレートドライバ２６は、読み出し動作中および書き込み動作中に、動作制御回路２０からの制御信号に応答して、デコード信号ＲＤＥＣに対応するプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間、低レベル（ＶＳＳ）からＨレベル（ＶＤＤ）に変化する。プレートドライバ２６は、スタンバイ期間中に、全てのプレート線ＰＬを低レベル（ＶＳＳ）に維持する。

メモリコアＣＯＲＥは、アレイ状に配置された複数のメモリセルＭＣおよびビット線対ＢＬ、ＢＬＸを有するメモリセルアレイＡＲＹと、各ビット線対ＢＬ、ＢＬＸに接続されたレベルコンバータＬＣと、レベルコンバータＬＣの出力に接続された差動センスアンプＳＡ等とを有している。メモリコアＣＯＲＥの詳細は、図２で説明する。
コラム制御回路２８は、動作制御回路２０からの制御信号に応答して、デコード信号ＣＤＥＣに対応するローカルデータバス線ＬＤＢ、ＬＤＢＸをグローバルデータバス線ＧＤＢに接続するコラムスイッチを有している。データ入出力回路３０は、動作制御回路２０からの制御信号に応じて外部からの書き込みデータをコラム制御回路２８に出力し、またはコラム制御回路２８からの読み出しデータをデータ端子Ｉ／Ｏに出力する。データ端子Ｉ／Ｏの数は、例えば、１６ビットである。

図２は、図１に示したメモリコアＣＯＲＥの詳細を示している。メモリアレイＡＲＹの各メモリセルＭＣは、１ビットの情報を保持するために、一対の転送トランジスタＮ１、Ｎ２（転送ゲート）および一対の強誘電体キャパシタＦＣ１、ＦＣ２を有している。強誘電体キャパシタＦＣ１、ＦＣ２の一端は、それぞれ転送トランジスタＮ１、Ｎ２を介して相補のビット線対ＢＬ（ＢＬ１、ＢＬ２、．．．）、ＢＬＸ（ＢＬ１Ｘ、ＢＬ２Ｘ、．．．）に接続されている。強誘電体キャパシタＦＣ１、ＦＣ２の他端は、共通のプレート線ＰＬに接続されている。転送トランジスタＮ１、Ｎ２のゲートは、共通のワード線ＷＬ（ＷＬ１、ＷＬ２、．．．）に接続されている。プレート線ＰＬは、所定数のワード線ＷＬに接続される複数のメモリセルＭＣ毎に共通に配線されている。

レベルコンバータＬＣは、ゲートがビット線ＢＬ、ＢＬＸにそれぞれ接続された一対のｐＭＯＳトランジスタＰ１、Ｐ２と、ｐＭＯＳトランジスタＰ１、Ｐ２のソースを電源線ＶＤＤに接続するｎＭＯＳトランジスタＮ３（リーク防止スイッチ）を有している。ｐＭＯＳトランジスタＰ１、Ｐ２のドレインは、相補のローカルデータバス線ＬＤＢ（ＬＤＢ１、ＬＤＢ２、．．．）、ＬＤＢＸ（ＬＤＢ１Ｘ、ＬＤＢ２Ｘ、．．．）を介して差動センスアンプＳＡの入出力ノードに接続されている。ｎＭＯＳトランジスタＮ３のゲートは、イネーブル信号ＬＣＥＺを受けている。

センスアンプＳＡは、入力と出力を互いに接続した一対のＣＭＯＳインバータで構成されている。ＣＭＯＳインバータの入力および出力は、ローカルデータバス線ＬＤＢ、ＬＤＢＸにそれぞれ接続されている。ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＳＡＥを受け、ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＳＡＥＸを受けている。

また、メモリコアＣＯＲＥは、ｐＭＯＳトランジスタＰ３（リストアスイッチ）、プリチャージ回路ＰＲＥおよびビット線リセット回路ＢＲＳを有している。ｐＭＯＳトランジスタＰ３は、ソース・ドレインの一方および他方がビット線ＢＬ（またはＢＬＸ）およびローカルデータバス線ＬＤＢ（またはＬＤＢＸ）に接続され、ゲートでリストア信号ＲＳＴＲＸを受けている。リストアスイッチＰ３は、ビット線ＢＬ、ＢＬＸと差動センスアンプＳＡとの接続状態を、読み出し動作中に断状態から接続状態にする機能を有している。リストアスイッチＰ３は、ｎＭＯＳトランジスタで構成してもよい。この場合、ｎＭＯＳトランジスタをオンさせるためのゲート電圧は、昇圧電圧ＶＰＰあるいは、ゲートの容量カップリングを利用したブートストラップにより昇圧された電源電圧ＶＤＤ＋αに設定される。

プリチャージ回路ＰＲＥは、ビット線ＢＬ、ＢＬＸをプリチャージ電圧線ＶＰＲにそれぞれ接続するｎＭＯＳトランジスタと、ビット線ＢＬ、ＢＬＸを互いに接続するｎＭＯＳトランジスタとを有している。各ｎＭＯＳトランジスタは、ゲートでプリチャージ信号ＰＲＥＺを受けている。ここで、プリチャージ電圧線ＶＰＲの電圧ＶＰＲは、読み出し動作中の分極反転を防止するために強誘電体キャパシタＦＣ１、ＦＣ２の抗電圧より低い値に設定されている。すなわち、プリチャージ回路ＰＲＥは、各強誘電体キャパシタＦＣ１、ＦＣ２の両端間の電圧差を抗電圧より低く設定する電圧設定回路として動作する。この設定により、リストア動作を除く読み出し動作中に、各強誘電体キャパシタＦＣ１、ＦＣ２の両端に抗電圧以上の電圧が印加されることを防止できる。一般に、抗電圧は、強誘電体材料がＰＺＴの場合、０．８〜１．０Ｖであり、強誘電体材料がＳＢＴの場合、０．５〜０．９Ｖである。

「（強誘電体キャパシタの容量）／（強誘電体キャパシタの容量＋ビット線容量）」を２０％と仮定し、ワード線ＷＬが選択される前のビット線の電圧をＶＢＬ、強誘電体キャパシタに掛かる電圧をＶＦＥとする場合、「電圧ＶＦＥ＝０．８×ＶＢＬ」になる。このため、例えば、強誘電体材料がＰＺＴの場合、プリチャージ電圧ＶＰＲ（ビット線電圧）を、１．０〜１．２Ｖに設定することで、強誘電体キャパシタの両端に掛かる電圧を抗電圧以下に設定できる。

ビット線リセット回路ＢＲＳは、プリチャージ回路ＰＲＥと同じ回路構成を有しており、図示を省略しているが、ビット線ＢＬ、ＢＬＸを接地線ＶＳＳにそれぞれ接続するｎＭＯＳトランジスタと、ビット線ＢＬ、ＢＬＸを互いに接続するｎＭＯＳトランジスタとを有している。各ｎＭＯＳトランジスタは、ゲートでビット線リセット信号ＲＳＴＺを受けている。

なお、特に図示していないが、メモリコアＣＯＲＥは、ビット線リセット回路ＢＲＳと同じ回路構成を有し、ローカルデータバス線ＬＤＢ、ＬＤＢＸを接地線ＶＳＳに接続するデータバス線リセット回路も有している。メモリコアＣＯＲＥに供給される制御信号ＰＲＥＺ、ＲＳＴＺ、ＲＳＴＲＸ、ＬＣＥＺ、ＳＡＥ、ＳＡＥＸおよび図示しないデータバス線リセット回路に供給されるデータバス線リセット信号は、図１に示した動作制御回路２０により生成される。

図３は、第１の実施形態の強誘電体メモリの読み出し動作を示している。この例では、メモリセルＭＣに予め論理１が書き込まれており、強誘電体キャパシタＦＣ１、ＦＣ２は、互いに異なる分極ベクトルを有している。図中のヒステリシスループ（誘電分極値Ｐと印加電圧Ｖとの関係を示すＰ−Ｖ特性）の”状態１”に示すように、例えば、論理１が記憶されている強誘電体キャパシタＦＣ１は、残留分極値が負であり、論理０が記憶されている強誘電体キャパシタＦＣ２は、残留分極値が正である。読み出し動作を開始する前に、ビット線ＢＬ、ＢＬＸは、ビット線リセット回路ＢＲＳによりプリチャージ電圧ＶＰＲに設定され、ローカルデータバス線ＬＤＢ、ＬＤＢＸは、図示しないデータバス線リセット回路により接地電圧ＶＳＳにリセットされた後、フローティング状態を保持している（図３（ａ，ｂ））。

コマンド端子ＣＭＤおよびアドレス端子ＡＤを介して読み出しコマンドおよびアドレス信号ＡＤが供給されると、動作制御回路２０は、プリチャージ信号ＰＲＥＺを非活性化する（図３（ｃ））。この非活性化により、ビット線ＢＬ、ＢＬＸは、プリチャージ電圧ＶＰＲにプリチャージされた状態でフローティング状態になる。ワードドライバ２４は、ロウアドレス信号ＲＡＤに応じたワード線ＷＬを選択し、選択したワード線ＷＬを昇圧電圧ＶＰＰに変化させる（図３（ｄ））。この変化によりメモリセルＭＣの転送トランジスタＮ１、Ｎ２はオンし、強誘電体キャパシタＦＣ１、ＦＣ２の一端は、ビット線ＢＬ、ＢＬＸに接続される。

プレート線ＰＬは、接地電圧ＶＳＳにリセットされているため、強誘電体キャパシタＦＣ１、ＦＣ２の両端間には、プリチャージ電圧ＶＰＲが一時的に印加される（図３（ｅ））。このため、強誘電体キャパシタＦＣ１、ＦＣ２の誘電分極値は、”状態２”のようになる。ここで、図に示したヒステリシスループの電圧Ｖは、ビット線ＢＬ、ＢＬＸの電圧を基準にしたプレート線ＰＬの電圧を示している。このため、ヒステリシスループ上では、強誘電体キャパシタＦＣ１、ＦＣ２の両端は、電圧”−ＶＰＲ”を受ける。プリチャージ電圧ＶＰＲは、上述したように、抗電圧より低いため、強誘電体キャパシタＦＣ１、ＦＣ２の分極状態が、プリチャージ電圧ＶＰＲの印加により反転することはない。

ビット線ＢＬ、ＢＬＸ上の電荷の一部は、強誘電体キャパシタＦＣ１、ＦＣ２に充電される。強誘電体キャパシタＦＣ１、ＦＣ２は、互いに異なる分極ベクトルを有しており、その容量値は互いに異なる。このため、ビット線ＢＬ、ＢＬＸの電圧は、互いに相違する（図３（ｆ））。例えば、ビット線ＢＬに接続された強誘電体キャパシタＦＣ１（論理１を記憶）の容量値が、ビット線ＢＬＸに接続された強誘電体キャパシタＦＣ２（論理０を記憶）の容量値より大きい場合、ビット線ＢＬは、ビット線ＢＬＸより電圧が下がる。

次に、イネーブル信号ＬＣＥＺが活性化され（図３（ｇ））、レベルコンバータＬＣのｐＭＯＳトランジスタＰ１、Ｐ２は、ソースが電源線ＶＤＤ（２Ｖ）に接続され、アンプとして動作する。プリチャージ電圧ＶＰＲは、上述したように、１．０〜１．２Ｖ程度に設定される。ビット線ＢＬ、ＢＬＸの電圧は、プリチャージ電圧ＶＰＲより０．２Ｖ程度低くなり、ｐＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧は、−１．８〜−１．３Ｖ程度になる。このため、レベルコンバータＬＣをｎＭＯＳトランジスタで構成する場合に比べ、高速に動作させることができる。高速動作が可能なため、ＭＯＳサイズを小さくすることができる。この結果、ｐＭＯＳトランジスタのｎＭＯＳトランジスタに対するレイアウトサイズのデメリットはなくなる。

ローカルデータバス線ＬＤＢ、ＬＤＢＸの電圧は、ビット線ＢＬ、ＢＬＸの電圧に応じて上昇する（図３（ｈ））。この例では、ビット線の電圧は、ＢＬ＜ＢＬＸであるため、ｐＭＯＳトランジスタＰ１を介してビット線ＢＬに接続されたローカルデータバス線ＬＤＢの電圧が、ローカルデータバス線ＬＤＢＸの電圧より上昇する。ローカルデータバス線ＬＤＢ、ＬＤＢＸの電圧差がある程度開いた後、イネーブル信号ＬＣＥＺは、非活性化される（図３（ｉ））。なお、イネーブル信号ＬＣＥＺは、差動センスアンプＳＡが動作を開始する直前に非活性化させるために、センスアンプ活性化信号ＳＡＥ、ＳＡＥＸを生成するタイミング信号を用いて生成される。

次に、センスアンプ活性化信号ＳＡＥ、ＳＡＥＸが活性化され、差動センスアンプＳＡは、動作を開始する（図３（ｊ））。センスアンプ活性化信号ＳＡＥＸは、センスアンプ活性化信号ＳＡＥの反転信号であるため、図示を省略している。差動センスアンプＳＡの増幅動作により、ローカルデータバス線ＬＤＢ、ＬＤＢＸの電圧は、電源電圧ＶＤＤおよび接地電圧ＶＳＳにそれぞれ変化する（図３（ｋ））。そして、図１に示したコラム制御回路２８およびデータ入出力回路３０が動作し、データ端子Ｉ／Ｏを介して読み出しデータが出力される。

なお、差動センスアンプＳＡが動作を開始するときに、イネーブル信号ＬＣＥＺは非活性化され、レベルコンバータＬＣは既に非活性化されているため、レベルコンバータＬＣの電源線ＶＤＤから差動センスアンプＳＡの接地線ＶＳＳ（＝ＳＡＥＸ信号の低レベル）に貫通電流が流れることが防止される。したがって、読み出し動作中に、動作に寄与しない無駄な電流により消費電力が増加することを防止できる。

また、差動センスアンプＳＡが動作を開始し、ローカルデータバス線ＬＤＢ、ＬＤＢＸの電圧が変化しているときに、リストアスイッチＰ３はオフしており、ビット線ＢＬ、ＢＬＸは、差動センスアンプＳＡに接続されていない。このため、ビット線ＢＬ、ＢＬＸの電圧が、差動センスアンプＳＡの動作によるノイズの影響およびローカルデータバス線ＬＤＢ、ＬＤＢＸの電圧変化の影響を受けることを防止できる。この結果、強誘電体キャパシタＦＣ１、ＦＣ２の分極状態が、差動センスアンプＳＡのノイズの影響およびローカルデータバス線ＬＤＢ、ＬＤＢＸの電圧変化の影響を受けることを防止できる。差動センスアンプＳＡの動作により、互いに隣接するビット線ＢＬ（ＢＬＸ）にカップリングノイズが発生することも防止できる。

さらに、リストアスイッチＰ３のオフにより、差動センスアンプＳＡは、ビット線ＢＬ、ＢＬＸを充放電する必要がない。このため、読み出しデータのセンシングスピードを上げることができ、読み出しアクセス時間を短縮できる。換言すれば、差動センスアンプＳＡの駆動能力を小さくでき、そのレイアウトサイズを小さくできる。
この後、ローカルデータバス線ＬＤＢ、ＬＤＢＸの電圧が電源電圧ＶＤＤおよび接地電圧ＶＳＳまでそれぞれ変化した後、リストア信号ＲＳＴＲＸが活性化される（図３（ｌ））。リストア信号ＲＳＴＲＸの活性化により、ビット線ＢＬ、ＢＬＸは、ローカルデータバス線ＬＤＢ、ＬＤＢＸにそれぞれ接続される。このため、ビット線ＢＬ、ＢＬＸの電圧は、高レベルおよび低レベルにそれぞれ変化する（図３（ｍ））。プレート線ＰＬの電圧が接地電圧ＶＳＳのため、ビット線ＢＬに接続された強誘電体キャパシタＦＣ１の両端には、−ＶＤＤが印加される（”状態３”）。すなわち、論理１を記憶している強誘電体キャパシタＦＣ１に論理１がリストアされる。一方、”状態３”において、ビット線ＢＬＸに接続された強誘電体キャパシタＦＣ２の両端の電圧差は、０Ｖである。

この後、プレート線ＰＬが所定期間活性化され、論理０を記憶している強誘電体キャパシタＦＣ２のリストア動作が実行される（図３（ｎ））。具体的には、強誘電体キャパシタＦＣ２のリストア動作は、ビット線ＢＬＸに接続された強誘電体キャパシタＦＣ２の両端に、電源電圧ＶＤＤおよび接地電圧ＶＳＳが印加されることで実行される（”状態４”）。一方、”状態４”において、ビット線ＢＬに接続された強誘電体キャパシタＦＣ１の両端の電圧差は、０Ｖである。プレート線ＰＬは、リストア時のみ変化させればよいため、プレート線ＰＬの駆動回数は減り、消費電力は削減される。

次に、プレート線ＰＬが非活性化された後、センスアンプ活性化信号ＳＡＥ、ＳＡＥＸが非活性化され、差動センスアンプＳＡは動作を停止する（図３（ｏ））。この後、ワード線ＷＬが非活性化され（図３（ｐ））、ビット線ＢＬ、ＢＬＸと強誘電体キャパシタＦＣ１、ＦＣ２との接続が解除される。ほぼ同時に、ビット線リセット信号ＲＳＴＺおよび図示しないデータバス線リセット信号が活性化され（図３（ｑ））、ビット線ＢＬ、ＢＬＸおよびローカルデータバス線ＬＤＢ、ＬＤＢＸは、接地電圧ＶＳＳにリセットされる（図３（ｒ、ｓ））。最後に、リストア信号ＲＳＴＲＸが非活性化され（図３（ｔ））、読み出し動作は完了する。

読み出し動作においてリストア動作以外では、各強誘電体キャパシタＦＣ１、ＦＣ２の両端に、抗電圧以上の電圧は印加されない。このため、読み出し動作中に分極ベクトルは反転しない。したがって、強誘電体キャパシタＦＣ１、ＦＣ２の強誘電体材料が劣化することを防止できる。また、一般に、Ｐ−Ｖ特性図において、誘電分極値の変化を示す曲線（閉ループ）の面積は、消費電力に比例する。本実施形態では、読み出し動作中に強誘電体キャパシタＦＣ１、ＦＣ２の誘電分極値が大きく変化しないため、閉ループの面積は小さく、読み出し動作中の消費電力は小さい。

また、図３にヒステリシスカーブに示したように、強誘電体キャパシタＦＣ１、ＦＣ２の分極ベクトルは、読み出し動作中に常に互いに逆向きである。このため、読み出し動作中に何らかの不具合により、強誘電体メモリへの電源電圧ＶＤＤの供給が停止した場合にも、メモリセルＭＣに記憶されているデータが消失することを防止できる。より詳細には、再パワーオン後に全メモリセルＭＣのデータを読み出すことで、強誘電体キャパシタＦＣ１、ＦＣ２の残留分極値を元に戻すことができる。

以上、本実施形態では、読み出し動作中に強誘電体キャパシタＦＣ１、ＦＣ２の分極ベクトルが反転することを防止できるため、強誘電体材料が劣化することを防止でき、強誘電体メモリの読み出し回数の制限を無くすことができる。分極ベクトルが反転しないため、読み出し動作中に電源が遮断された場合にも、メモリセルＭＣに保持されているデータが破壊されることを防止できる。読み出し動作中において、強誘電体キャパシタＦＣ１、ＦＣ２の誘電分極値の変化の軌跡であるヒステリシスループの面積を小さくできるため、読み出し動作中の消費電力を削減できる。

レベルコンバータＬＣでビット線ＢＬ、ＢＬＸの電圧をそれぞれ増幅した後、差動センスアンプＳＡでさらに増幅するため、ビット線対ＢＬ、ＢＬＸの電圧差が小さい場合にも、差動センスアンプＳＡを確実に増幅動作させることができ、メモリセルＭＣに保持されているデータを正しく読み出すことができる。
プリチャージ回路ＰＲＥにより、読み出し動作において、転送トランジスタＮ１、Ｎ２がオンする前に、各ビット線ＢＬ、ＢＬＸをプリチャージ電圧線ＶＰＲに一時的に接続することで、各ビット線ＢＬ、ＢＬＸの電圧を各強誘電体キャパシタＦＣ１、ＦＣ２の容量値に応じて正確に変化させることができ、メモリセルＭＣに保持されるデータを確実に読み出すことができる。

レベルコンバータＬＣをｐＭＯＳトランジスタＰ１、Ｐ２で構成することで、抗電圧より低いビット線ＢＬ、ＢＬＸの電圧を確実に増幅でき、増幅速度も向上できる。この結果、読み出しアクセス時間を短縮できる。
レベルコンバータＬＣにｎＭＯＳトランジスタＮ３（リーク防止スイッチ）を設けることで、読み出し動作中にレベルコンバータＬＣから差動センスアンプＳＡに貫通電流が流れることを防止でき、読み出し動作中の消費電力を削減できる。

ビット線ＢＬ、ＢＬＸをリストアスイッチＰ３を介して差動センスアンプＳＡに接続することで、差動センスアンプＳＡは、増幅動作の開始からしばらくの間、ビット線ＢＬ、ＢＬＸを駆動する必要がない。したがって、増幅動作を高速に実行でき、読み出しアクセス時間を短縮できる。アクセス時間の短縮が不要な場合、差動センスアンプＳＡのレイアウトサイズを小さくできる。また、リストアスイッチＰ３により、ビット線ＢＬ、ＢＬＸが、差動センスアンプＳＡの動作の影響を直接受けることを防止できる。すなわち、ビット線ＢＬ、ＢＬＸの電圧が差動センスアンプＳＡの動作により変動し、誤ったデータが読み出されることを防止できる。リストアスイッチＰ３をオンすることで、リストア動作を確実に実行できるため、メモリセルＭＣに保持されているデータが破壊されることを防止できる。

図４は、本発明の強誘電体メモリの第２の実施形態におけるメモリコアの詳細を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、レベルコンバータＬＣが第１の実施形態と相違している。その他の構成は、第１の実施形態（図１）と同じである。すなわち、強誘電体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。

レベルコンバータＬＣは、ゲートがビット線ＢＬＸ、ＢＬにそれぞれ接続された一対のｎＭＯＳトランジスタＮ４、Ｎ５と、ｎＭＯＳトランジスタＮ４、Ｎ５のドレインを電源線ＶＤＤに接続するｎＭＯＳトランジスタＮ３（リーク防止スイッチ）を有している。ｎＭＯＳトランジスタＮ４、Ｎ５のソースは、相補のローカルデータバス線ＬＤＢ（ＬＤＢ１、ＬＤＢ２、．．．）、ＬＤＢＸ（ＬＤＢ１Ｘ、ＬＤＢ２Ｘ、．．．）を介して差動センスアンプＳＡの入出力ノードに接続されている。

この実施形態では、例えば、強誘電体キャパシタＦＣ１、ＦＣ２は、強誘電体材料としてＰＺＴ（抗電圧＝０．８〜１．０Ｖ）が使用され、プリチャージ電圧ＶＰＲは、抗電圧より低い０．７Ｖに設定され、レベルコンバータＬＣのｎＭＯＳトランジスタＮ４、Ｎ５の閾値電圧は、０．２Ｖに設定されている。このため、レベルコンバータＬＣは、読み出し動作時にプリチャージ電圧ＶＰＲより低下するビット線ＢＬ、ＢＬＸの電圧を増幅し、ローカルデータバス線ＬＤＢ、ＬＤＢＸに伝達できる。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。

図５は、本発明の強誘電体メモリの第３の実施形態におけるメモリコアの詳細を示している。第１および第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、リストアスイッチが、第１の実施形態のｐＭＯＳトランジスタＰ３に代えてｎＭＯＳトランジスタＮ６で構成されている。ｎＭＯＳトランジスタＮ６のゲートは、リストア信号ＲＥＳＲＺを受けている。また、メモリコアＣＯＲＥは、新たにプリセンスアンプＰＳＡを有している。その他の構成は、第１の実施形態（図１）および第２の実施形態（図４）と同じである。すなわち、強誘電体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。

プリセンスアンプＰＳＡは、ゲートがビット線ＢＬＸ（ＢＬ１Ｘ、ＢＬ２Ｘ、．．．）、ＢＬ（ＢＬ１、ＢＬ２、．．．）にそれぞれ接続された一対のｐＭＯＳトランジスタＰ４、Ｐ５と、ｐＭＯＳトランジスタＰ４、Ｐ５のソースを電源線ＶＤＤに接続するｐＭＯＳトランジスタＰ６を有している。ｐＭＯＳトランジスタＰ４、Ｐ５のドレインは、ビット線ＢＬ、ＢＬＸにそれぞれ接続されている。ｐＭＯＳトランジスタＰ６のゲートは、プリセンス信号ＰＳＡＥＸを受けている。

図６は、第３の実施形態の強誘電体メモリの読み出し動作を示している。上述した図３と同じ動作については、詳細な説明を省略する。この実施形態では、プリセンス信号ＰＳＡＥＸは、リストア信号ＲＳＴＲＺが活性化された後、プレート線ＰＬが高レベルに変化する前に活性化される。プリセンス信号ＰＳＡＥＸの非活性化タイミングは、リストア信号ＲＳＴＲＺと同じである。リストア信号ＲＳＴＲＺの活性化レベル（高レベル電圧）は、電源電圧ＶＤＤ（２Ｖ）である。その他の動作は、図３と同じである。

プリセンスアンプＰＳＡのｐＭＯＳトランジスタＰ４、Ｐ５は、プリセンス信号ＰＳＡＥＸの活性化に応答して活性化される（図６（ａ））。この例では、ｐＭＯＳトランジスタＰ４は、低レベル電圧ＶＳＳに変化したローカルデータバス線ＬＤＢＸに対応するビット線ＢＬＸが低レベル電圧ＶＳＳに変化することに応答してオンする。ｐＭＯＳトランジスタＰ４のオンにより、ビット線ＢＬの電圧は、電源電圧ＶＤＤまで確実に上昇する（図６（ｂ））。このため、強誘電体キャパシタＦＣ１、ＦＣ２のリストア動作は、リストアスイッチＮ６のゲートに供給されるリストア信号ＲＳＴＲＺの高レベル電圧に昇圧電圧ＶＰＰを使用しなくても確実に実行される。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リストアスイッチＮ６をｎＭＯＳトランジスタで構成する場合に、ビット線ＢＬ、ＢＬＸにプリセンスアンプＰＳＡを接続することで、差動センスアンプＳＡが出力する高レベル電圧ＶＤＤを、低下させることなくビット線ＢＬ（またはＢＬＸ）に伝達できる。この結果、リストア動作を確実に実行できる。リストア信号ＲＳＴＲＺの高レベル電圧に昇圧電圧ＶＰＰを使用しなくてよいため、昇圧回路２２（図１）の駆動能力を小さくでき、そのレイアウトサイズを小さくできる。

図７は、本発明の強誘電体メモリの第４の実施形態におけるメモリコアの詳細を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、プリチャージ回路ＰＲＥが、第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。すなわち、強誘電体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。

プリチャージ回路ＰＲＥは、ゲートがプリチャージ信号線ＰＲＥ２Ｚに接続され、ソース・ドレインの一方および他方がビット線ＢＬ、ＢＬＸにそれぞれ接続されたｎＭＯＳトランジスタＮ７（イコライズスイッチ）と、ゲートがプリチャージ信号線ＰＲＥ１Ｚに接続され、ソースがビット線ＢＬに接続され、ドレインが電源電圧線ＶＤＤに接続されたｎＭＯＳトランジスタＮ８（電源スイッチ）と、ゲートがプリチャージ信号線ＰＲＥ１Ｚに接続され、ソースが接地線ＶＳＳに接続され、ドレインがビット線ＢＬＸに接続されたｎＭＯＳトランジスタＮ９（接地スイッチ）とを有している。

図８は、第４の実施形態の強誘電体メモリの読み出し動作を示している。上述した図３と同じ動作については、詳細な説明を省略する。この実施形態は、読み出し動作を開始する前のビット線ＢＬ、ＢＬＸのプリチャージ動作に特徴を有している。
プリチャージ動作では、まず、プリチャージ信号ＰＲＥ１Ｚが所定期間活性化され（図８（ａ））、ビット線ＢＬ、ＢＬＸが高レベル電圧（ＶＤＤ−ｎＭＯＳトランジスタＮ８の閾値電圧）および接地電圧ＶＳＳにそれぞれ変化する。すなわち、ビット線ＢＬは、高レベル電圧に応じて充電される（図８（ｂ））。プリチャージ信号ＰＲＥ１Ｚが非活性化された後、プリチャージ信号ＰＲＥ２Ｚが所定期間活性化される（図８（ｃ））。プリチャージ信号ＰＲＥ２Ｚの活性化により、ビット線ＢＬ、ＢＬＸは、イコライズされ、所望のプリチャージ電圧ＶＰＲ（ビット線ＢＬの電圧の１／２）に設定される（図８（ｄ））。すなわち、プリチャージ電圧ＶＰＲは、ビット線ＢＬに充電される電荷を利用して簡易な回路で容易に生成される。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリチャージ電圧ＶＰＲを、ビット線ＢＬに充電される電荷を利用して容易に生成できる。
なお、上述した実施形態では、所定数のメモリセルＭＣ毎にプレート線ＰＬを配線した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、全てのメモリセルＭＣに共通にプレート線ＰＬを配線してもよい。本発明は、読み出し動作中のプレート線ＰＬの駆動回数が少ないため、読み出し動作が実行されないメモリセルＭＣの強誘電体キャパシタが、プレート線ＰＬの駆動によるバックスイッチングによって劣化することを緩和できる。

また、上述した第４の実施形態に適用したプリチャージ回路ＰＲＥを、第１〜第３に適用してもよい。
上述した実施形態では、本発明を携帯電話に搭載する強誘電体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ＩＣカードに搭載される強誘電体メモリに適用してもよい。この場合、昇圧回路２２の代わりに、ワードドライバ２４内にブートストラップ回路を組み込むことで、パワーオンからアクセスを開始するまでの時間を短縮できる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の強誘電体メモリでは、読み出し動作により強誘電体材料が劣化することを防止でき、強誘電体メモリの読み出し回数の制限を無くすことができる。

本発明の強誘電体メモリの第１の実施形態を示すブロック図である。 図１に示したメモリコアの詳細を示す回路図である。 第１の実施形態の強誘電体メモリの読み出し動作を示す波形図である。 本発明の強誘電体メモリの第２の実施形態におけるメモリコアの詳細を示す回路図である。 本発明の強誘電体メモリの第３の実施形態におけるメモリコアの詳細を示す回路図である。 第３の実施形態の強誘電体メモリの読み出し動作を示す波形図である。 本発明の強誘電体メモリの第４の実施形態におけるメモリコアの詳細を示す回路図である。 第４の実施形態の強誘電体メモリの読み出し動作を示す波形図である。

符号の説明

１０‥コマンドバッファ；１２‥コマンドデコーダ；１４‥アドレスバッファ；１６‥ロウデコーダ；１８‥コラムデコーダ；２０‥動作制御回路；２２‥昇圧回路；２４‥ワードドライバ；２６‥プレートドライバ；２８‥コラム制御回路；３０‥データ入出力回路；ＣＯＲＥ‥メモリコア

Claims (7)

1. 相補の論理値をそれぞれ保持するために分極ベクトルが互いに逆に設定される一対の強誘電体キャパシタを有するメモリセルと、
   前記強誘電体キャパシタの一端にそれぞれ接続された一対のビット線と、
   前記強誘電体キャパシタの他端に接続されたプレート線と、
   読み出し動作において、前記強誘電体キャパシタを充電するために、前記強誘電体キャパシタの両端間の電圧差を抗電圧より低く設定する電圧設定回路と、
   前記メモリセルに保持されている論理値を読み出すために、前記強誘電体キャパシタへの充電量の差に応じて生じる前記ビット線の電圧差を増幅する差動センスアンプと、
   前記メモリセルに形成され、前記強誘電体キャパシタの前記一端を前記ビット線にそれぞれ接続する転送ゲートと、
   を備え、
   前記電圧設定回路は、
   読み出し動作において、前記転送ゲートがオンする前に、前記各ビット線を所定電圧の電圧線に一時的に接続するプリチャージ回路を含むこと
   を特徴とする強誘電体メモリ。
2. 請求項１の強誘電体メモリにおいて、
   ゲートが前記ビット線にそれぞれ接続され、ソース・ドレインの一方がそれぞれ電源線に接続され、ソース・ドレインの他方がそれぞれ前記差動センスアンプの差動入力に接続された一対のトランジスタを有するレベルコンバータを備えていることを特徴とする強誘電体メモリ。
3. 請求項１の強誘電体メモリにおいて、
   前記プリチャージ回路は、
   前記一対のビット線を電源線および接地線にそれぞれ接続するために一時的にオンする電源スイッチおよび接地スイッチと、
   前記電源スイッチおよび接地スイッチがオフした後に、前記一対のビット線を互いに接続するイコライズスイッチとを備えていることを特徴とする強誘電体メモリ。
4. 請求項２の強誘電体メモリにおいて、
   前記一対のトランジスタは、ｐＭＯＳトランジスタであることを特徴とする強誘電体メモリ。
5. 請求項２の強誘電体メモリにおいて、
   読み出し動作において、前記レベルコンバータの一対のトランジスタのソース・ドレインの一方と前記電源線とを、前記差増センスアンプが動作する前の所定期間接続し、前記差動センスアンプが動作を開始する直前に接続を解除するリーク防止スイッチを備えていることを特徴とする強誘電体メモリ。
6. 請求項２の強誘電体メモリにおいて、
   前記差動センスアンプが動作を開始した後、前記差動センスアンプの差動出力を前記ビット線にそれぞれ接続するリストアスイッチを備えていることを特徴とする強誘電体メモリ。
7. 請求項６の強誘電体メモリにおいて、
   ゲートおよびドレインが一方および他方の前記ビット線にそれぞれ接続され、ソースが所定の電圧線に接続されるｐＭＯＳトランジスタを有するプリセンスアンプを備え、
   前記各リストアスイッチは、ソース・ドレインの一方および他方がビット線および前記差動センスアンプの差動出力にそれぞれ接続されたｎＭＯＳトランジスタを備えていることを特徴とする強誘電体メモリ。

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