JP2006190377A - 半導体メモリ - Google Patents

Abstract

【課題】 読み出しの誤動作を抑制した強誘電体メモリを提供する。
【解決手段】 通常メモリセルＭＣと、当該通常メモリセルに接続される複数の通常ビット線ＢＬと、参照メモリセルＭＣＲＥＦと、当該参照メモリセルに接続される参照ビット線ＢＬＲＥＦとを有する。ワード線が選択された時に、記憶用キャパシタ及び参照キャパシタの電荷に応じて前記通常ビット線及び参照ビット線の電位が変化する。更に、参照ビット線にドレインが接続された第１のトランジスタＤＳＲＥＦと、前記複数の通常ビット線にそれぞれのドレインが接続された複数の第２のトランジスタＤＳ０，ＤＳ１とを含み、第１及び第２のトランジスタはゲートが参照ビット線ＢＬＲＥＦに共通に接続されてカレントミラー回路１０と、各通常ビット線にそれぞれ設けられ、前記通常ビット線の電位と前記参照ビット線の電位とに基づいて、前記通常ビット線の電位を増幅するプリアンプ回路ＰＡとを有する。
【選択図】 図３

Description

本発明は、半導体メモリに関し、特に、強誘電体メモリを利用した不揮発性メモリの読み出し回路に関する。

強誘電体メモリ（ＦｅＲＡＭ）は、メモリセルに強誘電体キャパシタを用いたメモリであり、電源をオフにしても記憶情報を保持することができる不揮発性メモリである。また、強誘電体メモリは、ＳＲＡＭなどと同様に高速に且つ低消費電力でデータの読み書きが可能である。そのため、ＩＣカード、ゲーム機、タグチップなどの記録媒体に広く利用されている。このような強誘電体メモリは、例えば、特許文献１，２に記載されている。

強誘電体メモリは、強誘電体キャパシタの分極作用を利用してデータを記憶する。例えば、書き込み時は、強誘電体キャパシタに正電圧を印加して正方向に分極させてデータ「０」を書き込み、負電圧を印加して負方向に分極させてデータ「１」を書き込む。読み出し時は、強誘電体キャパシタに正電圧を印加し、データ「０」のキャパシタは分極方向を反転せず、データ「１」のキャパシタは分極方向を反転し、それに伴ってビット線に流れ出る電荷の量の大小（データ「０」で電荷量小、データ「１」で電荷量大）により、ビット線の電位を高いレベルまたは低いレベル（データ「１」で高いレベル、データ「０」で低いレベル）にする。

強誘電体メモリには、メモリセルが２個のトランジスタと２個の強誘電体キャパシタからなる２トランジスタ・２キャパシタ型と、メモリセルが１個のトランジスタと１個の強誘電体キャパシタからなる１トランジスタ・１キャパシタ型とがある。２トランジスタ・２キャパシタは、２つのキャパシタに相補データを記録し、読み出し時ビット線対に相補信号を出力し、その相補信号がセンスアンプにより検出される。１トランジスタ・１キャパシタ型は、１つのキャパシタにデータを記録し、読み出し時に、ビット線に高いレベルと低いレベルのいずれかが出力され、センスアンプが、そのビット線レベルをレファレンスメモリセルで生成されたレファレンスレベルと比較し記憶データを検出する。１トランジスタ・１キャパシタ型はメモリセルの回路構成が簡単であるが、読み出し動作において、参照用のメモリセルによるレファレンスレベルと比較する必要があり、２トランジスタ・２キャパシタの場合に比較して検出マージンが小さくなる傾向にある。
特開２００２−１００１８３号公報 特開２００１−１１８３８０号公報

ビット線の電位は、強誘電体キャパシタの電荷により変化させられるので、そのレベルは、ビット線容量とメモリセルの強誘電体キャパシタの容量との比により決定される。したがって、強誘電体キャパシタの容量値が均一に生成されることが必要である。特に、１トランジスタ・１キャパシタ型の場合は、ビット線に相補信号が出力されないので、メモリセルの強誘電体キャパシタの容量値を一定にする要請が大きい。ところが、強誘電体材料により形成される強誘電体キャパシタの容量値は、プロセスによるばらつきが大きく、それに伴って読み出し時のビット線の電位もばらつき、センスアンプの誤動作の原因になっている。

そこで、本発明の目的は、読み出しの誤動作を抑えることができる強誘電体メモリを提供することにある。

また、本発明の目的は、読み出しの誤動作を抑えることができる１トランジスタ・１キャパシタ型の強誘電体メモリを提供することにある。

上記の目的を達成するために、本発明の第１の側面によれば、半導体メモリは、複数のワード線と、記憶用キャパシタをそれぞれ有する複数の通常メモリセルと、当該通常メモリセルに接続される複数の通常ビット線と、所定のデータを記憶するキャパシタを有する参照メモリセルと、当該参照メモリセルに接続される参照ビット線とを有する。そして、ワード線が選択された時に、記憶用キャパシタ及び参照キャパシタの電荷に応じて前記通常ビット線及び参照ビット線の電位が変化する。更に、参照ビット線にドレインが接続された第１のトランジスタと、前記複数の通常ビット線にそれぞれのドレインが接続された複数の第２のトランジスタとを含み、前記第１及び第２のトランジスタはゲートが前記参照ビット線に共通に接続されてカレントミラー回路を有する。

通常メモリセルが選択された時に、通常ビット線には通常メモリセルの記憶用キャパシタの状態に応じて異なる電荷が流れて当該ビット線の電位を異なるレベルにする。参照メモリセルの記憶用キャパシタには参照ビット線に多くの電荷を流すデータが記憶され、通常メモリセルの選択に伴って選択され、参照ビット線の電位をより高く変化させる。そして、カレントミラー回路により、参照ビット線の電位は第１のトランジスタのソース電位よりその閾値電圧高いレベルに制御され、通常ビット線の電位は、参照メモリセルと同じデータを記憶した通常メモリセルに対する通常ビット線は、参照ビット線の電位と同等レベルに制御され、参照メモリセルと異なるデータを記憶した通常メモリセルに対する通常ビット線は、第２のトランジスタのソース電位に制御される。従って、通常ビット線の電位は、ソース電位と同等の第１のレベルまたは、それより閾値電圧高い第２のレベルに、確実に制御される。よって、強誘電体キャパシタの容量値がばらついても、読み出し時のビット線電位のばらつきを防止することができる。

上記の第１の側面では更に、前記通常ビット線の電位と前記参照ビット線の電位とに基づいて、前記通常ビット線の電位を増幅するプリアンプ回路が、各通常ビット線にそれぞれ設けられる。このプリアンプ回路は、通常ビット線に生成される第１のレベルとそれより閾値電圧高い第２のレベルの電位とを、参照ビット線の電位と比較し、より大きな電位差に増幅する。第１トランジスタと第２のトランジスタのソース電位が同じであれば、参照ビット線の電位は常に第２のレベルに制御されるので、プリアンプ回路の増幅動作はより確実に行われる。

上記の第１の側面において、より好ましくは、更に、ドレインがプリチャージされ、ソースが前記通常ビット線に接続され、ゲートが前記参照ビット線に接続された増幅トランジスタを有するプリアンプ回路が、各通常ビット線にそれぞれ設けられる。このプリアンプ回路によれば、通常ビット線が第１のレベルの時は、増幅トランジスタが導通してドレインの電位をプリチャージレベルから大きく低下させ、通常ビット線が第２のレベルの時は、増幅トランジスタが導通せずにドレインの電位をプリチャージレベルまたはそれよりわずかに低下したレベルに保つ。これにより、通常ビット線の第１及び第２のレベルは、ソース電位プラス閾値電圧より低いレベルと、ソース電位プラス閾値電圧を超える高いレベルとに変換される。これにより、プリアンプ回路のドレインの電位は、後段に設けられるセンスアンプ回路により容易に検出され、電源レベルまで増幅される。

上記の第１の側面において、好ましくは、通常メモリセルは、ワード線に接続される１つのセルトランジスタと当該セルトランジスタに接続される強誘電体キャパシタとを有する。そして、強誘電体キャパシタは、正方向に分極した状態と負方向に分極した状態とで、データを記憶する。また、参照メモリセルは、ワード線に接続される１つのセルトランジスタと当該セルトランジスタに接続される強誘電体キャパシタとを有する。そして、参照メモリセルの強誘電体キャパシタには、負方向に分極した状態が記憶される。読み出し時には、強誘電体キャパシタに正方向の電圧が印加され、分極状態に応じて、電荷がビット線に流れる。正方向に分極した状態のキャパシタよりも負方向に分極した状態のキャパシタのほうが、ビット線により多くの電荷を流し、ビット線の電位をより高く変化させる。

本発明の側面によれば、カレントミラー回路により読み出し時のビット線の電位を、確実に第２のトランジスタの閾値電圧の差に制御することができる。よって、読み出しの誤動作を抑えることができる。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。

本実施の形態を説明する前に、強誘電体キャパシタを利用した半導体メモリについて説明する。以下の例は、１トランジスタ・１キャパシタ型のメモリセルの強誘電体メモリである。

図１は、強誘電体キャパシタを利用した半導体メモリの構成図である。図１には、１本のワード線ＷＬと、１本のプレート線ＰＬと、２本の通常ビット線ＢＬ０，ＢＬ１と、１本の参照ビット線ＢＬＲＥＦと、２個の通常メモリセルＭＣ０，ＭＣ１と、１個の参照メモリセルＭＣＲＥＦとが示されている。各メモリセルＭＣ０，ＭＣ１，ＭＣＲＥＦは、ゲートがワード線に接続されソース・ドレインの一方の端子がビット線ＢＬ０．ＢＬ１．ＢＬＲＥＦに接続されたセルトランジスタＮ０，Ｎ１，ＮＲＥＦと、セルトランジスタのソース・ドレインの他方の端子とプレート線ＰＬとの間に設けられた強誘電体キャパシタＦ０，Ｆ１，ＦＲＥＦとを有する。つまり、このメモリセルは、１トランジスタ・１キャパシタ型である。

更に、通常ビット線ＢＬ０，ＢＬ１は、それぞれセンスアンプＳＡ０，ＳＡ１に接続され、センスアンプＳＡ０，ＳＡ１は、通常ビット線の電位と参照ビット線ＢＬＲＥＦの電位とを比較して、通常ビット線の電位を検出し増幅する。

強誘電体メモリでは、書き込みを、強誘電体キャパシタに正または負の電圧を印加して正方向または負方向に分極させることで行い、一方、読み出しは、強誘電体キャパシタに正の電圧を印加した時の分極反転電流の有無を検出することで行う。また、読み出し時に強誘電体キャパシタが強制的に正方向に分極されるので、読み出しデータに対応させて再書き込みが行われる。

図１を参照しながら具体的に説明する。ワード線ＷＬは図示しないワードドライバ回路にそれぞれ個別に接続され、プレート線ＰＬは図示しないプレートドライバ回路に共通に接続される。更に、図示しない書き込み回路がセンスアンプと並列に設けられ、入力データに応じて対応する通常ビット線ＢＬ０，ＢＬ１をＨレベルまたはＬレベルに駆動する。

書き込み時において、ワード線ＷＬがＨレベルに駆動され、それに接続されたセルトランジスタＮ０，Ｎ１，ＮＲＥＦを導通させる。そして、通常ビット線とプレート線との間に正の電圧または負の電圧を印加することにより、強誘電体キャパシタＦ０，Ｆ１に正の電圧または負の電圧が印加され、正方向または負方向の分極状態にされ、入力データが書き込まれる。通常メモリセルにデータ「０」を書き込む場合は、ビット線ＢＬを０Ｖにプレート線ＰＬを電源レベル（ＶＤＤレベル）にし（正の電圧）、データ「１」を書き込む場合は、ビット線ＢＬをＶＤＤレベルにプレート線ＰＬを０Ｖにする（負の電圧）。具体的には、ビット線ＢＬを入力データに応じたレベルにした状態で、プレート線ＰＬを０ＶとＶＤＤレベルとに変化させ、それぞれのメモリセルの強誘電体キャパシタを正方向または負方向に分極させる。この分極方向は、書き込み動作後も保持され、電源オフでもデータが保持される不揮発性メモリとなる。

図２は、図１の半導体メモリの読み出し動作の波形図である。読み出し動作では、ビット線の電位をグランドレベル（０Ｖ）した状態で、ワード線ＷＬをＨレベルに駆動してセルトランジスタを導通させ（図２の時間Ｔ１）、その後プレート線ＰＬをＨレベルに駆動する（時間Ｔ２）。これにより、強誘電体キャパシタＦ０，Ｆ１，ＦＲＥＦには、正の電圧が印加されることになる。この電圧印加により、正方向に分極（データ「０」を記憶）していた通常メモリセルＭＣ０の強誘電体キャパシタＦ０は、書き込み時と同じ極性の正の電圧が印加されるので、分極の反転は起こらず、ビット線ＢＬ０にわずかな電荷が流れ出るのみで、ビット線ＢＬ０の電位はわずかしか上昇しない。それに対して、負方向に分極（データ「１」を記憶）していた通常メモリセルＭＣ０の強誘電体キャパシタＦ１は、書き込み時と逆極性の正の電圧が印加されるので、分極の反転が起きて、大きな反転電荷がビット線ＢＬ１に流れ出て、ビット線ＢＬ１の電位は大きく上昇する。

一方、参照メモリセルＭＣＲＥＦの参照強誘電体キャパシタＦＲＥＦには、データ「０」が書き込まれるが、通常メモリセルの強誘電体キャパシタよりも面積が大きく形成されている。したがって、ワード線ＷＬのＨレベルへの駆動により参照強誘電体キャパシタＦＲＥＦには、正の電圧が印加され分極の反転は生じないが、面積が大きいので、参照ビット線ＢＬＲＥＦにはデータ「０」の通常ビット線電位よりも大きく上昇し、データ「１」の通常ビット線電位よりも小さく上昇する。つまり、参照ビット線ＢＬＲＥＦは中間電位に上昇する。そして、センスアンプＳＡ０，ＳＡ１が活性化されると（時間Ｔ３）、通常ビット線ＢＬ０，ＢＬ１の電位が参照ビット線ＢＬＲＥＦの電位を基準に検出され、増幅されて、グランド電位（０Ｖ）と電源レベル（ＶＤＤレベル）とにされる。

以上で読み出し動作は終了するが、この状態では、全ての強誘電体キャパシタが正の電圧による正方向の分極状態になっているので、この破壊された状態を戻すために、再書き込みが行われる。つまり、プレート線ＰＬがＨレベルの間は、ビット線がＬレベルになっているメモリセル、つまりデータ「０」が書き込まれていたセルの強誘電体キャパシタは、正の電圧が印加されているので、書き込み時と同じ状態になる。その後、図示しない書き込み回路により、センスアンプで検出した電圧をビット線に印加すると共に、プレート線ＰＬをＬレベルに下げると（時間Ｔ４）、データ「１」が書き込まれていたメモリセルの強誘電体キャパシタには、そのビット線がＨレベルであるので、負の電圧が印加され、再書き込みが行われる。このとき、データ「０」側の強誘電体キャパシタには、ビット線がＬレベル、プレート線がＬレベルであるので、分極の逆転は生じず、正方向の分極状態を維持する。再書き込み動作が終了すると、ワード線ＷＬがＬレベルに戻される（時間Ｔ５）。なお、参照ビット線ＢＬＲＥＦは、図示しない再書き込み回路によりグランドレベルに駆動され、データ「０」が参照メモリセルに書き込まれる。

以上のように、読み出し動作では、強誘電体キャパシタの分極の反転または非反転により、通常ビット線ＢＬ０，ＢＬ１に大きな電位上昇または小さな電位上昇を生じさせ、一方で、参照ビット線ＢＬＲＥＦにはその中間の電位上昇を生じさせ、それらの差をセンスアンプで検出する。従って、強誘電体キャパシタの容量値がばらつくと、ビット線に発生する電位上昇の幅もばらつき、センスアンプの誤動作を誘発する。しかし、強誘電体キャパシタの強誘電体層はプロセスのばらつきを受けやすく、その容量値のばらつきを抑えることは困難である。

図３は、本実施の形態における半導体メモリの構成図である。通常メモリセルＭＣ０，ＭＣ１と、ワード線ＷＬ、プレート線ＰＬ、通常ビット線ＢＬ０，ＢＬ１の構成は、図１と同じである。参照メモリセルＭＣＲＥＦは、セルトランジスタＮＲＥＦと参照強誘電体キャパシタＦＲＥＦを有し、この参照強誘電体キャパシタＦＲＥＦは通常メモリセルの強誘電体キャパシタＦ０，Ｆ１と同じ面積、同じ構造である。そして、参照メモリセルＭＣＲＥＦには、常に負の電圧印加による負方向の分極状態（データ１）が書き込まれる。したがって、読み出し時において、参照ビット線ＢＬＲＥＦには、データ「１」のメモリセルのビット線と同じようにより大きな電位上昇が生じる。

本実施の形態のメモリでは、読み出し動作をより安定的にするために、カレントミラー回路１０を設けている。つまり、カレントミラー回路１０は、参照ビット線ＢＬＲＥＦにゲートとドレインが接続された第１のトランジスタＤＳＲＥＦと、通常ビット線ＢＬ０，ＢＬ１にドレインが接続され、参照ビット線ＢＬＲＥＦにゲートが接続された複数の第２のトランジスタＤＳ０，ＤＳ１とを有し、これらのトランジスタのソースは、共通の電源、例えばグランド電源に接続される。第１のトランジスタＤＳＲＥＦ、第２のトランジスタＤＳ０，ＤＳ１は、全て同じゲート電位に接続されているので、そのドレイン電流は、トランジスタのサイズの比になる。つまり、同じトランジスタサイズであれば、それらのドレイン電流は全て等しくなる。

今仮に、通常メモリセルＭＣ０がデータ「０」（正方向の分極）を、ＭＣ１がデータ「１」（負方向の分極）をそれぞれ記憶するものとする。参照メモリセルＭＣＲＥＦには、前述のとおり、データ「１」（負方向の分極）が記憶される。読み出し動作において、ワード線ＷＬをＨレベルに駆動すると、各メモリセルのセルトランジスタが導通する。その後、プレート線ＰＬをＨレベルに駆動すると、データ「０」（正方向の分極）のメモリセルＭＣ０からビット線ＢＬ０に流出する電荷量は少なく、ビット線ＢＬ０の電位上昇は少ない。一方、データ「１」（負方向の分極）のメモリセルＭＣ１，ＭＣＲＥＦからビット線ＢＬ１，ＢＬＲＥＦに流出する電荷量は多く、ビット線ＢＬ０，ＢＬＲＥＦの電位上昇を大きい。

このとき、カレントミラー回路１０において、参照ビット線ＢＬＲＥＦに接続されている第１のトランジスタＤＳＲＥＦが導通して、参照ビット線ＢＬＲＥＦの電位を低下させ、その電位は、ソース電位であるグランド電位から第１のトランジスタＤＳＲＥＦの閾値電圧分だけ高いレベルになる。この参照ビット線ＢＬＲＥＦは、第２のトランジスタ群ＤＳ０，ＤＳ１のゲートにも接続されているので、第２のトランジスタＤＳ０の導通により通常ビット線ＢＬ０はほぼグランドレベルまで低下し、第２のトランジスタＤＳ１の導通により通常ビット線ＢＬ１はソース電位であるグランド電位から第２のトランジスタＤＳ１の閾値電圧分だけ高いレベルになる。つまり、トランジスタＤＳＲＥＦとトランジスタＤＳ１とが同じゲート電位になっているので、それらのトランジスタサイズが同じであれば、同じ電流だけ流すことになる。そのため、同じデータ「１」が記憶されている通常メモリセルの通常ビット線ＢＬ１と参照ビット線ＢＬＲＥＦとは、同じ挙動を行い、同じ電位のグランド電位から閾値電圧高いレベルに制御される。これがカレントミラー回路による作用である。

そのため、通常メモリセルの強誘電体キャパシタの容量値が多少ばらついても、データ「１」が記憶されているメモリセルの通常ビット線電位は、常に、参照ビット線電位と同じレベルに制御され、データ「０」が記憶されているメモリセルの通常ビット線電位はソース電源電位に制御される。よって、読み出し動作を安定させることができる。

図３に示された実施の形態では、更に、カレントミラー回路１０により所定の電位に制御された通常ビット線の電位が、それぞれに設けられたプリアンプ回路ＰＡ０，ＰＡ１により増幅される。つまり、カレントミラー回路１０の制御により、通常ビット線の電位は、グランドレベルか閾値電圧レベルにされる。しかし、このような電位差を検出するためには、閾値電圧の１／２の基準電位を使用することが考えられるが、かかる基準電位を生成は容易でない。そこで、プリアンプ回路ＰＡ０，ＰＡ１は、通常ビット線電位のグランドレベルと閾値電圧レベルとを増幅して、閾値電圧レベルより低いレベルと高いレベルとにレベルシフトする。

具体的には、プリアンプ回路ＰＡ０，ＰＡ１は、ソースが電源に接続されゲートにプリチャージ信号ＶＰＲが印加されるＰチャネルのプリチャージトランジスタＰＲ０，ＰＲ１と、ゲートが参照ビット線ＢＬＲＥＦにソースが通常ビット線ＢＬ０，ＢＬ１にそれぞれ接続される増幅用トランジスタＣＴ０，ＣＴ１とで構成される。そして、プリチャージ信号ＶＰＲがＬレベルになるときに、プリチャージトランジスタＰＲ０，ＰＲ１が導通し、プリチャージノードＰＮ０，ＰＮ１が電源レベルにプリチャージされる。

この状態で、ワード線ＷＬがＨレベルに駆動され読み出し動作が始まると、前述のカレントミラー回路１０の制御により、参照ビット線ＢＬＲＥＦは閾値電圧レベルに、通常ビット線ＢＬ０はグランドレベルに、そして、通常ビット線ＢＬ１は閾値電圧レベル（参照ビット線と同じレベル）にされる。そこで、プリアンプＰＡ０の増幅トランジスタＣＴ０は導通して、プリチャージノードＰＮ０をグランドレベルまで低下させる。一方、プリアンプＰＡ１の増幅トランジスタＣＴ１は非導通となり、プリチャージノードＰＮ１は多少低下するに止まる。つまり、プリアンプの増幅トランジスタは、参照ビット線電位と通常ビット線電位とを比較し、その比較結果に応じてプリチャージノードを低下させるか、させないかの制御を行う。

そして、プリアンプＰＡ０，ＰＡ１のプリチャージノードＰＮ０，ＰＮ１が、インバータ回路からなるセンスアンプＳＡ０，ＳＡ１に入力され、電源レベルまで増幅される。このセンスアンプ回路は、クロックに同期しない通常のＣＭＯＳインバータ回路でもよく、また、クロックに同期して活性化されるＣＭＯＳインバータ回路でもよい。プリアンプが通常ビット線電位を、センスアンプの閾値電圧より高いレベルと低いレベルに増幅しているので、センスアンプは容易にレベルを検出することができる。

更に、図３の実施の形態では、書き込み回路ＷＡ０，ＷＡ１が設けられ、センスアンプＳＡ０，ＳＡ１の出力ＳＡｏｕｔが書き込み回路を経由して、通常ビット線ＢＬ０，ＢＬ１にフィードバックされて、再書き込みが行われる。この書き込み回路は、書き込み信号ＷＥに応答して、読み出し時の再書き込み回路または書き込み時の書き込み回路に切り替えられる。書き込み回路ＷＡ０，ＷＡ１が再書き込み回路にされると、センスアンプ出力ＳＡｏｕｔが対応する通常ビット線に反転して転送される。そして、プレート線ＰＬがＨレベルからＬレベルに駆動されることで、通常ビット線ＢＬ０，ＢＬ１にフィードバックされたレベルに応じて、通常メモリセルの強誘電体キャパシタに再書き込みが行われる。

図４は、本実施の形態の読み出し動作の波形図である。再度、波形図を参照しながら動作を説明する。まず、時間Ｔ１にて、Ｌレベルのプリチャージ信号ＶＰＲにより、プリチャージトランジスタＰＲ０，ＰＲ１が共に導通して、プリチャージノードＰＮ０，ＰＮ１が電源レベルまでプリチャージされる。この状態から、時間Ｔ２で、ワード線ＷＬがＨレベルに駆動され、各メモリセルのセルトランジスタＮ０，Ｎ１，ＮＲＥＦが導通する。そこで、プレート線ＰＬをＬレベルからＨレベルに駆動すると、全てのメモリセルの強誘電体キャパシタＦ０，Ｆ１，ＦＲＥＦに、正方向の電圧が印加される。データ「０」のメモリセルＭＣ０のキャパシタＦ０は分極の反転が生じないので、ビット線ＢＬ０の電位上昇はわずかである。それに対して、データ「１」のメモリセルＭＣ１、ＭＣＲＥＦのキャパシタＦ１，ＦＲＥＦは共に分極反転が生じて、大きな反転電荷がビット線に流れ、ビット線ＢＬ１，ＢＬＲＥＦの電圧上昇は大きい。図中は、データ「０」「１」に対応させて通常ビット線ＢＬの電位上昇が示されている。

この時の参照ビット線ＢＬＲＥＦの電位上昇により、プリアンプＰＡ０，ＰＡ１の増幅トランジスタＣＴ０，ＣＴ１が共に導通し、両プリチャージノードＰＮ０，ＰＮ１の電位が低下する。しかし、通常ビット線ＢＬ１は参照ビット線ＢＬＲＥＦと同様の挙動をするので、プリアンプＰＡ１の増幅トランジスタＣＴ１はやがて非導通になり、プリチャージノードＰＮ１の低下は停止する。一方、プリアンプＰＡ０のプリチャージノードＰＮ０のみがグランドレベルまで低下する。

通常ビット線ＢＬ０，ＢＬ１の電位は、前述したとおり、グランドレベルと閾値電圧レベルＶｔｈに制御される。そして、プリチャージノードＰＮ０は、グランドレベル近くまで低下し、プリチャージノードＰＮ１は、電源レベルに近いレベルに維持される。そこで、時間Ｔ４で、プリチャージノードＰＮ０がセンスアンプの閾値レベルより低くなると、センスアンプＳＡ０の出力ＳＡｏｕｔが電源レベルまで上昇し、センスアンプＳＡ１の出力ＳＡｏｕｔはグランドレベルに維持される。

この状態で、データ「０」を記憶していたメモリセルＭＣ０の強誘電体キャパシタＦ０には正の電圧が印加されて正方向に分極しているので、プレート線ＰＬがＨレベルの間に再書き込み済みである。一方、時間Ｔ５にて書き込み回路ＷＡ０，ＷＡ１が再書き込み回路に制御され、プレート線ＰＬがＬレベルに駆動されると、ビット線データ「１」を記憶していたメモリセルＭＣ１とＭＣＲＥＦの強誘電体キャパシタＦ１，ＦＲＥＦは、負の電圧が印加され、分極状態が反転されて負方向に分極され、再書き込みが行われる。再書き込みが終了すると、時間Ｔ６にてワード線ＷＬがＬレベルに戻され、書き込み動作が完了する。

なお、参照メモリセルＭＣＲＥＦ側には、再書き込み回路ＷＡＲＥＦが設けられ、時間Ｔ５のタイミングで、再書き込み信号／ＷＥのＬレベルに応答して、そのＰチャネルトランジスタが導通し、参照ビット線ＢＬＲＥＦが電源レベルＶＤＤに駆動される。そして、プレート線ＰＬのＬレベル駆動により、参照メモリセルの強誘電体キャパシタＦＲＥＦには、負の電圧が印加され、負方向に分極されて、再書き込みが行われる。参照ビット線側は、そのレベルを検出する必要がないので、プリアンプやセンスアンプを設ける必要がなく、再書き込みのタイミングで参照ビット線ＢＬＲＥＦをＨレベルに駆動する回路があれば良い。

上記の実施の形態では、１トランジスタ・１キャパシタ型の強誘電体メモリに適用した。このタイプは、メモリセルの回路構成が簡単であるので、大容量化に適している。そして、本実施の形態のカレントミラー回路１０を使用することにより、強誘電体キャパシタの容量値にばらつきがあっても、その通常ビット線ＢＬＲＥＦの電位を常にグランドレベルまたは閾値電圧Ｖｔｈレベルにすることができ、読み出し動作の誤動作を抑制することができる。

更に、上記の実施の形態のカレントミラー回路１０は、強誘電体キャパシタを使用しない他のタイプの半導体メモリにも適用することができる。但し、強誘電体材料を使用しないシリコン酸化膜を使用するキャパシタの場合は、現在のプロセスでもその容量値のばらつきは少ないので、強誘電体キャパシタを使用したメモリの場合ほど、カレントミラー回路１０による誤動作防止のメリットは多くない。

以上の実施の形態をまとめると、次の付記のとおりである。

（付記１）複数のワード線と、
記憶用キャパシタをそれぞれ有する複数の通常メモリセルと、
当該通常メモリセルにそれぞれ接続される複数の通常ビット線と、
所定のデータを記憶する参照キャパシタを有する参照メモリセルと、
当該参照メモリセルに接続される参照ビット線とを有し、
前記ワード線が選択された時に、前記記憶用キャパシタ及び参照キャパシタの電荷に応じて前記通常ビット線及び参照ビット線の電位が変化し、
更に、前記参照ビット線にドレインが接続された第１のトランジスタと、前記複数の通常ビット線にそれぞれのドレインが接続された複数の第２のトランジスタとを含み、前記第１及び第２のトランジスタはゲートが前記参照ビット線に共通に接続されているカレントミラー回路と、
各通常ビット線にそれぞれ設けられ、前記通常ビット線の電位と前記参照ビット線の電位とに基づいて、前記通常ビット線の電位を増幅するプリアンプ回路とを有することを特徴とする半導体メモリ。

（付記２）付記１において、
更に、ドレインがプリチャージされ、ソースが前記通常ビット線に接続され、ゲートが前記参照ビット線に接続された増幅トランジスタを有するプリアンプ回路が、各通常ビット線にそれぞれ設けられることを特徴とする半導体メモリ。

（付記３）付記１または２のいずれかにおいて、
前記プリアンプ回路の出力が入力され、当該入力レベルを増幅するセンスアンプが、各通常ビット線にそれぞれ設けられることを特徴とする半導体メモリ。

（付記４）付記３において、
更に、前記センスアンプの出力を、再書き込みのタイミングで対応する通常ビット線に印加する再書き込み回路が、各通常ビット線にそれぞれ設けられることを特徴とする半導体メモリ。

（付記５）付記１〜４のいずれかにおいて、
前記通常メモリセルは、前記ワード線に接続される１つのセルトランジスタと当該セルトランジスタに接続される強誘電体キャパシタからなる前記記憶用キャパシタとを有し、
更に、参照メモリセルは、前記ワード線に接続される１つのセルトランジスタと当該セルトランジスタに接続される強誘電体キャパシタからなる前記参照キャパシタとを有することを特徴とする半導体メモリ。

（付記６）付記５において、
前記参照メモリセルの強誘電体キャパシタは、通常メモリセルの強誘電体キャパシタと同等の構造を有し、読み出し時の電圧状態とは逆の電圧により書き込みが行われることを特徴とする半導体メモリ。

（付記７）複数のワード線と、
前記ワード線に接続されるセルトランジスタと、当該セルトランジスタに接続される記憶用強誘電体キャパシタとそれぞれ有する複数の通常メモリセルと、
当該通常メモリセルにそれぞれ接続される複数の通常ビット線と、
前記ワード線に接続されるセルトランジスタと、当該セルトランジスタに接続され、逆極性の分極状態を記憶する参照強誘電体キャパシタを有する参照メモリセルと、
当該参照メモリセルに接続される参照ビット線と、
前記強誘電体キャパシタの反対側の端子に接続されるプレート線とを有し、
前記ワード線が選択された時に、前記記憶用キャパシタ及び参照キャパシタの分極状態に応じて前記通常ビット線及び参照ビット線の電位が変化し、
更に、前記参照ビット線にドレインが接続された第１のトランジスタと、前記複数の通常ビット線にそれぞれのドレインが接続された複数の第２のトランジスタとを含み、前記第１及び第２のトランジスタはゲートが前記参照ビット線に共通に接続されているカレントミラー回路と、
ドレインがプリチャージされ、ソースが前記通常ビット線にそれぞれ接続され、ゲートが前記参照ビット線に接続された増幅トランジスタを有するプリアンプ回路と、
前記プリアンプ回路の出力がそれぞれ入力され、当該入力レベルを増幅するセンスアンプとを有する強誘電体半導体メモリ。

（付記８）付記７において、
更に、前記センスアンプの出力を、再書き込みのタイミングで対応する通常ビット線に印加する再書き込み回路が、各通常ビット線にそれぞれ設けられることを特徴とする半導体メモリ。

（付記９）付記７または８において、
前記通常メモリセルは、前記ワード線に接続される１つのセルトランジスタと当該セルトランジスタに接続される強誘電体キャパシタからなる前記記憶用キャパシタとを有し、
更に、参照メモリセルは、前記ワード線に接続される１つのセルトランジスタと当該セルトランジスタに接続される強誘電体キャパシタからなる前記参照キャパシタとを有することを特徴とする半導体メモリ。

強誘電体キャパシタを利用した半導体メモリの構成図である。 図１の半導体メモリの読み出し動作の波形図である。 本実施の形態における半導体メモリの構成図である。 本実施の形態の読み出し動作の波形図である。再度、波形図を参照しながら動作を説明する。

符号の説明

ＷＬ：ワード線、ＢＬ：通常ビット線、ＢＬＲＥＦ：参照ビット線
ＭＣ：通常メモリセル、ＭＣＲＥＦ：参照メモリセル
１０：カレントミラー回路、ＤＳＲＥＦ：第１のトランジスタ、
ＤＳ０，ＤＳ１：第２のトランジスタ
ＰＡ０，ＰＡ１：プリアンプ、ＳＡ０，ＳＡ１：センスアンプ

Claims (6)

1. 複数のワード線と、
   記憶用キャパシタをそれぞれ有する複数の通常メモリセルと、
   当該通常メモリセルにそれぞれ接続される複数の通常ビット線と、
   所定のデータを記憶する参照キャパシタを有する参照メモリセルと、
   当該参照メモリセルに接続される参照ビット線とを有し、
   前記ワード線が選択された時に、前記記憶用キャパシタ及び参照キャパシタの電荷に応じて前記通常ビット線及び参照ビット線の電位が変化し、
   更に、前記参照ビット線にドレインが接続された第１のトランジスタと、前記複数の通常ビット線にそれぞれのドレインが接続された複数の第２のトランジスタとを含み、前記第１及び第２のトランジスタはゲートが前記参照ビット線に共通に接続されているカレントミラー回路と、
   各通常ビット線にそれぞれ設けられ、前記通常ビット線の電位と前記参照ビット線の電位とに基づいて、前記通常ビット線の電位を増幅するプリアンプ回路とを有することを特徴とする半導体メモリ。
2. 請求項１において、
   更に、ドレインがプリチャージされ、ソースが前記通常ビット線に接続され、ゲートが前記参照ビット線に接続された増幅トランジスタを有するプリアンプ回路が、各通常ビット線にそれぞれ設けられることを特徴とする半導体メモリ。
3. 請求項１または２のいずれかにおいて、
   前記プリアンプ回路の出力が入力され、当該入力レベルを増幅するセンスアンプが、各通常ビット線にそれぞれ設けられることを特徴とする半導体メモリ。
4. 請求項３において、
   更に、前記センスアンプの出力を、再書き込みのタイミングで対応する通常ビット線に印加する再書き込み回路が、各通常ビット線にそれぞれ設けられることを特徴とする半導体メモリ。
5. 請求項１乃至４のいずれかにおいて、
   前記通常メモリセルは、前記ワード線に接続される１つのセルトランジスタと当該セルトランジスタに接続される強誘電体キャパシタからなる前記記憶用キャパシタとを有し、
   更に、参照メモリセルは、前記ワード線に接続される１つのセルトランジスタと当該セルトランジスタに接続される強誘電体キャパシタからなる前記参照キャパシタとを有することを特徴とする半導体メモリ。
6. 複数のワード線と、
   前記ワード線に接続されるセルトランジスタと、当該セルトランジスタに接続される記憶用強誘電体キャパシタとそれぞれ有する複数の通常メモリセルと、
   当該通常メモリセルにそれぞれ接続される複数の通常ビット線と、
   前記ワード線に接続されるセルトランジスタと、当該セルトランジスタに接続され、逆極性の分極状態を記憶する参照強誘電体キャパシタを有する参照メモリセルと、
   当該参照メモリセルに接続される参照ビット線と、
   前記強誘電体キャパシタの反対側の端子に接続されるプレート線とを有し、
   前記ワード線が選択された時に、前記記憶用キャパシタ及び参照キャパシタの分極状態に応じて前記通常ビット線及び参照ビット線の電位が変化し、
   更に、前記参照ビット線にドレインが接続された第１のトランジスタと、前記複数の通常ビット線にそれぞれのドレインが接続された複数の第２のトランジスタとを含み、前記第１及び第２のトランジスタはゲートが前記参照ビット線に共通に接続されているカレントミラー回路と、
   ドレインがプリチャージされ、ソースが前記通常ビット線にそれぞれ接続され、ゲートが前記参照ビット線に接続された増幅トランジスタを有するプリアンプ回路と、
   前記プリアンプ回路の出力がそれぞれ入力され、当該入力レベルを増幅するセンスアンプとを有する強誘電体半導体メモリ。

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