KR20060080523A - 반도체 메모리 - Google Patents

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KR20060080523A
KR20060080523A KR1020050059978A KR20050059978A KR20060080523A KR 20060080523 A KR20060080523 A KR 20060080523A KR 1020050059978 A KR1020050059978 A KR 1020050059978A KR 20050059978 A KR20050059978 A KR 20050059978A KR 20060080523 A KR20060080523 A KR 20060080523A
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 독출의 오동작을 억제한 강유전체 메모리를 제공하는 것이다.
강유전체 메모리는, 복수의 워드선(WL)과, 기억용 커패시터를 각각 갖는 복수의 통상 메모리셀(MC)과, 그 통상 메모리셀에 접속되는 복수의 통상 비트선(BL)과, 소정의 데이터를 기억하는 커패시터를 갖는 참조 메모리셀(MCREF)과, 그 참조 메모리셀에 접속되는 참조 비트선(BLREF)을 갖는다. 그리고, 워드선이 선택되었을 때에, 기억용 커패시터 및 참조 커패시터의 전하에 따라서 상기 통상 비트선 및 참조 비트선의 전위가 변화된다. 또한, 참조 비트선에 드레인이 접속된 제1 트랜지스터(DSREF)와, 상기 복수의 통상 비트선에 각각의 드레인이 접속된 복수의 제2 트랜지스터(DS0, DS1)를 포함하고, 제1 및 제2 트랜지스터는 게이트가 참조 비트선(BLREF)에 공통으로 접속되어 전류 미러 회로(10)와, 각 통상 비트선에 각각 설치되고 상기 통상 비트선의 전위와 상기 참조 비트선의 전위에 기초하여, 상기 통상 비트선의 전위를 증폭하는 프리 앰프 회로(PA)를 갖는다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
도 1은, 강유전체 커패시터를 이용한 반도체 메모리의 구성도.
도 2는, 도 1의 반도체 메모리의 독출 동작의 파형도.
도 3은, 본 실시 형태에서의 반도체 메모리의 구성도.
도 4는, 본 실시 형태의 독출 동작의 파형도.
<도면의 주요부분에 대한 부호의 설명>
WL : 워드선
BL : 통상 비트선
BLREF : 참조 비트선
MC : 통상 메모리셀
MCREF : 참조 메모리셀
10 : 전류 미러 회로
DSREF : 제1 트랜지스터
DS0, DS1 : 제2 트랜지스터
PA0, PA1 : 프리 앰프
SA0, SA1 : 센스 앰프
본 발명은 반도체 메모리에 관한 것으로, 특히, 강유전체 메모리를 이용한 불휘발성 메모리의 독출 회로에 관한 것이다.
강유전체 메모리(FeRAM)는, 메모리셀에 강유전체 커패시터를 이용한 메모리 로서, 전원을 오프로 하더라도 기억 정보를 유지할 수 있는 불휘발성 메모리이다. 또한, 강유전체 메모리는 SRAM 등과 마찬가지로 고속으로 또한 저소비 전력으로 데이터의 기록 및 판독이 가능하다. 그 때문에, IC 카드, 게임기, 태그칩 등의 기록매체에 널리 이용되고 있다. 이러한 강유전체 메모리는 예컨대, 일본 특허 공개 공보 제 2002-100183 호, 일본 특허 공개 공보 제 2001-118380 호에 기재되어 있다.
강유전체 메모리는, 강유전체 커패시터의 분극 작용을 이용하여 데이터를 기억한다. 예컨대, 기록시에는 강유전체 커패시터에 플러스 전압을 인가하여 플러스 방향으로 분극시켜 데이터「0」을 기록하고, 마이너스 전압을 인가하여 마이너스 방향으로 분극시켜 데이터「1」을 기록한다. 독출시에는 강유전체 커패시터에 플러스 전압을 인가하고, 데이터「0」의 커패시터는 분극 방향을 반전시키지 않고, 데이터「1」의 커패시터는 분극 방향을 반전시키며, 그에 수반하여 비트선내에 흐르는 전하량의 대소(데이터 「0」에서 전하량 소, 데이터「1」에서 전하량 대)에 의해, 비트선의 전위를 높은 레벨 또는 낮은 레벨(데이터「1」에서 높은 레벨, 데이터「0」에서 낮은 레벨)로 한다.
강유전체 메모리에는, 메모리셀이 2개의 트랜지스터와 2개의 강유전체 커패시터로 이루어지는 2트랜지스터·2커패시터형과, 메모리셀이 1개의 트랜지스터와 1개의 강유전체 커패시터로 이루어지는 1트랜지스터·1커패시터형이 있다. 2트랜지스터·2커패시터는, 2개의 커패시터에 상보 데이터를 기록하고, 독출시 비트선쌍에 상보 신호를 출력하며, 그 상보 신호는 센스 앰프에 의해 검출된다. 1트랜지스터·1커패시터형은, 1개의 커패시터에 데이터를 기록하고, 독출시에 비트선에 높은 레벨과 낮은 레벨 중 어느 하나가 출력되며, 센스 앰프가 그 비트선 레벨을 참조 메모리셀에서 생성된 참조 레벨과 비교하여 기억 데이터를 검출한다. 1트랜지스터·1커패시터형은 메모리셀 회로 구성이 간단하지만, 독출 동작에 있어서 참조용 메모리셀에 의한 참조 레벨과 비교할 필요가 있고, 2트랜지스터·2커패시터의 경우와 비교하여 검출 마진이 작아지는 경향이 있다.
비트선의 전위는, 강유전체 커패시터의 전하에 의해 변화되기 때문에, 그 레벨은 비트선 용량과 메모리셀의 강유전체 커패시터의 용량의 비에 의해 결정된다. 따라서, 강유전체 커패시터의 용량값이 균일하게 생성되는 것이 필요하다. 특히, 1트랜지스터·1커패시터형의 경우는, 비트선에 상보 신호가 출력되지 않기 때문에, 메모리셀의 강유전체 커패시터의 용량값을 일정하게 하는 요청이 크다. 그런데, 강유전체 재료에 의해 형성되는 강유전체 커패시터의 용량값은 프로세스에 의한 변동이 크고, 그에 수반하여 독출시의 비트선의 전위도 변동하여 센스 앰프의 오동작의 원인이 되고 있다.
따라서, 본 발명의 목적은 독출의 오동작을 억제할 수 있는 강유전체 메모리를 제공하는 것에 있다.
또한, 본 발명의 목적은 독출의 오동작을 억제할 수 있는 1트랜지스터·1커패시터형의 강유전체 메모리를 제공하는 것에 있다.
상기한 목적을 달성하기 위해서, 본 발명의 제1 측면에 따르면, 반도체 메모리는 복수의 워드선과, 기억용 커패시터를 각각 갖는 복수의 통상 메모리셀과, 그 통상 메모리셀에 접속되는 복수의 통상 비트선과, 소정의 데이터를 기억하는 커패시터를 갖는 참조 메모리셀과, 그 참조 메모리셀에 접속되는 참조 비트선을 갖는다. 그리고, 워드선이 선택되었을 때에 기억용 커패시터 및 참조 커패시터의 전하에 따라서 상기 통상 비트선 및 참조 비트선의 전위가 변화된다. 또한, 참조 비트선에 드레인이 접속된 제1 트랜지스터와, 상기 복수의 통상 비트선에 각각의 드레인이 접속된 복수의 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 게이트가 상기 참조 비트선에 공통으로 접속되어 전류 미러 회로를 포함한다.
통상 메모리셀이 선택되었을 때에, 통상 비트선에는 통상 메모리셀의 기억용 커패시터의 상태에 따라 상이한 전하가 흘러 그 비트선의 전위를 상이한 레벨로 변화시킨다. 참조 메모리셀의 기억용 커패시터에는 참조 비트선내에 많은 전하를 플르도록 하는 데이터가 기억되고, 통상 메모리셀의 선택에 따라 선택되며, 참조 비트선의 전위를 보다 높게 변화시킨다. 그리고, 전류 미러 회로에 의해, 참조 비트선의 전위는 제1 트랜지스터의 소스 전위보다 그 임계값 전압이 높은 레벨로 제어 되고, 통상 비트선의 전위는, 참조 메모리셀과 동일한 데이터를 기억한 통상 메모리셀에 대한 통상 비트선은, 참조 비트선의 전위와 동등 레벨로 제어되며, 참조 메모리셀과 상이한 데이터를 기억한 통상 메모리셀에 대한 통상 비트선은, 제2 트랜지스터의 소스 전위로 제어된다. 따라서, 통상 비트선의 전위는, 소스 전위와 동등한 제1 레벨 또는 그보다 임계값 전압이 높은 제2 레벨로 확실하게 제어된다. 따라서, 강유전체 커패시터의 용량값이 변동되더라도 독출시에 비트선 전위의 변동을 방지할 수 있다.
상기한 제1 측면에서는 또한, 상기 통상 비트선의 전위와 상기 참조 비트선의 전위에 기초하여, 상기 통상 비트선의 전위를 증폭하는 프리 앰프 회로가 각 통상 비트선에 각각 설치된다. 이 프리 앰프 회로는 통상 비트선에 생성되는 제1 레벨과 그보다 임계값 전압이 높은 제2 레벨의 전위를, 참조 비트선의 전위와 비교하여 보다 큰 전위차로 증폭한다. 제1 트랜지스터와 제2 트랜지스터의 소스 전위가 동일하면, 참조 비트선의 전위는 항상 제2 레벨로 제어되기 때문에 프리 앰프 회로의 증폭 동작은 보다 확실하게 행해진다.
또한, 상기한 제1 측면에 있어서, 보다 바람직하게는 드레인이 프리차지되고, 소스가 상기 통상 비트선에 접속되며, 게이트가 상기 참조 비트선에 접속된 증폭 트랜지스터를 포함하는 프리 앰프 회로가 각 통상 비트선에 각각 설치된다. 이 프리 앰프 회로에 따르면, 통상 비트선이 제1 레벨일 때에는, 증폭 트랜지스터가 도통하여 드레인의 전위를 프리차지 레벨로부터 크게 저하시키고, 통상 비트선이 제2 레벨일 때에는 증폭 트랜지스터가 도통하지 않고 드레인의 전위를 프리차지 레 벨 또는 그보다 약간 저하된 레벨로 유지한다. 이에 따라, 통상 비트선의 제1 및 제2 레벨은, 소스 전위 플러스 임계값 전압보다 낮은 레벨과, 소스 전위 플러스 임계값 전압을 넘는 높은 레벨로 변환된다. 이에 따라, 프리 앰프 회로의 드레인의 전위는, 후단에 설치되는 센스 앰프 회로에 의해 용이하게 검출되고 전원 레벨까지 증폭된다.
상기한 제1 측면에 있어서, 바람직하게는, 통상 메모리셀은 워드선에 접속되는 하나의 셀트랜지스터와 그 셀트랜지스터에 접속되는 강유전체 커패시터를 포함한다. 그리고, 강유전체 커패시터는 플러스 방향으로 분극한 상태와 마이너스 방향으로 분극한 상태에서 데이터를 기억한다. 또한, 참조 메모리셀은 워드선에 접속되는 하나의 셀트랜지스터와 그 셀트랜지스터에 접속되는 강유전체 커패시터를 갖는다. 그리고, 참조 메모리셀의 강유전체 커패시터에는, 마이너스 방향으로 분극한 상태가 기억된다. 독출시에는 강유전체 커패시터에 플러스 방향의 전압이 인가되고, 분극 상태에 따라서 전하가 비트선에 흐른다. 플러스 방향으로 분극한 상태의 커패시터보다도 마이너스 방향으로 분극한 상태의 커패시터 쪽이 비트선에 의해 많은 전하를 흘리고, 비트선의 전위를 보다 높게 변화시킨다.
발명을 실시하기 위한 최량의 형태
이하, 도면에 따라 본 발명의 실시 형태에 관해서 설명한다. 단, 본 발명의 기술적 범위는 이들의 실시 형태에 한정되지 않고, 특허청구의 범위에 기재된 사항과 그 균등물에까지 미치는 것이다.
본 실시 형태를 설명하기 전에, 강유전체 커패시터를 이용한 반도체 메모리 에 관해서 설명한다. 이하의 예는, 1트랜지스터·1커패시터형의 메모리셀의 강유전체 메모리이다.
도 1은, 강유전체 커패시터를 이용한 반도체 메모리의 구성도이다. 도 1에는, 1개의 워드선(WL)과, 1개의 플레이트선(PL)과, 2개의 통상 비트선(BL0, BL1)과, 1개의 참조 비트선(BLREF)과, 2개의 통상 메모리셀(MC0, MC1)과, 1개의 참조 메모리셀(MCREF)이 표시되어 있다. 각 메모리셀(MC0, MC1, MCREF)은 게이트가 워드선에 접속되고 소스·드레인의 한 쪽의 단자가 비트선(BL0, BL1, BLREF)에 접속된 셀트랜지스터(N0, N1, NREF)와, 셀트랜지스터의 소스·드레인의 다른 쪽의 단자와 플레이트선(PL) 사이에 설치된 강유전체 커패시터(F0, F1, FREF)를 갖는다. 즉, 이 메모리셀은 1트랜지스터·1커패시터형이다.
또한, 통상 비트선(BL0, BL1)은 각각 센스 앰프(SA0, SA1)에 접속되고, 센스 앰프(SA0, SA1)는 통상 비트선의 전위와 참조 비트선(BLREF)의 전위를 비교하여, 통상 비트선의 전위를 검출하여 증폭된다.
강유전체 메모리에서는, 기록을 강유전체 커패시터에 플러스 또는 마이너스의 전압을 인가하여 플러스 방향 또는 마이너스 방향으로 분극시킴으로써 수행하고, 한편, 독출을 강유전체 커패시터에 플러스 전압을 인가했을 때의 분극 반전 전류의 유무를 검출함으로써 수행된다. 또한, 독출시에 강유전체 커패시터가 강제적으로 플러스 방향으로 분극되기 때문에, 독출 데이터에 대응시켜 재기록이 행해진다.
도 1을 참조하면서 구체적으로 설명한다. 워드선(WL)은 도시되지 않은 워드 드라이버 회로에 각각 개별로 접속되고, 플레이트선(PL)은 도시되지 않은 플레이트 드라이버 회로에 공통으로 접속된다. 또한, 도시되지 않은 기록 회로가 센스 앰프와 병렬로 설치되고, 입력 데이터에 따라서 대응하는 통상 비트선(BL0, BL1)을 H 레벨 또는 L 레벨로 구동한다.
기록시에 있어서, 워드선(WL)이 H 레벨로 구동되어도, 거기에 접속된 셀트랜지스터(N0, N1, NREF)를 도통시킨다. 그리고, 통상 비트선과 플레이트선 사이에 플러스 전압 또는 마이너스의 전압을 인가함으로써, 강유전체 커패시터(F0, F1)에 플러스 전압 또는 마이너스의 전압이 인가되고, 플러스 방향 또는 마이너스 방향의 분극 상태가 되어 입력 데이터가 기록된다. 통상 메모리셀에 데이터「0」을 기록하는 경우는, 비트선(BL)을 0V로 플레이트선(PL)을 전원 레벨(VDD 레벨)로 하고 (플러스 전압), 데이터「1」을 기록하는 경우는, 비트선(BL)을 VDD 레벨로 플레이트선(PL)을 0V로 한다(마이너스의 전압). 구체적으로는, 비트선(BL)을 입력 데이터에 따른 레벨로 한 상태에서, 플레이트선(PL)을 0V와 VDD 레벨로 변화시키고, 각각의 메모리셀의 강유전체 커패시터를 플러스 방향 또는 마이너스 방향으로 분극시킨다. 이 분극 방향은 기록 동작 후에도 유지되고, 전원 오프에서도 데이터가 유지되는 불휘발성 메모리가 된다.
도 2는, 도 1의 반도체 메모리의 독출 동작의 파형도이다. 독출 동작에서, 비트선의 전위를 그라운드 레벨(0V)로한 상태에서, 워드선(WL)을 H 레벨로 구동시켜 셀트랜지스터를 도통시키고(도 2의 시간 T1), 그 후 플레이트선(PL)을 H 레벨로 구동시킨다(시간 T2). 이에 따라, 강유전체 커패시터(F0, F1, FREF)에는 플러스 전압이 인가되게 된다. 이 전압 인가에 의해, 플러스 방향으로 분극(데이터「0」을 기억)하고 있던 통상 메모리셀(MC0)의 강유전체 커패시터(F0)는 기록시와 동일한 극성의 플러스 전압이 인가되기 때문에, 분극의 반전은 발생하지 않고, 비트선(BL0)에 약간의 전하가 흘러나올 뿐으로, 비트선(BL0)의 전위는 약간밖에 상승하지 않는다. 그것에 대하여, 마이너스 방향으로 분극(데이터「1」을 기억)하고 있던 통상 메모리셀(MC0)의 강유전체 커패시터(F1)는, 기록시와 역극성인 플러스 전압이 인가되기 때문에 분극의 반전이 일어나고, 큰 반전 전하가 비트선(BL1)내에 흘러 비트선(BL1)의 전위는 크게 상승한다.
한편, 참조 메모리셀(MCREF)의 참조 강유전체 커패시터(FREF)에는, 데이터「0」이 기록되지만, 통상 메모리셀의 강유전체 커패시터보다도 면적이 크게 형성되어 있다. 따라서, 워드선(WL)의 H 레벨로의 구동에 의해 참조 강유전체 커패시터(FREF)에는 플러스 전압이 인가되어 분극의 반전은 생기지 않지만, 면적이 크기 때문에, 참조 비트선(BLREF)에는 데이터「0」의 통상 비트선 전위보다도 크게 상승하고, 데이터「1」의 통상 비트선 전위보다도 작게 상승한다. 즉, 참조 비트선(BLREF)은 중간 전위로 상승한다. 그리고, 센스 앰프(SA0, SA1)가 활성화되면(시간 T3), 통상 비트선(BL0, BL1)의 전위가 참조 비트선(BLREF)의 전위를 기준으로 검출되고 증폭되어, 그라운드 전위(0V)와 전원 레벨(VDD 레벨)이 된다.
이상으로 독출 동작은 종료하지만, 이 상태에서는 모든 강유전체 커패시터가 플러스 전압에 의한 플러스 방향의 분극 상태가 되어 있기 때문에, 이 파괴된 상태를 복귀하기 위해서 재기록이 행해진다. 즉, 플레이트선(PL)이 H 레벨인 동안에 는, 비트선이 L 레벨로 되어 있는 메모리셀, 즉 데이터「0」이 기록되어 있던 셀의 강유전체 커패시터는 플러스 전압이 인가되어 있기 때문에, 기록시와 동일한 상태가 된다. 그 후, 도시하지 않는 기록 회로에 의해, 센스 앰프로 검출한 전압을 비트선에 인가함과 동시에, 플레이트선(PL)을 L 레벨로 내리면(시간 T4), 데이터「1」이 기록하고 있던 메모리셀의 강유전체 커패시터에는 그 비트선이 H 레벨이기 때문에, 마이너스의 전압이 인가되어 재기록이 행해진다. 이 때, 데이터「0」측의 강유전체 커패시터에는 비트선이 L 레벨, 플레이트선이 L 레벨이기 때문에, 분극의 역전은 생기지 않고, 플러스 방향의 분극 상태를 유지한다. 재기록 동작이 종료되면, 워드선(WL)은 L 레벨로 복귀된다(시간 T5). 한편, 참조 비트선(BLREF)은 도시되지 않은 재기록 회로에 의해 그라운드 레벨로 구동되고, 데이터「0」이 참조 메모리셀에 기록된다.
이상과 같이, 독출 동작에서는 강유전체 커패시터의 분극의 반전 또는 비반전에 의해, 통상 비트선(BL0, BL1)에 큰 전위 상승 또는 작은 전위 상승을 생기게 하고, 한편으로 참조 비트선(BLREF)에는 그 중간의 전위 상승을 생기게 하여 이들의 차이를 센스 앰프로 검출한다. 따라서, 강유전체 커패시터의 용량값이 변동되면, 비트선에 발생하는 전위 상승의 폭도 변동되어 센스 앰프의 오동작을 유발한다. 그러나, 강유전체 커패시터의 강유전체층은 프로세스의 변동을 받기 쉽고, 그 용량값의 변동을 억제하는 것은 곤란하다.
도 3은, 본 실시 형태에서의 반도체 메모리의 구성도이다. 통상 메모리셀(MC0, MC1)과, 워드선(WL), 플레이트선(PL), 통상 비트선(BL0, BL1)의 구성은, 도 1과 동일하다. 참조 메모리셀(MCREF)은 셀트랜지스터(NREF)와 참조 강유전체 커패시터(FREF)를 포함하고, 이 참조 강유전체 커패시터(FREF)는 통상 메모리셀의 강유전체 커패시터(F0, F1)와 동일한 면적, 동일한 구조이다. 그리고, 참조 메모리셀(MCREF)에는 항상 마이너스의 전압 인가에 의한 마이너스 방향의 분극 상태(데이터1)가 기록된다. 따라서, 독출시에 있어서, 참조 비트선(BLREF)에는 데이터「1」의 메모리셀의 비트선과 동일하게 보다 큰 전위 상승이 생긴다.
본 실시 형태의 메모리에서는, 독출 동작을 보다 안정적으로 하기 위해서, 전류 미러 회로(10)를 설치하고 있다. 즉, 전류 미러 회로(10)는 참조 비트선(BLREF)에 게이트와 드레인이 접속된 제1 트랜지스터(DSREF)와, 통상 비트선(BL0, BL1)에 드레인이 접속되고, 참조 비트선(BLREF)에 게이트가 접속된 복수의 제2 트랜지스터(DS0, DS1)를 포함하고, 이들의 트랜지스터의 소스는 공통의 전원, 예컨대 그라운드 전원에 접속된다. 제1 트랜지스터(DSREF), 제2 트랜지스터(DS0, DS1)는 모두 동일한 게이트 전위에 접속되어 있기 때문에, 그 드레인 전류는 트랜지스터의 사이즈의 비가 된다. 즉, 동일한 트랜지스터 사이즈라면, 이들의 드레인 전류는 모두 같아진다.
지금 임시로, 통상 메모리셀(MC0)이 데이터「0」(플러스 방향의 분극)을, MC1이 데이터「1」(마이너스 방향의 분극)을 각각 기억하는 것으로 한다. 참조 메모리셀(MCREF)에는 전술한 바와 같이, 데이터「1」(마이너스 방향의 분극)이 기억된다. 독출 동작에 있어서, 워드선(WL)을 H 레벨로 구동시키면, 각 메모리셀의 셀트랜지스터는 도통된다. 그 후, 플레이트선(PL)을 H 레벨로 구동시키면, 데이터「 0」(플러스 방향의 분극)의 메모리셀(MC0)로부터 비트선(BL0)에 유출하는 전하량은 적고, 비트선(BL0)의 전위 상승은 적다. 한편, 데이터「1」(마이너스 방향의 분극)의 메모리셀(MC1, MCREF)에서 비트선(BL1, BLREF)에 유출하는 전하량은 많고, 비트선(BL0, BLREF)의 전위 상승은 크다.
이 때, 전류 미러 회로(10)에 있어서, 참조 비트선(BLREF)에 접속되어 있는 제1 트랜지스터(DSREF)가 도통하여 참조 비트선(BLREF)의 전위를 저하시키고, 그 전위는 소스 전위인 그라운드 전위로부터 제1 트랜지스터(DSREF)의 임계값 전압분 만큼 높은 레벨이 된다. 이 참조 비트선(BLREF)은 제2 트랜지스터군(DS0, DS1)의 게이트에도 접속되어 있기 때문에, 제2 트랜지스터(DS0)의 도통에 의해 통상 비트선(BL0)은 거의 그라운드 레벨까지 저하되고, 제2 트랜지스터(DS1)의 도통에 의해 통상 비트선(BL1)은 소스 전위인 그라운드 전위로부터 제2 트랜지스터(DS1)의 임계값 전압분 만큼 높은 레벨이 된다. 즉, 트랜지스터(DSREF)와 트랜지스터(DS1)가 동일한 게이트 전위로 되어 있기 때문에, 이들의 트랜지스터 사이즈가 동일하면, 동일한 전류만큼 흐르게 한다. 그 때문에, 동일한 데이터「1」이 기억되어 있는 통상 메모리셀의 통상 비트선(BL1)과 참조 비트선(BLREF)은 동일한 거동을 행하고, 동일한 전위의 그라운드 전위로부터 임계값 전압이 높은 레벨로 제어된다. 이것이 전류 미러 회로에 의한 작용이다.
그 때문에, 통상 메모리셀의 강유전체 커패시터의 용량값이 다소 변동되어도, 데이터「1」이 기억되어 있는 메모리셀의 통상 비트선 전위는 항상, 참조 비트선 전위와 동일한 레벨로 제어되고, 데이터「0」이 기억되어 있는 메모리셀의 통상 비트선 전위는 소스 전원 전위로 제어된다. 따라서, 독출 동작을 안정시킬 수 있다.
도 3에 도시된 실시 형태에서는, 또한, 전류 미러 회로(10)에 의해 소정의 전위로 제어된 통상 비트선의 전위가, 각각 설치된 프리 앰프 회로(PA0, PA1)에 의해 증폭된다. 즉, 전류 미러 회로(10)의 제어에 의해, 통상 비트선의 전위는, 그라운드 레벨이 임계값 전압 레벨이 된다. 그러나, 이러한 전위차를 검출하기 위해서는 임계값 전압의 1/2의 기준 전위를 사용하는 것이 생각되지만, 이러한 기준 전위의 생성은 용이하지 않다. 따라서, 프리 앰프 회로(PA0, PA1)는 통상 비트선 전위의 그라운드 레벨과 임계값 전압 레벨을 증폭하여 임계값 전압 레벨보다 낮은 레벨과 높은 레벨로 레벨 시프트한다.
구체적으로는, 프리 앰프 회로(PA0, PA1)는 소스가 전원에 접속되고 게이트에 프리차지 신호(VPR)가 인가되는 P채널의 프리차지 트랜지스터(PR0, PR1)와, 게이트가 참조 비트선(BLREF)에 소스가 통상 비트선(BL0, BL1)에 각각 접속되는 증폭용 트랜지스터(CT0, CT1)로 구성된다. 그리고, 프리차지 신호(VPR)가 L 레벨이 될 때에 프리차지 트랜지스터(PR0, PR1)가 도통하고 프리차지 노드(PN0, PN1)가 전원 레벨에 프리차지된다.
이 상태에서, 워드선(WL)이 H 레벨에 구동되어 독출 동작이 시작되면, 전술의 전류 미러 회로(10)의 제어에 의해 참조 비트선(BLREF)은 임계값 전압 레벨이, 통상 비트선(BL0)은 그라운드 레벨이, 그리고, 통상 비트선(BL1)은 임계값 전압 레벨(참조 비트선과 동일한 레벨)이 된다. 따라서, 프리 앰프(PA0)의 증폭 트랜지스 터(CT0)는 도통하여 프리차지 노드(PN0)를 그라운드 레벨까지 저하시킨다. 한편, 프리 앰프(PA1)의 증폭 트랜지스터(CT1)는 비도통이 되고 프리차지 노드(PN1)는 다소 저하되는 것에 그친다. 즉, 프리 앰프의 증폭 트랜지스터는 참조 비트선 전위와 통상 비트선 전위를 비교하고, 그 비교 결과에 따라서 프리차지 노드를 저하시킬지 여부를 제어한다.
그리고, 프리 앰프(PA0, PA1)의 프리차지 노드(PN0, PN1)가 인버터 회로로 이루어지는 센스 앰프(SA0, SA1)에 입력되어 전원 레벨까지 증폭된다. 이 센스 앰프 회로는, 클록에 동기하지 않는 통상의 CM0S 인버터 회로라도 좋고, 또한, 클록에 동기하여 활성화되는 CM0S 인버터 회로라도 좋다. 프리 앰프가 통상 비트선 전위를 센스 앰프의 임계값 전압보다 높은 레벨과 낮은 레벨로 증폭하고 있기 때문에, 센스 앰프는 용이하게 레벨을 검출할 수 있다.
또한, 도 3의 실시 형태에서는, 기록 회로(WA0, WA1)가 설치되고, 센스 앰프(SA0, SA1)의 출력(SAout)이 기록 회로를 경유하여 통상 비트선(BL0, BL1)에 피드백되어 재기록이 행해진다. 이 기록 회로는 기록 신호(WE)에 응답하여, 독출시의 재기록 회로 또는 기록시의 기록 회로로 전환된다. 기록 회로(WA0, WA1)가 재기록 회로가 되면, 센스 앰프 출력(SAout)이 대응하는 통상 비트선에 반전하여 전송된다. 그리고, 플레이트선(PL)이 H 레벨로부터 L 레벨로 구동됨으로써, 통상 비트선(BL0, BL1)에 피드백된 레벨에 따라서 통상 메모리셀의 강유전체 커패시터에 재기록이 행해진다.
도 4는, 본 실시 형태의 독출 동작의 파형도이다. 다음 파형도를 참조하여 동작을 설명한다. 우선, 시간 T1에서 L 레벨의 프리차지 신호(VPR)에 의해 프리차지 트랜지스터(PR0, PR1)가 함께 도통하고, 프리차지 노드(PN0, PN1)가 전원 레벨까지 프리차지된다. 이 상태로부터 시간 T2에서, 워드선(WL)이 H 레벨로 구동되고, 각 메모리셀의 셀트랜지스터(N0, N1, NREF)가 도통한다. 따라서, 플레이트선(PL)을 L 레벨로부터 H 레벨로 구동하면, 모든 메모리셀의 강유전체 커패시터(F0, F1, FREF)에 플러스 방향의 전압이 인가된다. 데이터「0」의 메모리셀(MC0)의 커패시터(F0)는 분극의 반전이 생기지 않기 때문에, 비트선(BL0)의 전위 상승은 작다. 그에 대하여, 데이터「1」의 메모리셀(MC1, MCREF)의 커패시터(F1, FREF)는 모두 분극 반전이 생겨 큰 반전 전하가 비트선에 흐르고, 비트선(BL1, BLREF)의 전압 상승은 크다. 도면 중에는 데이터「0」「1」에 대응시켜 통상 비트선(BL)의 전위 상승이 표시되어 있다.
이 때의 참조 비트선(BLREF)의 전위 상승에 의해, 프리 앰프(PA0, PA1)의 증폭 트랜지스터(CT0, CT1)가 함께 도통하고, 양 프리차지 노드(PN0, PN1)의 전위가 저하된다. 그러나, 통상 비트선(BL1)은 참조 비트선(BLREF)과 동일한 거동을 하기 때문에, 프리 앰프(PA1)의 증폭 트랜지스터(CT1)는 비로소 비도통이 되고, 프리차지 노드(PN1)의 저하는 정지된다. 한편, 프리 앰프(PA0)의 프리차지 노드(PN0)만이 그라운드 레벨까지 저하한다.
통상 비트선(BL0, BL1)의 전위는, 전술한 대로 그라운드 레벨과 임계값 전압 레벨(Vth)로 제어된다. 그리고, 프리차지 노드(PN0)는 그라운드 레벨 가까이까지 저하되고, 프리차지 노드(PN1)는 전원 레벨에 가까운 레벨로 유지된다. 따라서, 시간 T4에서 프리차지 노드(PN0)가 센스 앰프의 임계값 레벨보다 낮아지면, 센스 앰프(SA0)의 출력(SAout)이 전원 레벨까지 상승하고, 센스 앰프(SA1)의 출력(SAout)은 그라운드 레벨을 유지한다.
이 상태에서 데이터「0」을 기억하고 있던 메모리셀(MC0)의 강유전체 커패시터(F0)에는 플러스 전압이 인가되어 플러스 방향으로 분극되기 때문에, 플레이트선(PL)이 H 레벨인 동안에 재기록이 완료된다. 한편, 시간 T5에서 기록 회로(WA0, WA1)가 재기록 회로로 제어되고 플레이트선(PL)이 L 레벨로 구동되면, 비트선 데이터「1」을 기억하고 있던 메모리셀(MC1과 MCREF)의 강유전체 커패시터(F1, FREF)는 마이너스의 전압이 인가되고, 분극 상태가 반전되어 마이너스 방향으로 분극되어 재기록이 행해진다. 재기록이 종료되면, 시간 T6에서 워드선(WL)이 L 레벨로 복귀되고 기록 동작이 완료된다.
한편, 참조 메모리셀(MCREF) 측에는 재기록 회로(WAREF)가 설치되고, 시간 T5의 타이밍에서 재기록 신호(/WE)의 L 레벨에 응답하여 그 P채널 트랜지스터가 도통되고, 참조 비트선(BLREF)이 전원 레벨(VDD)로 구동된다. 그리고, 플레이트선(PL)의 L 레벨 구동에 의해, 참조 메모리셀의 강유전체 커패시터(FREF)에는 마이너스의 전압이 인가되고, 마이너스 방향으로 분극되어 재기록이 행해진다. 참조 비트선측은 그 레벨을 검출할 필요가 없기 때문에, 프리 앰프나 센스 앰프를 설치할 필요가 없고, 재기록의 타이밍에서 참조 비트선(BLREF)을 H 레벨로 구동하는 회로가 있으면 좋다.
상기한 실시 형태에서는, 1트랜지스터·1커패시터형의 강유전체 메모리에 적 용했다. 이 타입은 메모리셀의 회로 구성이 간단하기 때문에 대용량화에 적합하다. 그리고, 본 실시 형태의 전류 미러 회로(10)를 사용함으로써, 강유전체 커패시터의 용량값에 변동이 있어도 그 통상 비트선(BLREF)의 전위를 항상 그라운드 레벨 또는 임계값 전압(Vth) 레벨로 할 수 있어 독출 동작의 오동작을 억제할 수 있다.
또한, 상기한 실시 형태의 전류 미러 회로(10)는, 강유전체 커패시터를 사용하지 않는 다른 타입의 반도체 메모리에도 적용할 수 있다. 단, 강유전체 재료를 사용하지 않는 규소 산화막을 사용하는 커패시터의 경우에는, 현재의 프로세스라도 그 용량값의 변동이 적기 때문에, 강유전체 커패시터를 사용한 메모리의 경우만큼 전류 미러 회로(10)에 의한 오동작 방지의 장점는 많지 않다.
이상의 실시 형태를 정리하면 다음 부기와 같다.
(부기 1)
복수의 워드선과,
기억용 커패시터를 각각 갖는 복수의 통상 메모리셀과,
그 통상 메모리셀에 각각 접속되는 복수의 통상 비트선과,
소정의 데이터를 기억하는 참조 커패시터를 갖는 참조 메모리셀과,
그 참조 메모리셀에 접속되는 참조 비트선을 포함하고,
상기 워드선이 선택되었을 때에 상기 기억용 커패시터 및 참조 커패시터의 전하에 따라서 상기 통상 비트선 및 참조 비트선의 전위가 변화되며,
상기 참조 비트선에 드레인이 접속된 제1 트랜지스터와, 상기 복수의 통상 비트선에 각각의 드레인이 접속된 복수의 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 게이트가 상기 참조 비트선에 공통으로 접속되어 있는 전류 미러 회로와,
각 통상 비트선에 각각 설치되고, 상기 통상 비트선의 전위와 상기 참조 비트선의 전위에 기초하여 상기 통상 비트선의 전위를 증폭하는 프리 앰프 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 2) 부기1에 있어서,
또한, 드레인이 프리차지되고, 소스가 상기 통상 비트선에 접속되며, 게이트가 상기 참조 비트선에 접속된 증폭 트랜지스터를 포함하는 프리 앰프 회로가 각 통상 비트선에 각각 설치되는 것을 특징으로 하는 반도체 메모리.
(부기 3) 부기 1 또는 2 중 어느 하나에 있어서,
상기 프리 앰프 회로의 출력이 입력되고, 그 입력 레벨을 증폭하는 센스 앰프가 각 통상 비트선에 각각 설치되는 것을 특징으로 하는 반도체 메모리.
(부기 4) 부기 3에 있어서,
또한, 상기 센스 앰프의 출력을 재기록의 타이밍에 대응하는 통상 비트선에 인가하는 재기록 회로가 각 통상 비트선에 각각 설치되는 것을 특징으로 하는 반도체 메모리.
(부기 5) 부기 1 내지 4 중 어느 하나에 있어서,
상기 통상 메모리셀은 상기 워드선에 접속되는 하나의 셀트랜지스터와 그 셀트랜지스터에 접속되는 강유전체 커패시터로 이루어지는 상기 기억용 커패시터를 포함하고,
참조 메모리셀은 상기 워드선에 접속되는 하나의 셀트랜지스터와 그 셀트랜지스터에 접속되는 강유전체 커패시터로 이루어지는 상기 참조 커패시터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 6) 부기 5에 있어서,
상기 참조 메모리셀의 강유전체 커패시터는, 통상 메모리셀의 강유전체 커패시터와 동등한 구조를 가지고, 독출시의 전압 상태와는 반대의 전압에 의해 기록이 행해지는 것을 특징으로 하는 반도체 메모리.
(부기 7) 복수의 워드선과,
상기 워드선에 접속되는 셀트랜지스터와, 그 셀트랜지스터에 접속되는 기억용 강유전체 커패시터를 각각 갖는 복수의 통상 메모리셀과,
그 통상 메모리셀에 각각 접속되는 복수의 통상 비트선과,
상기 워드선에 접속되는 셀트랜지스터와, 그 셀트랜지스터에 접속되고, 역극성의 분극 상태를 기억하는 참조 강유전체 커패시터를 포함하는 참조 메모리셀과,
그 참조 메모리셀에 접속되는 참조 비트선과,
상기 강유전체커 패시터의 반대측의 단자에 접속되는 플레이트선을 포함하고,
상기 워드선이 선택되었을 때에, 상기 기억용 커패시터 및 참조 커패시터의 분극 상태에 따라 상기 통상 비트선 및 참조 비트선의 전위가 변화되며,
또한, 상기 참조 비트선에 드레인이 접속된 제1 트랜지스터와, 상기 복수의 통상 비트선에 각각의 드레인이 접속된 복수의 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 게이트가 상기 참조 비트선에 공통으로 접속되어 있는 전류 미러 회로와,
드레인이 프리차지되고, 소스가 상기 통상 비트선에 각각 접속되며, 게이트가 상기 참조 비트선에 접속된 증폭 트랜지스터를 포함하는 프리 앰프 회로와,
상기 프리 앰프 회로의 출력이 각각 입력되고, 그 입력 레벨을 증폭하는 센스 앰프를 포함하는 강유전체 반도체 메모리.
(부기 8) 부기 7에 있어서,
또한, 상기 센스 앰프의 출력을 재기록의 타이밍에서 대응하는 통상 비트선에 인가하는 재기록 회로가 각 통상 비트선에 각각 설치되는 것을 특징으로 하는 반도체 메모리.
(부기 9) 부기 7 또는 8에 있어서,
상기 통상 메모리셀은 상기 워드선에 접속되는 하나의 셀트랜지스터와 그 셀트랜지스터에 접속되는 강유전체 커패시터로 이루어지는 상기 기억용 커패시터를 포함하고,
또한, 참조 메모리셀은 상기 워드선에 접속되는 하나의 셀트랜지스터와 그 셀트랜지스터에 접속되는 강유전체 커패시터로 이루어지는 상기 참조 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리.
본 발명의 측면에 따르면, 전류 미러 회로에 의해 독출시의 비트선의 전위를 확실하게 제2 트랜지스터의 임계값 전압의 차로 제어할 수 있다. 따라서, 독출의 오동작을 억제할 수 있다.

Claims (6)

  1. 복수의 워드선과,
    기억용 커패시터를 각각 갖는 복수의 통상 메모리셀과,
    상기 통상 메모리셀에 각각 접속되는 복수의 통상 비트선과,
    소정의 데이터를 기억하는 참조 커패시터를 갖는 참조 메모리셀과,
    상기 참조 메모리셀에 접속되는 참조 비트선을 포함하고,
    상기 워드선이 선택되었을 때에 상기 기억용 커패시터 및 참조 커패시터의 전하에 따라서 상기 통상 비트선 및 참조 비트선의 전위가 변화되며,
    상기 참조 비트선에 드레인이 접속된 제1 트랜지스터와, 상기 복수의 통상 비트선에 각각의 드레인이 접속된 복수의 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 게이트가 상기 참조 비트선에 공통으로 접속되어 있는 전류 미러 회로와,
    각 통상 비트선에 각각 설치되고, 상기 통상 비트선의 전위와 상기 참조 비트선의 전위에 기초하여, 상기 통상 비트선의 전위를 증폭하는 프리 앰프 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 드레인이 프리차지되고, 소스가 상기 통상 비트선에 접속되며, 게이트가 상기 참조 비트선에 접속된 증폭 트랜지스터를 갖는 프리 앰프 회로가 각 통상 비트선에 각각 더 설치되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 프리 앰프 회로의 출력이 입력되고, 그 입력 레벨을 증폭하는 센스 앰프가 각 통상 비트선에 각각 설치되는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 센스 앰프의 출력을 재기록의 타이밍에 대응하는 통상 비트선에 인가하는 재기록 회로가 각 통상 비트선에 각각 더 설치되는 것을 특징으로 하는 반도체 메모리.
  5. 제1항 또는 제2항에 있어서, 상기 통상 메모리셀은 상기 워드선에 접속되는 하나의 셀트랜지스터와 그 셀트랜지스터에 접속되는 강유전체 커패시터로 이루어지는 상기 기억용 커패시터를 가지며,
    참조 메모리셀은 상기 워드선에 접속되는 하나의 셀트랜지스터와 그 셀트랜지스터에 접속되는 강유전체 커패시터로 이루어지는 상기 참조 커패시터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  6. 복수의 워드선과,
    상기 워드선에 접속되는 셀트랜지스터와, 그 셀트랜지스터에 접속되는 기억용 강유전체 커패시터를 각각 포함하는 복수의 통상 메모리셀과,
    그 통상 메모리셀에 각각 접속되는 복수의 통상 비트선과,
    상기 워드선에 접속되는 셀트랜지스터와, 그 셀트랜지스터에 접속되고 역극성의 분극 상태를 기억하는 참조 강유전체 커패시터를 갖는 참조 메모리셀과,
    그 참조 메모리셀에 접속되는 참조 비트선과,
    상기 강유전체 커패시터의 반대측의 단자에 접속되는 플레이트선을 가지고,
    상기 워드선이 선택되었을 때에, 상기 기억용 커패시터 및 참조 커패시터의 분극 상태에 따라 상기 통상 비트선 및 참조 비트선의 전위가 변화되며,
    상기 참조 비트선에 드레인이 접속된 제1 트랜지스터와, 상기 복수의 통상 비트선에 각각의 드레인이 접속된 복수의 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 게이트가 상기 참조 비트선에 공통으로 접속되어 있는 전류 미러 회로와,
    드레인이 프리차지되고, 소스가 상기 통상 비트선에 각각 접속되며, 게이트가 상기 참조 비트선에 접속된 증폭 트랜지스터를 갖는 프리 앰프 회로와,
    상기 프리 앰프 회로의 출력이 각각 입력되고, 그 입력 레벨을 증폭하는 센스 앰프를 더 포함하는 강유전체 반도체 메모리.
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