JP2007149296A

JP2007149296A - 不揮発性記憶装置およびその読出し方法

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Publication number: JP2007149296A
Application number: JP2005345844A
Authority: JP
Inventors: Fumiaki Kuramori; 文章倉盛
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2007-06-14
Anticipated expiration: 2025-11-30
Also published as: CN1975933B; KR20070056934A; JP4874637B2; KR101317874B1; CN1975933A; US7460409B2; US20070121379A1

Abstract

【課題】アクセス遅延を低減することのできる不揮発性記憶装置およびその読出し方法を提供。
【解決手段】それぞれ直交する複数のワードラインおよび複数のビットラインに配置されたメモリセルアレイ14を有する不揮発性メモリ10は、ビットライン選択回路およびビットライントランスファ回路22を介して増幅回路30に接続されて、ビットライン選択回路20にて選択されて接続される接続線24には、選択されるビットラインを信号ATDEQに応動して電圧CSVレベルにプリチャージする電流供給回路38が接続されて、ワードラインWLの切替え時にビットラインの電位を制御する。
【選択図】図１

Description

本発明は、電気的書き込み可能な不揮発性記憶装置およびその読出し方法に関するものである。

従来、電気的書き込み可能な不揮発性メモリでは、たとえば、複数のメモリセルがワードライン(WL)およびビットライン(BL)にそれぞれ配列されてメモリセルアレイを形成し、読み出し対象のメモリセルのビットラインを選択回路を介して読み出しアンプに接続し、このメモリセルの電流と比較用のメモリセルの電流とを比較してデータを読み出す。

この場合、読み出しアンプの基準電圧としてCSV（メモリセル読出電圧）レベルを使用しており、安定状態におけるビットラインの電圧はほぼ電圧CSVと同じ電圧となっている。
特開２００５−５０４２３号公報特開平４−２７４０９３号公報

従来方式では、読み出し対象のメモリセルを切り替えるときに、比較用のビットラインについては常に同一方向のメモリセルがつながる。このため、ビットラインに流れる電流量に大きい変化は発生しない。しかし、読み出し対象のメモリセルでは、データ“１”をリードする１リード(1read)セルと、データ“０”をリードする０リード(0read)セルとが混在するためにデータ“１”の読み出し後のデータ“０”の読み出しなどでビットラインがある程度まで充電されるまで電流が流れ続けて、０リードの判定までに時間がかかり、これがたとえば時間70[nsec]程度となって、アクセス遅延の要因となるという問題があった。

本発明はこのような従来技術の欠点を解消し、アクセス遅延を低減することのできる不揮発性記憶装置およびその読出し方法を提供することを目的とする。

本発明は上述の課題を解決するために、データを電気的書き込み可能に記憶する不揮発性記憶装置において、この装置は、複数のワードラインとワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、メモリセルのうち実データを格納する第１のセルに接続されるビットラインを選択する選択手段と、メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、選択手段および転送手段に接続され、ビットラインおよび基準ビットラインのレベルを読み出して増幅し、実データと基準レベルとを比較する増幅手段と、選択手段にて選択されるビットラインを充電する充電手段とを含むことを特徴とする。

また、本発明は上述の課題を解決するために、データを電気的書き込み可能に記憶する不揮発性記憶装置において、この装置は、複数のワードラインとワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、メモリセルのうち実データを格納する第１のセルに接続されるビットラインを選択する選択手段と、メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、選択手段および転送手段に接続され、ビットラインおよび基準ビットラインのレベルを読み出して増幅し実データと基準レベルとを比較する増幅手段と、基準ビットラインを放電する放電手段とを含むことを特徴とする。

また、本発明は上述の課題を解決するために、データを電気的書き込み可能に記憶する不揮発性記憶装置において、この装置は、複数のワードラインとワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、メモリセルのうち実データを格納する第１のセルに接続されるビットラインを選択する選択手段と、メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、選択手段および転送手段に接続され、ビットラインおよび基準ビットラインのレベルを増幅し、実データと前記基準レベルとを比較する増幅手段と、選択手段にて選択されるビットラインを充電する充電手段と、基準ビットラインを放電する放電手段とを含むことを特徴とする。

また、本発明は上述の課題を解決するために、データを電気的書き込み可能に記憶する不揮発性記憶装置の読出し方法において、この装置は、複数のワードラインとワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、メモリセルのうち実データを格納する第１のセルに接続されるビットラインを選択する選択手段と、メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、選択手段および転送手段に接続され、ビットラインおよび基準ビットラインのレベルを増幅し、実データと基準レベルとを比較する増幅手段と、選択手段にて選択されるビットラインを充電する充電手段とを含み、この方法は、選択手段にて選択されるビットラインをワードラインの切替時に充電することを特徴とする。

また、本発明は上述の課題を解決するために、データを電気的書き込み可能に記憶する不揮発性記憶装置の読出し方法において、この装置は、複数のワードラインとワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、メモリセルのうち実データを格納する第１のセルに接続されるビットラインを選択する選択手段と、メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、選択手段および転送手段に接続され、ビットラインおよび基準ビットラインのレベルを増幅し実データと基準レベルとを比較する増幅手段と、基準ビットラインを放電する放電手段とを含み、この方法は、基準ビットラインをワードラインの切替時に放電することを特徴とする。

また、本発明は上述の課題を解決するために、データを電気的書き込み可能に記憶する不揮発性記憶装置の読出し方法において、この装置は、複数のワードラインとワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、メモリセルのうち実データを格納する第１のセルに接続されるビットラインを選択する選択手段と、メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、選択手段および転送手段に接続され、ビットラインおよび基準ビットラインのレベルを増幅し、実データと基準レベルとを比較する増幅手段と、選択手段にて選択されるビットラインを充電する充電手段とを含み、この方法は、選択手段にて選択されるビットラインをワードラインの切替時に充電し、基準ビットラインをワードラインの切替時に放電することを特徴とする。

本発明によれば、不揮発性記憶装置およびその読出し方法は、ワードラインの切替時にビットラインの電位を制御し、アクセス遅延を低減することができる。

次に添付図面を参照して本発明による不揮発性記憶装置の実施例を詳細に説明する。図１を参照すると、本発明が適用された不揮発性メモリのブロック図が示されている。図示するように本実施例における不揮発性メモリ10は、実データを格納する複数のメモリセル12aおよび比較用の基準レベルを格納するメモリセル12bがワードライン(WL0,WL1,...)およびビットライン(BL0,BL1,...)にそれぞれ接続されたメモリセルアレイ14と、ビットラインを選択するビットライン選択回路20と、比較用のメモリセル12bにビットライン(BL0)を介して接続されるビットライントランスファ回路22と、ビットライン選択回路20およびビットライントランスファ回路22にそれぞれ接続線24,26を介して接続され、各ビットラインの電流を検出する増幅回路30とを含む半導体集積回路である。接続線24にはさらに、入力32に入力され、アドレス推移を検出するイコライザからの信号ATDEQ (Address Transition Detect Equalizer)に応じて読出電圧CSVを接続線24のノードに供給することによりビットラインをプリチャージするトランジスタ36を有する電流供給回路38を備えている。なお、以下の説明において本発明に直接関係のない部分は、図示およびその説明を省略し、また、信号の参照符号はその現われる接続線の参照番号で表わす。

また増幅回路30は、読み出しメモリセル12a側のビットラインに現れる電流を増幅して検出するアンプ回路40と、比較用セル12bに接続され、基準となるビットラインに現れる電流を増幅して検出するアンプ回路42とを有している。アンプ40,42にはそれぞれ基準電圧となる読出電圧CSVが供給される。なお図示はしていないが、不揮発性メモリ10は、さらにワードライン(WL)を選択するためのアドレス回路およびデータを書き込むための書き込み回路等を含んでいる。

増幅回路30内のアンプ40の回路構成を図２に示し、アンプ42の回路構成を図３に示す。図２に示すようにアンプ40は、一対のPchトランジスタと一対のNchトランジスタとを有するカレントミラー回路50を備える増幅回路である。カレントミラー回路50はNchトランジスタ52に接続されている。Nchトランジスタ52には直列接続された２つのPchトランジスタ54,56を有する回路58のノードBLAに接続されるとともに、接続線24を介してビットライン選択回路20に接続される。

図３に示すアンプ42は、図２に示すアンプ40と同様に、一対のPchトランジスタと一対のNchトランジスタとを有するカレントミラー回路50を備える増幅器であり、カレントミラー回路50はNchトランジスタ52に接続されている。Nchトランジスタ52には直列接続された２つのPchトランジスタ54,56をそれぞれ有する回路58a,58bのノードBLBに接続されるとともに、接続線26を介してビットライントランスファ22に接続される。このようにアンプ40とアンプ42とは、図２に示した回路58と同様の構成である回路58aと回路58bとを２つ並列に接続した構成となっている。

図１に戻って、メモリセルアレイ14は、それぞれメモリセル12a,12bのフローティングゲートを接続する複数のワードライン(WL0,WL1,...)と、メモリセル12a,12bのソースまたはドレインを接続する複数のビットライン(BL0,BL1,...)とが直交して配置されている。ビットライン(BL0)は、ビットライン選択回路20に接続され、ビットライン(RefBL)は基準レベルを転送するビットライントランスファ22に接続されている。これら複数のビットライン(BL0,BL1,...)にはたとえば大容量化に伴ってそれぞれ寄生容量が生じている。なお、同図ではメモリセルアレイ14内の複数のメモリセル12a,12bのうち一部のメモリセルを示し、他のメモリセルについてはその図示を省略している。

接続線24を介してビットライン選択回路20が接続された電流供給回路38は、たとえば図４に示すようにワードライン(WL0)とワードライン(WL1)との切り替え時、つまり読み出しメモリセルの切り替わり時（時間t1）に発生される信号ATDEQに応動してオンし、電圧CSVをトランジスタ34を介して接続線24に印加する。接続線24はビットライン選択回路20にて選択されるビットラインBL0,BL1のいずれかが接続されて、接続されているビットラインをプリチャージする電流がアンプ40からの電流とともに供給される。これにより、選択されたビットラインの電位を、寄生容量に対する充電を含めて高速に上昇させることができる。つまり、ワードラインの切り替え時のビットラインの立ち上がりが高速化されて、アクセス遅延が防止される。

この切り替え動作の一例を図５に示すと、同図にはワードラインの切り替え時のアンプ40,42におけるノード(BLA,BLB)の各電位レベルと、信号ATDEQの発生期間とが示されている。ワードラインWL0の選択時（時間t0〜t1）には、ノードBLBは電圧CSVに維持されて、ノードBLAは電圧CSVよりも低い電圧に維持されている。次いで信号ATDEQが発生し、さらにワードラインWL1が選択されると、ノードBLAは電圧CSVまで電位上昇され(時間t2)、さらに電圧CSVを超えた電位に維持される。このように、切り替わった読み出し対象のメモリセルに接続される読み出しビットラインを増幅回路30の基準電圧としている電圧CSVレベルに強制充電する制御が行われるので０リードが高速化される。

なお、電圧CSVが印加される電流供給回路38に代えてたとえば図６に示す電流供給回路600を用いることができる。この電流供給回路600は、図７に示すようにワードライン(WL0)とワードライン(WL1)との切り替え時に発生する信号ATDEQに応動してオンし、電源電圧である電圧VDDをトランジスタ602を介して接続線24に印加する。この場合、有意の信号ATDEQのパルス幅である発生期間は、図１に示した電流供給回路38を使用する場合よりも短い時間に制御されてよい。つまり図８に示すように、ノードBLAが電圧CSVに達する時間t1〜t2がより短縮化される。

このように本構成例では、信号ATDEQのパルス幅を調整し、電流供給回路600に電圧VDDを接続してオン／オフすることにより、選択されたビットラインを電圧CSVに近いレベルに充電し、アクセス遅延を低減することができる。

また、電流供給回路600はさらに図９に示す電流供給回路900の構成に代えることができる。電流供給回路900は、W/L比の大きいサイズ(Dim)のトランジスタ902を有することを特徴としている。本構成例においても図10に示すように電流供給回路900は、信号ATDEQに応動してオンして電圧VDDをドライブ能力の大きなトランジスタ902を介して接続線24に印加する。この結果、図11に示すように、ノードBLAが電圧CSVに達する時間t1〜t2を短縮化することができる。なお本構成例の場合も図７に示したように信号ATDEQのパルス幅を調整して電流供給回路900に入力するようにしてもよい。

次に、不揮発性記憶装置の他の実施例を図12を参照して説明する。本実施例における不揮発性メモリ70の図１に示した実施例と異なる部分は、電流供給回路36を除去し、比較用セル側のビットライントランスファ22とアンプ42とを接続する接続線26に電流供給回路72を接続した点である。そのほかの構成については図１に示した実施例と同様の構成でよいのでその説明を省略する。

本実施例における電流供給回路72は、図13に示すように、読み出しメモリセルを切り替えてワードライン(WL0)とワードライン(WL1)とが切り替わるときに発生す信号ATDEQに応動して、電圧VSSをトランジスタ74を介して接続線26に印加する。接続線26はビットライン選択回路20とアンプ42とに接続されて、接続されている基準ビットラインRefBLを電圧VSS側へ強制放電する電流をアンプ42への電流とともに供給される。これにより、基準ビットラインの電位を高速に低下させる。つまり、ワードラインの切り替え時のビットラインの立ち上がりが高速化されて、アクセス遅延が防止される。

この切り替え動作の一例を図14に示すと、同図にはワードラインの切り替え時のアンプ40,42におけるノード(BLA,BLB)の各電位レベルと、信号ATDEQの発生期間とが示されている。ワードラインWL0の選択時（時間t0〜t1）には、ノードBLBは電圧CSVに維持されて、ノードBLAは電圧CSVよりも低い電圧に維持されている。次いで信号ATDEQが発生し、さらにワードラインWL1が選択されると、ノードBLBはチャージされて電圧が下降し(時間t1〜t2)、信号ATDEQの発生停止後ノードBLBは、電圧CSVに復帰する(時間t2〜t3)。

このように、読み出しセルの切り替わりタイミングにて信号ATDEQを発生し、この発生期間に基準ビットラインRefBLを電圧VSSレベルに強制的に放電制御しているので０リードが高速化される。なお、強制放電させる電圧はグランドレベルGNDに限らず、電圧CSVよりも低い電圧とすることができる。

また、図７に示した例と同様に、信号ATDEQのパルス幅を調整して、図15に示すように信号ATDEQのパルス幅を期間（時間t1〜t2）にて構成してもよい。この場合、図16に示すように、読み出しセルの切り替わりで信号ATDEQを発生すると基準側のビットライン26を信号ATDEQのパルス幅で調整された電圧まで放電させる。このように基準ビットラインのレベルを最適値までに低下させて０リードを高速化することができ、また１リードの遅延を抑えることができる。

また、電流供給回路72はさらに図17に示す電流供給回路1700の構成に代えることができる。電流供給回路1700は、W/L比の大きいサイズ(Dim)のトランジスタ1702を有している。本構成例においても図18に示すように電流供給回路1700は、信号ATDEQに応動してオンして電圧VSSをドライブ能力の大きなトランジスタ1702を介して接続線26に供給して電圧VSS側に引き抜く制御を行う。この結果、図19に示すように、基準ビットラインのレベルを最適値まで低下させ、ノードBLBが時間t2後に電圧CSVに達する時間t2〜t3を短縮化することができる。したがって、０リードを高速化するとともに、１リードの遅延発生を防止することができる。本構成例の場合も図15に示したように信号ATDEQのパルス幅を調整して電流供給回路1700に入力するようにしてもよい。

次に、不揮発性記憶装置の他の実施例を図20を参照して説明する。本実施例における不揮発性メモリ80は、図９および図17に示した電流供給回路900,1700をそれぞれ備えている。他の部分については図１および図12に示した各実施例と同様の構成でよい。不揮発性メモリ80は、電流供給回路38と電流供給回路72とをともに備えて、それぞれビットラインの電位を信号ATDEQに応動して制御する。本実施例では、この信号ATDEQのパルス幅を図７および図15に示したように最適化するとよい。各電流供給回路900,1700内のトランジスタ902,1702のサイズ(Dim)は、信号ATDEQのパルス幅に応じて最適化されて形成される。

このような構成により、ワードラインWLの切り替わり時に読み出しメモリセルにつながるビットラインを電圧CSV側の最適値までに高速に充電するとともに、基準ビットラインRefBLを電圧VSS側の最適値に放電させる。これら２つの制御を同時に実施する構成により、１リードの遅延を抑えつつ０リードを高速化することができる。

本発明が適用された不揮発性メモリの実施例を示すブロック図である。アンプの構成例を示す図である。アンプの構成例を示す図である。ワードラインの切替動作を示すタイミングチャートである。ビットラインの状態を示すタイミングチャートである。電流供給回路の構成例を示す図である。ワードラインの切替動作を示すタイミングチャートである。ビットラインの状態を示すタイミングチャートである。電流供給回路の構成例を示す図である。ワードラインの切替動作を示すタイミングチャートである。ビットラインの状態を示すタイミングチャートである。不揮発性メモリの他の実施例を示すブロック図である。ワードラインの切替動作を示すタイミングチャートである。ビットラインの状態を示すタイミングチャートである。ワードラインの切替動作を示すタイミングチャートである。ビットラインの状態を示すタイミングチャートである。電流供給回路の構成例を示す図である。ワードラインの切替動作を示すタイミングチャートである。ビットラインの状態を示すタイミングチャートである。不揮発性メモリの他の実施例を示すブロック図である。ワードラインの切替動作を示すタイミングチャートである。ビットラインの状態を示すタイミングチャートである。

符号の説明

10 不揮発性メモリ
12a,12b メモリセル
14 メモリセルアレイ
20 ビットライン選択回路
22 ビットライントランスファ回路
30 増幅回路

Claims

データを電気的書き込み可能に記憶する不揮発性記憶装置において、該装置は、
複数のワードラインと該ワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、
前記メモリセルのうち実データを格納する第１のセルに接続される前記ビットラインを選択する選択手段と、
前記メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、
前記選択手段および前記転送手段に接続され、前記ビットラインおよび前記基準ビットラインのレベルを読み出して増幅し、前記実データと前記基準レベルとを比較する増幅手段と、
前記選択手段にて選択されるビットラインを充電する充電手段とを含むことを特徴とする不揮発性記憶装置。
請求項１に記載の装置において、前記充電手段は、アドレス推移の検出信号に応動して前記選択手段にて選択されるビットラインを充電することを特徴とする不揮発性記憶装置。
請求項２に記載の装置において、前記充電手段は、前記選択手段にて選択されるビットラインに読出電圧を印加して充電することを特徴とする不揮発性記憶装置。
請求項２に記載の装置において、前記充電手段は、前記選択手段にて選択されるビットラインに前記増幅手段の基準電圧を印加して充電することを特徴とする不揮発性記憶装置。
請求項２に記載の装置において、前記充電手段は、前記ビットラインを充電する時間を前記検出信号のパルス幅で調節することを特徴とする不揮発性記憶装置。
請求項２に記載の装置において、前記充電手段は、前記ビットラインを充電する電圧を供給するトランジスタのサイズを所定のサイズに調節することを特徴とする不揮発性記憶装置。
データを電気的書き込み可能に記憶する不揮発性記憶装置において、該装置は、
複数のワードラインと該ワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、
前記メモリセルのうち実データを格納する第１のセルに接続される前記ビットラインを選択する選択手段と、
前記メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、
前記選択手段および前記転送手段に接続され、前記ビットラインおよび前記基準ビットラインのレベルを読み出して増幅し、前記実データと前記基準レベルとを比較する増幅手段と、
前記基準ビットラインを放電する放電手段とを含むことを特徴とする不揮発性記憶装置。
請求項７に記載の装置において、前記放電手段は、アドレス推移の検出信号に応動して前記転送手段に接続されるビットラインを放電することを特徴とする不揮発性記憶装置。
請求項７に記載の装置において、前記放電手段は、前記基準ビットラインを放電する時間を前記検出信号のパルス幅で調節することを特徴とする不揮発性記憶装置。
請求項７に記載の装置において、前記放電手段は、前記基準ビットラインを放電する電圧を供給するトランジスタのサイズを所定のサイズに調節することを特徴とする不揮発性記憶装置。
データを電気的書き込み可能に記憶する不揮発性記憶装置において、該装置は、
複数のワードラインと該ワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、
前記メモリセルのうち実データを格納する第１のセルに接続される前記ビットラインを選択する選択手段と、
前記メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、
前記選択手段および前記転送手段に接続され、前記ビットラインおよび前記基準ビットラインのレベルを増幅し、前記実データと前記基準レベルとを比較する増幅手段と、
前記選択手段にて選択されるビットラインを充電する充電手段と、
前記基準ビットラインを放電する放電手段とを含むことを特徴とする不揮発性記憶装置。
請求項11に記載の装置において、前記充電手段は、アドレス推移の検出信号に応動して前記選択手段にて選択されるビットラインを充電し、
前記放電手段は、前記検出信号に応動して前記基準ビットラインを放電することを特徴とする不揮発性記憶装置。
データを電気的書き込み可能に記憶する不揮発性記憶装置の読出し方法において、該装置は、複数のワードラインと該ワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、前記メモリセルのうち実データを格納する第１のセルに接続される前記ビットラインを選択する選択手段と、前記メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、前記選択手段および前記転送手段に接続され、前記ビットラインおよび前記基準ビットラインのレベルを増幅し、前記実データと前記基準レベルとを比較する増幅手段と、前記選択手段にて選択されるビットラインを充電する充電手段とを含み、該方法は、
前記選択手段にて選択されるビットラインを前記ワードラインの切替時に充電することを特徴とする不揮発性記憶装置の読出し方法。
データを電気的書き込み可能に記憶する不揮発性記憶装置の読出し方法において、該装置は、複数のワードラインと該ワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、前記メモリセルのうち実データを格納する第１のセルに接続される前記ビットラインを選択する選択手段と、前記メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、前記選択手段および前記転送手段に接続され、前記ビットラインおよび前記基準ビットラインのレベルを増幅し前記実データと前記基準レベルとを比較する増幅手段と、前記基準ビットラインを放電する放電手段とを含み、該方法は、
前記基準ビットラインを前記ワードラインの切替時に放電することを特徴とする不揮発性記憶装置の読出し方法。
データを電気的書き込み可能に記憶する不揮発性記憶装置の読出し方法において、該装置は、複数のワードラインと該ワードラインにそれぞれ直交する複数のビットラインとに複数のメモリセルが接続されたメモリセルアレイと、前記メモリセルのうち実データを格納する第１のセルに接続される前記ビットラインを選択する選択手段と、前記メモリセルのうち基準レベルを格納する第２のセルに接続される基準ビットラインを接続する転送手段と、前記選択手段および前記転送手段に接続され、前記ビットラインおよび前記基準ビットラインのレベルを増幅し、前記実データと前記基準レベルとを比較する増幅手段と、前記選択手段にて選択されるビットラインを充電する充電手段とを含み、該方法は、
前記選択手段にて選択されるビットラインを前記ワードラインの切替時に充電し、
前記基準ビットラインを前記ワードラインの切替時に放電することを特徴とする不揮発性記憶装置の読出し方法。