KR100240418B1 - 반도체 독출 전용 메모리 및 그의 독출 방법 - Google Patents

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Abstract

개시되는 계층적인 비트 라인 구조를 갖는 ROM은 그라운드 라인들 (GL1)∼(GLj)을 통해 서브 비트 라인들로 선택적으로 바이어스 전압을 공급하는 바이어스 전압 발생 회로들 (B1)∼(Bj)을 구비한다. 오프-셀이 선택되고, 선택된 셀과 인접한 셀들 모두가 온-셀들로서 프로그램되어 있는 경우, 워드 라인이 활성화될 때, 메인 비트 라인의 프리챠지 레벨이 일정하게 유지되지 않고 떨어지는 문제를 해결하기 위해, 프리챠지 시간 동안, 상기 바이어스 전압 발생 회로들을 이용하여 선택된 셀과 가장 인접한 서브 비트 라인에 바이어스 전압을 인가한다. 이로써, 비트 라인 프리챠지 시간이 빨라지고 누설 전류가 없으므로 낮은 Vcc 및 고속 동작이 가능해진다.

Description

반도체 독출 전용 메모리 및 그의 독출 방법
본 발명은 반도체 독출 전용 메모리(read only memory; ROM)에 관한 것으로, 더 구체적으로는 메모리 셀들(memory cells)을 이루는 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)들이 병렬로 연결되고, 어드레스 천이 검출(address transition detection; ATD)을 채용하며, 그리고 계층적인 비트 라인 구조(hierarchical bit line architecture)를 갖는 노어형 매스크 롬(NOR type mask ROM) 및 그의 독출 방법에 관한 것이다.
도 1에는, ATD 기술을 사용하는 전형적인 ROM 장치가 도시되어 있다. 도 1을 참조하면, 이 ROM 장치는 메모리 셀 어레이(memory cell array) (10)와, 입력 버퍼 회로들(input buffer circuits) (12), (14), (16) 및 (18), 열 패스 회로(column pass circuit) (20), 감지 증폭기 회로(sense amplifer circuit) (22), 데이터 래치 회로(data latch circuit) (24), 행 프리디코더 회로(row pre-decoder circuit) (26), 열 프리디코더 회로(column pre-decoder circuit) (28), ATD 회로 (30) 및, 데이터 출력 버퍼 회로(data ouput buffer circuit) (32)를 포함하고 있다. ATD 회로 (30)은 숏 펄스 발생 회로들(short-pulse generation circuits) (34), (36) 및 (38), 서메이터(summator) (40), 독출 제어 회로(read control circuit) (42)로 구성된다.
입력 버퍼들 (12), (14), (16) 및 (18)에는 외부로부터 칩 인에이블 신호(chip enable signal), 행 어드레스 신호들(row address signals), 열 어드레스 신호들(column address signals) 및 출력 인에이블 신호(output enable signal)가 각각 인가된다. 상기 입력 버퍼들 (12), (14), (16) 및 (18)은 입력된 외부 신호들을 내부 신호들 (CEPi), (RAPi), (CAPi) 및 (OEi)로서 각각 출력한다. 행 어드레스 버퍼 (14) 및 열 어드레스 버퍼 (16)으로부터의 행 어드레스 신호들 (RAPi) 및 열 어드레스 신호들 (CAPi)는 행 프리디코더 회로 (26) 및 열 프리디코더 (28)로 각각 인가된다. 상기 프리디코더 회로들 (26) 및 (28)은 상기 행 어드레스 신호들 (RAPi) 및 상기 열 어드레스 신호들 (CAPi)에 따라서 셀 어레이 (10)의 특정 메모리 셀들을 선택한다.
도 1에 도시된 바와 같이, 입력 버퍼들 (12), (14) 및 (16)으로부터의 칩 인에에블 신호 (CEPi), 행 어드레스 신호들 (RAPi), 열 어드레스 신호들 (CAPi)는 ATD 회로 (30) 내의 숏 펄스 발생 회로들 (34), (36) 및 (38)로 각각 인가된다. 숏 펄스 발생 회로 (34)는 칩 인에이블 신호의 천이가 생기면 숏 펄스를 발생한다. 이와 마찬가지로, 나머지 숏 펄스 발생기들 (36) 및 (38) 각각도 적어도 하나의 입력 어드레스의 천이가 생기면 숏 펄스를 발생한다. 숏 펄스 발생 회로들 (34), (36) 및 (38)의 출력 펄스들은 서메이터 (40)으로 인가된다. 서메이터 (40)은 숏 펄스 발생 회로들 (34), (36) 및 (38)로부터의 펄스들을 하나로 묶어서 소정의 폭을 갖는 하나의 펄스 신호 (SMO)를 발생한다. 독출 제어 회로 (42)는 서메이터 (40)으로부터의 펄스 신호 (SMO)에 응답하여 프리챠지 제어 신호(precharge control signal) (PRE) 및 감지 증폭 제어 신호(sense-amp control signal) (SACS)를 발생한다. 비트 라인들의 프리챠지 동작은 상기 프리챠지 제어 신호 (PRE)가 소정의 전압 레벨로 유지되는 동안에 수행된다.
감지 증폭기 회로 (22)는 상기 프리디코더 회로들 (26) 및 (28)에 의해 선택된 셀들에 저장된 데이터를 증폭하여 데이터 래치 회로 (24)로 제공한다. 상기 래치 회로 (24)의 데이터는 출력 인에이블 신호 (OEi)에 응답하여 동작하는 데이터 출력 버퍼 회로 (32)를 통해 외부로 출력된다.
도 2는 널리 사용되고 있는 종래의 NOR형 매스크 ROM("수평적인(lateral) 매스크 ROM"이라고도 불리움)의 한 셀 어레이 블럭 및 그 주변 회로들의 등가 회로도이다. 도 2에 도시된 바와 같이, 이 ROM의 각 셀 어레이 블럭들에서는, 비트 라인들이 계층적으로 제공된다. 구체적으로, 비트 라인들은 기판 상에 규정(define)된 대응하는 열들을 따라서 각각 신장하는 메인 비트 라인들(main-bit lines) (MBL1), (MBL2), …, 등과 서브 비트 라인들(sub-bit lines) (SBL1), (SBL2), …, 등으로 구성된다. 각 메인 비트 라인들은 알루미늄(Al) 등으로 이루어지는 금속 비트 라인(metal bit line)이고, 각 서브 비트 라인들은 확산층(diffusion layer)으로 이루어지는 확산 비트 라인(diffusion bit line)이다. 하나의 메인 비트 라인에는 2 개의 서브 비트 라인들이 대응된다. 각 셀 어레이 블럭에서, 서브 비트 라인들은 2 개의 그룹(group)들로 구별된다. 상기 그룹들 중의 하나는 홀수번(odd-numbered) 서브 비트 라인들 (SBL1), (SBL3), …, 등이고, 다른 하나는 짝수번(even-numbered) 서브 비트 라인들 (SBL2), (SBL4), …, 등이다. 하나의 메인 비트 라인에는 2 개의 홀수번 서브 비트 라인들이 대응되고, 2 개의 짝수번 서브 비트 라인들은 하나의 그라운드 라인 (GL)에 대응된다. 각 2 개의 홀수번 서브 비트 라인들과 짝수번 서브 비트 라인들은 상호간 깍지를 끼듯 맞물린다.
또, 도 2에 도시된 ROM의 각 셀 어레이 블럭에서는, MOSFET들로 이루어지는 메모리 셀들 (Mmn)(m=1, 2, …, i : n=1, 2, …, j)이 워드 라인들 (WL1)∼(WLi)를 교차하는 복수 개의 서브 비트 라인들 (SBL1), (SBL2), …, 등과 관련하여 병렬로 연결된다. 구체적으로, 각 메모리 셀들 (Mmn)은 열 방향으로 신장하는 각 쌍의 서브 비트 라인들 (SBL1) 및 (SBL2), (SBL3) 및 (SBL4), …, 등과 행 방향으로 신장하는 워드 라인들 (WL1)∼(WLi)이 교차함에 의해 규정되는 각 셀 영역들에 배치된다. 각 행들 상의 메모리 셀들의 게이트들은 대응하는 워드 라인에 연결된다. 잘 알려져 있는 바와 같이, 매스크 ROM에서, MOSFET들로 이루어지는 셀들 각각은 데이터 "0"의 오프-셀 상태(off-cell state) 즉, 높은 드레솔드 전압(예컨대, 5V)을 갖는 상태와 데이터 "1"의 온-셀 상태(on-cell state) 즉, 낮은 드레솔드 전압(예컨대, 0.5V)을 갖는 상태 중의 어느 하나로 프로그램된다.
각 2 개의 인접한 서브 비트 라인들, (SBL1)과 (SBL2), (SBL2)와 (SBL3), (SBL3)와 (SBL4), …, 등 사이의 각 열들 상의 메모리 셀들 (M1k), (M2k), …, (Mik)(여기서, k는 1 또는 그보다 큰 정수)는 하나의 스트링(string) 또는 뱅크(bank)를 이룬다. 각 2 개의 인접한 홀수번 서브 비트 라인들 (SBL2k-1) 및 (SBL2k+1), 예컨대, (SBL1)과 (SBL3), (SLB3)과 (SBL5), 등 사이에, 그리고 각 2 개의 인접한 짝수번 서브 비트 라인들 (SBL2k) 및 (SBL2k+2), 예컨대, (SBL2)와 (SBL4), (SBL4)와 (SBL6), 등 사이에는 각각 2 개씩의 셀 스트링들이 할당된다. 각 2 개의 인접한 스트링들의 셀들의 소오스들(sources)은 대응하는 짝수번 서브 비트 라인 (SBL2k)에 공통적으로 연결되고, 상기 셀들의 드레인들(drains)은 상기 스트링들 양측의 2 개의 홀수번 서브 비트 라인들 (SBL2k-1) 및 (SBL2k+1)에 각각 연결된다. 예를 들면, 셀들 (M13) 및 (M14)의 소오스들은 서브 비트 라인 (SBL4)에 공통적으로 연결되고, 상기 셀들 (M13) 및 (M14)의 드레인들은 서브 비트 라인들 (SBL3) 및 (SBL5)에 각각 연결된다.
홀수번 서브 비트 라인들 (SBL1), (SBL3), …, 등은 스트링 선택용(string selecting) MOSFET들 (ST1), (ST2), …, 등으로 이루어지는 제 1의 스트링 선택 회로를 통해 메인 비트 라인들 (MBL1), (MBL2), …, 등과 각각 전기적으로 연결된다. 또, 이와 유사하게, 짝수번 서브 비트 라인들 (SBL2), (SBL4), …, 등은 그라운드 선택용(ground selecting) MOSFET들 (GT1), (GT2), …, 등으로 이루어지는 제 2의 스트링 선택 회로를 통해 그라운드 라인들 (GL1), (GL2), …, 등과 각각 전기적으로 연결된다.
메인 비트 라인들 (MBL1), (MBL2), …, 등은 제 1 그룹의 열 선택용 MOSFET들 (BT1), (BT2), …, 등을 통해 감지 증폭기들 (SA1), (SA2), …, 등과 각각 전기적으로 연결되고, 그라운드 라인들 (GL1), (GL2), …, 등은 제 2 그룹의 열 선택용 MOSFET들 (GBT1), (GBT2), …, 등을 통해 그라운드 (Vss)와 전기적으로 연결된다.
이상과 같은 계층적인 비트 라인 구조를 갖는 ROM에서는, 종래의 NOR형 ROM 장치에 비해, 비트 라인들 상의 기생 커패시턴스(parasitic capcitance)가 상당히 감소될 수 있다. 특히, 확산 비트 라인들이 사용될 때, 비트 라인들 상의 배선 저항(wiring resistance)이 매우 감소된다.
그러나, 셀 데이터의 독출을 위한 비트 라인 프리챠지 동작에서, 선택되는 셀과 인접한 셀들의 프로그래밍 상태들에 따라서 다음과 같이 비트 라인 프리챠지 상태가 상당히 변하는 문제가 발생된다. 먼저, 선택되는 셀에 인접한 셀들이 오프-셀로서 프로그램되어 있는 경우에는, 선택되는 셀과 관련된 메인 비트 라인의 프리챠징은 정상적으로 이루어진다. 그 결과, 셀 독출 동작이 정상적으로 수행된다. 하지만, 예를 들어, 도 2의 셀들 (M11), (M12), (M13) 및 (M14) 모두는 온-셀들로서 프로그램되어 있고 셀 (M15)가 오프-셀로서 프로그램되어 있는 경우에 있어서는, 메인 비트 라인 (MBL2)의 프리챠징이 시작된 후, 워드 라인 (WL1)이 활성화됨과 아울러 스트링 선택용 MOSFET (ST3)가 턴-온되는 것에 의해 셀 (M15)가 선택될 때부터 데이터 센싱이 이루어질 때까지 메인 비트 라인 (MBL2)의 프리챠지 레벨이 일정하게 유지되지 않고 떨어진다. 이는 워드 라인 (WL1)이 활성화될 때 셀들 (M11), (M12), (M13) 및 (M14) 모두가 턴-온됨으로써 메인 비트 라인 (MBL2)로부터 서브 비트 라인 (SBL5), 셀들 (M14), (M13), (M12) 및 (M11)을 순차로 통해 서브 비트 라인들 (SBL4), (SBL3), (SBL2) 및 (SBL1)으로 누설 전류들이 각각 흐르기 때문이다. 결국, 이 경우에는, 서브 비트 라인들 (SBL4), (SBL3), (SBL2) 및 (SBL1)이 선택된 메인 비트 라인 (MBL2)의 로더들(loads)로서 작용한다. 위와 같은 메인 비트 라인 (MBL2)의 프리챠지 레벨의 강하(drop)은 데이터 센싱 마진을 감소시키고, 낮은 Vcc 및 고속 독출 동작의 제한 요소로서 작용한다.
본 발명의 목적은 낮은 Vcc 및 고속의 NOR형 ROM을 제공하는 것이다.
본 발명의 다른 목적은 안정된 비트 라인 프리챠지를 수행하는 NOR형 ROM을 제공하는 것이다.
본 발명의 또 다른 목적은 NOR형 ROM의 고속 독출 방법을 제공하는 것이다.
도 1은 어드레스 천이 검출(ATD)을 사용하는 전형적인 반도체 독출 전용 메모리(semiconductor ROM) 장치의 구성을 보여주는 블럭도;
도 2는 계층적인 비트 라인 구조를 갖는 종래의 매스크 독출 전용 메모리(mask ROM)의 코어 부분을 보여주는 회로도;
도 3은 본 발명의 일 실시예에 따른 매스크 독출 전용 메모리의 코어 부분을 보여주는 회로도;
도 4는 도 3의 감지 증폭기 회로의 회로도;
도 5는 도 3의 바이어스 회로의 회로도;
도 6은 도 3은 본 발명에 따른 매스크 독출 전용 메모리의 동작 타이밍의 일 예를 보여주는 도면;
도 7은 본 발명의 다른 실시예에 따른 매스크 독출 전용 메모리의 코어 부분을 보여주는 회로도.
*도면의 주요 부분에 대한 부호의 설명*
18 : 어드레스 천이 검출 회로 26 : 숏 펄스 발생 회로
44 : 셀 어레이 46 : 열 선택 회로
48 : 그라운드 선택 회로 50, 50a : 바이어스 선택 회로
WLi : 워드 라인 MBLj : 메인 비트 라인
SBLj : 서브 비트 라인 GBLj : 그라운드 비트 라인
SAj : 감지 증폭기 Bj : 바이어스 회로
상기 목적들을 달성하기 위한 일 특징에 따르면, 계층적인 비트 라인 구조를 갖는 반도체 독출 전용 메모리 장치는: 복수 개의 제 1의 비트 라인들과; 복수 개의 그룹들의 메모리 셀들과; 상기 각 그룹 내의 메모리 셀들은 상기 제 1 비트 라인들 중의 2 개의 인접한 것들 사이에 병렬로 전기적으로 연결되고; 복수 개의 제 2의 비트 라인들과; 상기 제 2 비트 라인들에 각각 대응하는 복수 개의 그라운드 라인들과; 상기 제 1 비트 라인들 대 상기 제 2 비트 라인들의 비는 2 대 1이고; 각각이 상기 제 1 비트 라인들 중의 대응하는 홀수번 라인의 일단과 대응하는 제 2 비트 라인의 일단 사이에 연결되는 복수 개의 제 1의 스위치들과; 각각이 상기 제 1 비트 라인들 중의 대응하는 짝수번 라인의 일단과 대응하는 그라운드 라인의 일단 사이에 연결되는 복수 개의 제 2의 스위치들 및; 상기 제 2 비트 라인들 중의 적어도 하나의 선택된 라인을 통한 데이터 센싱을 위한 프리챠지가 수행될 때, 적어도 하나의 선택된 제 1 비트 라인 양측 상의 적어도 하나의 인접한 비선택된 제 1 비트 라인을 소정의 전압 레벨까지 충전하는 수단을 포함한다.
한 실시예에 있어서, 상기 충전 수단은; 비트 라인 프리챠지 제어 신호에 응답하여 소정의 프리챠지 전압과 동일한 바이어스 전압을 발생하는 수단 및, 각각이 상기 그라운드 라인들 중의 상기 대응하는 하나의 타단과 상기 바이어스 전압 발생 수단 사이에 연결되는 복수 개의 제 3의 스위치들을 구비하고; 비트 라인 프리챠지 시간 동안, 상기 적어도 하나의 선택된 제 1 비트 라인의 양측 상의 상기 적어도 하나의 가장 인접한 비선택된 제 1 비트 라인에 대응하는 적어도 하나의 제 2 스위치 및 적어도 하나의 제 3 스위치가 각각 온(ON)된다.
다른 실시예에 있어서, 상기 충전 수단은; 비트 라인 프리챠지 제어 신호에 응답하여 소정의 프리챠지 전압과 동일한 바이어스 전압을 발생하는 수단 및, 각각이 상기 제 2 비트 라인들 중의 상기 대응하는 하나의 타단과 상기 바이어스 전압 발생 수단 사이에 연결되는 복수 개의 제 3의 스위치들을 구비하고; 비트 라인 프리챠지 시간 동안, 상기 적어도 하나의 선택된 제 1 비트 라인의 양측 상의 상기 적어도 하나의 가장 인접한 비선택된 제 1 비트 라인에 대응하는 적어도 하나의 제 1 스위치 및 적어도 하나의 제 3 스위치가 각각 온된다.
본 발명의 또 다른 특징에 따르면, 복수 개의 제 1의 비트 라인들과; 복수 개의 그룹들의 메모리 셀들과; 상기 각 그룹 내의 메모리 셀들은 상기 제 1 비트 라인들 중의 2 개의 인접한 것들 사이에 병렬로 전기적으로 연결되고; 복수 개의 제 2의 비트 라인들과; 상기 제 2 비트 라인들에 각각 대응하는 복수 개의 그라운드 라인들과; 상기 제 1 비트 라인들 대 상기 제 2 비트 라인들의 비는 2 대 1이고; 각각이 상기 제 1 비트 라인들 중의 대응하는 홀수번 라인의 일단과 대응하는 제 2 비트 라인의 일단 사이에 연결되는 복수 개의 제 1의 스위치들 및; 각각이 상기 제 1 비트 라인들 중의 대응하는 짝수번 라인의 일단과 대응하는 그라운드 라인의 일단 사이에 연결되는 복수 개의 제 2의 스위치들을 포함하는 계층적 비트 라인 구조를 갖는 독출 전용 반도체 메모리 장치의 독출 방법은: 상기 제 2 비트 라인들 중의 적어도 하나의 선택된 라인의 프리챠지가 수행될 때, 상기 적어도 하나의 선택된 제 2 비트 라인 양측 상의 적어도 하나의 가장 인접한 비선택된 제 1 비트 라인을 소정의 전압 레벨까지 충전하는 단계 및; 상기 적어도 하나의 선택된 제 2 비트 라인을 통한 데이터 센싱을 수행하는 단계를 포함한다.
다음에는 첨부된 도면들에 의거하여 본 발명의 실시예들에 대해 설명한다.
도 3은 본 발명의 일 실시예에 따른 계층적 비트 라인 구조를 갖는 NOR형 매스크 ROM의 한 셀 어레이 블럭 및 그 주변 회로들의 등가 회로도이다. 도 3을 참조하면, NOR형 ROM은 셀 어레이 블럭 (44)과, 제 1 및 제 2 열 선택 회로들 (46) 및 (48), 감지 증폭기 회로들 (SA1)∼(SAj), 바이어스 전압 발생 회로들 (B1)∼(Bj) 및, 바이어스 선택 회로 (50)을 포함하고 있다. 이 NOR형 매스크 ROM의 비트 라인들은 기판 상에 규정된 대응하는 열들을 따라서 각각 신장하는 메인 비트 라인들 (MBL1), (MBL2), …, 등과 서브 비트 라인들 (SBL1), (SBL2), …, 등으로 구성된다. 각 메인 비트 라인들은 알루미늄(Al) 등과 같은 금속으로 이루어지고, 각 서브 비트 라인들은 확산층으로 이루어진다. 하나의 메인 비트 라인에는 2 개의 서브 비트 라인들이 대응된다. 각 셀 어레이 블럭 (44)에서, 서브 비트 라인들은 2 개의 그룹들로 구별된다. 상기 그룹들 중의 하나는 홀수번 서브 비트 라인들 (SBL1), (SBL3), …, 등이고, 다른 하나는 짝수번 서브 비트 라인들 (SBL2), (SBL4), …, 등이다. 하나의 메인 비트 라인에는 2 개의 홀수번 서브 비트 라인들이 대응되고, 2 개의 짝수번 서브 비트 라인들은 하나의 그라운드 라인 (GL)에 대응된다. 각 2 개의 홀수번 서브 비트 라인들과 짝수번 서브 비트 라인들은 상호간 깍지를 끼듯 맞물린다.
또, 본 실시예에 따른 ROM의 각 셀 어레이 블럭 (44)에서는, MOSFET들로 이루어지는 메모리 셀들 (Mmn)(m=1, 2, …, i : n=1, 2, …, j)이 워드 라인들 (WL1)∼(WLi)를 교차하는 2 개의 인접한 서브 비트 라인들, 예컨대, (SBL1)과 (SBL2), (SBL2)와 (SBL3), …, 등과 관련하여 병렬로 연결된다. 구체적으로, 각 메모리 셀들 (Mmn)은 열 방향으로 신장하는 각 쌍의 서브 비트 라인들 (SBL1) 및 (SBL2), (SBL3) 및 (SBL4), …, 등과 행 방향으로 신장하는 워드 라인들 (WL1)∼(WLi)이 교차함에 의해 규정되는 각 셀 영역들에 배치되고, 각 행들 상의 메모리 셀들의 게이트들은 대응하는 워드 라인에 연결된다.
각 2 개의 인접한 서브 비트 라인들, (SBL1)과 (SBL2), (SBL2)와 (SBL3), (SBL3)와 (SBL4), …, 등 사이의 각 열들 상의 메모리 셀들 (M1k), (M2k), …, (Mik)(여기서, k는 1 또는 그보다 큰 정수)는 하나의 스트링(string) 또는 뱅크(bank)를 이룬다. 각 2 개의 인접한 홀수번 서브 비트 라인들 (SBL2k-1) 및 (SBL2k+1), 예컨대, (SBL1)과 (SBL3), (SLB3)과 (SBL5), 등 사이에, 그리고 각 2 개의 인접한 짝수번 서브 비트 라인들 (SBL2k) 및 (SBL2k+2), 예컨대, (SBL2)와 (SBL4), (SBL4)와 (SBL6), 등 사이에는 각각 2 개씩의 셀 스트링들이 할당된다. 각 2 개의 인접한 스트링들의 셀들의 소오스들(sources)은 대응하는 짝수번 서브 비트 라인 (SBL2k)에 공통적으로 연결되고, 상기 셀들의 드레인들(drains)은 상기 스트링들 양측의 2 개의 홀수번 서브 비트 라인들 (SBL2k-1) 및 (SBL2k+1)에 각각 연결된다. 예를 들면, 셀들 (M13) 및 (M14)의 소오스들은 서브 비트 라인 (SBL4)에 공통적으로 연결되고, 상기 셀들 (M13) 및 (M14)의 드레인들은 서브 비트 라인들 (SBL3) 및 (SBL5)에 각각 연결된다.
홀수번 서브 비트 라인들 (SBL1), (SBL3), …, 등은 스트링 선택용(string selecting) nMOSFET들 (ST1), (ST2), …, 등으로 이루어지는 제 1의 스트링 선택 회로를 통해 메인 비트 라인들 (MBL1), (MBL2), …, 등과 각각 전기적으로 연결된다. 또, 이와 유사하게, 짝수번 서브 비트 라인들 (SBL2), (SBL4), …, 등은 그라운드 선택용 MOSFET들 (GT1), (GT2), …, 등으로 이루어지는 제 2의 스트링 선택 회로를 통해 그라운드 라인들 (GL1)∼(GLj)와 각각 전기적으로 연결될 수 있다.
메인 비트 라인들 (MBL1)∼(MBLj)는 제 1 그룹의 열 선택용 MOSFET들 (BT1), (BT2), …, 등으로 이루어지는 제 1의 열 선택 회로 (46)을 통해 감지 증폭기들 (SA1)∼(SAj)와 각각 전기적으로 연결된다. 도 4에는 도 3의 각 감지 증폭기 회로 (SAn)(여기서, n=1, 2, …, j)이 도시되어 있다. 도 4에 도시된 바와 같이, 본 실시예에 따른 감지 증폭기 회로 (SAn)은 제 1 열 선택 회로 (46) 내의 대응하는 선택 MOSFET (BTn)을 통해 대응하는 메인 비트 라인(MBLn)에 전기적으로 연결되는 데이터 라인 (DL)과, 잘 알려진 더미 셀(dummy cell)(도시되지 않음)로부터의 데이터 센싱에 필요한 기준 전압(reference voltage)을 받아들이기 위한 더미 데이터 라인(dummy data line) 또는 기준 라인 (DDL), 비트 라인 프리챠지 시간 동안에 대응하는 메인 비트 라인 (MBLn)을 프리챠지하기 위한 제 1 프리챠지 회로 (52), 상기 프리챠지 시간 동안에 대응하는 더미 비트 라인(도시되지 않음)을 프리챠지하기 위한 제 2 프리챠지 회로 (54) 및, 전류 미러형 차동 증폭기(current mirror type differential amplifier) (56)을 포함하고 있다.
프리챠지 회로 (52)는 4 개의 nMOSFET들 (MN1)∼(MN4)과 2 개의 pMOSFET들 (MP1) 및 (MP2)로 구성된다. nMOSFET (MN1)의 드레인-소오스 채널 즉, 전류 통로는 차동 증폭기 (56)의 한 입력 노드 (N1)와 데이터 라인 (DL) 사이에 연결된다. nMOSFET (MN2)의 전류 통로는 nMOSFET (MN1)의 게이트와 그라운드 사이에 연결되고, 그것의 게이트는 대응하는 데이터 라인 (DLn)에 연결된다. nMOSFET (MN3)의 전류 통로는 nMOSFET (MN1)의 게이트와 그라운드 사이에 연결되고, 그것의 게이트는 ATD 회로(도 1의 30 참조)로부터의 센스 앰프 제어 신호 (SACS)의 상보 신호(complementary signal) ()에 연결된다. pMOSFET (MP1)의 전류 통로는 전원(power supply)과 nMOSFET (MN1)의 게이트 사이에 연결되고, 그것의 게이트는 신호 ()에 연결된다. nMOSFET (MN4)의 전류 통로는 전원과 차동 증폭기 (56)의 입력 노드 (N1) 사이에 연결되고, 그것의 게이트는 ATD 회로(도 1의 30 참조)로부터의 프리챠지 제어 신호 (PRE)에 연결된다. pMOSFET (MP2)의 전류 통로는 전원과 상기 노드 (N1) 사이에 연결되고, 그것의 게이트도 상기 노드 (N1)에 연결된다. 이 프리챠지 회로 (52)에서, FET들 (MN4) 및 (MP2)는 비트 라인 프리챠지 시간 동안에 대응하는 메인 비트 라인으로 일정한 프리챠지 전류를 운송(deliver)하는 전류원(current source)으로서 작용하고, FET들 (MN1)∼(MN3) 및 (MP1)은 대응하는 데이터 라인 (DLn) 즉, 대응하는 메인 및 서브 비트 라인들의 전압 레벨들이 nMOSFET (MN2)의 드레솔드 레벨과 동일해지도록 하는 바이어스 회로로서 작용한다.
프리챠지 회로 (54) 역시 4 개의 nMOSFET들 (MN5)∼(MN8)과 2 개의 pMOSFET들 (MP3) 및 (MP4)로 구성된다. 도시된 바와 같이, 이 회로 (54)의 FET들 중에서, 차동 증폭기 (56)의 다른 입력 노드 (N2)와 대응하는 더미 데이터 라인 (DDLn) 사이에 연결되는 전류 통로를 갖는 nMOSFET (MN5)와 상기 더미 데이터 라인 (DDLn)에 연결되는 게이트를 갖는 nMOSFET (MN6)를 제외한 나머지 FET들은 회로 (56)의 대응하는 FET들과 동일한 구성을 갖는다. 이 프리챠지 회로 (54)에서, FET들 (MN8) 및 (MP4) 역시 비트 라인 프리챠지 시간 동안에 대응하는 메인 비트 라인으로 일정한 프리챠지 전류를 운송하는 전류원으로서 작용하고, FET들 (MN5)∼(MN7) 및 (MP3)는 대응하는 더미 데이터 라인 (DDLn) 즉, 대응하는 더미 비트 라인의 전압 레벨이 nMOSFET (MN6)의 드레솔드 레벨과 동일해지도록 하는 바이어스 회로로서 작용한다.
차동 증폭기 (56)은 전원에 접속되는 한 쌍의 pMOSFET들 (MP5) 및 (MP6), 상기 FET들 (MP5) 및 (MP6)에 각각 연결되는 nMOSFET들 (MN9) 및 (MN10), 그리고 상기 FET들 (MN9) 및 (MN10)의 접속점(contact)과 그라운드 사이에 연결되는 nMOSFET (MN11)로 구성된다. 상기 FET들 (MN9) 및 (MN10) 각각은 동일한 특성을 갖는다. 상기 FET들 (MN9) 및 (MN10)의 게이트들은 데이터 감지 구간 동안에 FET들 (MN5) 및 (MN1)을 통해 기준 라인 (DDLn) 및 데이터 라인 (DLn)에 각각 연결되고, FET (MN11)의 게이트는 센스 앰프 제어 신호 (SACS)에 연결된다.
다시 도 3으로 돌아가서, 그라운드 라인들 (GL1)∼(GLj)는 제 2 그룹의 열 선택용 MOSFET들 (GBT1)∼(GBTj)로 이루어지는 제 2의 열 선택 회로 (48)을 통해 그라운드 (Vss)와 전기적으로 연결될 수 있다. 또한, 상기 그라운드 라인들 (GL1)∼(GLj)는 제 3 그룹의 열 선택용 MOSFET들 (BBT1)∼(BBTj)로 이루어지는 바이어스 선택 회로 (50)을 통해 바이어스 전압 발생 회로들 (B1)∼(Bj)와 전기적으로 각각 연결될 수 있다.
도 5에는 본 실시예에 따른 각 바이어스 전압 발생 회로 (Bn)이 도시되어 있다. 도 5를 참조하면, 바이어스 전압 발생 회로는 4 개의 nMOSFET들 (QN1)∼(MN4)와 1 개의 pMOSFET들 (QP1)으로 구성된다. 전원과 대응하는 그라운드 라인 (GLn) 사이에는 nMOSFET들 (QN1) 및 (QN2)의 전류 통로들이 순차로 직렬로 연결된다. nMOSFET들 (QN1)의 게이트는 프리챠지 제어 신호 (PER)와 연결된다. nMOSFET (QN3)의 전류 통로는 nMOSFET (QN2)의 게이트와 그라운드 사이에 연결되고, 그것의 게이트는 노드 (N3)에 연결된다. 상기 노드 (N3)는 바이어스 선택 회로 (50)의 대응하는 FET (BBTn)을 통해 대응하는 그라운드 라인 (GLn)에 연결된다. nMOSFET (QN4)의 전류 통로는 nMOSFET (QN2)의 게이트와 그라운드 사이에 연결되고, 그것의 게이트는 센스 앰프 제어 신호 (SACS)의 상보 신호 ()에 연결된다. pMOSFET (QP1)의 전류 통로는 전원과 nMOSFET (QN2)의 게이트 사이에 연결되고, 그것의 게이트는 상기 신호 ()에 연결된다.
이상에서 기술한 바와 같은 구성을 갖는 이 실시예에서, 제 2의 열 선택 회로 (46), 바이어스 전압 발생 회로들 (B1)∼(Bj) 및, 바이어스 선택 회로 (50)은, 메인 비트 라인들 (MBL1)∼(MBLj) 중의 적어도 하나의 선택된 라인을 통한 데이터 센싱을 위한 프리챠지가 수행될 때, 서브 비트 라인들 (SBL1), (SBL3), …, 등 중의 적어도 하나의 선택된 라인 양측 상의 적어도 하나의 가장 인접한 비선택된 서브 비트 라인을 소정의 프리챠지 전압 레벨까지 충전하는 기능을 수행한다. 다음에는 이에 대해 도 6의 타이밍도를 참조하면서 구체적으로 설명한다.
메모리 셀 (M15)이 온-셀(데이터 "1"이 저장된 셀)로서 프로그램되어 있거나 상기 셀 (M15) 양측의 인접한 셀들 (M14) 및 (M16)이 오프-셀(데이터 "0"가 저장된 셀)로서 프로그램되어 있는 경우에는, 비트 라인 프리챠지 시간 동안 앞에서 설명된 바와 같은 문제가 발생되지 않으므로, 이미 잘 알려져 있는 방식에 따라 상기 셀 (M15)에 대한 독출 동작이 다음과 같이 수행된다. 외부로부터 메모리 셀 (M15)를 선택하는 어드레스가 입력되면, 먼저, 열 프리디코더 (28)에 의해 블럭 선택 신호 (BS2)가 활성화되어서 메인 비트 라인 (MBL2)이 감지 증폭기 (SA2)와 전기적으로 연결된다. 이때, 블럭 선택 신호 (GB2) 역시 활성화되어서 그라운드 라인 (GL2)가 그라운드와 전기적으로 연결된다. 다음, 감지 증폭기 (SA2)의 프리챠지 회로들 (52) 및 (54)는 ATD 회로 (30)로부터의 프리챠지 제어 신호 (PRE), 센스 앰프 제어 신호 ()에 응답하여, 메인 비트 라인 (MBL2) 및 대응하는 기준 라인 (DDL2)를 각각 소정의 전압 레벨까지 프리챠지시킨다. 이후, 행 프리디코더 (26)에 의해 워드 라인 (WL1)과 함께 스트링 선택 신호 (SS1)이 활성화되면 데이터 센싱이 시작된다. 이때, 셀 (M15)가 온-셀 즉, 낮은 드레솔드 전압(예컨대, 0.5V)을 갖는 셀로서 프로그램되어 있으면 더미 셀(도시되지 않음)을 통해 흐르는 전류의 양보다 셀 (M15)를 통해 흐르는 전류의 양이 더 많으므로 기준 라인의 전압 레벨보다 메인 비트 라인 (MBL2)의 전압 레벨이 더 낮아진다. 따라서, 차동 증폭기 (56)은 하이 레벨의 데이터 신호 (Vsa)를 출력한다. 이와 같이 셀 (M15)가 온-셀임이 인식된다. 반면, 셀 (M15)가 오프-셀 즉, 높은 드레솔드 전압(예컨대, 5V)을 갖는 셀로서 프로그램되어 있으면 더미 셀을 통해 흐르는 전류의 양보다 셀 (M15)를 통해 흐르는 전류의 양이 더 적으므로 기준 라인의 전압 레벨보다 메인 비트 라인 (MBL2)의 전압 레벨이 더 높아진다. 따라서, 차동 증폭기 (56)은 로우 레벨의 데이터 신호 (Vsa)를 출력한다. 이와 같이 셀 (M15)가 오프-셀임이 인식된다.
다음에는, 예를 들어, 도 3의 셀들 (M11), (M12), (M13) 및 (M14) 모두는 온-셀들로서 프로그램되어 있고 셀 (M15)가 오프-셀로서 프로그램되어 있는 경우를 설명한다. 외부로부터 메모리 셀 (M15)를 선택하는 어드레스가 입력되면, 블럭 선택 신호들 (BS2) 및 (GB2)가 활성화된다. 또한, 이때, 그라운드 선택 신호 (GS2) 및 바이어스 선택 신호 (BIAS1)이 활성화된다. 다음, ATD 회로 (30)로부터의 프리챠지 제어 신호 (PRE), 센스 앰프 제어 신호 ()에 응답하여, 바이어스 전압 발생 회로 (B1), 프리챠지 회로들 (52) 및 (54)는 서브 비트 라인 (SBL4), 메인 비트 라인 (MBL2) 및 기준 라인 (DDL2)를 각각 소정의 전압 레벨까지 프리챠지시킨다. 이로써, 워드 라인 (WL1)이 활성화되어서 셀들 (M11)∼(M14) 모두가 턴-온되더라도, 서브 비트 라인 (SBL4)가 프리챠지되어 있으므로 셀 (M15)와 관련된 비트 라인들의 로딩이 작아진다. 그 결과, 비트 라인 프리챠지 시간이 빨라지므로 데이터 센싱 속도가 향상되고, 누설 전류가 없으므로 낮은 Vcc 동작이 가능해진다.
도 7은 본 발명의 다른 실시예에 따른 계층적 비트 라인 구조를 갖는 NOR형 매스크 ROM의 한 셀 어레이 블럭 및 그 주변 회로들의 등가 회로도이다. 도 7을 참조하면, 이 실시예의 ROM 장치는, 바이어스 전압 발생 회로들 (B1)∼(Bj)가 바이어스 선택 회로 (50a)를 통해 메인 비트 라인들 (MBL1)∼(MBLj)에 각각 전기적으로 연결되는 것을 제외하고는, 앞의 실시예의 장치와 동일한 구성을 갖는다.
앞에서와 마찬가지로, 예를 들어, 도 7의 셀들 (M11), (M12), (M13) 및 (M14) 모두는 온-셀들로서 프로그램되어 있고 셀 (M15)가 오프-셀로서 프로그램되어 있는 경우, 외부로부터 메모리 셀 (M15)를 선택하는 어드레스가 입력되면, 블럭 선택 신호들 (BS2) 및 (GB2)가 활성화된다. 또한, 이때, 스트링 선택 신호 (SS2) 및 바이어스 선택 신호 (BIAS1)이 활성화된다. 다음, ATD 회로 (30)로부터의 프리챠지 제어 신호 (PRE), 센스 앰프 제어 신호 ()에 응답하여, 바이어스 전압 발생 회로 (B1), 프리챠지 회로들 (52) 및 (54)는 서브 비트 라인 (SBL3), 메인 비트 라인 (MBL2) 및 기준 라인 (DDL2)를 각각 소정의 전압 레벨까지 프리챠지시킨다. 이로써, 워드 라인 (WL1)이 활성화되어서 셀들 (M11)∼(M14) 모두가 턴-온되더라도, 서브 비트 라인 (SBL3)가 프리챠지되어 있으므로 셀 (M15)와 관련된 비트 라인들의 로딩이 작아진다.
이상과 같은 본 발명에 따르면, 계층적 비트 라인 구조를 갖는 NOR형 ROM의 비트 라인 프리챠지 시간이 빨라지고 누설 전류가 없으므로 낮은 Vcc 및 고속 동작이 가능해진다.

Claims (5)

  1. 계층적인 비트 라인 구조를 갖는 반도체 독출 전용 메모리 장치에 있어서:
    복수 개의 제 1의 비트 라인들과;
    복수 개의 그룹들의 메모리 셀들과;
    상기 각 그룹 내의 메모리 셀들은 상기 제 1 비트 라인들 중의 2 개의 인접한 것들 사이에 병렬로 전기적으로 연결되고;
    복수 개의 제 2의 비트 라인들과;
    상기 제 2 비트 라인들에 각각 대응하는 복수 개의 그라운드 라인들과;
    상기 제 1 비트 라인들 대 상기 제 2 비트 라인들의 비는 2 대 1이고;
    각각이 상기 제 1 비트 라인들 중의 대응하는 홀수번 라인의 일단과 대응하는 제 2 비트 라인의 일단 사이에 연결되는 복수 개의 제 1의 스위치들과;
    각각이 상기 제 1 비트 라인들 중의 대응하는 짝수번 라인의 일단과 대응하는 그라운드 라인의 일단 사이에 연결되는 복수 개의 제 2의 스위치들 및;
    상기 제 2 비트 라인들 중의 적어도 하나의 선택된 라인을 통한 데이터 센싱을 위한 프리챠지가 수행될 때, 적어도 하나의 선택된 제 1 비트 라인 양측 상의 적어도 하나의 인접한 비선택된 제 1 비트 라인을 소정의 전압 레벨까지 충전하는 수단을 포함하는 것을 특징으로 하는 반도체 독출 전용 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소정의 전압 레벨은 상기 제 2 비트 라인들 각각의 프리챠지 전압 레벨인 것을 특징으로 하는 반도체 독출 전용 메모리 장치.
  3. 제 1 항에 있어서,
    상기 충전 수단은;
    비트 라인 프리챠지 제어 신호에 응답하여 소정의 프리챠지 전압과 동일한 바이어스 전압을 발생하는 수단 및,
    각각이 상기 그라운드 라인들 중의 상기 대응하는 하나의 타단과 상기 바이어스 전압 발생 수단 사이에 연결되는 복수 개의 제 3의 스위치들을 구비하고;
    비트 라인 프리챠지 시간 동안, 상기 적어도 하나의 선택된 제 1 비트 라인의 양측 상의 상기 적어도 하나의 가장 인접한 비선택된 제 1 비트 라인에 대응하는 적어도 하나의 제 2 스위치 및 적어도 하나의 제 3 스위치가 각각 온되는 것을 특징으로 하는 반도체 독출 전용 메모리 장치.
  4. 제 1 항에 있어서,
    상기 충전 수단은;
    비트 라인 프리챠지 제어 신호에 응답하여 소정의 프리챠지 전압과 동일한 바이어스 전압을 발생하는 수단 및,
    각각이 상기 제 2 비트 라인들 중의 상기 대응하는 하나의 타단과 상기 바이어스 전압 발생 수단 사이에 연결되는 복수 개의 제 3의 스위치들을 구비하고;
    비트 라인 프리챠지 시간 동안, 상기 적어도 하나의 선택된 제 1 비트 라인의 양측 상의 상기 적어도 하나의 가장 인접한 비선택된 제 1 비트 라인에 대응하는 적어도 하나의 제 1 스위치 및 적어도 하나의 제 3 스위치가 각각 온되는 것을 특징으로 하는 반도체 독출 전용 메모리 장치.
  5. 복수 개의 제 1의 비트 라인들과; 복수 개의 그룹들의 메모리 셀들과; 상기 각 그룹 내의 메모리 셀들은 상기 제 1 비트 라인들 중의 2 개의 인접한 것들 사이에 병렬로 전기적으로 연결되고; 복수 개의 제 2의 비트 라인들과; 상기 제 2 비트 라인들에 각각 대응하는 복수 개의 그라운드 라인들과; 상기 제 1 비트 라인들 대 상기 제 2 비트 라인들의 비는 2 대 1이고; 각각이 상기 제 1 비트 라인들 중의 대응하는 홀수번 라인의 일단과 대응하는 제 2 비트 라인의 일단 사이에 연결되는 복수 개의 제 1의 스위치들 및; 각각이 상기 제 1 비트 라인들 중의 대응하는 짝수번 라인의 일단과 대응하는 그라운드 라인의 일단 사이에 연결되는 복수 개의 제 2의 스위치들을 포함하는 계층적 비트 라인 구조를 갖는 독출 전용 반도체 메모리 장치의 독출 방법에 있어서:
    상기 제 2 비트 라인들 중의 적어도 하나의 선택된 라인의 프리챠지가 수행될 때, 적어도 하나의 선택된 제 1 비트 라인 양측 상의 적어도 하나의 가장 인접한 비선택된 제 1 비트 라인을 소정의 전압 레벨까지 충전하는 단계 및;
    상기 적어도 하나의 선택된 제 2 비트 라인을 통한 데이터 센싱을 수행하는 단계를 포함하는 독출 전용 반도체 메모리 장치의 독출 방법.
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