JPH10209304A - 半導体読出専用メモリ及びその読出方法 - Google Patents
半導体読出専用メモリ及びその読出方法Info
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- JPH10209304A JPH10209304A JP35310497A JP35310497A JPH10209304A JP H10209304 A JPH10209304 A JP H10209304A JP 35310497 A JP35310497 A JP 35310497A JP 35310497 A JP35310497 A JP 35310497A JP H10209304 A JPH10209304 A JP H10209304A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 低電源電圧で動作する高速ＮＯＲ型ＲＯＭを
提供する。 【解決手段】 階層的なビットライン構造を持つＲＯＭ
はグラウンドラインＧＬ１〜ＧＬｊを通じてサブビット
ラインに選択的にバイアス電圧を供給するバイアス電圧
発生回路Ｂ１〜Ｂｊを具備する。オフ・セルが選択さ
れ、選択されたセルに隣接したセル全てがオン・セルと
してプログラムされている場合、ワードラインが活性化
される時、メインビットラインのプリチャージレベルが
一定に維持されずに低下する問題を解決するため、プリ
チャージの時間の間、バイアス電圧発生回路を利用して
選択されたセルに最も隣接したサブビットラインにバイ
アス電圧を印加する。これで、ビットラインプリチャー
ジ時間が早くなり、漏洩電流がないので、低いＶｃｃ及
び高速動作ができるようになる。
提供する。 【解決手段】 階層的なビットライン構造を持つＲＯＭ
はグラウンドラインＧＬ１〜ＧＬｊを通じてサブビット
ラインに選択的にバイアス電圧を供給するバイアス電圧
発生回路Ｂ１〜Ｂｊを具備する。オフ・セルが選択さ
れ、選択されたセルに隣接したセル全てがオン・セルと
してプログラムされている場合、ワードラインが活性化
される時、メインビットラインのプリチャージレベルが
一定に維持されずに低下する問題を解決するため、プリ
チャージの時間の間、バイアス電圧発生回路を利用して
選択されたセルに最も隣接したサブビットラインにバイ
アス電圧を印加する。これで、ビットラインプリチャー
ジ時間が早くなり、漏洩電流がないので、低いＶｃｃ及
び高速動作ができるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体読出専用メモ
リ(read only memory; ROM）に係り、より詳しくは、メ
モリセル(memeory cells）を構成している酸化物半導体
電界効果トランジスター(metal oxide semiconductor f
ield effect transistor; MOSFET）が並列に連結され、
アドレス遷移検出(address transition detection; AT
D）を採用し、そして、階層的なビットライン構造(hier
archical bit line architecture)を持つノア型マスク
ロム(NOR type mask ROM）及びその読出方法に関するも
のである。
リ(read only memory; ROM）に係り、より詳しくは、メ
モリセル(memeory cells）を構成している酸化物半導体
電界効果トランジスター(metal oxide semiconductor f
ield effect transistor; MOSFET）が並列に連結され、
アドレス遷移検出(address transition detection; AT
D）を採用し、そして、階層的なビットライン構造(hier
archical bit line architecture)を持つノア型マスク
ロム(NOR type mask ROM）及びその読出方法に関するも
のである。
【０００２】
【従来の技術】図１には、ATD 技術を使用する典型的な
ROM 装置が図示されている。図１を参照すると、このRO
M 装置はメモリセルアレイ(memory cell array）１０
と、入力バッファー回路(input buffer circuits）１
２，１４，１６，１８、カラムパス回路(column pass c
ircuit）２０、感知増幅器回路(sense amplifer circui
t)２２、データーラッチ回路(data latch circuit)２
４、ロウプリデコーダー回路(row pre-decoder circui
t）２８、カラムプリデコーダー回路(column pre-decod
er circuit)２８、ATD 回路３０及び、データー出力バ
ッファー回路(data outputbuffer circuit)３２を含ん
でいる。ATD 回路３０はショットパルス発生回路(short
-pulse generation circuits）３４，３６及び３８、サ
メーター(summator)４０、読出制御回路(read control
circuit)４２で構成される。
ROM 装置が図示されている。図１を参照すると、このRO
M 装置はメモリセルアレイ(memory cell array）１０
と、入力バッファー回路(input buffer circuits）１
２，１４，１６，１８、カラムパス回路(column pass c
ircuit）２０、感知増幅器回路(sense amplifer circui
t)２２、データーラッチ回路(data latch circuit)２
４、ロウプリデコーダー回路(row pre-decoder circui
t）２８、カラムプリデコーダー回路(column pre-decod
er circuit)２８、ATD 回路３０及び、データー出力バ
ッファー回路(data outputbuffer circuit)３２を含ん
でいる。ATD 回路３０はショットパルス発生回路(short
-pulse generation circuits）３４，３６及び３８、サ
メーター(summator)４０、読出制御回路(read control
circuit)４２で構成される。
【０００３】入力バッファー１２，１４，１６，１８に
は外部からチップエネーブル信号(chip enable signa
l)、ロウアドレス信号(row address signals）、カラム
アドレス信号(column address signals)及び出力エネー
ブル信号(output enable signal)が各々印加される。入
力バッファー１２，１４，１６，１８は入力された外部
信号を内部信号 CEPi , RAPi , CAPi , OEi として各々
出力する。ロウアドレスバッファー１４及びカラムアド
レスバッファー１６からのロウアドレス信号RAPi及びカ
ラムアドレス信号CAPiはロウプリデコーダー回路２６及
びカラムプリデコーダー２８に各々印加される。プリデ
コーダー回路２６及び２８はロウアドレス信号RAPi及び
カラムアドレス信号CAPiによりセルアレイ１０の特定メ
モリセルを選択する。
は外部からチップエネーブル信号(chip enable signa
l)、ロウアドレス信号(row address signals）、カラム
アドレス信号(column address signals)及び出力エネー
ブル信号(output enable signal)が各々印加される。入
力バッファー１２，１４，１６，１８は入力された外部
信号を内部信号 CEPi , RAPi , CAPi , OEi として各々
出力する。ロウアドレスバッファー１４及びカラムアド
レスバッファー１６からのロウアドレス信号RAPi及びカ
ラムアドレス信号CAPiはロウプリデコーダー回路２６及
びカラムプリデコーダー２８に各々印加される。プリデ
コーダー回路２６及び２８はロウアドレス信号RAPi及び
カラムアドレス信号CAPiによりセルアレイ１０の特定メ
モリセルを選択する。
【０００４】図１に示したように、入力バッファー１
２，１４、１６からのチップエネーブル信号 CEPi 、ロ
ウアドレス信号RAPi、カラムアドレス信号 CAPi はＡＴ
Ｄ回路３０内のショットパルス発生回路３４，３６，３
８に各々印加される。ショットパルス発生回路３４はチ
ップエネーブル信号の遷移が発生すると、ショットパル
スを発生する。これと同じように、残りのショットパル
ス発生器３６，３８各々も、少なくとも１つの入力アド
レスの遷移が発生すると、ショットパルスを発生する。
ショットパルス発生回路３４，３６，３８の出力パルス
はサメーター４０に印加される。サメーター４０はショ
ットパルス発生回路３４，３６，３８からのパルスを一
つに結合し、所定の幅を持つ１つのパルス信号ＳＭＯを
発生する。読出制御回路４２はサメーター４０からのパ
ルス信号ＳＭＯに応答し、プリチャージ制御信号(prech
arge control signal)ＰＲＥ及び感知増幅制御信号(sen
se-amp control signal)ＳＡＣＳを発生する。ビットラ
インのプリチャージ動作はプリチャージ制御信号ＰＲＥ
が所定の電圧レベルに維持される間に遂行される。
２，１４、１６からのチップエネーブル信号 CEPi 、ロ
ウアドレス信号RAPi、カラムアドレス信号 CAPi はＡＴ
Ｄ回路３０内のショットパルス発生回路３４，３６，３
８に各々印加される。ショットパルス発生回路３４はチ
ップエネーブル信号の遷移が発生すると、ショットパル
スを発生する。これと同じように、残りのショットパル
ス発生器３６，３８各々も、少なくとも１つの入力アド
レスの遷移が発生すると、ショットパルスを発生する。
ショットパルス発生回路３４，３６，３８の出力パルス
はサメーター４０に印加される。サメーター４０はショ
ットパルス発生回路３４，３６，３８からのパルスを一
つに結合し、所定の幅を持つ１つのパルス信号ＳＭＯを
発生する。読出制御回路４２はサメーター４０からのパ
ルス信号ＳＭＯに応答し、プリチャージ制御信号(prech
arge control signal)ＰＲＥ及び感知増幅制御信号(sen
se-amp control signal)ＳＡＣＳを発生する。ビットラ
インのプリチャージ動作はプリチャージ制御信号ＰＲＥ
が所定の電圧レベルに維持される間に遂行される。
【０００５】感知増幅器回路２２は、プリデコーダー回
路２６及び２８により選択されたセルに貯蔵されたデー
ターを増幅してデーターラッチ回路２４に提供する。ラ
ッチ回路２４からの出力データーは、出力エネーブル信
号OEi に応答して動作するデーター出力バッファー回路
３２を介して外部に出力される。
路２６及び２８により選択されたセルに貯蔵されたデー
ターを増幅してデーターラッチ回路２４に提供する。ラ
ッチ回路２４からの出力データーは、出力エネーブル信
号OEi に応答して動作するデーター出力バッファー回路
３２を介して外部に出力される。
【０００６】図２は広く使用されている従来のＮＯＲ型
マスクＲＯＭ（“水平的な（ｌａｔｅｒａｌ）マスクＲ
ＯＭ”とも言う）の１つのセルアレイブロック及びその
周辺回路の等価回路図である。図２に示されたように、
このＲＯＭの各セルアレイブロックでは、ビットライン
が階層的に供給される。具体的には、ビットラインは基
板上に規定（ｄｅｆｉｎｅ）された対応するカラムに従
って、各々伸張するメインビットライン（ｍａｉｎ−ｂ
ｉｔ ｌｉｎｅｓ）ＭＢＬ１，ＭＢＬ２，…、とサブビ
ットライン（ｓｕｂ−ｂｉｔ ｌｉｎｅｓ）ＳＢＬ１，
ＳＢＬ２，…、とで構成される。各メインビットライン
はアルミニウム（Ａｌ）からなる金属ビットライン（ｍ
ｅｔａｌ ｂｉｔ ｌｉｎｅ）であり、各サブビットラ
インは拡散層（ｄｉｆｆｕｓｉｏｎ ｌａｙｅｒ）から
なる拡散ビットライン（ｄｉｆｆｕｓｉｏｎ ｂｉｔ
ｌｉｎｅ）である。１つのメインビットラインには２つ
のサブビットラインが対応する。各セルアレイブロック
で、サブビットラインは２つのグループ（ｇｒｏｕｐ）
に区分される。グループ中の１つは奇数番(odd-numbere
d)サブビットラインＳＢＬ１，ＳＢＬ３，…、で構成さ
れ、他の１つは偶数番(even-numbered）サブビットライ
ンＳＢＬ２，ＳＢＬ４，…、で構成される。１つのメイ
ンビットラインには２つの奇数番サブビットラインが対
応し、２つの偶数番サブビットラインは１つのグラウン
ドライン（ＧＬ）に対応する。各２つの奇数番サブビッ
トラインと偶数番サブビットラインとは相互に手を組む
ように入組み合っている。
マスクＲＯＭ（“水平的な（ｌａｔｅｒａｌ）マスクＲ
ＯＭ”とも言う）の１つのセルアレイブロック及びその
周辺回路の等価回路図である。図２に示されたように、
このＲＯＭの各セルアレイブロックでは、ビットライン
が階層的に供給される。具体的には、ビットラインは基
板上に規定（ｄｅｆｉｎｅ）された対応するカラムに従
って、各々伸張するメインビットライン（ｍａｉｎ−ｂ
ｉｔ ｌｉｎｅｓ）ＭＢＬ１，ＭＢＬ２，…、とサブビ
ットライン（ｓｕｂ−ｂｉｔ ｌｉｎｅｓ）ＳＢＬ１，
ＳＢＬ２，…、とで構成される。各メインビットライン
はアルミニウム（Ａｌ）からなる金属ビットライン（ｍ
ｅｔａｌ ｂｉｔ ｌｉｎｅ）であり、各サブビットラ
インは拡散層（ｄｉｆｆｕｓｉｏｎ ｌａｙｅｒ）から
なる拡散ビットライン（ｄｉｆｆｕｓｉｏｎ ｂｉｔ
ｌｉｎｅ）である。１つのメインビットラインには２つ
のサブビットラインが対応する。各セルアレイブロック
で、サブビットラインは２つのグループ（ｇｒｏｕｐ）
に区分される。グループ中の１つは奇数番(odd-numbere
d)サブビットラインＳＢＬ１，ＳＢＬ３，…、で構成さ
れ、他の１つは偶数番(even-numbered）サブビットライ
ンＳＢＬ２，ＳＢＬ４，…、で構成される。１つのメイ
ンビットラインには２つの奇数番サブビットラインが対
応し、２つの偶数番サブビットラインは１つのグラウン
ドライン（ＧＬ）に対応する。各２つの奇数番サブビッ
トラインと偶数番サブビットラインとは相互に手を組む
ように入組み合っている。
【０００７】又、図２に示されたＲＯＭの各セルアレイ
ブロックでは、ＭＯＳＦＥＴからなるメモリセル（Ｍｍ
ｎ）（ｍ＝１，２，…、ｉ ： ｎ＝１，２，…、ｊ）
がワードラインＷＬ１〜ＷＬｉに交差する複数のサブビ
ットラインＳＢＬ１，ＳＢＬ２、…、に関して並列に連
結される。具体的には、各メモリセル（Ｍｍｎ）はカラ
ム方向に伸張する各対のサブビットラインＳＢＬ１及び
ＳＢＬ２，ＳＢＬ３及びＳＢＬ４，…、とロウ方向に伸
張するワードラインＷＬ１〜ＷＬｉとが交差することに
より規定される各セル領域に配置される。各ロウ上のメ
モリセルのゲートは対応するワードラインに連結され
る。よく知られているように、マスクＲＯＭで、ＭＯＳ
ＦＥＴからなるセル各々はデーター“０”のオフ・セル
状態(off-cell state)すなわち、高いスレッショルド電
圧（例えば５Ｖ）を持つ状態とデーター“１”のオン・
セル状態（on-cell state)すなわち、低いスレッショル
ド電圧（例えば０．５Ｖ）を持つ状態とのいずれかにプ
ログラムされる。
ブロックでは、ＭＯＳＦＥＴからなるメモリセル（Ｍｍ
ｎ）（ｍ＝１，２，…、ｉ ： ｎ＝１，２，…、ｊ）
がワードラインＷＬ１〜ＷＬｉに交差する複数のサブビ
ットラインＳＢＬ１，ＳＢＬ２、…、に関して並列に連
結される。具体的には、各メモリセル（Ｍｍｎ）はカラ
ム方向に伸張する各対のサブビットラインＳＢＬ１及び
ＳＢＬ２，ＳＢＬ３及びＳＢＬ４，…、とロウ方向に伸
張するワードラインＷＬ１〜ＷＬｉとが交差することに
より規定される各セル領域に配置される。各ロウ上のメ
モリセルのゲートは対応するワードラインに連結され
る。よく知られているように、マスクＲＯＭで、ＭＯＳ
ＦＥＴからなるセル各々はデーター“０”のオフ・セル
状態(off-cell state)すなわち、高いスレッショルド電
圧（例えば５Ｖ）を持つ状態とデーター“１”のオン・
セル状態（on-cell state)すなわち、低いスレッショル
ド電圧（例えば０．５Ｖ）を持つ状態とのいずれかにプ
ログラムされる。
【０００８】各２つの隣接したサブビットライン、ＳＢ
Ｌ１とＳＢＬ２，ＳＢＬ２とＳＢＬ３，ＳＢＬ３とＳＢ
Ｌ４，…、の間の各カラム上のメモリセルＭ１ｋ，Ｍ２
ｋ，…，Ｍｉｋ（ここで、ｋは１あるいはそれより大き
い整数）は１つのストリング（ｓｔｒｉｎｇ）あるいは
バンク（ｂａｎｋ）になる。各２つの隣接した奇数番サ
ブビットラインＳＢＬ２ｋ−１及びＳＢＬ２ｋ＋１、す
なわち、ＳＢＬ１とＳＢＬ３，ＳＢＬ３とＳＢＬ５等の
間に、そして、各２つの隣接した偶数番サブビットライ
ンＳＢＬ２ｋ及びＳＢＬ２ｋ＋２、すなわち、ＳＢＬ２
とＳＢＬ４，ＳＢＬ４とＳＢＬ６等の間には各々２つづ
つのセルストリングが割り当てられる。各２つの隣接し
たストリングのセルのソース（ｓｏｕｒｃｅｓ）は対応
する偶数番サブビットラインＳＢＬ２ｋに共通的に連結
され、セルのドレイン（ｄｒａｉｎｓ）はストリング両
側の２つの奇数番サブビットラインＳＢＬ２ｋ−１及び
ＳＢＬ２ｋ＋１に各々連結される。例えば、セルＭ１３
及びＭ１４のソースはサブビットラインＳＢＬ４に共通
的に連結され、セルＭ１３及びＭ１４のドレインはサブ
ビットラインＳＢＬ３及びＳＢＬ５に各々連結される。
奇数番サブビットラインＳＢＬ１，ＳＢＬ３，…、はス
トリング選択用(string selecting)ＭＯＳＦＥＴ、ＳＴ
１，ＳＴ２，…、からなる第１のストリング選択回路を
通じてメインビットラインＭＢＬ１，ＭＢＬ２…、と各
々電気的に連結される。又、これと類似するように、偶
数番サブビットラインＳＢＬ２，ＳＢＬ４，…、はグラ
ウンド選択用(ground selecting)MOSFETであるＧＴ１，
ＧＴ２，…、からなる第２のストリング選択回路を通じ
て、グラウンドラインＧＬ１，ＧＬ２，…、と各々電気
的に連結される。
Ｌ１とＳＢＬ２，ＳＢＬ２とＳＢＬ３，ＳＢＬ３とＳＢ
Ｌ４，…、の間の各カラム上のメモリセルＭ１ｋ，Ｍ２
ｋ，…，Ｍｉｋ（ここで、ｋは１あるいはそれより大き
い整数）は１つのストリング（ｓｔｒｉｎｇ）あるいは
バンク（ｂａｎｋ）になる。各２つの隣接した奇数番サ
ブビットラインＳＢＬ２ｋ−１及びＳＢＬ２ｋ＋１、す
なわち、ＳＢＬ１とＳＢＬ３，ＳＢＬ３とＳＢＬ５等の
間に、そして、各２つの隣接した偶数番サブビットライ
ンＳＢＬ２ｋ及びＳＢＬ２ｋ＋２、すなわち、ＳＢＬ２
とＳＢＬ４，ＳＢＬ４とＳＢＬ６等の間には各々２つづ
つのセルストリングが割り当てられる。各２つの隣接し
たストリングのセルのソース（ｓｏｕｒｃｅｓ）は対応
する偶数番サブビットラインＳＢＬ２ｋに共通的に連結
され、セルのドレイン（ｄｒａｉｎｓ）はストリング両
側の２つの奇数番サブビットラインＳＢＬ２ｋ−１及び
ＳＢＬ２ｋ＋１に各々連結される。例えば、セルＭ１３
及びＭ１４のソースはサブビットラインＳＢＬ４に共通
的に連結され、セルＭ１３及びＭ１４のドレインはサブ
ビットラインＳＢＬ３及びＳＢＬ５に各々連結される。
奇数番サブビットラインＳＢＬ１，ＳＢＬ３，…、はス
トリング選択用(string selecting)ＭＯＳＦＥＴ、ＳＴ
１，ＳＴ２，…、からなる第１のストリング選択回路を
通じてメインビットラインＭＢＬ１，ＭＢＬ２…、と各
々電気的に連結される。又、これと類似するように、偶
数番サブビットラインＳＢＬ２，ＳＢＬ４，…、はグラ
ウンド選択用(ground selecting)MOSFETであるＧＴ１，
ＧＴ２，…、からなる第２のストリング選択回路を通じ
て、グラウンドラインＧＬ１，ＧＬ２，…、と各々電気
的に連結される。
【０００９】メインビットラインＭＢＬ１，ＭＢＬ２，
…、は第１グループのカラム選択用ＭＯＳＦＥＴである
ＢＴ１，ＢＴ２，…、を通じて感知増幅器ＳＡ１，ＳＡ
２，…、と各々電気的に連結され、グラウンドラインＧ
Ｌ１，ＧＬ２…、は第２グループのカラム選択用ＭＯＳ
ＦＥＴであるＧＢＴ１，ＧＢＴ２，…、を通じてグラウ
ンドＶｓｓと電気的に連結される。
…、は第１グループのカラム選択用ＭＯＳＦＥＴである
ＢＴ１，ＢＴ２，…、を通じて感知増幅器ＳＡ１，ＳＡ
２，…、と各々電気的に連結され、グラウンドラインＧ
Ｌ１，ＧＬ２…、は第２グループのカラム選択用ＭＯＳ
ＦＥＴであるＧＢＴ１，ＧＢＴ２，…、を通じてグラウ
ンドＶｓｓと電気的に連結される。
【００１０】以上のような階層的なビットライン構造を
持つＲＯＭでは、従来のＮＯＲ型ＲＯＭ装置に比べて、
ビットライン上の寄生キャパシタンス(parasitic capci
tance)を非常に減少させることができる。特に、拡散ビ
ットラインが使用される時、ビットライン上の配線抵抗
(wiring resistance）は非常に減少する。
持つＲＯＭでは、従来のＮＯＲ型ＲＯＭ装置に比べて、
ビットライン上の寄生キャパシタンス(parasitic capci
tance)を非常に減少させることができる。特に、拡散ビ
ットラインが使用される時、ビットライン上の配線抵抗
(wiring resistance）は非常に減少する。
【００１１】
【発明が解決しようとする課題】しかし、セルデーター
の読出のためのビットラインプリチャージ動作で、選択
されるセルに隣接したセルのプログラミング状態によ
り、次に説明するようにビットラインプリチャージ状態
が著しく変わってしまうという問題が発生する。まず、
選択されるセルに隣接したセルがオフ・セルとしてプロ
グラミングされている場合には、選択されるセルと関連
したメインビットラインのプリチャージングは正常に行
われる。その結果、セル読出動作が正常に遂行される。
しかし、例えば、図２のセルＭ１１，Ｍ１２，Ｍ１３及
びＭ１４全てがオン・セルとしてプログラミングされて
あり、セルＭ１５がオフ・セルとしてプログラミングさ
れている場合には、メインビットラインＭＢＬ２のプリ
チャージングが始まった後、ワードラインＷＬ１が活性
化されると共に、ストリング選択用ＭＯＳＦＥＴ（ＳＴ
３）がターン・オンされることにより、セルＭ１５が選
択される時からデーターセンシングが開始される時ま
で、メインビットラインＭＢＬ２のプリチャージレベル
が一定に維持されない。これはワードラインＷＬ１が活
性化される時、セルＭ１１，Ｍ１２，Ｍ１３及びＭ１４
全てがターン・オンされているため、メインビットライ
ンＭＢＬ２からサブビットラインＳＢＬ５，セルＭ１
４，Ｍ１３，Ｍ１２及びＭ１１を順次を介してサブビッ
トラインＳＢＬ４，ＳＢＬ３，ＳＢＬ２及びＳＢＬ１に
漏洩電流が各々流れるためである。結局、この場合に
は、サブビットラインＳＢＬ４，ＳＢＬ３，ＳＢＬ２、
ＳＢＬ１が選択されたメインビットラインＭＢＬ２の負
荷（ｌｏａｄｓ）として作用する。このようなメインビ
ットラインＭＢＬ２のプリチャージレベルの降下（ｄｒ
ｏｐ）はデーターセンシングマージンを減少させ、電源
電圧Ｖｃｃの引下げ及び高速読出動作への制限要素とし
て作用する。
の読出のためのビットラインプリチャージ動作で、選択
されるセルに隣接したセルのプログラミング状態によ
り、次に説明するようにビットラインプリチャージ状態
が著しく変わってしまうという問題が発生する。まず、
選択されるセルに隣接したセルがオフ・セルとしてプロ
グラミングされている場合には、選択されるセルと関連
したメインビットラインのプリチャージングは正常に行
われる。その結果、セル読出動作が正常に遂行される。
しかし、例えば、図２のセルＭ１１，Ｍ１２，Ｍ１３及
びＭ１４全てがオン・セルとしてプログラミングされて
あり、セルＭ１５がオフ・セルとしてプログラミングさ
れている場合には、メインビットラインＭＢＬ２のプリ
チャージングが始まった後、ワードラインＷＬ１が活性
化されると共に、ストリング選択用ＭＯＳＦＥＴ（ＳＴ
３）がターン・オンされることにより、セルＭ１５が選
択される時からデーターセンシングが開始される時ま
で、メインビットラインＭＢＬ２のプリチャージレベル
が一定に維持されない。これはワードラインＷＬ１が活
性化される時、セルＭ１１，Ｍ１２，Ｍ１３及びＭ１４
全てがターン・オンされているため、メインビットライ
ンＭＢＬ２からサブビットラインＳＢＬ５，セルＭ１
４，Ｍ１３，Ｍ１２及びＭ１１を順次を介してサブビッ
トラインＳＢＬ４，ＳＢＬ３，ＳＢＬ２及びＳＢＬ１に
漏洩電流が各々流れるためである。結局、この場合に
は、サブビットラインＳＢＬ４，ＳＢＬ３，ＳＢＬ２、
ＳＢＬ１が選択されたメインビットラインＭＢＬ２の負
荷（ｌｏａｄｓ）として作用する。このようなメインビ
ットラインＭＢＬ２のプリチャージレベルの降下（ｄｒ
ｏｐ）はデーターセンシングマージンを減少させ、電源
電圧Ｖｃｃの引下げ及び高速読出動作への制限要素とし
て作用する。
【００１２】本発明の目的は低い電源電圧Ｖｃｃを有す
る高速ＮＯＲ型ＲＯＭを提供することである。本発明の
他の目的は安定されたビットラインプリチャージを遂行
するＮＯＲ型ＲＯＭを提供することである。本発明の他
の目的はＮＯＲ型ＲＯＭの高速読出方法を提供すること
である。
る高速ＮＯＲ型ＲＯＭを提供することである。本発明の
他の目的は安定されたビットラインプリチャージを遂行
するＮＯＲ型ＲＯＭを提供することである。本発明の他
の目的はＮＯＲ型ＲＯＭの高速読出方法を提供すること
である。
【００１３】
【課題を解決するための手段】上記目的を達成するため
の一つの特徴によると、階層的なビットライン構造を持
つ半導体読出専用メモリ装置は、複数の第１のビットラ
インと、複数のグループのメモリセルと、複数の第２の
ビットラインと、第２ビットラインに各々対応する複数
のグラウンドラインとを含み、各グループ内のメモリセ
ルは第１ビットライン中の２つの隣接したビットライン
に並列に電気的に連結され、第１ビットライン対第２ビ
ットラインの比は２対１であり、各々が第１ビットライ
ン中の対応する奇数番ラインの一段と対応する第２ビッ
トラインの一段との間に連結される複数の第１のスイッ
チと、各々が第１ビットライン中の対応する偶数番ライ
ンの一段と対応するグラウンドラインの一段との間に連
結される複数の第２のスイッチと、第２ビットライン中
の少なくとも１つの選択されたラインを通じたデーター
センシングのためのプリチャージが遂行される時、少な
くとも１つの選択された第１ビットライン両側上の少な
くとも１つの隣接した非選択された第１ビットラインを
所定の電圧レベルまで充電する手段とを含む。
の一つの特徴によると、階層的なビットライン構造を持
つ半導体読出専用メモリ装置は、複数の第１のビットラ
インと、複数のグループのメモリセルと、複数の第２の
ビットラインと、第２ビットラインに各々対応する複数
のグラウンドラインとを含み、各グループ内のメモリセ
ルは第１ビットライン中の２つの隣接したビットライン
に並列に電気的に連結され、第１ビットライン対第２ビ
ットラインの比は２対１であり、各々が第１ビットライ
ン中の対応する奇数番ラインの一段と対応する第２ビッ
トラインの一段との間に連結される複数の第１のスイッ
チと、各々が第１ビットライン中の対応する偶数番ライ
ンの一段と対応するグラウンドラインの一段との間に連
結される複数の第２のスイッチと、第２ビットライン中
の少なくとも１つの選択されたラインを通じたデーター
センシングのためのプリチャージが遂行される時、少な
くとも１つの選択された第１ビットライン両側上の少な
くとも１つの隣接した非選択された第１ビットラインを
所定の電圧レベルまで充電する手段とを含む。
【００１４】一つの実施例において、充電手段は、ビッ
トラインプリチャージ制御信号に応答して所定のプリチ
ャージ電圧と同一なバイアス電圧を発生する手段及び、
各々がグラウンドライン中の対応する１つの多段とバイ
アス電圧発生手段との間に連結される複数の第３のスイ
ッチとを具備し、ビットラインプリチャージ時間の間、
少なくとも１つの選択された第１ビットラインの両側上
の少なくとも１つの最も隣接した非選択された第１ビッ
トラインに対応する少なくとも１つの第２のスイッチ及
び少なくとも１つの第３のスイッチが各々オン（ＯＮ）
される。
トラインプリチャージ制御信号に応答して所定のプリチ
ャージ電圧と同一なバイアス電圧を発生する手段及び、
各々がグラウンドライン中の対応する１つの多段とバイ
アス電圧発生手段との間に連結される複数の第３のスイ
ッチとを具備し、ビットラインプリチャージ時間の間、
少なくとも１つの選択された第１ビットラインの両側上
の少なくとも１つの最も隣接した非選択された第１ビッ
トラインに対応する少なくとも１つの第２のスイッチ及
び少なくとも１つの第３のスイッチが各々オン（ＯＮ）
される。
【００１５】他の実施例において、充電手段は、ビット
ラインプリチャージ制御信号に応答して所定のプリチャ
ージ電圧と同一なバイアス電圧を発生する手段及び、各
々が第２ビットライン中の対応する１つの多段とバイア
ス電圧発生手段との間に連結される複数の第３のスイッ
チを具備し、ビットラインプリチャージ時間の間、少な
くとも１つの選択された第１ビットラインの両側上の少
なくとも１つの最も隣接した非選択された第１ビットラ
インに対応する少なくとも１つの第１のスイッチ及び少
なくとも１つの第３のスイッチが各々オンされる。
ラインプリチャージ制御信号に応答して所定のプリチャ
ージ電圧と同一なバイアス電圧を発生する手段及び、各
々が第２ビットライン中の対応する１つの多段とバイア
ス電圧発生手段との間に連結される複数の第３のスイッ
チを具備し、ビットラインプリチャージ時間の間、少な
くとも１つの選択された第１ビットラインの両側上の少
なくとも１つの最も隣接した非選択された第１ビットラ
インに対応する少なくとも１つの第１のスイッチ及び少
なくとも１つの第３のスイッチが各々オンされる。
【００１６】本発明の他の特徴によると、複数の第１の
ビットラインと、複数のグループのメモリセルと、複数
の第２のビットラインと、第２ビットラインに各々対応
する複数のグラウンドラインとを含み、各グループ内の
メモリセルは第１ビットライン中の２つの隣接したビッ
トラインの間に並列に電気的に連結され、第１ビットラ
イン対第２ビットラインの比は２対１であり、各々が第
１ビットライン中の対応する奇数番ラインの一段と対応
する第２ビットラインとの一段の間に連結される複数の
第１のスイッチ及び、各々が第１ビットライン中の対応
する偶数番ラインの一段と対応するグラウンドラインの
一段とに連結される複数の第２のスイッチとを含む階層
的ビットライン構造を持つ読出専用メモリ装置の読出方
法において、第２ビットライン中の少なくとも１つの選
択されたラインのプリチャージが遂行される時、少なく
とも１つの選択された第２ビットライン両側上の少なく
とも１つの最も隣接した非選択された第１ビットライン
を所定の電圧レベルまで充電する段階と、少なくとも１
つの選択された第２ビットラインを通じたデーターセン
シングを遂行する段階とを含む。
ビットラインと、複数のグループのメモリセルと、複数
の第２のビットラインと、第２ビットラインに各々対応
する複数のグラウンドラインとを含み、各グループ内の
メモリセルは第１ビットライン中の２つの隣接したビッ
トラインの間に並列に電気的に連結され、第１ビットラ
イン対第２ビットラインの比は２対１であり、各々が第
１ビットライン中の対応する奇数番ラインの一段と対応
する第２ビットラインとの一段の間に連結される複数の
第１のスイッチ及び、各々が第１ビットライン中の対応
する偶数番ラインの一段と対応するグラウンドラインの
一段とに連結される複数の第２のスイッチとを含む階層
的ビットライン構造を持つ読出専用メモリ装置の読出方
法において、第２ビットライン中の少なくとも１つの選
択されたラインのプリチャージが遂行される時、少なく
とも１つの選択された第２ビットライン両側上の少なく
とも１つの最も隣接した非選択された第１ビットライン
を所定の電圧レベルまで充電する段階と、少なくとも１
つの選択された第２ビットラインを通じたデーターセン
シングを遂行する段階とを含む。
【００１７】
【発明の実施の形態】次に、添付された図面により本発
明の実施の形態について説明する。図３は本発明の一実
施例による階層的ビットライン構造を持つＮＯＲ型マス
クＲＯＭの一つのセルアレイブロック及びその周辺回路
の等価回路図である。図３を参照すると、ＮＯＲ型マス
クＲＯＭはセルアレイブロック４４と、第１及び第２カ
ラム選択回路４６及び４８，感知増幅器回路ＳＡ１〜Ｓ
Ａｊ、バイアス電圧発生回路Ｂ１〜Ｂｊ及び、バイアス
選択回路５０を含んでいる。このＮＯＲ型マスクＲＯＭ
のビットラインは基板上に規定された対応するカラムに
従って各々伸張するメインビットラインＭＢＬ１，ＭＢ
Ｌ２，…、とサブビットラインＳＢＬ１，ＳＢＬ２，
…、とで構成される。各メインビットラインはアルミニ
ウム（Ａｌ）などの金属からなり、各サブビットライン
は拡散層からなる。一つのメインビットラインには２つ
のサブビットラインが対応する。各セルアレイブロック
４４で、サブビットラインは２つのグループに区分され
る。一つは、グループ中の奇数番サブビットラインＳＢ
Ｌ１，ＳＢＬ３，…、であり、他の一つは偶数番サブビ
ットラインＳＢＬ２，ＳＢＬ４，…、である。一つのメ
インビットラインには２つの奇数番サブビットラインが
対応し、２つの偶数番サブビットラインには一つのグラ
ウンドラインＧＬが対応する。各２つの奇数番サブビッ
トラインと偶数番サブビットラインとは相互に手を組む
ように入組み合っている。
明の実施の形態について説明する。図３は本発明の一実
施例による階層的ビットライン構造を持つＮＯＲ型マス
クＲＯＭの一つのセルアレイブロック及びその周辺回路
の等価回路図である。図３を参照すると、ＮＯＲ型マス
クＲＯＭはセルアレイブロック４４と、第１及び第２カ
ラム選択回路４６及び４８，感知増幅器回路ＳＡ１〜Ｓ
Ａｊ、バイアス電圧発生回路Ｂ１〜Ｂｊ及び、バイアス
選択回路５０を含んでいる。このＮＯＲ型マスクＲＯＭ
のビットラインは基板上に規定された対応するカラムに
従って各々伸張するメインビットラインＭＢＬ１，ＭＢ
Ｌ２，…、とサブビットラインＳＢＬ１，ＳＢＬ２，
…、とで構成される。各メインビットラインはアルミニ
ウム（Ａｌ）などの金属からなり、各サブビットライン
は拡散層からなる。一つのメインビットラインには２つ
のサブビットラインが対応する。各セルアレイブロック
４４で、サブビットラインは２つのグループに区分され
る。一つは、グループ中の奇数番サブビットラインＳＢ
Ｌ１，ＳＢＬ３，…、であり、他の一つは偶数番サブビ
ットラインＳＢＬ２，ＳＢＬ４，…、である。一つのメ
インビットラインには２つの奇数番サブビットラインが
対応し、２つの偶数番サブビットラインには一つのグラ
ウンドラインＧＬが対応する。各２つの奇数番サブビッ
トラインと偶数番サブビットラインとは相互に手を組む
ように入組み合っている。
【００１８】又、本実施例によるＲＯＭの各セルアレイ
ブロック４４では、ＭＯＳＦＥＴからなるメモリセル
（Ｍｍｎ）（ｍ＝１，２，…、ｉ ： ｎ＝１，２，
…、ｊ）がワードラインＷＬ１〜ＷＬｉに交差する２つ
のサブビットライン、例えば、ＳＢＬ１，ＳＢＬ２、及
びＳＢＬ４，…、に関して並列に連結される。具体的に
は、各メモリセル（Ｍｍｎ）はカラム方向に伸張する各
対のサブビットラインＳＢＬ１及びＳＢＬ２，ＳＢＬ３
及びＳＢＬ４，…、とロウ方向に伸張するワードライン
ＷＬ１〜ＷＬｉとが交差することにより規定される各セ
ル領域に配置され、各ロウ上のメモリセルのゲートは対
応するワードラインに連結される。
ブロック４４では、ＭＯＳＦＥＴからなるメモリセル
（Ｍｍｎ）（ｍ＝１，２，…、ｉ ： ｎ＝１，２，
…、ｊ）がワードラインＷＬ１〜ＷＬｉに交差する２つ
のサブビットライン、例えば、ＳＢＬ１，ＳＢＬ２、及
びＳＢＬ４，…、に関して並列に連結される。具体的に
は、各メモリセル（Ｍｍｎ）はカラム方向に伸張する各
対のサブビットラインＳＢＬ１及びＳＢＬ２，ＳＢＬ３
及びＳＢＬ４，…、とロウ方向に伸張するワードライン
ＷＬ１〜ＷＬｉとが交差することにより規定される各セ
ル領域に配置され、各ロウ上のメモリセルのゲートは対
応するワードラインに連結される。
【００１９】各２つの隣接したサブビットライン、ＳＢ
Ｌ１とＳＢＬ２，ＳＢＬ２とＳＢＬ３，ＳＢＬ３とＳＢ
Ｌ４，…、の間の各カラム上のメモリセルＭ１ｋ，Ｍ２
ｋ，…、Ｍｉｋ（ここで、ｋは１あるいはそれより大き
い整数）は一つのストリング（ｓｔｒｉｎｇ）あるいは
バンク（ｂａｎｋ）になる。各２つの隣接した奇数番サ
ブビットラインＳＢＬ２ｋ−１及びＳＢＬ２ｋ＋１、す
なわち、ＳＢＬ１とＳＢＬ３，ＳＢＬ３とＳＢＬ５等の
間に、そして、各２つの隣接した偶数番サブビットライ
ンＳＢＬ２ｋ及びＳＢＬ２ｋ＋２、すなわち、ＳＢＬ２
とＳＢＬ４、ＳＢＬ４とＳＢＬ６等の間には各々２つづ
つのセルストリングが割り当てられる。各２つの隣接し
たストリングのセルのソース（ｓｏｕｒｃｅｓ）は対応
する偶数番サブビットラインＳＢＬ２ｋに共通的に連結
され、セルのドレイン（ｄｒａｉｎｓ）はストリング両
側の２つの奇数番サブビットラインＳＢＬ２ｋ−１及び
ＳＢＬ２ｋ＋１に各々連結される。例えば、セルＭ１３
及びＭ１４のソースはサブビットラインＳＢＬ４に共通
的に連結され、セルＭ１３及びＭ１４のドレインはサブ
ビットラインＳＢＬ３及びＳＢＬ５に各々連結される。
Ｌ１とＳＢＬ２，ＳＢＬ２とＳＢＬ３，ＳＢＬ３とＳＢ
Ｌ４，…、の間の各カラム上のメモリセルＭ１ｋ，Ｍ２
ｋ，…、Ｍｉｋ（ここで、ｋは１あるいはそれより大き
い整数）は一つのストリング（ｓｔｒｉｎｇ）あるいは
バンク（ｂａｎｋ）になる。各２つの隣接した奇数番サ
ブビットラインＳＢＬ２ｋ−１及びＳＢＬ２ｋ＋１、す
なわち、ＳＢＬ１とＳＢＬ３，ＳＢＬ３とＳＢＬ５等の
間に、そして、各２つの隣接した偶数番サブビットライ
ンＳＢＬ２ｋ及びＳＢＬ２ｋ＋２、すなわち、ＳＢＬ２
とＳＢＬ４、ＳＢＬ４とＳＢＬ６等の間には各々２つづ
つのセルストリングが割り当てられる。各２つの隣接し
たストリングのセルのソース（ｓｏｕｒｃｅｓ）は対応
する偶数番サブビットラインＳＢＬ２ｋに共通的に連結
され、セルのドレイン（ｄｒａｉｎｓ）はストリング両
側の２つの奇数番サブビットラインＳＢＬ２ｋ−１及び
ＳＢＬ２ｋ＋１に各々連結される。例えば、セルＭ１３
及びＭ１４のソースはサブビットラインＳＢＬ４に共通
的に連結され、セルＭ１３及びＭ１４のドレインはサブ
ビットラインＳＢＬ３及びＳＢＬ５に各々連結される。
【００２０】奇数番サブビットラインＳＢＬ１，ＳＢＬ
３，…、はストリング選択用(string selecting)ＭＯＳ
ＦＥＴ、ＳＴ１，ＳＴ２，…、からなる第１のストリン
グ選択回路を通じてメインビットラインＭＢＬ１，ＭＢ
Ｌ２…、と各々電気的に連結される。又、これと類似す
るように、偶数番サブビットラインＳＢＬ２，ＳＢＬ
４，…、はグラウンド選択用MOSFETであるＧＴ１，ＧＲ
２，…、からなる第２のストリング選択回路を通じて、
グラウンドラインＧＬ１，ＧＬ２，…、と各々電気的に
連結され得る。
３，…、はストリング選択用(string selecting)ＭＯＳ
ＦＥＴ、ＳＴ１，ＳＴ２，…、からなる第１のストリン
グ選択回路を通じてメインビットラインＭＢＬ１，ＭＢ
Ｌ２…、と各々電気的に連結される。又、これと類似す
るように、偶数番サブビットラインＳＢＬ２，ＳＢＬ
４，…、はグラウンド選択用MOSFETであるＧＴ１，ＧＲ
２，…、からなる第２のストリング選択回路を通じて、
グラウンドラインＧＬ１，ＧＬ２，…、と各々電気的に
連結され得る。
【００２１】メインビットラインＭＢＬ１〜ＭＢＬｊは
第１グループのカラム選択用ＭＯＳＦＥＴであるＢＴ
１，ＢＴ２，…、からなる第１のカラム選択回路４６を
介して感知増幅器ＳＡ１〜ＳＡｊと各々電気的に連結さ
れる。図４には図３の各感知増幅器回路ＳＡｎ（ここ
で、ｎ＝１，２，…、ｊ）が示されている。図４に示さ
れたように、本実施例による感知増幅器回路ＳＡｎは、
第１カラム選択回路４６内の対応する選択ＭＯＳＦＥＴ
（ＢＴｎ）を通じて対応するメインビットライン（ＭＢ
Ｌｎ）に電気的に連結されるデーターライン（ＤＬ）
と、周知のダミーセル（dummy cell）（図示せず）から
のデーターセンシングに必要な基準電圧(reference vol
tage）を受け入れるためのダミーデーターライン(dummy
data line）あるいは基準ライン(DDL) と、ビットライ
ンプリチャージ時間の間に対応するメインビットライン
(MBLn)をプリチャージするための第１プリチャージ回路
５２と、プリチャージ時間の間に対応するダミービット
ライン（図示せず）をプリチャージするための第２プリ
チャージ回路５４と、電流ミラー型差動増幅器(current
mirror type differential amplifier)５６とを含んで
いる。
第１グループのカラム選択用ＭＯＳＦＥＴであるＢＴ
１，ＢＴ２，…、からなる第１のカラム選択回路４６を
介して感知増幅器ＳＡ１〜ＳＡｊと各々電気的に連結さ
れる。図４には図３の各感知増幅器回路ＳＡｎ（ここ
で、ｎ＝１，２，…、ｊ）が示されている。図４に示さ
れたように、本実施例による感知増幅器回路ＳＡｎは、
第１カラム選択回路４６内の対応する選択ＭＯＳＦＥＴ
（ＢＴｎ）を通じて対応するメインビットライン（ＭＢ
Ｌｎ）に電気的に連結されるデーターライン（ＤＬ）
と、周知のダミーセル（dummy cell）（図示せず）から
のデーターセンシングに必要な基準電圧(reference vol
tage）を受け入れるためのダミーデーターライン(dummy
data line）あるいは基準ライン(DDL) と、ビットライ
ンプリチャージ時間の間に対応するメインビットライン
(MBLn)をプリチャージするための第１プリチャージ回路
５２と、プリチャージ時間の間に対応するダミービット
ライン（図示せず）をプリチャージするための第２プリ
チャージ回路５４と、電流ミラー型差動増幅器(current
mirror type differential amplifier)５６とを含んで
いる。
【００２２】プリチャージ回路５２は４つのｎＭＯＳＦ
ＥＴであるＭＮ１〜ＭＮ４と２つのｐＭＯＳＦＥＴであ
るＭＰ１及びＭＰ１とで構成される。ｎＭＯＳＦＥＴ
（ＭＮ１）のドレイン・ソースチャンネル、すなわち、
電流通路は差動増幅器５６の１つの入力ノードＮ１とデ
ーターラインＤＬとの間に連結される。ｎＭＯＳＦＥＴ
（ＭＮ２）の電流通路はｎＭＯＳＦＥＴ（ＭＮ１）のゲ
ートとグラウンドとの間に連結され、そのゲートは対応
するデーターラインＤＬｎに連結される。ｎＭＯＳＦＥ
Ｔ（ＭＮ３）の電流通路はｎＭＯＳＦＥＴ（ＭＮ１）の
ゲートとグラウンドとの間に連結され、そのゲートは、
ＡＴＤ回路（図１の３０参照）からのセンスアンプ制御
信号（ＳＡＣＳ）の相補信号(complementary signal)
（ＳＡＣＳ／バー) に連結される。ｐＭＯＳＦＥＴ（Ｍ
Ｐ１）の電流通路は電源(power supply)とｎＭＯＳＦＥ
Ｔ（ＭＮ１）のゲートとの間に連結され、そのゲートは
信号（SACS/ バー）に連結される。ｎＭＯＳＦＥＴ（Ｍ
Ｎ４）の電流通路は電源と差動増幅器５６の入力ノード
（Ｎ１）との間に連結され、そのゲートはＡＴＤ回路
（図１の３０参照）からのプリチャージ制御信号（ＰＲ
Ｅ）に連結される。ｐＭＯＳＦＥＴ（ＭＰ２）の電流通
路は電源とノードＮ１との間に連結され、そのゲートも
ノードＮ１に連結される。このプリチャージ回路５２
で、ＦＥＴ（ＭＮ４及びＭＰ２）はビットラインプリチ
ャージ時間の間に対応するメインビットラインに一定な
プリチャージ電流を伝送（DELIVER)する電流源（curren
t source)として作用し、ＦＥＴであるＭＮ１〜ＭＮ３
及びＭＰ１は対応するデーターラインＤＬｎ、すなわ
ち、対応するメイン及びサブビットラインの電圧レベル
をｎＭＯＳＦＥＴ（ＭＮ２）のスレッショルドレベルと
同一になるようにさせるバイアス回路として作用する。
ＥＴであるＭＮ１〜ＭＮ４と２つのｐＭＯＳＦＥＴであ
るＭＰ１及びＭＰ１とで構成される。ｎＭＯＳＦＥＴ
（ＭＮ１）のドレイン・ソースチャンネル、すなわち、
電流通路は差動増幅器５６の１つの入力ノードＮ１とデ
ーターラインＤＬとの間に連結される。ｎＭＯＳＦＥＴ
（ＭＮ２）の電流通路はｎＭＯＳＦＥＴ（ＭＮ１）のゲ
ートとグラウンドとの間に連結され、そのゲートは対応
するデーターラインＤＬｎに連結される。ｎＭＯＳＦＥ
Ｔ（ＭＮ３）の電流通路はｎＭＯＳＦＥＴ（ＭＮ１）の
ゲートとグラウンドとの間に連結され、そのゲートは、
ＡＴＤ回路（図１の３０参照）からのセンスアンプ制御
信号（ＳＡＣＳ）の相補信号(complementary signal)
（ＳＡＣＳ／バー) に連結される。ｐＭＯＳＦＥＴ（Ｍ
Ｐ１）の電流通路は電源(power supply)とｎＭＯＳＦＥ
Ｔ（ＭＮ１）のゲートとの間に連結され、そのゲートは
信号（SACS/ バー）に連結される。ｎＭＯＳＦＥＴ（Ｍ
Ｎ４）の電流通路は電源と差動増幅器５６の入力ノード
（Ｎ１）との間に連結され、そのゲートはＡＴＤ回路
（図１の３０参照）からのプリチャージ制御信号（ＰＲ
Ｅ）に連結される。ｐＭＯＳＦＥＴ（ＭＰ２）の電流通
路は電源とノードＮ１との間に連結され、そのゲートも
ノードＮ１に連結される。このプリチャージ回路５２
で、ＦＥＴ（ＭＮ４及びＭＰ２）はビットラインプリチ
ャージ時間の間に対応するメインビットラインに一定な
プリチャージ電流を伝送（DELIVER)する電流源（curren
t source)として作用し、ＦＥＴであるＭＮ１〜ＭＮ３
及びＭＰ１は対応するデーターラインＤＬｎ、すなわ
ち、対応するメイン及びサブビットラインの電圧レベル
をｎＭＯＳＦＥＴ（ＭＮ２）のスレッショルドレベルと
同一になるようにさせるバイアス回路として作用する。
【００２３】プリチャージ回路５４も４つのｎＭＯＳＦ
ＥＴであるＭＮ５〜ＭＮ８と２つのｐＭＯＳＦＥＴであ
るＭＰ３及びＭＰ４とで構成され、図示されたように、
ｎＭＯＳＦＥＴ（ＭＮ５）が、差動増幅器５６の他の入
力ノードＮ２とダミーデーターラインＤＤＬｎとの間に
連結される電流通路を持つ他のものを除いては実際にプ
リチャージ回路５２の構成と同一である。このプリチャ
ージ回路５４で、ＦＥＴであるＭＮ８及びＭＰ４もビッ
トラインプリチャージ時間の間に対応するメインビット
ラインに一定なプリチャージ電流を伝送する電流源とし
て作用し、ＦＥＴであるＭＮ５〜ＭＮ７及びＭＰ３は対
応するダミーデーターラインＤＤＬｎ、すなわち、対応
するダミーセルビットラインの電圧レベルがｎＭＯＳＦ
ＥＴ（ＭＮ６）のスレッショルドレベルと同一となるよ
うにさせるバイアス回路として作用する。
ＥＴであるＭＮ５〜ＭＮ８と２つのｐＭＯＳＦＥＴであ
るＭＰ３及びＭＰ４とで構成され、図示されたように、
ｎＭＯＳＦＥＴ（ＭＮ５）が、差動増幅器５６の他の入
力ノードＮ２とダミーデーターラインＤＤＬｎとの間に
連結される電流通路を持つ他のものを除いては実際にプ
リチャージ回路５２の構成と同一である。このプリチャ
ージ回路５４で、ＦＥＴであるＭＮ８及びＭＰ４もビッ
トラインプリチャージ時間の間に対応するメインビット
ラインに一定なプリチャージ電流を伝送する電流源とし
て作用し、ＦＥＴであるＭＮ５〜ＭＮ７及びＭＰ３は対
応するダミーデーターラインＤＤＬｎ、すなわち、対応
するダミーセルビットラインの電圧レベルがｎＭＯＳＦ
ＥＴ（ＭＮ６）のスレッショルドレベルと同一となるよ
うにさせるバイアス回路として作用する。
【００２４】差動増幅器５６は、電源に接続される一対
のｐＭＯＳＦＥＴであるＭＰ５及びＭＰ６と、このＭＰ
５及びＭＰ６に各々連結されるｎＭＯＳＦＥＴであるＭ
Ｎ９及びＭＮ１０と、ＦＥＴであるＭＮ９及びＭＮ１０
の接続点（ｃｏｎｔａｃｔ）とグラウンドとの間に連結
されるｎＭＯＳＦＥＴであるＭＮ１１とで構成される。
ＦＥＴであるＭＮ９及びＭＮ１０各々は同一な特性を持
つ。ＦＥＴであるＭＮ９及びＭＮ１０のゲートはデータ
ー感知区間の間にＦＥＴであるＭＮ５及びＭＮ１を通じ
て基準ラインＤＤＬｎ及びデーターラインＤＬｎに各々
連結され、ＦＥＴ（ＭＮ１１）のゲートはセンスアンプ
制御信号（ＳＡＣＳ）に連結される。
のｐＭＯＳＦＥＴであるＭＰ５及びＭＰ６と、このＭＰ
５及びＭＰ６に各々連結されるｎＭＯＳＦＥＴであるＭ
Ｎ９及びＭＮ１０と、ＦＥＴであるＭＮ９及びＭＮ１０
の接続点（ｃｏｎｔａｃｔ）とグラウンドとの間に連結
されるｎＭＯＳＦＥＴであるＭＮ１１とで構成される。
ＦＥＴであるＭＮ９及びＭＮ１０各々は同一な特性を持
つ。ＦＥＴであるＭＮ９及びＭＮ１０のゲートはデータ
ー感知区間の間にＦＥＴであるＭＮ５及びＭＮ１を通じ
て基準ラインＤＤＬｎ及びデーターラインＤＬｎに各々
連結され、ＦＥＴ（ＭＮ１１）のゲートはセンスアンプ
制御信号（ＳＡＣＳ）に連結される。
【００２５】再び、図３に戻って、グラウンドラインＧ
Ｌ１〜ＧＬｊは第２グループのカラム選択用ＭＯＳＦＥ
ＴのＧＢＴ１〜ＧＢＴｊからなる第２のカラム選択回路
４８を介してグラウンドＶｓｓと電気的に連結すること
ができる。又、グラウンドラインＧＬ１〜ＧＬｊは第３
グループのカラム選択用ＭＯＳＦＥＴのＢＢＴ１〜ＢＢ
Ｔｊからなるバイアス選択回路５０を介してバイアス電
圧発生回路Ｂ１〜Ｂｊと電気的に各々連結することがで
きる。
Ｌ１〜ＧＬｊは第２グループのカラム選択用ＭＯＳＦＥ
ＴのＧＢＴ１〜ＧＢＴｊからなる第２のカラム選択回路
４８を介してグラウンドＶｓｓと電気的に連結すること
ができる。又、グラウンドラインＧＬ１〜ＧＬｊは第３
グループのカラム選択用ＭＯＳＦＥＴのＢＢＴ１〜ＢＢ
Ｔｊからなるバイアス選択回路５０を介してバイアス電
圧発生回路Ｂ１〜Ｂｊと電気的に各々連結することがで
きる。
【００２６】図５には本実施例による各バイアス電圧発
生回路Ｂｎが示されている。図５を参照すると、バイア
ス電圧発生回路は４つのｎＭＯＳＦＥＴのＱＮ１〜ＱＮ
４と１つのｐＭＯＳＦＥＴのＱＰ１とで構成される。電
源と対応するグラウンドラインＧＬｎとの間にはｎＭＯ
ＳＦＥＴのＱＮ１及びＱＮ２の電流通路がそれぞれ直列
に連結される。ｎＭＯＳＦＥＴのＱＮ１のゲートはプリ
チャージ制御信号ＰＥＲと連結される。ｎＭＯＳＦＥＴ
のＱＮ３の電流通路はｎＭＯＳＦＥＴのＱＮ２のゲート
とグラウンドとの間に連結され、そのゲートはノードＮ
３に連結される。ノードＮ３はバイアス選択回路５０の
対応するＦＥＴのＢＢＴｎを介して対応するグラウンド
ラインのＧＬｎに連結される。ｎＭＯＳＦＥＴのＱＮ４
の電流通路はｎＭＯＳＦＥＴのＱＮ２のゲートとグラウ
ンドとの間に連結され、そのゲートはセンスアンプ制御
信号（ＳＡＣＳ）の相補信号（ＳＡＣＳ／バー）に連結
される。ｐＭＯＳＦＥＴのＱＰ１の電流通路は電源とｎ
ＭＯＳＦＥＴのＱＮ２のゲートとの間に連結され、その
ゲートは前記信号（ＳＡＣＳ／バー）に連結される。
生回路Ｂｎが示されている。図５を参照すると、バイア
ス電圧発生回路は４つのｎＭＯＳＦＥＴのＱＮ１〜ＱＮ
４と１つのｐＭＯＳＦＥＴのＱＰ１とで構成される。電
源と対応するグラウンドラインＧＬｎとの間にはｎＭＯ
ＳＦＥＴのＱＮ１及びＱＮ２の電流通路がそれぞれ直列
に連結される。ｎＭＯＳＦＥＴのＱＮ１のゲートはプリ
チャージ制御信号ＰＥＲと連結される。ｎＭＯＳＦＥＴ
のＱＮ３の電流通路はｎＭＯＳＦＥＴのＱＮ２のゲート
とグラウンドとの間に連結され、そのゲートはノードＮ
３に連結される。ノードＮ３はバイアス選択回路５０の
対応するＦＥＴのＢＢＴｎを介して対応するグラウンド
ラインのＧＬｎに連結される。ｎＭＯＳＦＥＴのＱＮ４
の電流通路はｎＭＯＳＦＥＴのＱＮ２のゲートとグラウ
ンドとの間に連結され、そのゲートはセンスアンプ制御
信号（ＳＡＣＳ）の相補信号（ＳＡＣＳ／バー）に連結
される。ｐＭＯＳＦＥＴのＱＰ１の電流通路は電源とｎ
ＭＯＳＦＥＴのＱＮ２のゲートとの間に連結され、その
ゲートは前記信号（ＳＡＣＳ／バー）に連結される。
【００２７】上述のような構成を持つこの実施例で、第
２のカラム選択回路４６，バイアス電圧発生回路Ｂ１〜
Ｂｊ及び、バイアス選択回路５０は、メインビットライ
ンＭＢＬ１〜ＭＢＬｊ中の少なくとも１つの選択された
ラインを通じたデーターセンシングのためのプリチャー
ジが遂行される時、サブビットラインＳＢＬ１，ＳＢＬ
３，…、中の少なくとも１つの選択されたライン両側上
の少なくとも１つの最も隣接した非選択されたサブビッ
トラインを所定のプリチャージ電圧レベルまでに充電す
る機能を遂行する。次に、これに対して図６のタイミン
グ図を参照しながら、具体的に説明する。
２のカラム選択回路４６，バイアス電圧発生回路Ｂ１〜
Ｂｊ及び、バイアス選択回路５０は、メインビットライ
ンＭＢＬ１〜ＭＢＬｊ中の少なくとも１つの選択された
ラインを通じたデーターセンシングのためのプリチャー
ジが遂行される時、サブビットラインＳＢＬ１，ＳＢＬ
３，…、中の少なくとも１つの選択されたライン両側上
の少なくとも１つの最も隣接した非選択されたサブビッ
トラインを所定のプリチャージ電圧レベルまでに充電す
る機能を遂行する。次に、これに対して図６のタイミン
グ図を参照しながら、具体的に説明する。
【００２８】メモリセルＭ１５がオン・セル（データー
“１”が貯蔵されたセル）としてプログラムされていた
り、セルＭ１５両側の隣接したセルＭ１４及びＭ１６が
オフ・セル（データー“０”が貯蔵されたセル）として
プログラムされている場合には、ビットラインプリチャ
ージ時間の間に前述したような問題は発生しないので、
周知の方式によりセルＭ１５に対する読出動作が次のよ
うに遂行される。外部からメモリセルＭ１５を選択する
アドレスが入力されると、まず、カラムプリデコーダー
２８によりブロック選択信号ＢＳ２が活性化されてメイ
ンビットラインＭＢＬ２が感知増幅器ＳＡ２に電気的に
連結される。この時、ブロック選択信号ＧＢ２も活性化
され、グラウンドラインＧＬ２がグラウンドに電気的に
連結される。次に、感知増幅器ＳＡ２のプリチャージ回
路５２及び５４がＡＴＤ回路３０からのプリチャージ制
御信号ＰＲＥ、センスアンプ制御信号（ＳＡＣＳ／バ
ー）に応答して、メインビットラインＭＢＬ２及び対応
する基準ラインＤＤＬ２を各々所定の電圧レベルまでプ
リチャージさせる。以後、ロウプリデコーダー２６によ
りワードラインＷＬ１と共に、ストリング選択信号ＳＳ
１が活性化されると、データーセンシングが始まる。こ
の時、セルＭ１５がオン・セル、すなわち、低いスレッ
ショルド電圧（例えば０．５Ｖ）を持つセルとしてプロ
グラムされていると、ダミーセル（図示せず）を通じて
流れる電流の量よりもセルＭ１５を通じて流れる電流の
量が多いので、基準ラインの電圧レベルよりもメインビ
ットラインＭＢＬ２の電圧レベルが低くなる。従って、
差動増幅器５６はハイレベルのデーター信号Ｖｓａを出
力する。このようにして、セルＭ１５がオン・セルであ
ることが認識される。反面、セルＭ１５がオフ・セル、
すなわち、高いスレッショルド電圧（例えば５Ｖ）を持
つセルとしてプログラムされていると、ダミーセルを通
じて流れる電流の量よりもセルＭ１５を通じて流れる電
流の量が少ないので、基準ラインの電圧レベルよりもメ
インビットラインＭＢＬ２の電圧レベルが高くなる。従
って、差動増幅器５６はローレベルのデーター信号Ｖｓ
ａを出力する。このようにして、セルＭ１５がオフ・セ
ルであることが認識される。
“１”が貯蔵されたセル）としてプログラムされていた
り、セルＭ１５両側の隣接したセルＭ１４及びＭ１６が
オフ・セル（データー“０”が貯蔵されたセル）として
プログラムされている場合には、ビットラインプリチャ
ージ時間の間に前述したような問題は発生しないので、
周知の方式によりセルＭ１５に対する読出動作が次のよ
うに遂行される。外部からメモリセルＭ１５を選択する
アドレスが入力されると、まず、カラムプリデコーダー
２８によりブロック選択信号ＢＳ２が活性化されてメイ
ンビットラインＭＢＬ２が感知増幅器ＳＡ２に電気的に
連結される。この時、ブロック選択信号ＧＢ２も活性化
され、グラウンドラインＧＬ２がグラウンドに電気的に
連結される。次に、感知増幅器ＳＡ２のプリチャージ回
路５２及び５４がＡＴＤ回路３０からのプリチャージ制
御信号ＰＲＥ、センスアンプ制御信号（ＳＡＣＳ／バ
ー）に応答して、メインビットラインＭＢＬ２及び対応
する基準ラインＤＤＬ２を各々所定の電圧レベルまでプ
リチャージさせる。以後、ロウプリデコーダー２６によ
りワードラインＷＬ１と共に、ストリング選択信号ＳＳ
１が活性化されると、データーセンシングが始まる。こ
の時、セルＭ１５がオン・セル、すなわち、低いスレッ
ショルド電圧（例えば０．５Ｖ）を持つセルとしてプロ
グラムされていると、ダミーセル（図示せず）を通じて
流れる電流の量よりもセルＭ１５を通じて流れる電流の
量が多いので、基準ラインの電圧レベルよりもメインビ
ットラインＭＢＬ２の電圧レベルが低くなる。従って、
差動増幅器５６はハイレベルのデーター信号Ｖｓａを出
力する。このようにして、セルＭ１５がオン・セルであ
ることが認識される。反面、セルＭ１５がオフ・セル、
すなわち、高いスレッショルド電圧（例えば５Ｖ）を持
つセルとしてプログラムされていると、ダミーセルを通
じて流れる電流の量よりもセルＭ１５を通じて流れる電
流の量が少ないので、基準ラインの電圧レベルよりもメ
インビットラインＭＢＬ２の電圧レベルが高くなる。従
って、差動増幅器５６はローレベルのデーター信号Ｖｓ
ａを出力する。このようにして、セルＭ１５がオフ・セ
ルであることが認識される。
【００２９】次に、例えば、図３のセルＭ１１，Ｍ１
２，Ｍ１３，Ｍ１４全てがオン・セルとしてプログラミ
ングされており、セルＭ１５がオフ・セルとしてプログ
ラミングされている場合を説明する。外部からメモリセ
ルＭ１５を選択するアドレスが入力されると、ブロック
選択信号ＢＳ２及びＧＢ２が活性化される。又、この
時、グラウンド選択信号ＧＳ２及びＧＢ２が活性化され
る。又、この時、グラウンド選択信号ＧＢ２及びバイア
ス選択信号ＢＩＡＳ１が活性化される。次に、ＡＴＤ回
路３０からのプリチャージ制御信号ＰＲＥと、センスア
ンプ制御信号（ＳＡＣＳ／バー）とに応答して、バイア
ス電圧発生回路５２及び５４はサブビットラインＳＢＬ
４、メインビットラインＭＢＬ２及び基準ラインＤＤＬ
２を各々所定の電圧レベルまでプリチャージさせる。こ
れで、ワードラインＷＬ１が活性化されてセルＭ１１〜
Ｍ１４全てがターン・オンされても、サブビットライン
ＳＢＬ４がプリチャージされているので、セルＭ１５と
関連するビットラインのローディングが小さくなる。そ
の結果、ビットラインプリチャージ時間が早くなるの
で、データーセンシング速度が向上し、漏洩電流がない
ので、低いＶｃｃ動作が可能になる。
２，Ｍ１３，Ｍ１４全てがオン・セルとしてプログラミ
ングされており、セルＭ１５がオフ・セルとしてプログ
ラミングされている場合を説明する。外部からメモリセ
ルＭ１５を選択するアドレスが入力されると、ブロック
選択信号ＢＳ２及びＧＢ２が活性化される。又、この
時、グラウンド選択信号ＧＳ２及びＧＢ２が活性化され
る。又、この時、グラウンド選択信号ＧＢ２及びバイア
ス選択信号ＢＩＡＳ１が活性化される。次に、ＡＴＤ回
路３０からのプリチャージ制御信号ＰＲＥと、センスア
ンプ制御信号（ＳＡＣＳ／バー）とに応答して、バイア
ス電圧発生回路５２及び５４はサブビットラインＳＢＬ
４、メインビットラインＭＢＬ２及び基準ラインＤＤＬ
２を各々所定の電圧レベルまでプリチャージさせる。こ
れで、ワードラインＷＬ１が活性化されてセルＭ１１〜
Ｍ１４全てがターン・オンされても、サブビットライン
ＳＢＬ４がプリチャージされているので、セルＭ１５と
関連するビットラインのローディングが小さくなる。そ
の結果、ビットラインプリチャージ時間が早くなるの
で、データーセンシング速度が向上し、漏洩電流がない
ので、低いＶｃｃ動作が可能になる。
【００３０】図７は本発明の他の階層的ビットライン構
造を持つＮＯＲ型マスクＲＯＭの一つのセルアレイブロ
ック及びその周辺回路の等価回路図である。図７を参照
すると、この実施例のＲＯＭ装置は、バイアス電圧発生
回路Ｂ１〜Ｂｊがバイアス選択回路５０ａを通じてメイ
ンビットラインＭＢＬ１〜ＭＢＬｊに各々電気的に連結
されることを除いては、前の実施例の装置と同一な構成
を持つ。
造を持つＮＯＲ型マスクＲＯＭの一つのセルアレイブロ
ック及びその周辺回路の等価回路図である。図７を参照
すると、この実施例のＲＯＭ装置は、バイアス電圧発生
回路Ｂ１〜Ｂｊがバイアス選択回路５０ａを通じてメイ
ンビットラインＭＢＬ１〜ＭＢＬｊに各々電気的に連結
されることを除いては、前の実施例の装置と同一な構成
を持つ。
【００３１】前述したのと同様に、例を取ると、図７の
セルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４全てがオン・セル
としてプログラムされており、セルＭ１５がオフ・セル
としてプログラムされている場合、外部からメモリセル
Ｍ１５を選択するアドレスが入力されると、ブロック選
択信号ＢＳ２及びＧＢ２が活性化される。また、この
時、ストリング選択信号ＳＳ２及びバイアス選択信号
（ＢＩＡＳ１）が活性化される。次に、ＡＴＤ回路３０
からのプリチャージ制御信号ＰＲＥと、センスアンプ制
御信号（ＳＡＣＳ／バー）とに応答して、バイアス電圧
発生回路Ｂ１、プリチャージ回路５２及び４３はサブビ
ットラインＳＢＬ３、メインビットラインＭＢＬ２及び
基準ラインＤＤＬ２を各々所定レベルまでプリチャージ
させる。これで、ワードラインＷＬ１が活性化されてセ
ルＭ１１〜Ｍ１４全てがターンオンされても、サブビッ
トラインＳＢＬ３がプリチャージされているので、セル
Ｍ１５と関連するビットラインのローディングが少なく
なる。
セルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４全てがオン・セル
としてプログラムされており、セルＭ１５がオフ・セル
としてプログラムされている場合、外部からメモリセル
Ｍ１５を選択するアドレスが入力されると、ブロック選
択信号ＢＳ２及びＧＢ２が活性化される。また、この
時、ストリング選択信号ＳＳ２及びバイアス選択信号
（ＢＩＡＳ１）が活性化される。次に、ＡＴＤ回路３０
からのプリチャージ制御信号ＰＲＥと、センスアンプ制
御信号（ＳＡＣＳ／バー）とに応答して、バイアス電圧
発生回路Ｂ１、プリチャージ回路５２及び４３はサブビ
ットラインＳＢＬ３、メインビットラインＭＢＬ２及び
基準ラインＤＤＬ２を各々所定レベルまでプリチャージ
させる。これで、ワードラインＷＬ１が活性化されてセ
ルＭ１１〜Ｍ１４全てがターンオンされても、サブビッ
トラインＳＢＬ３がプリチャージされているので、セル
Ｍ１５と関連するビットラインのローディングが少なく
なる。
【００３２】
【発明の効果】以上説明したように本発明によると、階
層的ビットライン構造を持つＮＯＲ型ＲＯＭのビットラ
インプリチャージ時間が早くなり、漏洩電流がないの
で、低いＶｃｃ及び高速動作ができるようになる。
層的ビットライン構造を持つＮＯＲ型ＲＯＭのビットラ
インプリチャージ時間が早くなり、漏洩電流がないの
で、低いＶｃｃ及び高速動作ができるようになる。
【図１】アドレス遷移検出（ＡＴＤ）を使用する典型的
な半導体読出専用メモリ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ＲＯＭ）装置の構成を示すブロック図。
な半導体読出専用メモリ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ＲＯＭ）装置の構成を示すブロック図。
【図２】階層的なビットライン構造を持つ従来のマスク
読出専用メモリ（ｍａｓｋ ＲＯＭ）の中心部分を示す
回路図。
読出専用メモリ（ｍａｓｋ ＲＯＭ）の中心部分を示す
回路図。
【図３】本発明の一つの実施例によるマスク読出専用メ
モリの中心部分を示す回路図。
モリの中心部分を示す回路図。
【図４】図３の感知増幅器回路の回路図。
【図５】図３のバイアス回路の回路図。
【図６】図３の本発明によるマスク読出専用メモリの動
作タイミングの一例を示す図。
作タイミングの一例を示す図。
【図７】本発明の他の実施例によるマスク読出専用メモ
リの中心部分を示す回路図。
リの中心部分を示す回路図。
１８ ： アドレス遷移検出回路 ２６ ： ショットパルス発生回路 ４４ ： セルアレイ ４６ ： カラム選択回路 ４８ ： グラウンド選択回路 ５０，５０ａ ： バイアス選択回路 ＷＬｉ ： ワードライン ＭＢＬｊ ： メインビットライン ＳＢＬｊ ： サブビットライン ＧＢＬｊ ： グラウンドビットライン ＳＡｊ ： 感知増幅器 Ｂｊ ： バイアス回路
Claims (5)
- 【請求項１】 階層的なビットライン構造を持つ半導体
読出専用メモリ装置において、 複数の第１ビットラインと、 複数のグループのメモリセルと、 複数の第２ビットラインと、 前記第２ビットラインに各々対応する複数のグラウンド
ラインとを含み、 前記各グループ内のメモリセルは前記第１ビットライン
中の２つの隣接したビットラインに並列に電気的に連結
され、 前記第１ビットライン対第２ビットラインの比は２対１
であり、各々が前記第１ビットライン中の対応する奇数
番ラインの一段と対応する第２ビットラインの一段との
間に連結される複数の第１のスイッチと、各々が前記第
１ビットライン中の対応する偶数番ラインの一段と対応
するグラウンドラインの一段との間に連結される複数の
第２のスイッチと、 前記第２ビットライン中の少なくとも１つの選択された
ラインを通じたデーターセンシングのためのプリチャー
ジが遂行される時、少なくとも１つの選択された第１ビ
ットライン両側上の少なくとも１つの隣接した非選択さ
れた第１ビットラインを所定の電圧レベルまで充電する
手段とを含むことを特徴とする半導体読出専用メモリ装
置。 - 【請求項２】 前記所定の電圧レベルは前記第２ビット
ライン各々のプリチャージ電圧レベルであることを特徴
とする請求項１に記載の半導体読出専用メモリ装置。 - 【請求項３】 前記充電手段は、ビットラインプリチャ
ージ制御信号に応答して所定のプリチャージ電圧と同一
なバイアス電圧を発生する手段及び、各々が前記グラウ
ンドライン中の前記対応する１つの多段と前記バイアス
電圧発生手段との間に連結される複数の第３のスイッチ
とを具備し、 ビットラインプリチャージ時間の間、前記少なくとも１
つの選択された第１ビットラインの両側上の少なくとも
１つの最も隣接した非選択された第１ビットラインに対
応する少なくとも１つの第２のスイッチ及び少なくとも
１つの第３のスイッチが各々オンされることを特徴とす
る請求項１に記載の半導体読出専用メモリ装置。 - 【請求項４】 前記充電手段は、 ビットラインプリチャージ制御信号に応答して所定のプ
リチャージ電圧と同一なバイアス電圧を発生する手段及
び、各々が前記第２ビットライン中の前記対応する１つ
の多段と前記バイアス電圧発生手段との間に連結される
複数の第３のスイッチを具備し、 ビットラインプリチャージ時間の間、少なくとも１つの
選択された第１ビットラインの両側上の前記少なくとも
１つの最も隣接した非選択された第１ビットラインに対
応する少なくとも１つの第１のスイッチ及び少なくとも
１つの第３のスイッチが各々オンされることを特徴とす
る請求項１に記載の半導体読出専用メモリ装置。 - 【請求項５】 複数の第１のビットラインと、 複数のグループのメモリセルと、複数の第２ビットライ
ンと、 前記第２ビットラインに各々対応する複数のグラウンド
ラインとを含み、 前記各グループ内のメモリセルは前記第１ビットライン
中の２つの隣接したビットラインの間に並列に電気的に
連結され、 前記第１ビットライン対第２ビットラインの比は２対１
であり、各々が第１ビットライン中の対応する奇数番ラ
インの一段と対応する第２ビットラインの一段との間に
連結される複数の第１のスイッチと、各々が第１ビット
ライン中の対応する偶数番ラインの一段と対応するグラ
ウンドラインの一段との間に連結される複数の第２のス
イッチとを含む階層的ビットライン構造を持つ読出専用
半導体メモリ装置の読出方法において、 前記第２ビットライン中の少なくとも１つの選択された
ラインのプリチャージが遂行される時、少なくとも１つ
の選択された第１ビットライン両側上の少なくとも１つ
の最も隣接した非選択された第１ビットラインを所定の
電圧レベルまで充電する段階と、 少なくとも１つの選択された第２ビットラインを通じた
データーセンシングを遂行する段階とを含むことを特徴
とする読出専用半導体メモリ装置の読出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080805A KR100240418B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 독출 전용 메모리 및 그의 독출 방법 |
| KR1996P-80805 | 1996-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209304A true JPH10209304A (ja) | 1998-08-07 |
| JP3856257B2 JP3856257B2 (ja) | 2006-12-13 |
Family
ID=19493706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35310497A Expired - Lifetime JP3856257B2 (ja) | 1996-12-31 | 1997-12-22 | 半導体読出専用メモリ及びその読出方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5886937A (ja) |
| EP (1) | EP0851433B1 (ja) |
| JP (1) | JP3856257B2 (ja) |
| KR (1) | KR100240418B1 (ja) |
| CN (1) | CN1139075C (ja) |
| DE (1) | DE69731810T2 (ja) |
| TW (1) | TW409254B (ja) |
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