JPH10209304A - 半導体読出専用メモリ及びその読出方法 - Google Patents
半導体読出専用メモリ及びその読出方法Info
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Abstract
提供する。 【解決手段】 階層的なビットライン構造を持つROM
はグラウンドラインGL1〜GLjを通じてサブビット
ラインに選択的にバイアス電圧を供給するバイアス電圧
発生回路B1〜Bjを具備する。オフ・セルが選択さ
れ、選択されたセルに隣接したセル全てがオン・セルと
してプログラムされている場合、ワードラインが活性化
される時、メインビットラインのプリチャージレベルが
一定に維持されずに低下する問題を解決するため、プリ
チャージの時間の間、バイアス電圧発生回路を利用して
選択されたセルに最も隣接したサブビットラインにバイ
アス電圧を印加する。これで、ビットラインプリチャー
ジ時間が早くなり、漏洩電流がないので、低いVcc及
び高速動作ができるようになる。
Description
リ(read only memory; ROM)に係り、より詳しくは、メ
モリセル(memeory cells)を構成している酸化物半導体
電界効果トランジスター(metal oxide semiconductor f
ield effect transistor; MOSFET)が並列に連結され、
アドレス遷移検出(address transition detection; AT
D)を採用し、そして、階層的なビットライン構造(hier
archical bit line architecture)を持つノア型マスク
ロム(NOR type mask ROM)及びその読出方法に関するも
のである。
ROM 装置が図示されている。図1を参照すると、このRO
M 装置はメモリセルアレイ(memory cell array)10
と、入力バッファー回路(input buffer circuits)1
2,14,16,18、カラムパス回路(column pass c
ircuit)20、感知増幅器回路(sense amplifer circui
t)22、データーラッチ回路(data latch circuit)2
4、ロウプリデコーダー回路(row pre-decoder circui
t)28、カラムプリデコーダー回路(column pre-decod
er circuit)28、ATD 回路30及び、データー出力バ
ッファー回路(data outputbuffer circuit)32を含ん
でいる。ATD 回路30はショットパルス発生回路(short
-pulse generation circuits)34,36及び38、サ
メーター(summator)40、読出制御回路(read control
circuit)42で構成される。
は外部からチップエネーブル信号(chip enable signa
l)、ロウアドレス信号(row address signals)、カラム
アドレス信号(column address signals)及び出力エネー
ブル信号(output enable signal)が各々印加される。入
力バッファー12,14,16,18は入力された外部
信号を内部信号 CEPi , RAPi , CAPi , OEi として各々
出力する。ロウアドレスバッファー14及びカラムアド
レスバッファー16からのロウアドレス信号RAPi及びカ
ラムアドレス信号CAPiはロウプリデコーダー回路26及
びカラムプリデコーダー28に各々印加される。プリデ
コーダー回路26及び28はロウアドレス信号RAPi及び
カラムアドレス信号CAPiによりセルアレイ10の特定メ
モリセルを選択する。
2,14、16からのチップエネーブル信号 CEPi 、ロ
ウアドレス信号RAPi、カラムアドレス信号 CAPi はAT
D回路30内のショットパルス発生回路34,36,3
8に各々印加される。ショットパルス発生回路34はチ
ップエネーブル信号の遷移が発生すると、ショットパル
スを発生する。これと同じように、残りのショットパル
ス発生器36,38各々も、少なくとも1つの入力アド
レスの遷移が発生すると、ショットパルスを発生する。
ショットパルス発生回路34,36,38の出力パルス
はサメーター40に印加される。サメーター40はショ
ットパルス発生回路34,36,38からのパルスを一
つに結合し、所定の幅を持つ1つのパルス信号SMOを
発生する。読出制御回路42はサメーター40からのパ
ルス信号SMOに応答し、プリチャージ制御信号(prech
arge control signal)PRE及び感知増幅制御信号(sen
se-amp control signal)SACSを発生する。ビットラ
インのプリチャージ動作はプリチャージ制御信号PRE
が所定の電圧レベルに維持される間に遂行される。
路26及び28により選択されたセルに貯蔵されたデー
ターを増幅してデーターラッチ回路24に提供する。ラ
ッチ回路24からの出力データーは、出力エネーブル信
号OEi に応答して動作するデーター出力バッファー回路
32を介して外部に出力される。
マスクROM(“水平的な(lateral)マスクR
OM”とも言う)の1つのセルアレイブロック及びその
周辺回路の等価回路図である。図2に示されたように、
このROMの各セルアレイブロックでは、ビットライン
が階層的に供給される。具体的には、ビットラインは基
板上に規定(define)された対応するカラムに従
って、各々伸張するメインビットライン(main−b
it lines)MBL1,MBL2,…、とサブビ
ットライン(sub−bit lines)SBL1,
SBL2,…、とで構成される。各メインビットライン
はアルミニウム(Al)からなる金属ビットライン(m
etal bit line)であり、各サブビットラ
インは拡散層(diffusion layer)から
なる拡散ビットライン(diffusion bit
line)である。1つのメインビットラインには2つ
のサブビットラインが対応する。各セルアレイブロック
で、サブビットラインは2つのグループ(group)
に区分される。グループ中の1つは奇数番(odd-numbere
d)サブビットラインSBL1,SBL3,…、で構成さ
れ、他の1つは偶数番(even-numbered)サブビットライ
ンSBL2,SBL4,…、で構成される。1つのメイ
ンビットラインには2つの奇数番サブビットラインが対
応し、2つの偶数番サブビットラインは1つのグラウン
ドライン(GL)に対応する。各2つの奇数番サブビッ
トラインと偶数番サブビットラインとは相互に手を組む
ように入組み合っている。
ブロックでは、MOSFETからなるメモリセル(Mm
n)(m=1,2,…、i : n=1,2,…、j)
がワードラインWL1〜WLiに交差する複数のサブビ
ットラインSBL1,SBL2、…、に関して並列に連
結される。具体的には、各メモリセル(Mmn)はカラ
ム方向に伸張する各対のサブビットラインSBL1及び
SBL2,SBL3及びSBL4,…、とロウ方向に伸
張するワードラインWL1〜WLiとが交差することに
より規定される各セル領域に配置される。各ロウ上のメ
モリセルのゲートは対応するワードラインに連結され
る。よく知られているように、マスクROMで、MOS
FETからなるセル各々はデーター“0”のオフ・セル
状態(off-cell state)すなわち、高いスレッショルド電
圧(例えば5V)を持つ状態とデーター“1”のオン・
セル状態(on-cell state)すなわち、低いスレッショル
ド電圧(例えば0.5V)を持つ状態とのいずれかにプ
ログラムされる。
L1とSBL2,SBL2とSBL3,SBL3とSB
L4,…、の間の各カラム上のメモリセルM1k,M2
k,…,Mik(ここで、kは1あるいはそれより大き
い整数)は1つのストリング(string)あるいは
バンク(bank)になる。各2つの隣接した奇数番サ
ブビットラインSBL2k−1及びSBL2k+1、す
なわち、SBL1とSBL3,SBL3とSBL5等の
間に、そして、各2つの隣接した偶数番サブビットライ
ンSBL2k及びSBL2k+2、すなわち、SBL2
とSBL4,SBL4とSBL6等の間には各々2つづ
つのセルストリングが割り当てられる。各2つの隣接し
たストリングのセルのソース(sources)は対応
する偶数番サブビットラインSBL2kに共通的に連結
され、セルのドレイン(drains)はストリング両
側の2つの奇数番サブビットラインSBL2k−1及び
SBL2k+1に各々連結される。例えば、セルM13
及びM14のソースはサブビットラインSBL4に共通
的に連結され、セルM13及びM14のドレインはサブ
ビットラインSBL3及びSBL5に各々連結される。
奇数番サブビットラインSBL1,SBL3,…、はス
トリング選択用(string selecting)MOSFET、ST
1,ST2,…、からなる第1のストリング選択回路を
通じてメインビットラインMBL1,MBL2…、と各
々電気的に連結される。又、これと類似するように、偶
数番サブビットラインSBL2,SBL4,…、はグラ
ウンド選択用(ground selecting)MOSFETであるGT1,
GT2,…、からなる第2のストリング選択回路を通じ
て、グラウンドラインGL1,GL2,…、と各々電気
的に連結される。
…、は第1グループのカラム選択用MOSFETである
BT1,BT2,…、を通じて感知増幅器SA1,SA
2,…、と各々電気的に連結され、グラウンドラインG
L1,GL2…、は第2グループのカラム選択用MOS
FETであるGBT1,GBT2,…、を通じてグラウ
ンドVssと電気的に連結される。
持つROMでは、従来のNOR型ROM装置に比べて、
ビットライン上の寄生キャパシタンス(parasitic capci
tance)を非常に減少させることができる。特に、拡散ビ
ットラインが使用される時、ビットライン上の配線抵抗
(wiring resistance)は非常に減少する。
の読出のためのビットラインプリチャージ動作で、選択
されるセルに隣接したセルのプログラミング状態によ
り、次に説明するようにビットラインプリチャージ状態
が著しく変わってしまうという問題が発生する。まず、
選択されるセルに隣接したセルがオフ・セルとしてプロ
グラミングされている場合には、選択されるセルと関連
したメインビットラインのプリチャージングは正常に行
われる。その結果、セル読出動作が正常に遂行される。
しかし、例えば、図2のセルM11,M12,M13及
びM14全てがオン・セルとしてプログラミングされて
あり、セルM15がオフ・セルとしてプログラミングさ
れている場合には、メインビットラインMBL2のプリ
チャージングが始まった後、ワードラインWL1が活性
化されると共に、ストリング選択用MOSFET(ST
3)がターン・オンされることにより、セルM15が選
択される時からデーターセンシングが開始される時ま
で、メインビットラインMBL2のプリチャージレベル
が一定に維持されない。これはワードラインWL1が活
性化される時、セルM11,M12,M13及びM14
全てがターン・オンされているため、メインビットライ
ンMBL2からサブビットラインSBL5,セルM1
4,M13,M12及びM11を順次を介してサブビッ
トラインSBL4,SBL3,SBL2及びSBL1に
漏洩電流が各々流れるためである。結局、この場合に
は、サブビットラインSBL4,SBL3,SBL2、
SBL1が選択されたメインビットラインMBL2の負
荷(loads)として作用する。このようなメインビ
ットラインMBL2のプリチャージレベルの降下(dr
op)はデーターセンシングマージンを減少させ、電源
電圧Vccの引下げ及び高速読出動作への制限要素とし
て作用する。
る高速NOR型ROMを提供することである。本発明の
他の目的は安定されたビットラインプリチャージを遂行
するNOR型ROMを提供することである。本発明の他
の目的はNOR型ROMの高速読出方法を提供すること
である。
の一つの特徴によると、階層的なビットライン構造を持
つ半導体読出専用メモリ装置は、複数の第1のビットラ
インと、複数のグループのメモリセルと、複数の第2の
ビットラインと、第2ビットラインに各々対応する複数
のグラウンドラインとを含み、各グループ内のメモリセ
ルは第1ビットライン中の2つの隣接したビットライン
に並列に電気的に連結され、第1ビットライン対第2ビ
ットラインの比は2対1であり、各々が第1ビットライ
ン中の対応する奇数番ラインの一段と対応する第2ビッ
トラインの一段との間に連結される複数の第1のスイッ
チと、各々が第1ビットライン中の対応する偶数番ライ
ンの一段と対応するグラウンドラインの一段との間に連
結される複数の第2のスイッチと、第2ビットライン中
の少なくとも1つの選択されたラインを通じたデーター
センシングのためのプリチャージが遂行される時、少な
くとも1つの選択された第1ビットライン両側上の少な
くとも1つの隣接した非選択された第1ビットラインを
所定の電圧レベルまで充電する手段とを含む。
トラインプリチャージ制御信号に応答して所定のプリチ
ャージ電圧と同一なバイアス電圧を発生する手段及び、
各々がグラウンドライン中の対応する1つの多段とバイ
アス電圧発生手段との間に連結される複数の第3のスイ
ッチとを具備し、ビットラインプリチャージ時間の間、
少なくとも1つの選択された第1ビットラインの両側上
の少なくとも1つの最も隣接した非選択された第1ビッ
トラインに対応する少なくとも1つの第2のスイッチ及
び少なくとも1つの第3のスイッチが各々オン(ON)
される。
ラインプリチャージ制御信号に応答して所定のプリチャ
ージ電圧と同一なバイアス電圧を発生する手段及び、各
々が第2ビットライン中の対応する1つの多段とバイア
ス電圧発生手段との間に連結される複数の第3のスイッ
チを具備し、ビットラインプリチャージ時間の間、少な
くとも1つの選択された第1ビットラインの両側上の少
なくとも1つの最も隣接した非選択された第1ビットラ
インに対応する少なくとも1つの第1のスイッチ及び少
なくとも1つの第3のスイッチが各々オンされる。
ビットラインと、複数のグループのメモリセルと、複数
の第2のビットラインと、第2ビットラインに各々対応
する複数のグラウンドラインとを含み、各グループ内の
メモリセルは第1ビットライン中の2つの隣接したビッ
トラインの間に並列に電気的に連結され、第1ビットラ
イン対第2ビットラインの比は2対1であり、各々が第
1ビットライン中の対応する奇数番ラインの一段と対応
する第2ビットラインとの一段の間に連結される複数の
第1のスイッチ及び、各々が第1ビットライン中の対応
する偶数番ラインの一段と対応するグラウンドラインの
一段とに連結される複数の第2のスイッチとを含む階層
的ビットライン構造を持つ読出専用メモリ装置の読出方
法において、第2ビットライン中の少なくとも1つの選
択されたラインのプリチャージが遂行される時、少なく
とも1つの選択された第2ビットライン両側上の少なく
とも1つの最も隣接した非選択された第1ビットライン
を所定の電圧レベルまで充電する段階と、少なくとも1
つの選択された第2ビットラインを通じたデーターセン
シングを遂行する段階とを含む。
明の実施の形態について説明する。図3は本発明の一実
施例による階層的ビットライン構造を持つNOR型マス
クROMの一つのセルアレイブロック及びその周辺回路
の等価回路図である。図3を参照すると、NOR型マス
クROMはセルアレイブロック44と、第1及び第2カ
ラム選択回路46及び48,感知増幅器回路SA1〜S
Aj、バイアス電圧発生回路B1〜Bj及び、バイアス
選択回路50を含んでいる。このNOR型マスクROM
のビットラインは基板上に規定された対応するカラムに
従って各々伸張するメインビットラインMBL1,MB
L2,…、とサブビットラインSBL1,SBL2,
…、とで構成される。各メインビットラインはアルミニ
ウム(Al)などの金属からなり、各サブビットライン
は拡散層からなる。一つのメインビットラインには2つ
のサブビットラインが対応する。各セルアレイブロック
44で、サブビットラインは2つのグループに区分され
る。一つは、グループ中の奇数番サブビットラインSB
L1,SBL3,…、であり、他の一つは偶数番サブビ
ットラインSBL2,SBL4,…、である。一つのメ
インビットラインには2つの奇数番サブビットラインが
対応し、2つの偶数番サブビットラインには一つのグラ
ウンドラインGLが対応する。各2つの奇数番サブビッ
トラインと偶数番サブビットラインとは相互に手を組む
ように入組み合っている。
ブロック44では、MOSFETからなるメモリセル
(Mmn)(m=1,2,…、i : n=1,2,
…、j)がワードラインWL1〜WLiに交差する2つ
のサブビットライン、例えば、SBL1,SBL2、及
びSBL4,…、に関して並列に連結される。具体的に
は、各メモリセル(Mmn)はカラム方向に伸張する各
対のサブビットラインSBL1及びSBL2,SBL3
及びSBL4,…、とロウ方向に伸張するワードライン
WL1〜WLiとが交差することにより規定される各セ
ル領域に配置され、各ロウ上のメモリセルのゲートは対
応するワードラインに連結される。
L1とSBL2,SBL2とSBL3,SBL3とSB
L4,…、の間の各カラム上のメモリセルM1k,M2
k,…、Mik(ここで、kは1あるいはそれより大き
い整数)は一つのストリング(string)あるいは
バンク(bank)になる。各2つの隣接した奇数番サ
ブビットラインSBL2k−1及びSBL2k+1、す
なわち、SBL1とSBL3,SBL3とSBL5等の
間に、そして、各2つの隣接した偶数番サブビットライ
ンSBL2k及びSBL2k+2、すなわち、SBL2
とSBL4、SBL4とSBL6等の間には各々2つづ
つのセルストリングが割り当てられる。各2つの隣接し
たストリングのセルのソース(sources)は対応
する偶数番サブビットラインSBL2kに共通的に連結
され、セルのドレイン(drains)はストリング両
側の2つの奇数番サブビットラインSBL2k−1及び
SBL2k+1に各々連結される。例えば、セルM13
及びM14のソースはサブビットラインSBL4に共通
的に連結され、セルM13及びM14のドレインはサブ
ビットラインSBL3及びSBL5に各々連結される。
3,…、はストリング選択用(string selecting)MOS
FET、ST1,ST2,…、からなる第1のストリン
グ選択回路を通じてメインビットラインMBL1,MB
L2…、と各々電気的に連結される。又、これと類似す
るように、偶数番サブビットラインSBL2,SBL
4,…、はグラウンド選択用MOSFETであるGT1,GR
2,…、からなる第2のストリング選択回路を通じて、
グラウンドラインGL1,GL2,…、と各々電気的に
連結され得る。
第1グループのカラム選択用MOSFETであるBT
1,BT2,…、からなる第1のカラム選択回路46を
介して感知増幅器SA1〜SAjと各々電気的に連結さ
れる。図4には図3の各感知増幅器回路SAn(ここ
で、n=1,2,…、j)が示されている。図4に示さ
れたように、本実施例による感知増幅器回路SAnは、
第1カラム選択回路46内の対応する選択MOSFET
(BTn)を通じて対応するメインビットライン(MB
Ln)に電気的に連結されるデーターライン(DL)
と、周知のダミーセル(dummy cell)(図示せず)から
のデーターセンシングに必要な基準電圧(reference vol
tage)を受け入れるためのダミーデーターライン(dummy
data line)あるいは基準ライン(DDL) と、ビットライ
ンプリチャージ時間の間に対応するメインビットライン
(MBLn)をプリチャージするための第1プリチャージ回路
52と、プリチャージ時間の間に対応するダミービット
ライン(図示せず)をプリチャージするための第2プリ
チャージ回路54と、電流ミラー型差動増幅器(current
mirror type differential amplifier)56とを含んで
いる。
ETであるMN1〜MN4と2つのpMOSFETであ
るMP1及びMP1とで構成される。nMOSFET
(MN1)のドレイン・ソースチャンネル、すなわち、
電流通路は差動増幅器56の1つの入力ノードN1とデ
ーターラインDLとの間に連結される。nMOSFET
(MN2)の電流通路はnMOSFET(MN1)のゲ
ートとグラウンドとの間に連結され、そのゲートは対応
するデーターラインDLnに連結される。nMOSFE
T(MN3)の電流通路はnMOSFET(MN1)の
ゲートとグラウンドとの間に連結され、そのゲートは、
ATD回路(図1の30参照)からのセンスアンプ制御
信号(SACS)の相補信号(complementary signal)
(SACS/バー) に連結される。pMOSFET(M
P1)の電流通路は電源(power supply)とnMOSFE
T(MN1)のゲートとの間に連結され、そのゲートは
信号(SACS/ バー)に連結される。nMOSFET(M
N4)の電流通路は電源と差動増幅器56の入力ノード
(N1)との間に連結され、そのゲートはATD回路
(図1の30参照)からのプリチャージ制御信号(PR
E)に連結される。pMOSFET(MP2)の電流通
路は電源とノードN1との間に連結され、そのゲートも
ノードN1に連結される。このプリチャージ回路52
で、FET(MN4及びMP2)はビットラインプリチ
ャージ時間の間に対応するメインビットラインに一定な
プリチャージ電流を伝送(DELIVER)する電流源(curren
t source)として作用し、FETであるMN1〜MN3
及びMP1は対応するデーターラインDLn、すなわ
ち、対応するメイン及びサブビットラインの電圧レベル
をnMOSFET(MN2)のスレッショルドレベルと
同一になるようにさせるバイアス回路として作用する。
ETであるMN5〜MN8と2つのpMOSFETであ
るMP3及びMP4とで構成され、図示されたように、
nMOSFET(MN5)が、差動増幅器56の他の入
力ノードN2とダミーデーターラインDDLnとの間に
連結される電流通路を持つ他のものを除いては実際にプ
リチャージ回路52の構成と同一である。このプリチャ
ージ回路54で、FETであるMN8及びMP4もビッ
トラインプリチャージ時間の間に対応するメインビット
ラインに一定なプリチャージ電流を伝送する電流源とし
て作用し、FETであるMN5〜MN7及びMP3は対
応するダミーデーターラインDDLn、すなわち、対応
するダミーセルビットラインの電圧レベルがnMOSF
ET(MN6)のスレッショルドレベルと同一となるよ
うにさせるバイアス回路として作用する。
のpMOSFETであるMP5及びMP6と、このMP
5及びMP6に各々連結されるnMOSFETであるM
N9及びMN10と、FETであるMN9及びMN10
の接続点(contact)とグラウンドとの間に連結
されるnMOSFETであるMN11とで構成される。
FETであるMN9及びMN10各々は同一な特性を持
つ。FETであるMN9及びMN10のゲートはデータ
ー感知区間の間にFETであるMN5及びMN1を通じ
て基準ラインDDLn及びデーターラインDLnに各々
連結され、FET(MN11)のゲートはセンスアンプ
制御信号(SACS)に連結される。
L1〜GLjは第2グループのカラム選択用MOSFE
TのGBT1〜GBTjからなる第2のカラム選択回路
48を介してグラウンドVssと電気的に連結すること
ができる。又、グラウンドラインGL1〜GLjは第3
グループのカラム選択用MOSFETのBBT1〜BB
Tjからなるバイアス選択回路50を介してバイアス電
圧発生回路B1〜Bjと電気的に各々連結することがで
きる。
生回路Bnが示されている。図5を参照すると、バイア
ス電圧発生回路は4つのnMOSFETのQN1〜QN
4と1つのpMOSFETのQP1とで構成される。電
源と対応するグラウンドラインGLnとの間にはnMO
SFETのQN1及びQN2の電流通路がそれぞれ直列
に連結される。nMOSFETのQN1のゲートはプリ
チャージ制御信号PERと連結される。nMOSFET
のQN3の電流通路はnMOSFETのQN2のゲート
とグラウンドとの間に連結され、そのゲートはノードN
3に連結される。ノードN3はバイアス選択回路50の
対応するFETのBBTnを介して対応するグラウンド
ラインのGLnに連結される。nMOSFETのQN4
の電流通路はnMOSFETのQN2のゲートとグラウ
ンドとの間に連結され、そのゲートはセンスアンプ制御
信号(SACS)の相補信号(SACS/バー)に連結
される。pMOSFETのQP1の電流通路は電源とn
MOSFETのQN2のゲートとの間に連結され、その
ゲートは前記信号(SACS/バー)に連結される。
2のカラム選択回路46,バイアス電圧発生回路B1〜
Bj及び、バイアス選択回路50は、メインビットライ
ンMBL1〜MBLj中の少なくとも1つの選択された
ラインを通じたデーターセンシングのためのプリチャー
ジが遂行される時、サブビットラインSBL1,SBL
3,…、中の少なくとも1つの選択されたライン両側上
の少なくとも1つの最も隣接した非選択されたサブビッ
トラインを所定のプリチャージ電圧レベルまでに充電す
る機能を遂行する。次に、これに対して図6のタイミン
グ図を参照しながら、具体的に説明する。
“1”が貯蔵されたセル)としてプログラムされていた
り、セルM15両側の隣接したセルM14及びM16が
オフ・セル(データー“0”が貯蔵されたセル)として
プログラムされている場合には、ビットラインプリチャ
ージ時間の間に前述したような問題は発生しないので、
周知の方式によりセルM15に対する読出動作が次のよ
うに遂行される。外部からメモリセルM15を選択する
アドレスが入力されると、まず、カラムプリデコーダー
28によりブロック選択信号BS2が活性化されてメイ
ンビットラインMBL2が感知増幅器SA2に電気的に
連結される。この時、ブロック選択信号GB2も活性化
され、グラウンドラインGL2がグラウンドに電気的に
連結される。次に、感知増幅器SA2のプリチャージ回
路52及び54がATD回路30からのプリチャージ制
御信号PRE、センスアンプ制御信号(SACS/バ
ー)に応答して、メインビットラインMBL2及び対応
する基準ラインDDL2を各々所定の電圧レベルまでプ
リチャージさせる。以後、ロウプリデコーダー26によ
りワードラインWL1と共に、ストリング選択信号SS
1が活性化されると、データーセンシングが始まる。こ
の時、セルM15がオン・セル、すなわち、低いスレッ
ショルド電圧(例えば0.5V)を持つセルとしてプロ
グラムされていると、ダミーセル(図示せず)を通じて
流れる電流の量よりもセルM15を通じて流れる電流の
量が多いので、基準ラインの電圧レベルよりもメインビ
ットラインMBL2の電圧レベルが低くなる。従って、
差動増幅器56はハイレベルのデーター信号Vsaを出
力する。このようにして、セルM15がオン・セルであ
ることが認識される。反面、セルM15がオフ・セル、
すなわち、高いスレッショルド電圧(例えば5V)を持
つセルとしてプログラムされていると、ダミーセルを通
じて流れる電流の量よりもセルM15を通じて流れる電
流の量が少ないので、基準ラインの電圧レベルよりもメ
インビットラインMBL2の電圧レベルが高くなる。従
って、差動増幅器56はローレベルのデーター信号Vs
aを出力する。このようにして、セルM15がオフ・セ
ルであることが認識される。
2,M13,M14全てがオン・セルとしてプログラミ
ングされており、セルM15がオフ・セルとしてプログ
ラミングされている場合を説明する。外部からメモリセ
ルM15を選択するアドレスが入力されると、ブロック
選択信号BS2及びGB2が活性化される。又、この
時、グラウンド選択信号GS2及びGB2が活性化され
る。又、この時、グラウンド選択信号GB2及びバイア
ス選択信号BIAS1が活性化される。次に、ATD回
路30からのプリチャージ制御信号PREと、センスア
ンプ制御信号(SACS/バー)とに応答して、バイア
ス電圧発生回路52及び54はサブビットラインSBL
4、メインビットラインMBL2及び基準ラインDDL
2を各々所定の電圧レベルまでプリチャージさせる。こ
れで、ワードラインWL1が活性化されてセルM11〜
M14全てがターン・オンされても、サブビットライン
SBL4がプリチャージされているので、セルM15と
関連するビットラインのローディングが小さくなる。そ
の結果、ビットラインプリチャージ時間が早くなるの
で、データーセンシング速度が向上し、漏洩電流がない
ので、低いVcc動作が可能になる。
造を持つNOR型マスクROMの一つのセルアレイブロ
ック及びその周辺回路の等価回路図である。図7を参照
すると、この実施例のROM装置は、バイアス電圧発生
回路B1〜Bjがバイアス選択回路50aを通じてメイ
ンビットラインMBL1〜MBLjに各々電気的に連結
されることを除いては、前の実施例の装置と同一な構成
を持つ。
セルM11,M12,M13,M14全てがオン・セル
としてプログラムされており、セルM15がオフ・セル
としてプログラムされている場合、外部からメモリセル
M15を選択するアドレスが入力されると、ブロック選
択信号BS2及びGB2が活性化される。また、この
時、ストリング選択信号SS2及びバイアス選択信号
(BIAS1)が活性化される。次に、ATD回路30
からのプリチャージ制御信号PREと、センスアンプ制
御信号(SACS/バー)とに応答して、バイアス電圧
発生回路B1、プリチャージ回路52及び43はサブビ
ットラインSBL3、メインビットラインMBL2及び
基準ラインDDL2を各々所定レベルまでプリチャージ
させる。これで、ワードラインWL1が活性化されてセ
ルM11〜M14全てがターンオンされても、サブビッ
トラインSBL3がプリチャージされているので、セル
M15と関連するビットラインのローディングが少なく
なる。
層的ビットライン構造を持つNOR型ROMのビットラ
インプリチャージ時間が早くなり、漏洩電流がないの
で、低いVcc及び高速動作ができるようになる。
な半導体読出専用メモリ(semiconductor
ROM)装置の構成を示すブロック図。
読出専用メモリ(mask ROM)の中心部分を示す
回路図。
モリの中心部分を示す回路図。
作タイミングの一例を示す図。
リの中心部分を示す回路図。
Claims (5)
- 【請求項1】 階層的なビットライン構造を持つ半導体
読出専用メモリ装置において、 複数の第1ビットラインと、 複数のグループのメモリセルと、 複数の第2ビットラインと、 前記第2ビットラインに各々対応する複数のグラウンド
ラインとを含み、 前記各グループ内のメモリセルは前記第1ビットライン
中の2つの隣接したビットラインに並列に電気的に連結
され、 前記第1ビットライン対第2ビットラインの比は2対1
であり、各々が前記第1ビットライン中の対応する奇数
番ラインの一段と対応する第2ビットラインの一段との
間に連結される複数の第1のスイッチと、各々が前記第
1ビットライン中の対応する偶数番ラインの一段と対応
するグラウンドラインの一段との間に連結される複数の
第2のスイッチと、 前記第2ビットライン中の少なくとも1つの選択された
ラインを通じたデーターセンシングのためのプリチャー
ジが遂行される時、少なくとも1つの選択された第1ビ
ットライン両側上の少なくとも1つの隣接した非選択さ
れた第1ビットラインを所定の電圧レベルまで充電する
手段とを含むことを特徴とする半導体読出専用メモリ装
置。 - 【請求項2】 前記所定の電圧レベルは前記第2ビット
ライン各々のプリチャージ電圧レベルであることを特徴
とする請求項1に記載の半導体読出専用メモリ装置。 - 【請求項3】 前記充電手段は、ビットラインプリチャ
ージ制御信号に応答して所定のプリチャージ電圧と同一
なバイアス電圧を発生する手段及び、各々が前記グラウ
ンドライン中の前記対応する1つの多段と前記バイアス
電圧発生手段との間に連結される複数の第3のスイッチ
とを具備し、 ビットラインプリチャージ時間の間、前記少なくとも1
つの選択された第1ビットラインの両側上の少なくとも
1つの最も隣接した非選択された第1ビットラインに対
応する少なくとも1つの第2のスイッチ及び少なくとも
1つの第3のスイッチが各々オンされることを特徴とす
る請求項1に記載の半導体読出専用メモリ装置。 - 【請求項4】 前記充電手段は、 ビットラインプリチャージ制御信号に応答して所定のプ
リチャージ電圧と同一なバイアス電圧を発生する手段及
び、各々が前記第2ビットライン中の前記対応する1つ
の多段と前記バイアス電圧発生手段との間に連結される
複数の第3のスイッチを具備し、 ビットラインプリチャージ時間の間、少なくとも1つの
選択された第1ビットラインの両側上の前記少なくとも
1つの最も隣接した非選択された第1ビットラインに対
応する少なくとも1つの第1のスイッチ及び少なくとも
1つの第3のスイッチが各々オンされることを特徴とす
る請求項1に記載の半導体読出専用メモリ装置。 - 【請求項5】 複数の第1のビットラインと、 複数のグループのメモリセルと、複数の第2ビットライ
ンと、 前記第2ビットラインに各々対応する複数のグラウンド
ラインとを含み、 前記各グループ内のメモリセルは前記第1ビットライン
中の2つの隣接したビットラインの間に並列に電気的に
連結され、 前記第1ビットライン対第2ビットラインの比は2対1
であり、各々が第1ビットライン中の対応する奇数番ラ
インの一段と対応する第2ビットラインの一段との間に
連結される複数の第1のスイッチと、各々が第1ビット
ライン中の対応する偶数番ラインの一段と対応するグラ
ウンドラインの一段との間に連結される複数の第2のス
イッチとを含む階層的ビットライン構造を持つ読出専用
半導体メモリ装置の読出方法において、 前記第2ビットライン中の少なくとも1つの選択された
ラインのプリチャージが遂行される時、少なくとも1つ
の選択された第1ビットライン両側上の少なくとも1つ
の最も隣接した非選択された第1ビットラインを所定の
電圧レベルまで充電する段階と、 少なくとも1つの選択された第2ビットラインを通じた
データーセンシングを遂行する段階とを含むことを特徴
とする読出専用半導体メモリ装置の読出方法。
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