CN1139075C - 半导体只读存储器和读取存储在该存储器中的数据的方法 - Google Patents

半导体只读存储器和读取存储在该存储器中的数据的方法 Download PDF

Info

Publication number
CN1139075C
CN1139075C CNB971072647A CN97107264A CN1139075C CN 1139075 C CN1139075 C CN 1139075C CN B971072647 A CNB971072647 A CN B971072647A CN 97107264 A CN97107264 A CN 97107264A CN 1139075 C CN1139075 C CN 1139075C
Authority
CN
China
Prior art keywords
bit line
bit
switch
line
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB971072647A
Other languages
English (en)
Other versions
CN1193799A (zh
Inventor
�ņ���
张喆雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1193799A publication Critical patent/CN1193799A/zh
Application granted granted Critical
Publication of CN1139075C publication Critical patent/CN1139075C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种具有分级位线结构的NOR型掩膜ROM装置，包括，比例为2∶1的第一和第二位线装置；分别对应第二位线的地线；每一个连接在第一位线的相应的奇数位线的一端和第二位线的相应位线的一端之间的第一开关；每一个连接在第二位线的相应偶数位线的一端和地线的相应地线一端之间的第二开关装置；把在第一位线的至少一个选取位线两侧的第一位线的至少一相邻非选取位线充电到预定的电压电平的充电电路，在预充电操作完成后通过第二位线的至少一个选取的位线读出数据。

Description

半导体只读存储器和读取存储在该存储器中的数据的方法
技术领域
本发明涉及半导体只读存储器(ROM)装置，更具体而言涉及带有分级位线结构的NOR(或非)型掩膜ROM和读取存储在该掩膜ROM中的数据的方法。其中构成存储单元的金属氧化物半导体场效应晶体管(MOSFET)相互并联连接和执行地址转换检测(ATD)。
背景技术
图1示出应用了ATD技术的典型ROM装置。如该图所示，输入缓冲器12，14，16和18接收从外部施加的芯片启动信号、行地址信号、列地址信号和一个输出的启动信号并且上述缓冲器输出内部信号例如芯片启动信号CEPi，行地址信号RAPi，列地址信号CAPi和一个输出启动信号OEi，从行和列地址缓冲器14和16来的这些信号RAPi和CAPi分别提供给行预解码器26和列预解码器28。预解码器26和28根据信号RAPi和CAPi选取单元阵列10的特定存储单元。从缓冲器12，14和16来的信号CEPi，RAPi和CAPi被施加到ATM电路30的短脉冲产生电路34，36和38。每当芯片启动信号CEPi的传送出现时，短脉冲产生电路34产生短脉冲信号。每当至少一输入地址传送发生时，每一个电路36和38也产生短脉冲信号。所有按此产生的短脉冲信号被施加到加法器(summator)40，它通过施加的短脉冲信号加的宽度产生具有预置宽度的脉冲信号SMO。读控制电路42响应从加法器40提供的脉冲信号SMO产生预充电控制信号PRE和读出放大器控制信号SACS。然后，位线的预充电操作完成，并且同时该预充电控制信号PRE被维持在预定的电压电平。
读出放大器电路22放大由预解码器26和28选取的存储在存储单元中的数据，和提供这些数据给数据锁存电路24。响应输出启动信号OEi，数据锁存电路24的输出信号，通过数据输出缓冲器32提供给外部电路(未示出)。
如图2所示，其中，示出了一个带有分级位线结构的现有技术的NOR型掩膜ROM，该掩膜ROM的每一个单元阵列块是以诸位线按分级型式安排的方式形成的。作为举例，诸位线是由沿着在基片上定义的相应列扩展的主位线MBL1，MBL2，...(第二位线)和子位线SBL1，SBL2，...(第一位线)构成的，每一个主位线是一个由铝组成的金属位线，和每一子位线是一个由扩散层组成的扩散位线。两个子位线被安排成对应一个主位线。在每一个单元阵列块中，子位线被分为两组。在两组位线当中，一组是由奇数子位线SBL1，SBL3，...等形成的，和另一组是由偶数子位线SBL2，SBL4，...等形成的。两个偶数子位线对应着一个地线GL(地线)。两个奇数和两个偶数子位线相互交叉。
在图2的每一个单元阵列块中，由MOSFET组成的诸存储单元Mmn(这里m＝1，2，...，I；和n＝1，2，...，j)并联地连接到与诸字线WL1-WLi相交叉的多个子位线SBL1，SBL2，...等。作为例子，每一个存储单元Mmn被安置在由在列方向扩展的每对子位线SBL1和SBL2，SBL3和SBL4，...，等和在行方向扩展的字线WL1-WLi的交叉所定义的每一个存储单元区域。安置在行方向的存储单元的栅极连接到对应的字线上。如本技术领域人员所共知的，由MOSFET组成的每一个存储单元可以编程为导通单元(on-cell)态或截止单元(off-cell)态。这里，导通单元态是指存储器单元是处在低阀值电压(即0.5V)上，和截止单元态是指存储单元是处在高阀值电压上(即5V)。
在两个相邻子位线SBL1和SBL2，SBL2和SBL3，SBL3和SBL4，...等等之间的各自列内的存储单元M1K，M2K，...MiK(这里K是整数1或者大于1)组成一个单个的串或存储体(bank)。在两个相邻的奇数子位线SBL2K-1和SBL2K+1例如SBL1和SBL3，和SBL3和SBL5，...，等之间，和两个相邻偶数子位线SBL2K和SBL2K+2，例如，SBL2和SBL4，SBL4和SBL6，...，等之间，指定了两个存储单元串。在两个相邻串中的存储单元的源极共同连接到相应的偶数子位线SBL2K和它们的漏极在每一串两侧分别连接到两个奇数子位线SBL2K-1和SBL2K+1。例如，存储单元M13和M14的源极共同连接到子位线SBL4，和它们的漏极分别连接到子位线SBL3和SBL5。奇数子位线SBL1，SBL3，...，等，通过构成串选MOSFET的ST1，ST2，...，等(第一开关)的第一串选电路分别电连接到主位线MBL1，MBL2，...，等。类似地，偶数子位线SBL2，SBL4，...，等，通过由地选MOSFET的GT1，GT2，...，等(第二开关)分别构成的第二串选电路分别电连接到地线GL1，GL2，...。主位线MBL1，MBL2，...，等，通过一组第一列选MOSFET的GBT1，GBT2，...，等分别电连接到读出放大器SA1，SA2，...，等和地线GL1，GL2，...，等通过一组第二列选MOSFET的GBT1，GBT，...等连接到地Vss。
和图2的现有技术NOR型ROM装置相比较，图1的典型ROM装置能够减少位线的寄生电容。特别是，当位线是由扩散层组成时，由此其导线电阻明显地减少。
然而，为了读取存储在存储单元中的数据在位线预充电操作期间，位线的预充电状态依照被选取的存储单元和其相邻的存储单元的编程状态可被极大地改变。作为例子，在与要选取的存储单元相邻的存储单元被编程为截止单元(off-cell)时，相关于选取存储单元的主位线被正常的预充电，以使得存储单元的读操作能正常地完成。如果图2的所有存储单元M11-M14被编程为导通单元(on-cell)和存储单元M15被编程为截止单元(off-cell)，通过使字线WL1被激励和在存储单元15的选取和其数据读出之间的串选MOSFET ST3被导通，主位线MBL1的预充电电平不能维持在特定的电平而被降低。这是因为当字线WL1被激励时，所有的存储单元M11-M14被接通和因此漏电电流顺序地通过主位线MBL2、子位线SBL5、存储单元M14、M13、M12和M11流到子位线SBL4，SBL3，SBL2和SBL1。作为结果，子位线SBL4，SBL3，SBL2和SBL1在功能上做为选取的主位线MBL2的负载。主位线的预充电电平的降低导致数据读出裕度(margin)的减小和作为对高速读出掩膜ROM装置操作的限制因素。同样，具有上述结构的掩膜ROM装置不可能在低电源电压下操作。
发明内容
因此本发明的目的是提供一种能在低电源(power supply)下操作并高速运行的NOR型ROM装置。
本发明的另一个目的是提供一种使位线预充电操作能够稳定完成的NOR型ROM装置。
本发明进一步的目的是提供用于读取存储在NOR型ROM的存储单元中的数据的方法。
依照本发明的一个方面，提供一种具有分级位线结构的半导体只读存储器，包括：多个第一位线；多个存储单元组，每一个连接在该第一位线的两个相邻位线之间；多个第二位线，该第一和第二位线的数量是按2∶1的比例；分别对应于该第二位线的多个地线；多个第一开关，每一个连接在与该第一开关相对应的奇数的第一位线的一端和与该第一开关相对应的第二位线的一端之间；多个第二开关，每一个连接在与该第二开关相对应的偶数的第一位线的一端和与该第二开关相对应的地线的一端之间；其特征在于，所述半导体只读存储器还包括：响应位线预充电控制信号而产生等于预充电电压的偏置电压的偏置电压产生电路和多个第三开关，每一个所述第三开关连接在与该第三开关相对应的地线的另一端和所述偏置电压产生电路之间，其中，在一个第二位线预充电期间，在至少一个被选取的第一位线的两侧有至少一个与该被选取的第一位线相对应的第一开关和至少一个与该被选取的第一位线相对应的第三开关，以便把该被选取的第一位线的至少一个相邻的非选取的第一位线充电到预定电压电平，当预充电操作完成时，通过至少一个被选取的第二位线读出数据。
依照本发明的另一方面，提供一种具有分级位线结构的半导体只读存储器，包括：多个第一位线；多个存储单元组，每一个连接在该第一位线的两个相邻位线之间；多个第二位线，该第一和第二位线的数量是按2∶1的比例；分别对应于该第二位线的多个地线；多个第一开关，每一个连接在与该第一开关相对应的奇数的第一位线的一端和与该第一开关相对应的第二位线的一端之间；多个第二开关，每一个连接在与该第二开关相对应的偶数的第一位线的一端和与该第二开关相对应的地线的一端之间；其特征在于，所述半导体只读存储器还包括：响应位线预充电控制信号而产生等于预充电电压的偏置电压的偏置电压产生电路和多个第三开关，每一个所述第三开关连接在与该第三开关相对应的地线的另一端和所述偏置电压产生电路之间，其中，在一个第二位线预充电期间，在至少一个被选取的第一位线的两侧有至少一个与该被选取的第一位线相对应的第二开关和至少一个与该被选取的第一位线相对应的第三开关，以便把该被选取的第一位线的至少一个相邻的非选取的第一位线充电到预定电压电平，当预充电操作完成时，通过至少一个被选取的第二位线读出数据。
依照本发明的又另一方面，提供一种用于读取存储在具有分级位线结构的半导体只读存储器内的数据的方法，所说半导体只读存储器包括：多个第一位线；多个存储单元组，每一个连接在两个相邻的第一位线之间；多个第二位线，第一和第二位线的数量的比例为2∶1；分别对应于第二位线的多个地线；多个第一开关，每一个连接在与该第一开关相对应的奇数的第一位线的一端和与该第一开关相对应的第二位线的一端之间；多个第二开关，每一个连接在与该第二开关相对应的偶数的第一位线的一端和与该第二开关相对应的地线的一端之间，该方法包括下列步骤：当至少一个被选取的第二位线被预充电时，把在至少一个被选取的第一位线两侧的至少一个相邻的非选取的第一位线充电到预定的电压电平；和通过该第二位线完成数据读出操作。
附图说明
通过参考附图对本发明进行的详细描述，使本发明的目的、特性和优点更加明显，其中
图1是实现地址转换检测的典型半导体只读存储器(ROM)的框图；
图2是带有分级位线结构的现有技术掩膜ROM的核心部分电路图；
图3是依据本发明第一实施例的掩膜ROM的核心部分的电路图；
图4是图3所示读出放大器的电路图；
图5是图3所示偏置电路的电路图；
图6是图3所示掩膜ROM的操作时序图；和
图7是依据本发明第二实施例的掩膜ROM的核心部分的电路图。
具体实施方式
图3示出了依本发明第一实施例的存储器单元阵列块和具有分级位线结构(hierachical bit line architeoture)NOR型掩膜ROM的外围电路。
参考图3，NOR型ROM具有单元阵列块44(cell array block)，第一和第二列选取电路46和48，读出放大器电路SA1-SAj，偏置电压产生电路B1-Bj和偏置选取电路50。NOR型掩膜ROM的诸位线是由沿在基片上定义的相应列扩展的主位线MBL1，MBL2，...，和子位线SBL1，SBL2，...，等等构成的。每一个子位线是由扩散层(diffusion layer)形成的。两个子位线安排成对应于一个主位线。在每一个单元阵列块44内，子位线被分为两组。在这两组中，一组是由奇数子位线SBL1，SBL3，...，等形成的，和另一组是由偶数子位线SBL2，SBL4，...等形成的。两奇数和两偶数子位线被相互交错(interdigitated)。
进而，由MOSFET组成的存储单元Mmn(这里m＝1，2，...，I；和n＝1，2...，j)并联连接在例如SBL1和SBL2，SBL2和SBL3，...，等等的两个相邻的子位线上其和字线WL1-WL2交叉。详细而言，每一个存储单元Mmn安排在每一个单元区内其由与在行方向扩展的字线WL1-WLi和与在列方向扩展的每一对子位线SBL1和SBL2，SBL3和SBL4，...，等等相交叉确定。安排在行方向的存储单元的栅级连接到相应的字线。
在两个相邻子位线SBL1和SBL2，SBL2和SBL3，SBL3和SBL4....，等之间的对应列内的存储单元M1K，M2K，...，MiK(这里K是1或大于1的整数)构成了一串(string)或一存储体(bank)。在两个相邻奇数子位线SBL2K-1和SBL2K+1，例如SBL1和SBL3，SBL3和SBL5，...，等之间，和在两个相邻偶数子位线SBL2K和SBL2K+2，例如SBL2和SBL4，SBL4和SBL6，...，等之间指定了两个单元串。在两个相邻串内的存储单元的源极被共同地连接到相应的偶数子位线SBL2K，而它们的漏极分别连接到每一串两侧的两个奇数子位线SBL2K-1和SBL2K+1上。作为例子，单元M13和M14的源极共同地连接到子位线SBL4，和它们的漏极分别连接到子位线SBL3和SBL5。
奇数子位线SBL1，SBL3，...，等，通过第一串选电路分别地电连接到主位线MBL1，MBL2，...，等该串选电路是由串选的nMOSFET的ST1，ST2，....，等构成的。类似地，偶数子位线SBL2，SBL4，...，等，通过第二串选电路分别电连接到地线GL1，GL2，...，等该串选电路是由地线选取(ground selecting)的MOSFET的GT1，GT2，...，等构成的。
主位线MBL1-MBLj通过第一列选电路46分别电连接到读出放大器SA1-SAj该列选电路是由一组第一列选MOSFET的BT1，BT2，...，等构成的。
图4示出了图3所示每一个读出放大器电路SAn的举例，这里n是1，2，...，j。在该图中，读出放大器SAn具有数据线DL，伪(dummy)数据线或基准线DDL、第一和第二预充电电路52和54，和电流镜型差分放大器56。数据线DL通过第一列选电路56的相应MOSFET的BTn电连接到相应的主位线MBLn。提供伪数据线DDL以接收从公知的伪单元(未示出)来的用于数据读出所需要的基准电压。在诸位线预充电期间提供第一预充电电路52以对应于主位线MBLn进行预充电，和在预充电时间期间提供第二预充电电路54以对相应的伪位线(未示出)进行预充电。
再者，第一预充电电路52是由4个nMOSFET的MN1-MN4和2个pMOSFET的MP1和MP2构成的。nMOSFET MN1的漏-源沟道即电流通路连接在差分放大器56的一输入节点N1和数据线DL之间。nMOSFET MN2的电流通路连接在nMOSFET MN1的栅极和地之间，和其栅极连接到相应的数据线DLn。nMOSFET MN3的电流通路连接在nMOSFET MN1的栅极和地之间，它的栅极连接到输入端，该输入端接收从图1的ATD(地址转换检测)电路30来的读出放大器控制信号SACS的互补(complementary)信号SACS。pMOSFET MP1的电流通路连接在电源和nMOSFET MN1的栅极之间，它的栅极连接到接收互补信号SACS的输入端。nMOSFET MN4的电流通路连接到电源和差分放大器56的输入节点N1之间，和它的栅极连接到从图1ATD(地址转换检测)电路30接收预充电控制信号PRE的输入端。pMOSFET MP2的电流通路连接到电源和输入节点N1之间，它的栅极也连接到输入节点N1。在这个预充电电路52中，在位线预充电时间期间FET的MN4和MP2的功能为传送特定预充电电流到相应主位线的电流源，和FET的MN1-MN3和MP1的功能为偏置电路用于使相应主位线和子位线的电压电平等于nMOSFET MN2的阀值电压电平。
类似地，预充电电路54具有4个nMOSFET的MN5-MN8和2个pMOSFET的MP3和MP4，并除了nMOSFET MN5的电流通路连接在差分放大器56的另一个输入节点N2和伪数据线DDLn之间以外，具有和预充电电路相同的结构，这正如图4所示。在预充电电路54中在位线预充电时间期间FET的MN8和MP4的作用为传送特定预充电电流到相应主位线的电流源，和FET的MN5-MN7和MP3作用为偏置电路以使相应伪数据线DDLn即相应伪数据位线的电压电平等于nMOSFET MN6的阀值电压电平。
如图4所示，差分放大器56是由共同连接到电源的一对pMOSFET的MP5和MP6；分别连接到FET的MP5和MP6的nMOSFET MN9和MN10；和连接在地和FET的MN9和MN10的接点之间的nMOSFET MN11组成的。在数据读出操作期间这些FET的MN9和MN10具有相同的特性，它们的栅极通过FET的MN5和MN1分别连接到基准线DDLn和数据线DLN，而FETMN11的栅极连接到接收读出放大器控制信号SACS的节点。
返回到图3，地线GL1-GLj通过由一组列选MOSFET的GBT1-GBTj构成的第二列选电路48电连接到地Vss，并还通过由一组列选MOSFET的BBT1-BBTj(第三开关)组成的偏置选取电路50分别地连接到偏置电压产生电路B1-Bj。
图5示出了依据本发明的各偏置电压产生电路Bn。在该图中，偏置电压产生电路具有4个nMOSFET的QN1-QN4和一个pMOSFET QP1。在电源和相应的地线GLn之间，nMOSFET的QN1和QN2的电流通路串联连接。nMOSFET QN3的电流通路连接在nMOSFET QN2的栅极和地之间，它的栅极连接到节点N3。该节点N3通过偏置选取电路50的相应的FET BBTn连接到相应的地线GLN。nMOSFET QN4的电流通路连接在nMOSFET QN2的栅极和地之间，它的栅极连接到接收读出放大器控制信号SACS的互补信号SACS的节点。pMOSFET QP1的电流通路连接在电源和nMOSFET QN2的栅极之间，它的栅极连接在接收互补信号SACS的节点上。
在具有上述结构的实施例中，当预充电操作完成以通过主位线MBL1-MBLj的至少一个选取的主位线读取数据时，提供第二列选电路46、偏置电压产生电路B1-Bj和偏置选取电路50以使配置在子位线SBL1，SBL3，...，等等的至少一个选取的子位线两侧的至少一个最接近的非选取的子位线被充电到预定的预充电电压。该充电操作将参照图6的时序图在下面加以描述。
当存储单元M15被编程作为接通单元(on-cell)时其中数据“1”被存储时，或当在存储单元M15的两侧的相邻存储单元M14和M16被编程作为截止单元(off-cell)时，其中数据“0”被存储，在位线预充电时间期间，产生上述问题。由此，存储单元M15的读操作按以下执行。
如图6所示，如果外部施加了地址信号Add以选取存储单元15时，块选信号BS2首先受到列预解码器28(参看图1)的激励，使得主位线MBL2电连接到读出放大器SA2。然后块选信号GB2被激励以使地线GL2电连接到地，随后读出放大器SA2的预充电电路52和54响应预充电控制信号PRE和从地址转换检测电路30(参考图1)来的读出放大器控制信号SACS使主位线MBL2和对应的参考线DDL2被预充电到预定的电压电平。作为结果，字线WL1和串选信号SS1被激励，和然后数据读出操作开始。此时，如果存储单元M15被编程为导通单元(on-cell)，即单元具有低阀值电压(例如0.5V)，流过单元M15的电流量变成大于流经伪单元(未示出)的电流量，和因此主位线MBL2的电压电平低于参考线上的电压电平。作为结果，差分放大器56产生高电平数据(参考为“H”)以作为导通单元(on-cell)。
相反，如果存储单元M15被编程为截止单元(off-cell)，即单元具有高的阀值电压(例如5V)，流过存储单元M15的电流量少于流过伪单元的电流量，和因此主位线MBL2的电压电平增加到高于参考线的电压电平。作为结果，差分放大器56产生低电平数据(参考为“L”)以用作为截止单元(off-cell)。
假定，图3所示的所有的存储单元M11，M12，M13和M14被编程为导通单元(on-cell)和存储单元M15为截止单元(off-cell)，当从外部施加了地址信号Add以选取存储单元M15时，块选信号BS2和GB2被激励和与此同时，地和偏置选取信号GS2和BIAS1也被激励。偏置电压产生电路B1和预充电电路52和54响应预充电控制信号PRE和从地址转换检测电路30(参看图1)来的读出放大器控制信号SACS使子位线SBL4，主位线MBL2和参考线DDL2被充电到预定电压电平。作为结果，虽然字线WL1被激励以接通所有存储单元M11-M14，子位线SBL4被事先预充电和因此相对于存储单元M15的位线的负载被减少。作为结果，预充电位线需要的时间显著地缩短了，使得数据读出速度能被改善。由于没有漏电流产生，因此ROM能在低电源电压Vcc下操作。
图7示出了依据本发明第二实施例的存储单元阵列块和带有分级位线结构的NOR型掩膜ROM的外围电路。
参考图7，该实施例的NOR型ROM和图3所示第一实施例的NOR型ROM具有相同的结构，除了偏置电压产生电路B1-Bj通过偏置选取电路50a分别连接到主位线MBL1～MBLj上之外。
如上所述，假设图7所示的存储单元M11，M12，M13和M14被编程为导通单元(on-cell)和存储单元M15为截止单元(off-cell)。当外部施加了地址信号选取存储单元M15时，块选信号BS2和GB2被激励和与此同时串和偏置选取信号SS2和BIAS1也被激励。偏置电压产生电路B1和预充电电路52和54响应预充电控制信号PRE和从地址转换检测电路30来的读出放大器控制信号SACS(参考图1)使子位线SBL3、主位线MBL2和参考线DDL2被充电到预定的电压电平。作为结果，虽然字线WL1被激励导通所有存储单元M11-M14，子位线SBL3事先被充电和因此相关于存储单元M15的位线的负载被减少了。
在上述的本发明实施例中，NOR型ROM预充电位线需要的时间被显著地缩短了和没有产生漏电流，使得ROM能在低电源Vcc下和在高速下操作。

Claims (5)

1.一种具有分级位线结构的半导体只读存储器，包括：
多个第一位线；
多个存储单元组，每一个连接在该第一位线的两个相邻位线之间；
多个第二位线，该第一和第二位线的数量是按2∶1的比例；
分别对应于该第二位线的多个地线；
多个第一开关，每一个连接在与该第一开关相对应的奇数的第一位线的一端和与该第一开关相对应的第二位线的一端之间；
多个第二开关，每一个连接在与该第二开关相对应的偶数的第一位线的一端和与该第二开关相对应的地线的一端之间；
其特征在于，所述半导体只读存储器还包括：响应位线预充电控制信号而产生等于预充电电压的偏置电压的偏置电压产生电路和多个第三开关，每一个所述第三开关连接在与该第三开关相对应的地线的另一端和所述偏置电压产生电路之间，其中，在一个第二位线预充电期间，在至少一个被选取的第一位线的两侧有至少一个与该被选取的第一位线相对应的第一开关和至少一个与该被选取的第一位线相对应的第三开关，以便把该被选取的第一位线的至少一个相邻的非选取的第一位线充电到预定电压电平，当预充电操作完成时，通过至少一个被选取的第二位线读出数据。
2.按照权利要求1的半导体只读存储器，其中，所说预定电压电平是每一个第二位线的预充电电压电平。
3.一种具有分级位线结构的半导体只读存储器，包括：
多个第一位线；
多个存储单元组，每一个连接在该第一位线的两个相邻位线之间；
多个第二位线，该第一和第二位线的数量是按2∶1的比例；
分别对应于该第二位线的多个地线；
多个第一开关，每一个连接在与该第一开关相对应的奇数的第一位线的一端和与该第一开关相对应的第二位线的一端之间；
多个第二开关，每一个连接在与该第二开关相对应的偶数的第一位线的一端和与该第二开关相对应的地线的一端之间；
其特征在于，所述半导体只读存储器还包括：响应位线预充电控制信号而产生等于预充电电压的偏置电压的偏置电压产生电路和多个第三开关，每一个所述第三开关连接在与该第三开关相对应的地线的另一端和所述偏置电压产生电路之间，其中，在一个第二位线预充电期间，在至少一个被选取的第一位线的两侧有至少一个与该被选取的第一位线相对应的第二开关和至少一个与该被选取的第一位线相对应的第三开关，以便把该被选取的第一位线的至少一个相邻的非选取的第一位线充电到预定电压电平，当预充电操作完成时，通过至少一个被选取的第二位线读出数据。
4.按照权利要求3的半导体只读存储器，其中，所说预定电压电平是每一个第二位线的预充电电压电平。
5.一种用于读取存储在具有分级位线结构的半导体只读存储器内的数据的方法，所说半导体只读存储器包括：多个第一位线；多个存储单元组，每一个连接在两个相邻的第一位线之间；多个第二位线，第一和第二位线的数量的比例为2∶1；分别对应于第二位线的多个地线；多个第一开关，每一个连接在与该第一开关相对应的奇数的第一位线的一端和与该第一开关相对应的第二位线的一端之间；多个第二开关，每一个连接在与该第二开关相对应的偶数的第一位线的一端和与该第二开关相对应的地线的一端之间，其特征在于，该方法包括下列步骤：
当至少一个被选取的第二位线被预充电时，把在至少一个被选取的第一位线两侧的至少一个相邻的非选取的第一位线充电到预定的电压电平；和
通过该第二位线完成数据读出操作。
CNB971072647A 1996-12-31 1997-12-30 半导体只读存储器和读取存储在该存储器中的数据的方法 Expired - Fee Related CN1139075C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR80805/1996 1996-12-31
KR80805/96 1996-12-31
KR1019960080805A KR100240418B1 (ko) 1996-12-31 1996-12-31 반도체 독출 전용 메모리 및 그의 독출 방법

Publications (2)

Publication Number Publication Date
CN1193799A CN1193799A (zh) 1998-09-23
CN1139075C true CN1139075C (zh) 2004-02-18

Family

ID=19493706

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB971072647A Expired - Fee Related CN1139075C (zh) 1996-12-31 1997-12-30 半导体只读存储器和读取存储在该存储器中的数据的方法

Country Status (7)

Country Link
US (1) US5886937A (zh)
EP (1) EP0851433B1 (zh)
JP (1) JP3856257B2 (zh)
KR (1) KR100240418B1 (zh)
CN (1) CN1139075C (zh)
DE (1) DE69731810T2 (zh)
TW (1) TW409254B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5742544A (en) * 1994-04-11 1998-04-21 Mosaid Technologies Incorporated Wide databus architecture
JP3102470B2 (ja) * 1996-12-16 2000-10-23 日本電気株式会社 半導体記憶装置
KR100254568B1 (ko) * 1997-06-25 2000-05-01 윤종용 반도체 독출 전용 메모리 장치
JP3447939B2 (ja) * 1997-12-10 2003-09-16 株式会社東芝 不揮発性半導体メモリ及びデータ読み出し方法
KR100258575B1 (ko) * 1997-12-30 2000-06-15 윤종용 노어형 반도체 메모리 장치 및 그 장치의 데이터 독출 방법
JP3970402B2 (ja) * 1998-01-12 2007-09-05 沖電気工業株式会社 不揮発性半導体記憶装置およびそのデ−タ読みだし方法
JP3173456B2 (ja) * 1998-03-19 2001-06-04 日本電気株式会社 半導体記憶装置
IT1298817B1 (it) * 1998-03-27 2000-02-02 Sgs Thomson Microelectronics Circuito di scarica a massa di un nodo a potenziale negativo,con controllo della corrente di scarica
KR100294447B1 (ko) * 1998-06-29 2001-09-17 윤종용 불휘발성반도체메모리장치
US6075733A (en) * 1998-11-23 2000-06-13 Lsi Logic Corporation Technique for reducing peak current in memory operation
JP3471251B2 (ja) * 1999-04-26 2003-12-02 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
JP3615423B2 (ja) * 1999-07-02 2005-02-02 シャープ株式会社 半導体記憶装置
US6163495A (en) 1999-09-17 2000-12-19 Cypress Semiconductor Corp. Architecture, method(s) and circuitry for low power memories
JP4593707B2 (ja) * 1999-10-06 2010-12-08 マクロニクス インターナショナル カンパニー リミテッド メモリセルのセンスアンプ
JP3583042B2 (ja) * 1999-11-09 2004-10-27 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6278649B1 (en) 2000-06-30 2001-08-21 Macronix International Co., Ltd. Bank selection structures for a memory array, including a flat cell ROM array
JP3596808B2 (ja) 2000-08-10 2004-12-02 沖電気工業株式会社 不揮発性半導体記憶装置
JP3519676B2 (ja) 2000-08-10 2004-04-19 沖電気工業株式会社 不揮発性半導体記憶装置
JP2002100196A (ja) 2000-09-26 2002-04-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4633958B2 (ja) * 2001-05-07 2011-02-16 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ
JP4263431B2 (ja) * 2001-07-06 2009-05-13 ヘイロ エルエスアイ インコーポレイテッド ビット線デコーダ回路、ビット線接続手段、及びビット線選択方法
JP4454896B2 (ja) * 2001-09-27 2010-04-21 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
TWI242779B (en) * 2001-09-28 2005-11-01 Macronix Int Co Ltd Rapid equalizing ground line and sense circuit
KR20040103942A (ko) 2002-02-20 2004-12-09 가부시끼가이샤 르네사스 테크놀로지 반도체 집적 회로
US6903987B2 (en) 2002-08-01 2005-06-07 T-Ram, Inc. Single data line sensing scheme for TCCT-based memory cells
US7324394B1 (en) 2002-08-01 2008-01-29 T-Ram Semiconductor, Inc. Single data line sensing scheme for TCCT-based memory cells
JP2004079099A (ja) * 2002-08-20 2004-03-11 Fujitsu Ltd 半導体メモリ
CN100435241C (zh) * 2002-09-12 2008-11-19 哈娄利公司 位线解码器电路及选择双位存储器阵列的位线的方法
KR100558482B1 (ko) * 2003-02-04 2006-03-07 삼성전자주식회사 리드 전용 메모리 장치
JPWO2004075200A1 (ja) 2003-02-19 2006-06-01 富士通株式会社 メモリ装置
EP1511042B1 (en) * 2003-08-27 2012-12-05 STMicroelectronics Srl Phase-change memory device with biasing of deselected bit lines
EP1717816B1 (en) * 2004-02-19 2008-12-24 Spansion LLc Current/voltage conversion circuit and its controlling method
JP4874637B2 (ja) * 2005-11-30 2012-02-15 ラピスセミコンダクタ株式会社 不揮発性記憶装置およびその読出し方法
JP4805700B2 (ja) * 2006-03-16 2011-11-02 パナソニック株式会社 半導体記憶装置
JP4885743B2 (ja) * 2006-07-28 2012-02-29 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置
US7643367B2 (en) * 2007-08-15 2010-01-05 Oki Semiconductor Co., Ltd. Semiconductor memory device
US7715265B2 (en) * 2007-10-31 2010-05-11 Broadcom Corporation Differential latch-based one time programmable memory
KR100853481B1 (ko) * 2007-11-01 2008-08-21 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 독출방법
US8885407B1 (en) * 2010-01-19 2014-11-11 Perumal Ratnam Vertical memory cells and methods, architectures and devices for the same
KR101190681B1 (ko) 2010-09-30 2012-10-12 에스케이하이닉스 주식회사 반도체 장치
KR20130056623A (ko) * 2011-11-22 2013-05-30 에스케이하이닉스 주식회사 메모리 및 이의 동작방법
US9336890B1 (en) * 2014-10-17 2016-05-10 Cypress Semiconductor Corporation Simultaneous programming of many bits in flash memory
KR102490567B1 (ko) * 2018-03-27 2023-01-20 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258958A (en) * 1989-06-12 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory device
EP0461904A3 (en) * 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
US5414663A (en) * 1992-07-09 1995-05-09 Creative Integrated Systems, Inc. VLSI memory with an improved sense amplifier with dummy bit lines for modeling addressable bit lines
US5467300A (en) * 1990-06-14 1995-11-14 Creative Integrated Systems, Inc. Grounded memory core for Roms, Eproms, and EEpproms having an address decoder, and sense amplifier
JPH04311900A (ja) * 1991-04-10 1992-11-04 Sharp Corp 半導体読み出し専用メモリ
JP2565104B2 (ja) * 1993-08-13 1996-12-18 日本電気株式会社 仮想接地型半導体記憶装置
US5416743A (en) * 1993-12-10 1995-05-16 Mosaid Technologies Incorporated Databus architecture for accelerated column access in RAM
JPH09231783A (ja) * 1996-02-26 1997-09-05 Sharp Corp 半導体記憶装置

Also Published As

Publication number Publication date
CN1193799A (zh) 1998-09-23
KR19980061435A (ko) 1998-10-07
EP0851433A2 (en) 1998-07-01
DE69731810T2 (de) 2005-12-01
EP0851433A3 (en) 1999-11-17
US5886937A (en) 1999-03-23
JP3856257B2 (ja) 2006-12-13
TW409254B (en) 2000-10-21
DE69731810D1 (de) 2005-01-05
EP0851433B1 (en) 2004-12-01
KR100240418B1 (ko) 2000-03-02
JPH10209304A (ja) 1998-08-07

Similar Documents

Publication Publication Date Title
CN1139075C (zh) 半导体只读存储器和读取存储在该存储器中的数据的方法
US5282175A (en) Semiconductor memory device of divided word line
KR100245412B1 (ko) 노어형 반도체 메모리 장치 및 그것의 데이터 독출방법
KR920013448A (ko) 반도체 기억장치
JP3970402B2 (ja) 不揮発性半導体記憶装置およびそのデ−タ読みだし方法
US6310811B1 (en) Memory with high speed reading operation using a switchable reference matrix ensuring charging speed
US5790450A (en) Semiconductor memory device having bit lines widely spaced without sacrifice of narrow pitch of source/drain lines of memory cells
US5719811A (en) Semiconductor memory device
EP0356983A2 (en) Static memory device provided with a signal generating circuit for high-speed precharge
KR100342595B1 (ko) 반도체기억장치
US6785177B2 (en) Method of accessing memory and device thereof
JP3085526B2 (ja) 記憶装置
KR100528453B1 (ko) 반도체 메모리 장치의 비트 라인 디스챠지 회로
JPH09293389A (ja) 不揮発性半導体記憶装置
KR100240875B1 (ko) 노어형 마스크 롬
KR0179658B1 (ko) 반도체 메모리 장치
US5734608A (en) Residual charge elimination for a memory device
KR100236054B1 (ko) 비트라인 어레이 구조
KR19980066563A (ko) Nor형 마스크 롬
KR19980071096A (ko) 반도체기억장치
KR100259973B1 (ko) Nor형 마스크 롬
KR950007455B1 (ko) 테스트회로를 구비한 반도체 기억장치와 그 동작방법
JPH04324200A (ja) 半導体記憶装置
JP2005537597A (ja) フラッシュメモリ装置の列デコーディング及びプリチャージング
JP2007213805A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040218

Termination date: 20121230