JP4593707B2 - メモリセルのセンスアンプ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルに関し、特に、不揮発性メモリセルからのデータのセンスに関する。
【０００２】
【従来の技術】
消去可能プログラム可能読み出し専用メモリ(erasable programmable read only memories:ＥＰＲＯＭ)または電気的消去可能プログラム可能読み出し専用メモリ(electrically erasable programmable read only memories:ＥＥＰＲＯＭ)は、データを記憶するためのフローティングゲートメモリセル構造を用いる。フローティングゲートメモリセルは、メモリセルにおけるフローティングゲートデバイスのスレッショルド電圧を変えることによってプログラムされる。一般に、メモリセルは、各々のセルが関連するビットラインとワードラインを有するようにアレイに配列される。メモリデバイスに供給される入力アドレス信号によってアクセスされると、変えられた／増大したスレッショルド電圧を有するメモリセルは、メモリセルからセンスされる第１の電圧レベルを生じてターンオフされたままである。第２の電圧レベルがメモリセルからセンスされるようにアクセスされると、変化のないスレッショルドを有するメモリセルがターンオンされる。
【０００３】
メモリセルのグループに共通のビットラインはメモリセルからセンスされた電圧を基準電圧と比較し、メモリセルに記憶された論理状態を示す電圧を出力するように機能するセンスアンプに結合されている。図１は、センスアンプがフローティングゲートメモリセル構造からデータをセンスする方法を説明する単純な回路を示す。電流源Ｉ_REFは、基準回路のブランチに定められた基準セル電流を示し、電流源Ｉ_CELLは、アレイ回路のブランチに定められたアドレスされたアレイセルの電流を表す。メモリセルの論理状態を示す、センスアンプの第１の入力における電圧、Ｖ_SA1は、ＶＤＤ−Ｉ_CELL・Ｒ₁であり、基準電圧信号に相当するセンスアンプの第２の入力における電圧、Ｖ_SA2は、ＶＤＤ−Ｉ_REF・Ｒ₂である。もし、アドレスされたセルが、そのスレッショルド電圧Ｖｔがハイレベルに増加するようにプログラムされているなら、Ｉ_CELLは、非常に小さく、従って、Ｖ_SA1＞Ｖ_SA2である。一方、もし、アドレスされたセルが、そのスレッショルド電圧がローであるようにプログラムされているなら、Ｉ_CELLは、十分大きく、従って、Ｖ_SA1＜Ｖ_SA2である。
【０００４】
図２は、従来のセンスアンプ構造を示し、このセンスアンプ構造は、抵抗ＲとＲにそれぞれ相当する負荷装置Ｍ０およびＭ２−Ｍ４、デバイスＭ１とインバータＸＩ１を含むアレイ回路のブランチパスに配置されたプリチャージ回路、デバイスＭ５とインバータＸＩ２を含む基準セル回路のブランチパスに配置されたセルのプリチャージ回路、カラム選択即ちビットライントランジスタＭＢＬ０−ＭＢＬ２、基準セルＸＥＦ０、異なるそれぞれのワードラインＷＬ０−ＷＬ２に接続されたフローティングゲートデバイスＸＣＥＬＬ０−ＸＣＥＬＬ２、及びコンパレータＵ１を有している。アレイアーキテクチャーの例の詳細は、本願の譲受人に譲渡された米国特許第5,526,307号に開示されている。
【０００５】
フローティングゲートセルは、メモリセルデバイスＸＣＥＬＬ０−ＸＣＥＬＬ２のスレッショルド電圧を調整することによってプログラムされる。基準のセルＸＲＥＦ０は、一緒に結線された制御ゲートとフローティングゲートを有している。そのスレッショルド電圧は、信号ＲＷＬが加えら得ると、基準セルがターンオンし、所定の電流Ｉ_REFが基準セル回路のブランチパスを通してプルされるように製造プロセスによって予め決められている。
【０００６】
動作において、もし、デバイスへの入力アドレスがデコードされ、ＷＬ０とＢＬ０信号ラインが選択されると、アドレスされたセレクタＭＢＬ０がターンオンし、セルＸＣＥＬＬ０ ＬＯＷに相当するビットライン２０をプルする。ビットライン２０をＬＯＷにすると、メモリセルのプリチャージ回路は、ビットライン２０をプリチャージし始め、アドレスされたセルのドレイン側（この場合はＸＣＥＬＬ０）に電圧（例えば、１、２Ｖ）を生じる。基準セルのセンシングパスは、メモリセルのセンシングパスの動作を反映する。例えば、ＲＷＬ信号が加えられると、基準セルＸＲＥＦ０はターンオンされ、基準セルのプルチャージ回路も基準信号ラインをプリチャージし始め、基準セルＸＲＥＦ０のドレインにプリチャージ電圧を生じる。ＲＷＬ信号は、パルス化されるか、或いは一定である。メモリセルのセンシングパスに結合されたコンパレータＵ１の第１の入力における電圧Ｖ_SA1は、Ｖ_SA1＝ＶＤＤ−Ｉ_XCELL0・Ｒ_M0であり、基準セルのセンシングパスに結合されたコンパレータＵ１の第２の入力における電圧Ｖ_SA2は、Ｖ_SA2＝ＶＤＤ−Ｉ_REF0・Ｒ_M2‖M3‖M4である。
【０００７】
正しい動作を確実にするために、メモリセルがハイのスレッショルド電圧（即ち論理“１”）を有するようにプログラムされると、小さな量のリーク電流がＶ_SA1＞Ｖ_SA2であるようなメモリセルのセンシングパスを通って流れるだけであるように回路を設計することが必要である。一方、メモリセルがプログラムされず、ローのスレッショルド電圧（即ち論理“０”）を有すると、回路設計は、十分な電流がＶ_SA1＜Ｖ_SA2であるようなメモリセルのセンシングパスを通って流れることを保証しなければならない。特に、もし、“１”がセンスされる場合（ＳＡＯＵＴ＝“１“）、Ｖ_SA1＞Ｖ_SA2即ちＶＤＤ−Ｉ_XCELL0・Ｒ_M0＞ＶＤＤ−Ｉ_REF0・Ｒ_M2‖M3‖M4（Ｒ_M0／Ｒ_M2‖M3‖M4＜Ｉ_XREF0／Ｉ_XCELL0に減少する）。Ｒ_M0／Ｒ_M2‖M3‖M4は、センシング比と呼ばれる。したがって、センシングの正確性を保証するために、センシング比は維持される必要がある。
【０００８】
図２に示されたメモリセルをセンシングするシーケンスは、以下のとおりであり、図３Ａ図４Ａに示される。一般に、チップイネーブル信号が時刻Ｔ１に最初にメモリデバイスに加えられる。代わりに、アドレスが与えられると、ＡＤＤＲＥＳＳトランジェント信号が発生される場合、ＡＤＤＲＥＳＳトランジェント信号が読取り動作を開始するために用いられる。同時に、或いはその後すぐに、アドレスがメモリデバイスのアドレスデコーダ（図示せず）の入力に加えられ、それによって、アドレスのデコーディングを開始する。アドレスがデコードされるΔＴの時間隔が生じる。デコードされると、選択信号がビットライン選択トランジスタＢＬ０−ＢＬｎの一つのゲートに、及びワードライン選択信号ラインＷＬ０−ＷＬｎの一つに与えられる。アドレスがＴ２時にデコードされ、アドレスされたメモリセルがハイのスレッショルド電圧又はローのスレッショルド電圧でプログラムされるかに依存して、Ｖ_SA1は下降し始める（図３Ａ）か、上昇し始める（図４Ａ）。最後に、Ｖ_SA1およびＶ_SA2は、比較器Ｕ１によって比較され、その比較された結果が出力バッファ（図示せず）に送られる。
【０００９】
上の説明から、アドレスデコーディングが完了すると、センスアンプの入力ＳＡ１の電圧のみが上昇か下降し始める。図３Ａを参照して、メモリセルの前の状態が“１”論理状態であった場合に、“０”がセンスされると仮定する。一般に、アドレスをデコードする時間量ΔＴは１５ナノ秒（ｎｓ）かそれ以上の範囲にある。従って、もしこの１５ｎｓの待ち時間を減少するか、除くことができれば、読取り速度を改善することができる。メモリセルの前の状態が図４Ａに示されるように“０”論理状態であった場合に“１”論理状態をセンスする場合に、同様のことが生じる。
【００１０】
上述の問題を解決するために用いられる従来の技術は、両側の差動センスアンプを等しくすることである。例えば、“不揮発性半導体メモリデバイス(Nonvolatile Semiconductor Memory Device)”の米国特許第4,884,214号は、非読み出し期間の間、差動センスアンプの両入力を高電位レベルにプリチャージするために、アドレストランジション検出(address transition detection:ＡＴＤ)信号に応答する等化回路を使用する。
【００１１】
同様に、“ＮＡＮＤアレイを有する不揮発性メモリデバイス(Nonvolatile Memory Device with NAND Array)”の米国特許第5,524,094号では、等化回路がセンスアンプの両入力を１／２ＶＣＣの中間電圧に等化するために用いられる。
【００１２】
最後に、“ビットラインとセンスラインを同時に等化することができる不揮発性半導体メモリ(Nonvolatile Semiconductor Memory Capable of Simultaneously Equalizing Bit Lines and Sense Lines)”の米国特許第5,559,737号は、ビットラインバイアス回路とダミーセルのビットラインバイアス回路を用いて、センスアンプの両入力を等化している。
【００１３】
これら３つの従来技術の全てにおいて、センスアンプのビットラインとダミービットラインの入力を等化するために、等化回路／パルスがセンスアンプの両側を短絡するために用いられる。特に、パスゲートがセンスアンプの等化された入力をビットラインとダミービットラインから絶縁するために用いられ、パスゲートは、センスアンプの入力が等化されると、メモリセルにおける論理状態のセンシングを可能にするパルシングを必要とする。
【００１４】
本発明は、従来のセンスアンプにおいて発生する読み取り動作におけるアドレスデコード期間の影響を最小にすることによって、メモリセルのメモリセル読み取り時間を減少するように機能するセンスアップ回路である。
【００１５】
【発明の概要】
プリデコード・プリチャージステップを行なうことによってメモリセルの読み取り時間を減少するセンス回路が説明される。このセンス回路は、メモリセルに記憶されたデータに対応する電圧を基準信号ラインと比較するためのコンパレータを有する。このコンパレータの出力は、メモリセルの記憶された論理状態を表わす電圧である。プリデコード時間間隔において、及びチップイネーブル信号及び／又はアドレス入力の少なくとも１つと関連する検出パルスに応答して、センス回路は、コンパレータのセンス入力をコンパレータの基準信号入力と等価な電圧レベルにプリチャージする。その結果、読取り動作から生じるビットライン上の電圧トランジションの第１の部分がプリデコード期間中に行なわれ、そしてトランジションの第２の部分がアドレスコード後に行なわれ、それによって、読取り動作を速める。
【００１６】
一つの実施形態において、センス回路は、第１のセットの負荷装置を有するアレイ回路ブランチ、アレイブランチのプリチャージ回路、及びアレイブランチのダミーセルを有する。アレイ回路ブランチの１つの実施形態において、ダミーセルは、基準セルＸＲＥＦ０と同様なフローティングゲートデバイスと呼ばれる。第１のセットの負荷装置は、第１及び第２のサブセットの負荷装置を有する。第１のサブセットの負荷装置は、第２のサブセットの負荷装置が選択的にイネーブルされる間、常にイネーブルされる。センス回路は、更に、第２のセットの負荷装置を有する基準回路ブランチ、基準ブランチプリチャージ回路、及び基準ブランチセルを有する。検出パルスに応答して、センシング比を変えるように第２のサブセットの負荷装置をイネーブルするプリデコードイネーブル信号が与えられる。又、検出パルスに応答して、アレイダミーセルをイネーブルし、バイアスするプリデコードバイアス電圧が与えられて、特定のアレイブランチ電流を与える。プリデコード期間の間、検出パルスが与えられ、第２のサブセットの負荷装置及びアレイダミーセルは、コンパレータのセンス入力上の電圧がコンパレータの基準信号入力上の電圧と等しくなるようにイネーブルされる。
【００１７】
一つの実施形態において、コンパレータのセンス入力において見られる実効負荷および電流特性は、プリデコード期間中コンパレータの基準信号入力において見られる実効負荷および電流特性と等しい。他の実施形態において、センス入力の負荷および電流特性は、センシング比がプリデコード期間の間ほぼ１であるように調節される。
【００１８】
アドレスがデコードされると、第２のサブセットの負荷装置及びアレイブランチのダミーセルは、センシング比を変えるために、ディエーブルされる。この状態において、第１負荷装置のサブセット、アレイブランチのプリチャージ回路、及びメモリセル自体は、ビットラインをメモリセルに記憶された論理レベルを表す電圧へ駆動する。
【００１９】
ダミーセルは従来のフローティングゲートデバイス、即ち、電流源として機能するように共に短絡されたその制御ゲートとフローティングゲートを有するフローティングゲートデバイスであってもよく、或いはバイアスされたとき、定電流を発生するｎチャネル又はｐチャネルデバイスであってもよい。
【００２０】
他の実施形態おいて、第１のサブセットの負荷装置は、センス回路におけるコンパレータの第１の動作電位と第１入力間に結合された抵抗素子としてイネーブルされ、バイアスされる少なくとも１つのＭＯＳデバイスを有する。第２のサブセットの負荷装置は、コンパレータの第１の動作電位と第１の入力間に結合され、プリデコード期間中にプリデコードイネーブル信号によってイネーブルされ、且つアドレスがデコードされると、ディスエーブルされる少なくとも１つのＭＯＳデバイスを有する。第２セットの負荷装置は、抵抗素子としてイネーブルされ、バイアスされ、且つコンパレータの第１の動作電位と第２の入力間結合された少なくとも１つのＭＯＳデバイスを有する。
【００２１】
他の実施形態において、アレイブランチのプリチャージ回路及び基準ブランチのプリチャージ回路は、電気的に等価な回路であり、アレイブランチのダミーセルと基準ブランチのセルは、電気的に等価なフローティングゲートデバイスである。１つの実施形態において、ダミーセル及び基準セルは、同じスレッショルド電圧を有し、プリデコード期間中等しいバイアス電圧によってバイアスされる。
【００２２】
他の実施形態において、センス回路は、メモリデバイスのチップイネーブル信号か、入力アドレスかのいずれかに応答するアドレストランジェント検出器（address transient detector:ＡＴＤ）を有する。このＡＴＤは、電圧発生器及び負荷装置コントローラに結合される検出パルスを発生する。検出パルスに応答する電圧発生器は、アレイブランチのダミーセルをバイアスするためのプリデコードバイアス電圧を発生する。検出パルスに応答する負荷装置コントローラは、プリデコード期間の間、第２のサブセットの負荷装置をイネーブルするプリデコードイネーブル信号を与える。
【００２３】
センス回路は、フローティングゲートＥＰＲＯＭとＥＥＰＲＯＭシステムを含む不揮発性メモリシステム、およびスタティックＲＡＭ（ＳＲＡＭ）とダイナミックＲＡＭ（ＤＲＡＭ）を含む揮発性メモリシステムに用いることができる。
【００２４】
【発明の実施の形態】
フローティングゲートメモリセルに記憶された論理状態をセンスし、メモリセルの読み取り回数を早めるセンス装置の実施形態が図５に示されている。センス装置は、各セルが単一のフローティングゲートデバイス（例えば、ＸＣＥＬＬ０、ＸＣＥＬＬ１、ＸＣＥＬＬ２...）を含むフローティングゲートメモリセルのメモリアレイ１０に結合されている。各セルは、対応するビットライン選択デバイス（ＭＢＬ０、ＭＢＬ１、ＭＢＬ２...）にそれぞれ結合される関連したビットライン１１−１３をそれぞれ有している。ビットライン選択デバイスのグループがセンス装置に結合されていて、その対応するビットライン選択デバイスを介してＤＡＴＡ信号ラインに結合されているメモリセルの１つを読み取ることを可能にする。メモリセルの対応ビットライン選択信号（例えば、ＢＬ０、ＢＬ１、ＢＬ２...）およびそのワードライン選択千合（例えば、ＷＬ０、ＷＬ１、ＷＬ２...）が選択されると、メモリセル（ＸＣＥＬＬ０、ＸＣＥＬＬ１、ＸＣＥＬＬ２）の一つがＤＡＴＡ信号ラインに結合され、メモリセルの論理状態がセンス装置によって読取られるようにする。
【００２５】
各センス装置が共通のＤＡＴＡラインによって異なるグループのメモリセルに結合される場合、２以上のセンス装置がアレイ１０に結合されることを理解すべきである。
【００２６】
センス装置は、アレイ回路のブランチ１と基準回路のブランチ２を有する。基準回路のブランチ２は基準電圧信号Ｖ_SA2をコンパレータＵ１入力ＳＡ２上に発生する。電流は、読取りワードライン（ＲＷＬ）信号を有する基準セルＸＲＥＦ０をバイアすることによって基準回路のブランチに発生する。基準セルは、デバイスの製造中に設定される所定のスレッショルド電圧を有するフローティングゲートデバイスである。基準回路のブランチも、ＶＤＤに結合されたそれらのゲートを有する抵抗性の負荷としてバイアスされるＭＯＳデバイス１４（即ち、Ｍ２、Ｍ３、及びＭ４）のセットを有する。このＭＯＳデバイスのセットは、ＶＤＤとＳＡ２間に結合されている。プリチャージ回路１５（ＭＯＳデバイスＭ３インバータＸＩ３を含む）は、ＳＡ２ノードと基準セルデバイスＸＲＥＦ０の間に結合されている。バイアス信号ＲＷＬが加えられると、プリチャージ回路１５は、電流Ｉ_REF0が基準回路のブランチに発生するようにイネーブルされる。コンパレータの入力ＳＡ２上に発生した基準電圧信号Ｖ_SA2は、以下の式１に示されるように、負荷装置Ｍ２−Ｍ４の並列結合の抵抗値及び基準電流Ｉ_REF0に依存する。
【００２７】
Ｖ_SA2＝ＶＤＤ−（Ｒ_M2‖Ｒ_M3‖Ｒ_M4）×Ｉ_REF0 式１
アレイ回路のブランチは、ＶＤＤとコンパレータの入力ＳＡ１の間に結合されるＭＯＳ負荷装置１６（例えば、Ｍ０、Ｍ６及びＭ７）のセットを有する。
このＭＯＳ負荷装置Ｍ０は、電源ＶＤＤに結合されるゲートを有し、従って、所定の抵抗値を与えるためにバイアスされる。負荷装置Ｍ６とＭ７は、プリデコードイネーブル信号（ＣＴＳ）に結合されているゲートを有し、ＣＴＳがＨＩＧＨに駆動されるとバイアスされ、ＣＴＳがＬＯＷであるとディスエーブルされる。プリチャージ回路１７（ＭＯＳデバイスＭ１とインバータＸＩ１を有する）は、コンパレータの入力ＳＡ１とアレイブランチのダミーセルＸＲＥＦ１の間に結合される。このダミーセルは、アレイＤＡＴＡ信号ラインと接地（即ち、ＧＲＤ）の間に結合され、デバイスの製造中に設定された所定のスレッショルド電圧を有する。
【００２８】
プリデコードバイアス信号ＰＲＷＬがセルＸＲＥＦ１のゲートに加えられると、プリチャージ回路１７は、電流Ｉ_XREF1がアレイ回路のブランチに発生するようにイネーブルされる。コンパレータの入力ＳＡ１上に発生した電圧Ｖ_SA1は、以下の式２に示されるように、負荷装置Ｍ０、Ｍ６、及びＭ７の抵抗値とセルの電流Ｉ_XREF1に依存する。
【００２９】
Ｖ_SA1＝ＶＤＤ−（Ｒ_M0‖Ｒ_M6‖Ｒ_M7）×Ｉ_XREF1 式２
メモリセル回路のブランチある負荷装置Ｍ０と負荷装置Ｍ２、Ｍ３、及びＭ４は、メモリセルのセンス中に適切なセンシング比を保証するように選択される。従って、メモリセンス中に、Ｍ０、Ｍ２−Ｍ４は、Ｒ_M0／Ｒ_M2‖M3‖M4は、Ｉ_XCELL0に依存するＩ_XREF0／Ｉ_XCELL0により大きいか、等しいか、或いは小さくなるように選ばれる。
【００３０】
センス回路は、更に、チップイネーブル信号(Chip Enable signal:ＣＥ)とメモリデバイスの入力アドレス（Ａ０，Ａ１，．．．Ａｎ）の両方に結合されたアドレストランジェント検出器（ＡＴＤ）１８を有する。入力アドレス又はＣＥ移行のいずれかが生じたとき、トランジェント検出器は条件を検出し、移行が生じたとき検出パルス、ＡＴＤを発生する。トランジェント検出器は、一定の入力条件が合致するか、センスされると、トランジェント検出器はＡＴＤ検出パルスを出力するように、論理ゲートを用いて具現化されることが理解されるべきである。ＡＴＤパルスはＲＷｌ電圧信号にも結合される、必須条件の基準ワードライン電圧発生器（ＰＲＷＬＶＧ）１９に結合される。ＲＷＬ信号は、電圧発生器（図示せず）によって発生され、ＰＲＷＬ電圧を発生するようにＰＲＷＬ発生器をバイアスするために用いられる。代わりに、ＰＲＷＬ発生器は、ＡＴＤ検出パルスに応答する電圧発生器であり、ＲＷＬ電圧信号によってバイアスされない。代わりに、ＡＴＤパルスに応答して、電圧発生器１９はプリデコードバイアス信号、ＰＲＷＬを出力する。ＡＴＤパルスは、センシング比のコントローラ（ＳＲＣ）２０にも結合される。コントローラ２０はＡＴＤ検出パルスに応答して、アレイ回路のブランチにおける負荷装置１６の抵抗値を変えるように、負荷装置Ｍ６とＭ７をイネーブルシ、バイアスするプリデコードイネーブル信号、ＣＴＳを出力する。
【００３１】
動作において、アドレス及び／又はチップイネーブル信号（ＣＥ）がフローティングゲートメモリデバイスの入力（例えば、ピン）に加えられると、アドレストランジェント検出器１８は、アドレス又はチップイネーブル信号の少なくとも１つが移行したことを検出し、ＡＴＤ検出パルスが発生される。応答において、電圧発生器１９はイネーブルされ、電圧Ｖ_PRWLを出力する。更に、ＡＴＤ検出パルスに応答して、コントローラ２０は、Ｖ_CTS＝ＶＤＤを出力する。このことが起きると、ダミーセルＸＲＥＦ１は、ブランチ電流Ｉ_REF1を発生するようにバイアスされる。基準セルＸＲＥＦ０もブランチ電流を発生するように、一定の、或いはパルス化されたＲＷＬ信号によってバイアスされる。イネーブルされたＣＴＳによって、ＭＯＳ負荷装置Ｍ６とＭ７はイネーブルされ、Ｒ_M0‖Ｒ_M6‖Ｒ_M7 の並列抵抗値がアレイ回路のブランチ１に定められる。電流と並列抵抗値は、プリデコード間隔（即ち、アドレス又は制御信号がシステムに加えられる時間から関連したセルビットラインとワードラインがデコードされる時間までの間隔）の間、電圧Ｖ_SA1が以下に示されるＶ_SA2と実質的に等しい電圧に駆動されように選択される。
【００３２】
ＶＤＤ−（Ｒ_M2‖Ｒ_M3‖Ｒ_M4）×Ｉ_REF0
≒ＶＤＤ−（Ｒ_M0‖Ｒ_M6‖Ｒ_M7）×Ｉ_REF1 式３
プリデコードされた間隔は、アドレスをデコードする時間の他の時間を含むこともできることに留意すべきである。特に、低電力の適用において、電源は２ボルト程度の低さであることができ、一方、低いスレッショルドのターンオン電圧は２.８ボルト程度の高さである。結果として、セルがデコードされた（即ち、ワードライン＝ＶＣＣレベル）としても、ワードラインは、より高い３.２ボルトのレベルに昇圧される（即ちポンプされる）必要があり、セルデバイスがオンとなって、電流がセンスするためのＤＡＴＡを通して流れることを確実にする。
【００３３】
アドレスデコードが完了すると（即ち、低電力の適用の場合、選択されたセルのゲートがＶＤＤ所定のレベルにあるか、それより高いと）、ＰＲＷＬとＣＴＳ信号は、Ｍ６、Ｍ７及びＸ_REF1をターンオフするようにディスエーブルされる（即ち、ＬＯＷ状態に駆動される）。センスされた電流は、フローティングゲートメモリセルからであり、アレイ回路のブランチにおけるメモリセル及びダミーセルからでないことを確かにするために、ＰＲＷＬ信号はＣＴＳ信号の前にディスエーブルされる。
【００３４】
ＣＴＳがディスエーブルされると、アレイ回路のブランチ１においてイネーブルされた唯一の負荷装置は、負荷装置Ｍ０である。結果的に、メモリセルがメモリセルからのデータの正しいセンシングを確かにするように読み取られている間、Ｒ_M0／Ｒ_M2‖M3‖M4は、保存される。
【００３５】
図３（Ｂ）と図４（Ｂ）は、図５のセンス回路が、メモリセルがＨＩＧＨからＬＯＷの論理状態へ移行し（図４（Ｂ））、ＬＯＷからＨＩＧＨの論理状態へ移行する場合に、如何にしてメモリセルの読取り時間を最小にするのかを示すタイミング図である。図３（Ｂ）を参照すると、先ず、コンパレータの入力ＳＡ１上の電圧が（点線）ＨＩＧＨの論理状態にあり、コンパレータ入力ＳＡ２に結合された基準電圧信号より大きい。アドレス信号（Ａ０、Ａ１、…Ａｎ）の１つまたはＣＥ信号の移行は、ＡＴＤ検出パルスがＴ１時に発生されるようにする。これが生じると、ＣＴＳ及びＰＲＷＬは、負荷装置Ｍ６とＭ７、及びダミーセルＸＲＥＦ１をターンオンするＨＩＧＨに駆動される。結果的に、入力ＳＡ１はＨＩＧＨ論理レベルに相当する電圧からＶ_SA2（図３（Ｂ）のインジケータ３０によって示される）と等しい電圧へ下がる。Ｔ２時にアドレスがデコードされる。アドレスがデコードされると、信号ＰＲＷＬがディスエーブルされ（即ち、ＰＲＷＬはＬＯＷになる）、ダミーセルＸＲＥＦ１をターンオフする。その後、信号ＣＴＳはディスエーブルされ（即ち、ＣＴＳはＬＯＷになる）、負荷装置Ｍ６とＭ７をターンオフする。
【００３６】
図３（Ｂ）において、実際のセルＸＣＥＬＬ０が選択され、Ｉ_XCELL0がアレイ回路のブランチ１を通して流れ始めると、ＰＲＷＬ信号は、丁度Ｔ２前にディスエーブルされる。しかし、ＣＴＳ信号は、アレイ回路のブランチ１の抵抗性負荷を制御し、アレイ回路のブランチ電流を制御しないので、ＣＴＳ信号は正確に制御される必要はない。代わりに、この信号は、図３（Ｂ）に示されるようにＰＲＷＬ信号よりわずかに遅れた時間にディスエーブルされる。特に、Ｔ２時に、電圧Ｖ_SA1は、Ｉ_XCELL0がＩ_REF0より大きい限りＬＯＷへ移行し始める。Ｖ_SA1は、ＣＴＳ信号がディスエーブルされると、非常に低くなる。
【００３７】
ＸＲＥＦ１がディスエーブルされた場合、セルの論理状態は、点３０（図３（Ｂ）参照）においてセンスし始める。結果として、ＳＡ１の移行の一部が、アレイブランチにおける回路がセンスされようとしている時間前（即ち、Ｔ１とＴ２の間）に生じ、他の部分は、セル電流がセンスされた後（即ち、Ｔ２とＴ３の間）に生じるので、セルは従来のセンシング方法より速くセンスされる。同様に、図４Ｂは、はじめに、コンパレータの入力ＳＡ１上の電圧がＬＯＷ論理状態にあり、コンパレータの入力ＳＡ２上の電圧が負荷装置１４と基準セルＸＲＥＦ０に依存する電圧にあることを示している。Ｔ１時に、ＳＡ１上の電圧がＳＡ２（図４（Ｂ）において、符号４０で示されている）と実質的に等しい電圧に上昇するように、ＡＴＤパルスが発生されて、ＣＴＳとＰＲＷＬ信号が加えられるようにする。アドレスがＴ２時にデコードされると、ＰＲＷＬ信号はディスエーブルされ、ＸＲＥＦ１セルをディスエーブルするＬＯＷに移行する。その後、負荷装置Ｍ６とＭ７は、ディスエーブルされる。結果として、コンパレータの入力ＳＡ１は、Ｔ３時にメモリセルに記憶された論理状態（即ち、ＨＩＧＨ論理状態）を示す電圧へ移行する。
【００３８】
二つのタイミング図を比較して、メモリセルは、図３（Ａ）と図４（Ａ）より図３（Ｂ）と図４（Ｂ）において、それぞれ速くセンスされることが分かる。更に、プリデコード間隔中のＲＣ定数は、ポストデコード期間中のＲＣ定数より小さいので（即ち、Ｒ_M0Ｃ＞Ｒ_M2‖M3‖M4Ｃ）、ＳＡ１信号の初期の上昇及び降下時間は、図３（Ｂ）と図４（Ｂ）においてより速いことが留意されるべきである。
【００３９】
１つの実施形態において、ダミーセルＸＲＥＦ１のスレッショルド電圧は、基準セルＸＲＥＦ０のスレッショルド電圧と等しいように選ばれ、ダミーセルＸＲＥＦ１のゲートに結合されたプリデコードバイアス信号ＰＲＷＬは、ＸＲＥＦ０とＸＲＥＦ１がオンにバイアスされると、それらは、基準及びアレイ回路のブランチの各々に同じ電流を与えるように、ＲＷＬに等しく選ばれる。結果的に、ＡＴＤの検出パルスが発生され、電圧発生器１９がイネーブルされると、それは、Ｉ_REF0＝Ｉ_REF1であるように電圧Ｖ_PRWL＝Ｖ_RWLを出力する。更に、ＣＴＳがイネーブルされると、ＭＯＳ負荷装置Ｍ６とＭ７はイネーブルされ、ＭＯＳ負荷装置１４の並列結合の抵抗値が、以下に示されるように、ＭＯＳ負荷装置１６の並列結合の抵抗値と実質的に同じであるようにバイアスされる。
【００４０】
Ｒ_M2‖Ｒ_M3‖Ｒ_M4＝Ｒ_M0‖Ｒ_M6‖Ｒ_M7 式４
結果的に、プリデコード間隔中のセンシング比は１に等しい（即ち、Ｒ_M2‖Ｒ_M3‖Ｒ_M4／Ｒ_M0‖Ｒ_M6‖Ｒ_M7≒１）。更に、Ｉ_REF0＝Ｉ_REF1であり、及びＲ_M2‖Ｒ_M3‖Ｒ_M4＝Ｒ_M0‖Ｒ_M6‖Ｒ_M7である場合、Ｖ_SA1は、上述のように、プリデコード間隔の間、Ｖ_SA2に実質的に等しい電圧に駆動される。ＣＴＳ信号がディスエーブルされると、センシング比は、メモリセルの正しいセンシングを可能とするＲ_M0／Ｒ_M2‖Ｒ_M3‖Ｒ_M4になる。この特定の例では、Ｒ_M2，Ｒ_M3，Ｒ_M4，及びＲ_M0／は、ポストデコード間隔のセンシング比が約３：１であるように選択される。
【００４１】
図５は、負荷装置１４と１６のセットの各々において、特別な数の抵抗素子を示しているけれども、この特別な配列は、本発明のセンシング装置を実行するのに必要な特別な数のデバイスの数を示しているわけではないことを理解すべきである。更に、デバイスＭ０を有する負荷装置の第１のサブセット、及び負荷装置Ｍ６とＭ７を有する負荷装置の第２のサブセットの各々におけるデバイスの数も変えることができる。
【００４２】
基準セルＸＲＥＦ０とアレイブランチのダミーセルＸＲＥＦ１は、その低いスレッショルド状態においてセンスされる不揮発性メモリセルの電流特性と同じ特性を有する全ての形式の電流源によって置き換え可能であることも明らかである。更に、設計基準は、式３に到達する電圧レベルと同様なプリデコード期間の間、ＩＲＥＦ０×Ｒ（アレイブランチの等価負荷抵抗）≒ＩＲＦ１×Ｒ（アレイブランチの等価負荷抵抗）を達成することである。
【００４３】
図６Ａは、ＰＲＷＬ信号によりＸＲＥＦ１をイネーブルしたり、ディスエーブルしたりするための制御回路の１つの実施形態を示す。この制御回路は、ＡＤＴパルスに結合されたその入力、及び関連した遅延時間ΔＴを有する遅延装置Ｄ１に結合されたその出力を有する第１のインバータＩＮ１を有する。このΔＴ時間の間隔は、プリデコード時間間隔、又はプリデコード時間間隔プラス選択されたセルのゲートが所定の電圧レベルに達するのにかかる時間である。ＮＯＲ１デバイスの出力は、ＡＴＤパルスに結合されたその第２の入力を有するＯＲゲートＯＲ１の入力に結合されている。このＯＲ１ゲートは、ＰＲＷＬバイアス信号の発生をイネーブルする第１の論理状態、およびＰＲＷＬバイアス信号をディスエーブルする第２の論理状態を有するＥＮ信号を発生する。図６Ａに示されるタイミング図は、ＡＴＤ信号がＬＯＷに移行した後、ＥＮ信号はΔＴの間隔に対してＨＩＧＨのイネーブル状態のままであることを示している。ＣＴＳは、ＰＲＷＬがディスエーブルされた後、幾つかのゲートの遅延後にディルエーブルされるように設計される。
【００４４】
図６Ｂは、ｐ型のスイッチングデバイスＭＣＴ１とインバータＸＩ５を有する負荷装置Ｍ６とＭ７をイネーブルしたり、ディスエーブルしたりするための制御回路の実施形態を示している。インバータＸＩ５の入力はＣＴＳ信号に結合され、その出力はデバイスＭＣＴ１の制御ゲートに結合されている。デバイスＭＣＴ１はＶＤＤ、及びＭ６とＭ７のドレインの間に結合される。Ｍ６とＭ７のゲートは、それぞれＶＤＤに結合されている。ＣＴＳがＬＯＷ（即ち、ディスエーブル状態）の場合、ＭＣＴ１はオフで、電流はＭ６とＭ７を通して流れない。ＣＴＳがＨＩＧＨ（即ち、イネーブル状態）の場合、ＭＣＴ１はオンで、Ｍ６とＭ７のゲートはＶＤＤに結合されているので、これらのデバイスもオンである。
【００４５】
図７Ａと図８Ａは、アドレストランジェント検出器１８の２つの実施形態を示し、図７Ｂと図８Ｂは、対応するタイミング図を示す。図７Ａに示されたＡＴＤ回路は、その各々がアドレス信号（又はチップイネーブル信号）に結合され、その各々が正と負のエッジトリガーデバイスを有する複数の個々のアドレス検出器によって具現化される。正と負のエッジトリガーデバイスの各々の出力は、共にＯＲ化され、各々のアドレス信号に相当するＯＲゲートの出力は再び共にＯＲ化されて、ＡＴＤパルス信号を発生する。遅延素子Ｄは、トランジスタ接続キャパシタを充電するウイークインバータとして具現化され、関連するＲＣ遅延時間を与える。動作において、もし、複数の個々の回路のいずれかが正又は負のアドレストランジションを検出した場合、ＡＴＤパルス信号は、ＨＩＧＨに移行し、遅延時間ｔ'_Dの後、ＡＴＤパルス信号は、再びＬＯＷへ移行する（図７Ｂ）。ｔ_Dとｔ'_Dは必ずしも等しくなくてもよい。代わりに、図８Ａに示されるアドレストランジェント検出器１８の他の実施形態においては、排他的ＯＲゲートが各アドレス信号の入力トランジションを検出するために用いられて、ＡＴＤパルスを発生する。
【００４６】
本発明は、１より多い電圧レベルが確立され、メモリセルのスレッショルドと比較されるメモリ構成に適合されることができることが留意されるべきである。例えば、１つの実施形態において、与えられたセルの４つの異なる論理状態を識別するために、３つの異なるＶ_SA2レベルが定められる。この場合、本発明は、プリデコード時間期間の間、異なるＶ_SA2の電圧レベルの各々に対応する等価電圧Ｖ_SA1を同時に又は別々に確立する。
【００４７】
センス回路は、スタティックＲＡＭ（ＳＲＡＭ）メモリシステム、及びダイナミックＲＡＭ（ＤＲＡＭ）メモリシステムのような揮発性メモリシステムに適用できることが留意されるべきである。
【００４８】
以上の説明において、本発明の完全な理解を得るために多くの負荷回路について、いろいろな特定の詳細が述べられた。しかし、これらの特定の詳細は本発明を実施するために用いられる必要がないことは当業者に明らかであろう。他の例では、よく知られたメモリシステム構造及び理論は、本発明を不必要に曖昧にすることを避けるために、説明しなかった。
【００４９】
更に、本発明の要素はある実施形態と共に説明されたけれども、本発明は他のいろいろな方法で実現可能であることを理解すべきである。本発明は、例証として示され、説明された特別な実施形態に限定することを意図したものでないことを理解すべきである。この実施形態の詳細な言及は、本発明の本質であると考えられる特徴のみを列挙している請求の範囲を限定することを意図しない。
【図面の簡単な説明】
【図１】センスアンプがフローティングゲートメモリセル構造からのデータをセンスする方法の基本理論を示す。
【図２】従来のセンスアンプ構造を示す。
【図３】（Ａ）は図２に示されたセンス装置によって、ハイからローへの論理状態の移行をセンスするためのタイミングシーケンスを示すタイミング図である。（Ｂ）は図５に示された本発明のセンス装置によって、ハイからローへの論理状態の移行をセンスするためのタイミングシーケンスを示すタイミング図である。
【図４】（Ａ）は図２に示されたセンス装置によって、ローからハイへの論理状態の移行をセンスするためのタイミングシーケンスを示すタイミング図である。（Ｂ）は図５に示された本発明のセンス装置によって、ローからハイへの論理状態の移行をセンスするためのタイミングシーケンスを示すタイミング図である。
【図５】本発明の１つの実施形態によるプリデコード・プリチャージ回路を有するフローティングゲートメモリセルのセンス回路である。
【図６Ａ】アレイブランチのプリデコード電流特性を調節するためのアレイブランチダミーセルをイネーブル及びディスエーブルする制御回路の実施形態を示す。
【図６Ｂ】アレイブランチのプリデコード負荷特性を調節するための追加の負荷装置をイネーブルする制御回路の実施形態を示す。
【図７Ａ】ＡＴＤパルス発生回路の実施形態を示す。
【図７Ｂ】図７Ａの回路に対応するタイミング図を示す。
【図８Ａ】ＡＴＤパルス発生回路の他の実施形態を示す。
【図８Ｂ】図８Ａの回路に対応するタイミング図を示す。

Claims (29)

1. メモリセルに記憶された論理状態をセンスするためのセンス装置であって、前記メモリセルは関連するビットラインと関連するワードラインを有し、メモリセルが前記関連するビットラインと関連するワードラインを選択するアドレスによってアクセスされたとき、前記論理状態に対応する電圧が前記センス装置によってセンスされ、前記センス装置は、
   センス入力と基準信号入力を有する電圧を比較するための手段と、
   前記基準信号入力に基準電圧を確立するための手段と、
   前記関連するビットラインと関連するワードラインの選択前に発生するアドレス信号トランジションを検出し、検出パルスを発生するための手段と、
   前記関連するビットラインと関連するワードラインが選択されたとき、ディスエーブルされ、前記検出パルスに応答して前記比較手段の前記センス入力を前記基準電圧と実質的に等しい電圧にプリチャージするための手段と、
   前記関連するビットラインと関連するワードラインが選択されたとき、前記比較手段の前記センス入力に前記メモリセルの論理状態に対応する前記電圧を確立する手段と、
   前記比較手段のセンス入力に接続されており、前記検出パルスに応答して比較手段のセンス入力を基準電圧と実質的に等しい電圧にプリチャージするための電流源として機能し、プリチャージ中にセンス入力と基準電圧に各々接続される負荷回路の負荷特性を等しくするダミーセルと、を備え、
   前記比較手段は、前記関連するビットラインと関連するワードラインが選択された後に、前記メモリセルの論理状態を表す信号を出力することを特徴とするセンス装置。
2. 前記プリチャージ手段は、前記センス入力電圧が前記基準電圧に実質的に等しくなるように、前記センス入力に所定の電流特性を確立する第１の手段、及び前記センス入力に所定の負荷特性を確立する第２の手段を有することを特徴とする請求項１に記載のセンス装置。
3. 前記プリチャージ手段は、前記センス入力に電流特性を確立する第１の手段及び前記センス入力に負荷特性を確立する第２の手段を有し、これらの電流特性及び負荷特性は前記基準信号入力の電流特性及び負荷特性と等価であることを特徴とする請求項１に記載のセンス装置。
4. 前記プリチャージ手段は、第１の電流源装置を有する第１の回路ブランチを有し、前記基準電圧確立手段は、第２の電流源装置を有する第２の回路ブランチを有しており、前記検出パルスが発生され且つ前記関連するビットラインと関連するワードラインが選択される前に、前記第１の電流源装置がバイアス電圧によってバイアスされ、前記第２のブランチの第２の電流と等価な第１の電流を前記第１のブランチに確立することを特徴とする請求項１に記載のセンス装置。
5. 前記第１及び第２の電流源装置はダミーのフローティングゲートメモリセルデバイスであることを特徴とする請求項４に記載のセンス装置。
6. 前記プリチャージ手段は、更に前記検出パルスに応答して前記バイアス電圧を発生するための手段を有し、前記バイアス電圧発生手段は、前記関連するビットラインと関連するワードラインが選択されたとき、ディスエーブルされることを特徴とする請求項４に記載のセンス装置。
7. 前記プリチャージ手段は、負荷装置の第１のセットを有する第１の回路ブランチを有し、前記負荷装置の第１のセットは、第１の動作電位と前記センス入力との間に結合されると共に負荷装置の第１のサブセットと負荷装置の第２のサブセットを有し、前記負荷装置の第２のサブセットは、前記検出パルスが発生されるとイネーブルされ、前記関連するビットラインと関連するワードラインが選択された後にディスエーブルされ、且つ
   前記基準電圧確立手段は、負荷装置の第２のセットを有する第２の回路ブランチを有し、前記負荷装置の第２のセットは、前記第１の動作電位と前記基準信号入力との間に結合され、
   前記検出パルスが発生され且つ前記関連するビットラインと関連するワードラインが選択されると、前記負荷装置の第１及び第２のセットは、実質的に、電気的に等価であることを特徴とする請求項１に記載のセンス装置。
8. 前記プリチャージ手段は、更に、前記検出パルスに応答して負荷装置の前記第２のサブセットをイネーブルための制御手段を有し、前記制御手段は、関連するワードラインが選択されたときにディスエーブルされることを特徴とする請求項７に記載のセンス装置。
9. 前記負荷装置の第１のサブセット前記負荷装置の第２のセットの比は、前記センス装置による前記論理状態の正確なセンシングを確実にすることを特徴とする請求項８に記載のセンス装置。
10. 更に、前記検出パルスに結合された入力と遅延デバイスの入力に結合された出力を有する第１のインバータ装置を含む前記第１の電流確立手段をイネーブルするための手段を有し、前記遅延デバイスは、ＮＯＲゲートの第１の入力に結合された出力を有し、前記ＮＯＲゲートは、前記検出パルスに結合された第２の入力とＯＲゲートの第１の入力に結合された出力を有し、前記ＯＲゲートの第２の入力は、前記検出パルスに結合され、前記遅延デバイスは関連する時間の遅延を有し、前記ＯＲゲートは、前記検出パルスに応答して前記第１の電流確立手段をイネーブルし、且つ前記検出パルスの後に前記時間遅延と等しい時間間隔において前記電流確立手段をディスエーブルすることを特徴とする請求項２に記載のセンス装置。
11. 前記第１の電流確立手段は、前記関連するビットラインと関連するワードラインが選択されたときにディスエーブルされ、前記第２の負荷確立手段は、前記関連するビットラインと関連するワードラインが選択された後で、前記センス入力が前記メモリセルにおける前記論理状態に対応する前記電圧をセンスする時間前に生じる時間間隔においてディスエーブルされることを特徴とする請求項１０に記載のセンス装置。
12. 前記第２の負荷確立手段は、第１の動作電位に結合されたゲートを有し、且つ、前記センス入力に前記所定の負荷特性を確立するために第１のノードと前記センス入力との間に結合されている少なくとも１つの負荷装置を有し、前記センス装置は、更に、前記検出パルスに応答して制御信号を発生するための手段を有する前記第２の負荷確立手段をイネーブルするための手段と、前記制御信号に結合された入力とスイッチングデバイスのゲートに結合された出力を有するインバータ装置とを有し、前記スイッチングデバイスは、前記第１の動作電位と前記第１のノードに結合されており、前記制御信号は、第１の状態において前記スイッチングデバイスをイネーブルしそれによって前記少なくとも１つの負荷装置を通る電流路を与え、且つ第２の状態において前記スイッチングデバイスをディスエーブルしそれによって前記少なくとも１つの負荷装置を通る電流路を与えないことを特徴とする請求項２に記載のセンス装置。
13. 前記メモリセルは、スタティックＲＡＭのメモリ記憶装置であることを特徴とする請求項１に記載のセンス装置。
14. 前記メモリセルは、ダイナミックＲＡＭのメモリ記憶装置であることを特徴とする請求項１に記載のセンス装置。
15. 前記メモリセルは、フローティングゲートデバイスであることを特徴とする請求項１に記載のセンス装置。
16. メモリセルに記憶された論理状態をセンスするためのセンス装置であって、前記メモリセルは関連するビットラインと関連するワードラインを有し、メモリセルが前記関連するビットラインと関連するワードラインを選択するアドレスによってアクセスされたとき、前記論理状態に対応する電圧がセンスされ、前記センス装置は、
    センス入力の電圧を基準信号入力の電圧と比較するための、センス入力と基準信号入力を有する比較器と、
    前記関連するビットラインと関連するワードラインが選択されたとき、前記センス入力に前記メモリセルの前記論理状態に対応する前記電圧を確立するための第１の回路ブランチと、
    前記基準信号入力に基準電圧を確立するための第２の回路ブランチと、
    前記関連するビットラインと関連するワードラインの選択前に発生するアドレス信号トランジションを検出し、検出パルスを発生するための手段と、
    前記関連するビットラインと関連するワードラインの選択前に生じるアドレス信号トランジションを検出するための、及び検出パルスを発生するためのトランジェント検出回路と、
    前記センス入力を、前記検出パルスに応答して前記基準電圧に実質的に等しいプリチャージ電圧にプリチャージするためのプリチャージ回路と、
    前記比較器のセンス入力に接続されており、前記検出パルスに応答して比較器のセンス入力を基準電圧と実質的に等しい電圧にプリチャージするための電流源として機能し、プリチャージ中にセンス入力と基準電圧に各々接続される負荷回路の負荷特性を等しくするダミーセルと、を備え、前記プリチャージ回路は、前記関連するビットラインと関連するワードラインが選択されたとき、ディスエーブルされることを特徴とするセンス装置。
17. 前記プリチャージ回路は、更に、前記検出パルスに応答する電圧発生器を有し、前記電圧発生器は第１のバイアス電圧を与え、前記第１の回路ブランチは、所定の第１のスレッショルド電圧を有する第１の電流源装置を有しており、前記検出パルスが発生され且つ前記関連するビットラインと関連するワードラインが選択される前に、前記第１の電流源装置は、前記第１のバイアス電圧によってバイアスされて、前記第２の回路ブランチに確立された第２の電流と等価な第１の電流を前記第１のブランチに確立することを特徴とする請求項１６に記載のセンス装置。
18. 前記第１の電流源装置と前記第２の電流源装置の少なくとも１つは、フローティングゲートデバイスであることを特徴とする請求項１７に記載のセンス装置。
19. 前記プリチャージ回路はセンシング比コントローラを有し、前記第１の回路ブランチは負荷装置の第１のセットを有し、前記負荷装置の第１のセットは負荷装置の第１のサブセットと選択可能な負荷装置の第２のサブセットを有し、前記第２の回路ブランチは負荷装置の第２のセットを有しており、前記センシング比コントローラは、前記検出パルスに応答して、前記選択可能な負荷装置の第２のサブセットをイネーブルするイネーブル信号を与え、且つ前記関連するワードラインが選択されると、前記負荷装置の第２のサブセットがディスエーブルされることを特徴とする請求項１６に記載のセンス装置。
20. 前記負荷装置の第２のセットと、前記負荷装置の第１のサブセットのみを含む前記負荷装置との第１の比が、前記センス装置による前記論理状態の正確なセンシングを確実にし、且つ前記負荷装置の第２のセットと、前記負荷装置の第１のサブセットと前記負荷装置の第２のサブセットを含む前記負荷装置の第１のセットとの第２の比がほぼ１であることを特徴とする請求項１９に記載のセンス装置。
21. メモリセルに記憶された論理状態をセンスするためのセンス装置であって、前記メモリセルは関連するビットラインと関連するワードラインを有し、前記メモリセルが前記関連するビットラインと関連するワードラインを選択するアドレスによってアクセスされたとき、前記論理状態に対応する電圧がセンスされ、前記センス装置は、
    基準信号入力に基準電圧を確立するための第１の回路ブランチ、及び前記関連するビットラインと関連するワードラインが選択されたとき、比較器のセンス入力に前記メモリセルの前記論理状態に対応する前記電圧を確立するための第２の回路ブランチを有するセンス回路部分を備え、前記比較器は、前記センス入力の前記電圧を前記基準信号入力の前記基準電圧と比較し、且つ前記関連するビットラインと関連するワードラインが選択された後に、前記メモリセルの前記論理状態を表す信号を出力し、前記第１と第２の回路ブランチは、前記第１と第２のブランチの各々の電流特性と負荷特性に依存する関連するセンシング比を有し、
    更に、１にほぼ等しいセンシング比を確立するための前記センス入力に結合された回路を有する第２の回路部分を備え、前記センス入力に結合された回路は、前記メモリセルへのアクセスが開始される時間から前記関連するビット回路と関連するワードラインが選択される時間までの時間間隔において、イネーブルされ、
    更に、前記比較器のセンス入力に接続されており、アドレス信号トランジションの検出に応答して比較器のセンス入力を基準電圧と実質的に等しい電圧にプリチャージするための電流源として機能し、プリチャージ中にセンス入力と基準電圧に各々接続される負荷回路の負荷特性を等しくするダミーセルを備えることを特徴とするセンス装置。
22. 前記第２の回路部分は、前記時間間隔において前記センス入力を前記基準電圧に実質的に等しい電圧にプリチャージするためのプリチャージ回路を有することを特徴とする請求項２１に記載のセンス装置。
23. 前記プリチャージ回路は、前記時間間隔中にイネーブルされる、少なくとも１つの負荷装置と少なくとも１つの電流デバイスを有することを特徴とする請求項２２に記載のセンス装置。
24. 更に、入力アドレストランジションとチップイネーブルトランジションの１つを検出し、検出パルスを出力するための検出回路を有し、前記検出パルスは、前記プリチャージ回路をイネーブルすることを特徴とする請求項２３に記載のセンス装置。
25. 更に、前記検出パルスに応答して、前記少なくとも１つの負荷装置をイネーブルするための第１の制御手段を有し、前記制御手段は、前記関連するワードラインが選択されるとディスエーブルされることを特徴とする請求項２４に記載のセンス装置。
26. 更に、前記検出パルスに応答して、前記少なくとも１つの電流源装置をバイアスするための電圧を発生するための電圧発生器を有することを特徴とする請求項２４に記載のセンス装置。
27. 前記メモリセルは、スタティックＲＡＭのメモリ記憶装置であることを特徴とする請求項２１に記載のセンス装置。
28. 前記メモリセルは、ダイナミックＲＡＭのメモリ記憶装置であることを特徴とする請求項２１に記載のセンス装置。
29. 前記メモリセルは、フローティングゲートデバイスであることを特徴とする請求項２１に記載のセンス装置。

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